JP2005286821A - パルスカウント検波回路 - Google Patents

Abstract

【課題】 製造時の抵抗やコンデンサ等の素子のバラツキや電源電圧の変動の影響を受けることなく音声信号を抽出することが可能なパルスカウント検波回路を提供する。
【解決手段】 電圧電流変換回路１と、カレントミラー回路２〜４と、基準電圧に接続されたコンパレータ９とコンデンサＣ３とスイッチＳＷ３と制御部とで構成される基準パルス生成回路５と、基準パルス信号に応じてＦＭ信号を遅延させて出力する出力部６とを少なくとも備える遅延回路によってパルスカウント検波回路を構成する。
【選択図】 図１

Description

本発明は、ラジオ等の無線受信機に使用されるパルスカウント検波回路に関する。

ラジオ受信機において、ＦＭ信号から音声信号を抽出するための回路としてパルスカウント検波回路が広く使用されるようになってきている。
図４は、ＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ）信号からパルス信号を生成して音声信号を抽出するためのパルスカウント検波回路の構成例を示す図である。

同図は、ＩＦ信号からＦＭ信号を抽出するためのコンパレータ１４と、ＦＭ信号を所定の時間だけ遅延させるための遅延回路１５と、コンパレータ１４から出力されるＦＭ信号と遅延回路１５から出力される所定の時間だけ遅延されたＦＭ信号とからパルス信号を生成するための演算回路（ＥＸ−ＯＲ回路）１６と、演算回路１６から得られたパルス信号を音声信号に変換するための音声信号変換回路（積分回路）１７とを有する。

図５は、図４の回路における主要部の信号波形を示す図である。
同図（ａ）はコンパレータ１４から出力されるＦＭ信号の波形であり、同図（ｂ）は遅延回路１５から出力される所定の時間（同図に示すＷｐ）だけ遅延されたＦＭ信号の波形である。また、同図（ｃ）は演算回路１６から出力されるパルス信号の波形を示している。

図４及び図５に示すように、ＩＦ信号はコンパレータ１４を介することによって図５（ａ）に示すＦＭ信号が抽出されて演算回路１６に入力される。また、コンパレータ１４から出力されるＦＭ信号は、遅延回路１５にも入力される。遅延回路１５では、図５（ｂ）に示すように所定の時間ＷｐだけＦＭ信号を遅延させた後に演算回路１６に出力する。

コンパレータ１４から出力されたＦＭ信号と遅延回路１５から出力された所定の時間Ｗｐだけ遅延されたＦＭ信号とは、演算回路１６によって排他論理和（ＥＸ−ＯＲ）がとられ、図５（ｃ）に示すパルス信号が生成される。さらにパルス信号は、抵抗Ｒ及びコンデンサＣによって構成された音声信号変換回路１７によって音声信号に変換される。

従来から抵抗とコンデンサを組み合わせたＲＣ回路によって構成された遅延回路や、複数のインバータ回路を直列に接続した構成による遅延回路が使用されている。
特開平０５−１８３４０８号公報 特開平０７−２６４０２４号公報 特開平１１−０２７０５１号公報

しかし、ＲＣ回路によって構成された遅延回路は製造時の抵抗ＲやコンデンサＣ等の素子のバラツキによって図５に示した遅延時間Ｗｐが一定にならない問題が生じる。また、複数のインバータ回路を直列に接続した構成による遅延回路においてもインバータの特性の変化によって図５に示した遅延時間Ｗｐが変動してしまうという問題がある。

特許文献１では、遅延時間の精度の高いパルス信号を発生する遅延パルス発生回路について開示されている。
また、特許文献２では、安定した発信回路を実現することによって高精度な遅延パルス信号を得ることが可能となる遅延回路について開示されている。

特許文献３では、広帯域特性と高い復調効率とを両立させるためのＦＭ復調回路について開示されている。
以上に説明したように遅延時間Ｗｐが変動すると、音声信号変換回路が積分回路であるために音声信号の振幅も変動してしまい音声品質が低下してしまうという問題がある。また、同様の理由から電源電圧の変動によっても音声信号の振幅が変動してしまい音声品質が低下してしまうという問題がある。

本発明は、上述した問題に鑑みてなされたものであり、その解決しようとする課題は、製造時の抵抗やコンデンサ等の素子のバラツキや電源電圧の変動の影響を受けることなく音声信号を抽出するパルスカウント検波回路を提供することである。

請求項１に記載の発明は、ＩＦ信号から抽出したＦＭ信号と該ＦＭ信号の遅延信号とからパルス信号を生成し、該パルス信号が積分回路を介することによって音声信号を得るパルスカウント検波回路において、前記遅延信号を生成するための遅延回路が、電源電圧から所望の電流を得るための回路であって第一のコンデンサを有するスイッチトキャパシタによる等価抵抗を備えた電圧電流変換回路と、該電圧電流変換回路とカレントミラー回路を介して接続された前記ＦＭ信号からの遅延時間を示す基準パルス信号を生成するための回路であって、前記電圧電流変換回路からの第一のコンデンサに比例した出力電流によって充電される第二のコンデンサと、第二のコンデンサへの充放電を制御するスイッチング制御部と、該スイッチング制御部によって第二のコンデンサの充放電を行ない生成される第一の信号と基準電圧である第二の信号との比較結果に応じて基準パルス信号を生成するパルス信号生成回路と、を有する基準パルス生成回路と、前記ＦＭ信号と前記基準パルス信号とから該基準パルス信号に応じて前記ＦＭ信号を遅延させた信号を出力する出力部と、を少なくとも有することを特徴とするパルスカウント検波回路である。

請求項１に記載の発明によると、前記電圧電流変換回路から出力される第一のコンデンサに比例した出力電流によって第二のコンデンサが充電されるので、第二のコンデンサに充電される時間は、第一のコンデンサの容量と第二のコンデンサの容量との比によって決定される。

したがって、前記スイッチング制御部によって第二のコンデンサの充放電を行ない生成される第一の信号と基準電圧である第二の信号との比較結果に応じて生成される前記基準パルス信号も第一のコンデンサの容量と第二のコンデンサの容量との比によって決まるので、前記ＦＭ信号と前記基準パルス信号とから前記基準パルス信号に応じて遅延されたＦＭ信号の遅延時間も第一のコンデンサの容量と第二のコンデンサの容量との比によって決まることとなる。

一方、製造時に抵抗やコンデンサ等の素子のバラツキが生じる場合であっても、そのバラツキの比率（傾向）は一様であるため第一のコンデンサの容量と第二のコンデンサの容量との比は変化しないので、製造時の抵抗やコンデンサ等の素子のバラツキに影響されない遅延時間を生成することが可能となり、製造時の抵抗やコンデンサ等の素子のバラツキの影響を受けることなく音声信号を抽出することが可能となる効果を奏する。

また、第二のコンデンサが充電される時間は、前記電圧電流変換回路から出力される出力電流に反比例する。すなわち、前記電源電圧に反比例するので前記スイッチング制御部によって第二のコンデンサの充放電を行ない生成される第一の信号と基準電圧である第二の信号との比較結果に応じて生成される前記基準パルス信号で決まる遅延時間も前記電源電圧に反比例し、前記ＦＭ信号と前記基準パルス信号とから前記基準パルス信号に応じて遅延されたＦＭ信号の遅延時間も前記電源電圧に反比例することとなる。

したがって、電源電圧の変化に応じてその変化に反比例して遅延時間が変化するので、電源電圧が変化することによって前記積分回路を介して得る前記音声信号の振幅に影響を受けないパルスカウント検波回路を実現することが可能となる。
請求項２に記載の発明は、前記スイッチング制御部は、前記ＦＭ信号の変化に応じて第二のコンデンサの充電を開始し前記基準パルス信号に応じて第二のコンデンサの放電を行なうことで第一の信号を生成することによって、前記ＦＭ信号に対して所定時間だけ遅延した前記パルス信号が生成されることを特徴とする請求項１に記載のパルスカウント検波回路である。

請求項３に記載の発明は、前記出力部は、前記ＦＭ信号と前記基準パルス信号とがＯＮ状態となる時を契機として出力信号をＯＮ状態とし、前記ＦＭ信号がＯＦＦ状態かつ前記基準パルス信号がＯＮ状態となる時を契機として出力信号をＯＦＦ状態とすることによって前記ＦＭ信号に対して前記基準パルス信号に基づく遅延時間だけ遅延させたＦＭ信号を出力することを特徴とする請求項１又は２に記載のパルスカウント検波回路である。

請求項２及び請求項３に記載の発明によっても請求項１に記載の発明と同様の効果を奏する。
請求項４に記載の発明は、前記カレントミラー回路は、前記カレントミラー回路を構成する２つのＭＯＳトランジスタの互いのゲート間に抵抗とコンデンサで構成されるローパスフィルタが接続されていることを特徴とする請求項１から３のいずれか一項に記載のパルスカウント検波回路である。

請求項４に記載の発明によると、請求項１に記載の発明の効果に加えて、前記カレントミラー回路を構成するゲート間に抵抗とコンデンサで構成されるローパスフィルタを接続することによって、スイッチング処理によってパルス状となっている前記電圧電流変換回路から出力される出力電流の平均値を前記基準パルス生成回路に出力することが可能となる効果を奏する。

請求項５に記載の発明は、前記基準電圧は、バンドギャップ・リファレンス回路で構成されていることを特徴とする請求項１から４のいずれか一項に記載のパルスカウント検波回路である。
請求項５に記載の発明によると、請求項１から４に記載の発明と同様の効果を奏する。

以上のように、本発明によると、製造時の抵抗やコンデンサ等の素子のバラツキや電源電圧の変動の影響を受けることなく音声信号を抽出するパルスカウント検波回路を提供することが可能となる。

以下、本発明の実施形態について図１から図４に基づいて説明する。なお、本実施形態に係る回路は、ｐチャンネルとｎチャンネルＭＯＳトランジスタを製造できるＣＭＯＳプロセスにより半導体回路基盤上に成形される。
本実施例に係るパルスカウント検波回路は、上述の図４に示したＩＦ信号からＦＭ信号を抽出するためのコンパレータ９と、ＦＭ信号を所定の時間だけ遅延させるための遅延回路と、コンパレータ９から出力されるＦＭ信号と遅延回路から出力される所定の時間だけ遅延されたＦＭ信号とからパルス信号を生成するための演算回路（ＥＸ−ＯＲ回路）と、演算回路から得られたパルス信号を音声信号に変換するための音声信号変換回路（積分回路）とから成るパルスカウント検波回路であって、その遅延回路は図１に示す回路構成である。

図１は、本実施例に係るパルスカウント検波回路で使用される遅延回路の構成例を示している。
同図に示す遅延回路は、抵抗Ｒ１と抵抗Ｒ２とオペアンプ８とＭＯＳトランジスタＱ１とコンデンサＣ１とスイッチＳＷ１及びスイッチＳＷ２で構成されるスイッチトキャパシタとで構成される電圧電流変換回路１と、ＭＯＳトランジスタＱ２及びＱ３と抵抗Ｒ３及びコンデンサＣ２で構成される積分回路とで構成されるカレントミラー回路２と、ＭＯＳトランジスタＱ４及びＱ５で構成されるカレントミラー回路３と、ＭＯＳトランジスタＱ６及びＱ７で構成されるカレントミラー回路４と、基準電圧に接続されたコンパレータ９とコンデンサＣ３とスイッチＳＷ３と制御部とで構成される基準パルス生成回路５と、基準パルス信号に応じてＦＭ信号を遅延させて出力する出力部６とを少なくとも有する遅延回路である。

なお、本実施例に係るスイッチＳＷ１、スイッチＳＷ２及びスイッチＳＷ３は、所定の信号に応じてショート状態とオープン状態の制御が可能な素子であればよい。例えば、ＭＯＳトランジスタ等を使用することによって実現される。
本実施例に係る同図の遅延回路では、さらにコンデンサＣ１、スイッチＳＷ１及びスイッチＳＷ２で構成されるスイッチトキャパシタに並列に電流源Ｉ１が接続され、ＭＯＳトランジスタＱ４及びＱ５で構成されるカレントミラー回路３に並列に電流源Ｉ２が接続されている。これら電流源Ｉ１及び電流源Ｉ２によって、コンデンサＣ１、スイッチＳＷ１及びスイッチＳＷ２で構成されるスイッチトキャパシタのスイッチＳＷ１及びスイッチＳＷ２がＯＦＦ状態においても電流が流れるように補償されている。

以下、回路の動作説明を簡単にするためにカレントミラー回路２から４の基準電流に対する電流比を１：１として説明する。
電圧電流変換回路１において、同回路はスイッチトキャパシタによる等価抵抗を用いた電圧電流変換器であるのでオペアンプ８の入力端電圧をＶ１、スイッチＳＷ１及びスイッチＳＷ２のクロック周波数をｆｃｋとした場合に、、例えばスイッチＳＷ１及びスイッチＳＷ２にＭＯＳトランジスタを使用してクロック周波数ｆｃｋに応じてＯＦＦ／ＯＮを繰り返す（クロック周波数ｆｃｋに応じてスイッチＳＷ１がＯＮの時にスイッチＳＷ２をＯＦＦにし、スイッチＳＷ１がＯＦＦの時にスイッチＳＷ２をＯＮにする）と、コンデンサＣ１、スイッチＳＷ１及びスイッチＳＷ２とによって構成されるスイッチトキャパシタの抵抗Ｒｓは、
Ｒｓ＝１／（ｃ１＊ｆｃｋ）
となる。

ここで、オペアンプ８の出力端はＭＯＳトランジスタＱ１のゲートに接続されそのソースと負帰還接続されているので、ＭＯＳトランジスタＱ１のソース側電圧Ｖ２はＶ１と等しくなり、ＭＯＳトランジスタＱ１のドレイン−ソース間に流れる電流Ｉ１は、
Ｉ１＝Ｖ１／Ｒｓ＝Ｖ１＊Ｃ１＊ｆｃｋ ・・・ （１）
となる。

カレントミラー回路２を構成するＭＯＳトランジスタＱ２のドレイン−ソース間にも、電流Ｉ１が流れるので、同じ電流Ｉ１がＭＯＳトランジスタＱ３のドレイン−ソース間にも流れることとなる。
ここで、ＭＯＳトランジスタＱ２のドレイン−ソース間に流れる電流は、コンデンサＣ１、スイッチＳＷ１及びスイッチＳＷ２で構成するスイッチトキャパシタのスイッチＳＷ１及びスイッチＳＷ２によるスイッチング処理の影響によって矩形波状の波形となってしまうため、ＭＯＳトランジスタＱ２及びＱ３間のゲート電圧も矩形波状の波形となってしまう。

そこで、本実施例に係る遅延回路では、カレントミラー回路２を構成するＭＯＳトランジスタＱ２及びＱ３のゲート間にコンデンサＣ２及び抵抗Ｒ３で構成した積分回路（ローパスフィルタ）を挿入して上記ゲート間電圧を平均化している。
これにより、ＭＯＳトランジスタＱ２のゲート電圧にあらわれる矩形波状の波形の平均値をとった直流電圧をＭＯＳトランジスタＱ３のゲートに印加することが可能となり、基準電流Ｉ１の変動に影響されることなくカレントミラー回路を動作させることが可能となる。

ＭＯＳトランジスタＱ３のドレイン−ソース間に流れる電流Ｉ１は、カレントミラー回路３を構成するＭＯＳトランジスタＱ４のドレイン−ソース間に流れるので、ＭＯＳトランジスタＱ５及びＱ６のドレイン−ソース間にも電流Ｉ１が流れることとなり、カレントミラー回路４を構成するＭＯＳトランジスタＱ７のドレイン−ソース間にも電流Ｉ１が流れることとなる。

ここで、ＭＯＳトランジスタＱ７に流れる電流Ｉ１は、ＳＷ３でのスイッチングのＯＮ／ＯＦＦによる影響を受けるため、カレントミラー回路３及び４を介することによってＭＯＳトランジスタＱ３のソース−ドレイン間に流れる電流が影響を受けないようにしている。

基準パルス生成回路５において、制御部７は図４に示したコンパレータ１４からの出力信号であるＦＭ信号（図３（ａ））と図１に示すコンパレータ９からの出力信号である基準パルス信号（図３（ｃ））とを入力信号としてスイッチＳＷ３のＯＮ／ＯＦＦを制御する。すなわち、入力されたＦＭ信号の立ち上がり時及び立ち下がり時にＳＷ３をＯＦＦ状態（オープン状態）にし、コンパレータ９からの出力信号であるパルス信号がＯＮ状態になった時にＯＮ状態（ショート状態）となるように制御される。

なお、図３（ｂ）において、図３（ｃ）に示す基準パルス信号が入力される（ＯＮ状態になる）ことによってスイッチＳＷ３はＯＮ状態となるが、直ぐにはコンデンサＣ３の放電は開始されず、しばらく（時定数）の間はコンデンサＣ３への充電が続き、一定の時間を経過した後にコンデンサＣ３の放電が開始され、三角波状の波形が形成される。

一方、コンデンサＣ３ではスイッチＳＷ３がＯＦＦ状態（オープン状態）の時に電荷がチャージされ、ＯＮ状態（ショート状態）の時に放電されるのでコンパレータ９への入力信号は、図３（ｂ）の実線で示す三角波状の電圧波形となる。この三角波状の電圧波形は、図３（ｂ）の破線で示す基準電圧Ｖｒｅｆとコンパレータ９によって比較され基準電圧Ｖｒｅｆより大きい時のみハイレベル信号を出力信号として出力することによって図３（ｃ）に示すパルス波形が生成され、出力部６及び制御部７に出力される。

ここで、スイッチＳＷ３のＯＦＦ期間が遅延回路による遅延時間に相当し、これをｔｄとすると、図３（ｃ）に示す基準パルス信号がＯＮ状態になった時（ＳＷ３がＯＮになった時）のコンデンサＣ３にかかる電圧はＶｒｅｆとなるので、この時のコンデンサＣ３に充電される電荷は、
Ｉ２＊ｔｄ＝Ｃ３＊Ｖｒｅｆ ・・・ （２）
の関係であることがわかる。

したがって、本実施例の説明においては電流Ｉ１＝Ｉ２であることからスイッチング時間ｔｄは、（２）式に（１）式を代入することによって、
ｔｄ＝Ｃ３＊Ｖｒｅｆ／Ｉ２
＝（Ｃ３＊Ｖｒｅｆ）／（Ｖ１＊Ｃ１＊ｆｃｋ）
＝（１＋Ｒ２／Ｒ１）＊（Ｃ３＊Ｖｒｅｆ）／（Ｖｄｄ＊Ｃ１＊ｆｃｋ）
となる。

ここで、抵抗Ｒ１及びＲ２、コンデンサＣ１及びＣ３は半導体回路基板上に互いに近傍となる位置に配されることによって製造時のバラツキも均一とすることができる。すなわち、抵抗Ｒ１の抵抗値が製造時のバラツキによって大きくなる場合には、抵抗Ｒ１の近傍に配された抵抗Ｒ２も同じ割合で抵抗値が大きくなる。同様にコンデンサＣ１の容量が製造時のバラツキによって大きくなる場合には、コンデンサＣ１の近傍に配されるコンデンサＣ３も同じ割合で容量が大きくなる。したがって、上記の式において、Ｒ２／Ｒ１及びＣ３／Ｃ１は一定の値であるとみなすことができる。また、ｆｃｋの値も水晶発振等を用いた高精度の発振回路を使用することによって一定とみなすことができる。さらに、基準電圧Ｖｒｅｆには、高精度なバンドギャップ・リファレンスを使用しているので基準電圧も一定の値とみなすことが可能となる（一般に、バンドギャップ・リファレンス回路で電源電圧を構成しようとすると回路構成が大規模となってしまうため、基準電圧等のように電圧値の精度が要求される電圧源にのみ使用される）。

したがって、スイッチング時間ｔｄは定数ｋを用いると次式となる。
ｔｄ＝ｋ／Ｖｄｄ
ｋ ＝（１＋Ｒ２／Ｒ１）＊（Ｃ３／Ｃ１）＊（Ｖｒｅｆ／ｆｃｋ）
上記の式からスイッチング時間（遅延時間）ｔｄと電源電圧Ｖｄｄとは反比例の関係となることがわかる。すなわち、電源電圧Ｖｄｄが変動する場合において、電源電圧Ｖｄｄが大きくなるとそれに応じてスイッチング時間（遅延時間）ｔｄは小さくなり、電源電圧Ｖｄｄが小さくなるとそれに応じてスイッチング時間（遅延時間）ｔｄは大きくなる。

したがって、電源電圧が変動する場合であってもその変動に反比例するようにスイッチング時間（遅延時間）ｔｄが変化するので、出力部６から出力される遅延させたＦＭ信号の遅延時間も同様に変化し、例えば図５（ｂ）に示した遅延時間Ｗｐ（＝ｔｄ）が電源電圧の変動に反比例して変化するので、図５（ａ）及び（ｂ）から生成される図５（ｃ）のパルス信号のパルス幅Ｗｐ（＝ｔｄ）も同様に変化することによってパルス信号から積分回路（ローパスフィルタ）１７を介して生成する音声信号の振幅が電源電圧Ｖｄｄの変動による影響を受けないようにすることが可能となる。また、製造時に生じるコンデンサや抵抗等の素子のバラツキに影響されないスイッチング時間（遅延時間）ｔｄを生成することが可能となる。

図２は、本実施例に係る遅延回路で使用される出力部の回路構成の一例とその状態変化を示す図である。
同図に示す出力部６は、ＡＮＤ回路１０及び１１とＮＯＴ回路１２とＲＳ−ＦＦ（Ｒｅｓｅｔ Ｓｅｔ Ｆｌｉｐ Ｆｌｏｐ）１３とで構成される。

同図に示す出力部６の入力端子Ｄには図４に示したコンパレータ１４の出力信号であるＦＭ信号（図３（ａ）に示す信号）が入力され、もう１つの入力端子Ｃｐには図１に示したコンパレータ９から出力される基準パルス信号（図３（ｃ）に示す波形）が入力される。 入力端子Ｄに入力されたＦＭ信号と入力端子Ｃｐに入力された基準パルス信号とは、アンド回路１０によって論理積がとられ、ＲＳ−ＦＦ１３の入力端子Ｓｉに入力される。図３（ｄ）に示す信号は、この時の信号である。また、入力端子Ｄに入力されたＦＭ信号を入力とするＮＯＴ回路１２からの出力信号と入力端子Ｃｐに入力された基準パルス信号とは、アンド回路１１によって論理積がとられ、ＲＳ−ＦＦ１３の入力端子Ｒｉに入力される。図３（ｅ）に示す信号は、この時の信号である。

したがって、入力端子Ｓｉに図３（ｄ）に示したセット信号が入力されると、ＲＳ−ＦＦ１３の出力信号はＯＮ状態となり、入力信号Ｒｉに図３（ｅ）に示したリセット信号が入力されると、ＲＳ−ＦＦ１３の出力信号はＯＦＦ状態となる。
例えば、図３に示す区間（２）にあっては、図３（ａ）に示す入力信号（ＦＭ信号）がＯＮ状態かつ図３（ｃ）に示す入力信号（基準クロック信号）がＯＮ状態となった時に、ＲＳ−ＦＦ１３への入力端子Ｓｉには図３（ｄ）に示すセット信号が入力されるので、図３（ｆ）に示す出力信号ＱはＯＮ状態となる。また、図３に示す区間（４）にあっては、図３（ａ）に示す入力信号（ＦＭ信号）がＯＦＦ状態かつ図３（ｃ）に示す入力信号（基準クロック信号）がＯＮ状態となった時に、ＲＳ−ＦＦ１３への入力端子Ｒｉには図３（ｅ）に示すリセット信号が入力されるので、図３（ｆ）に示す信号はＯＦＦ状態となる。図３に示すその他の区間（１）、（３）は、基準クロック信号がＯＦＦ状態のためＲＳ−ＦＦ１３への入力端子Ｓｉには図３（ｄ）に示すセット信号が入力されないので状態は変化しない。

以上に説明した処理によって、図５（ａ）に示したＦＭ信号から同図（ｂ）に示した所定時間だけ遅延されたＦＭ信号が生成され、さらに演算回路（ＥＸ−ＯＲ回路）１６によって同図（ａ）に示すＦＭ信号と同図（ｂ）に示す所定の時間だけ遅延されたＦＭ信号との排他論理和をとることによって同図（ｃ）に示すパルス信号が生成され、積分回路（ローパスフィルタ）１７を介することによって、音声信号が生成される。

以上の説明において、本実施例に係る遅延回路は、図１に示したように基準電圧Ｖｒｅｆと電源電圧Ｖｄｄとは独立した別々の電圧源によって構成されているが、基準電圧Ｖｒｅｆを電源電圧Ｖｄｄからとってもよい。
すなわち、基準電圧Ｖｒｅｆは定数ｍによってＶｒｅｆ＝ｍ＊Ｖｄｄと表すことができるので、スイッチング時間（遅延時間）ｔｄは、
ｔｄ＝（１＋Ｒ２／Ｒ１）＊（Ｃ３＊ｍ＊Ｖｄｄ）／（Ｖｄｄ＊Ｃ１＊ｆｃｋ）
＝（１＋Ｒ２／Ｒ１）＊（Ｃ３＊ｍ）／（Ｃ１＊ｆｃｋ）
となる。

ここで、上述のように抵抗Ｒ１及びＲ２、コンデンサＣ１及びＣ３は半導体回路基板上に互いに近傍となる位置に配されることによって製造時のバラツキも均一とすることができる。すなわち、抵抗Ｒ１の抵抗値が製造時のバラツキによって大きくなる場合には、抵抗Ｒ１の近傍に配された抵抗Ｒ２も同じ割合で抵抗値が大きくなり、同様にコンデンサＣ１の容量が製造時のバラツキによって大きくなる場合には、コンデンサＣ１の近傍に配されるコンデンサＣ３も同じ割合で容量が大きくなるので、上記の式において、Ｒ２／Ｒ１及びＣ３／Ｃ１は一定の値であるとみなすことができる。また、ｆｃｋの値も水晶発振等を用いた高精度の発振回路を使用することによって一定とみなすことができる。

したがって、電源電圧が変動する場合であってもスイッチング時間（遅延時間）ｔｄを一定にすることが可能となる。また、製造時に生じるコンデンサや抵抗等の素子のバラツキに影響されないスイッチング時間（遅延時間）ｔｄを生成することが可能となる。

本実施例に係るパルスカウント検波回路で使用される遅延回路の構成例を示す図である。 本実施例に係る遅延回路で使用される出力部の回路構成の一例とその状態変化を示す図である。 本実施例に係るパルスカウント検波回路における主要部の信号波形を示す図である。 ＩＦ信号からパルス信号を生成して音声信号を抽出するためのパルスカウント検波回路の構成例を示す図である。 図４の回路における主要部の信号波形を示す図である。

符号の説明

１ ・・・ 電圧電流変換回路
２ ・・・ カレントミラー回路
３ ・・・ カレントミラー回路
４ ・・・ カレントミラー回路
５ ・・・ 基準パルス生成回路
６ ・・・ 出力部
７ ・・・ 制御部
８ ・・・ オペアンプ
９ ・・・ コンパレータ
１０ ・・・ ＡＮＤ回路
１１ ・・・ ＡＮＤ回路
１２ ・・・ ＮＯＴ回路
１３ ・・・ ＲＳ−ＦＦ
１４ ・・・ コンパレータ
１５ ・・・ 遅延回路
１６ ・・・ 演算回路
１７ ・・・ 抵抗
１８ ・・・ コンデンサ
１９ ・・・ 音声信号変換回路

Claims (5)

1. ＩＦ信号から抽出したＦＭ信号と該ＦＭ信号の遅延信号とからパルス信号を生成し、該パルス信号が積分回路を介することによって音声信号を得るパルスカウント検波回路において、
   前記遅延信号を生成するための遅延回路が、
   電源電圧から所望の電流を得るための回路であって第一のコンデンサを有するスイッチトキャパシタによる等価抵抗を備えた電圧電流変換回路と、
   該電圧電流変換回路とカレントミラー回路を介して接続された前記ＦＭ信号からの遅延時間を示す基準パルス信号を生成するための回路であって、前記電圧電流変換回路からの第一のコンデンサに比例した出力電流によって充電される第二のコンデンサと、第二のコンデンサへの充放電を制御するスイッチング制御部と、該スイッチング制御部によって第二のコンデンサの充放電を行ない生成される第一の信号と基準電圧である第二の信号との比較結果に応じて基準パルス信号を生成するパルス信号生成回路と、を有する基準パルス生成回路と、
   前記ＦＭ信号と前記基準パルス信号とから該基準パルス信号に応じて前記ＦＭ信号を遅延させた信号を出力する出力部と、
   を少なくとも有することを特徴とするパルスカウント検波回路。
2. 前記スイッチング制御部は、前記ＦＭ信号の変化に応じて第二のコンデンサの充電を開始し前記基準パルス信号に応じて第二のコンデンサの放電を行なうことで第一の信号を生成することによって、前記ＦＭ信号に対して所定時間だけ遅延した前記パルス信号が生成されることを特徴とする請求項１に記載のパルスカウント検波回路。
3. 前記出力部は、前記ＦＭ信号と前記基準パルス信号とがＯＮ状態となる時を契機として出力信号をＯＮ状態とし、前記ＦＭ信号がＯＦＦ状態かつ前記基準パルス信号がＯＮ状態となる時を契機として出力信号をＯＦＦ状態とすることによって前記ＦＭ信号に対して前記基準パルス信号に基づく遅延時間だけ遅延させたＦＭ信号を出力することを特徴とする請求項１又は２に記載のパルスカウント検波回路。
4. 前記カレントミラー回路は、前記カレントミラー回路を構成する２つのＭＯＳトランジスタの互いのゲート間に抵抗とコンデンサで構成されるローパスフィルタが接続されていることを特徴とする請求項１から３のいずれか一項に記載のパルスカウント検波回路。
5. 前記基準電圧は、バンドギャップ・リファレンス回路で構成されていることを特徴とする請求項１から４のいずれか一項に記載のパルスカウント検波回路。
   
   
   
   
   

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