JP2006065322A - キャパシタ及びキャパシタ装置 - Google Patents

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Abstract

【課題】 2つのキャパシタが直列に連結して,面積が狭くても十分な容量を有するキャパシタ装置を提供する。
【解決手段】 不純物がドーピングされた多結晶シリコン層と,前記多結晶シリコン層上に形成される第1絶縁層と,前記第1絶縁層上に,第1領域及び第2領域がそれぞれ分離されるように形成される第1金属層と,前記第1金属層上に形成される第2絶縁層と,前記第2絶縁層上に,前記第1金属層の第2領域と電気的に連結されるように形成される第2金属層とを備える。
【選択図】図5

Description

本発明は発光表示装置に関し,特に電極の一つが半導体層で構成されたキャパシタと,これを備える発光表示装置に関する。
画素表示装置は平板表示装置(FPD)とも呼ばれる装置であって,二つの基板の間に基板面に交差する隔壁や電気力線を立てて区画された空間を作り,この空間に光を発する部材や透過光を調節する部材などを配置して画素を構成し,この画素を複数個配列して所望の画面を表示する装置であり,最近,マルチメディアの発達と共にその重要性が大きくなっている。このような画素表示装置の中で,印加される電圧によって液晶配列が攪乱されて光が散乱する,または,配列が変化して偏光状態が変化する原理を利用した液晶表示装置(LCD),電子線による蛍光体発光を利用した電界放出表示装置(FED),有機物質の電界発光を利用する有機電界発光表示装置(以下,OLED表示装置という)の開発が加速化している。
これら画素表示装置の中で,OLED表示装置を駆動する方式には,単純マトリックス方式と,薄膜トランジスタ(TFT)を利用した能動マトリックス方式がある。単純マトリックス駆動方式は,正極線と負極線を直交するように形成し,両線を選択して駆動するが,能動マトリックス駆動方式は,薄膜トランジスタを各ITO(インジウム錫酸化物)画素電極に連結し,薄膜トランジスタの一つの電極に連結されたキャパシタの容量によって維持される電圧によって駆動する方式である。
図1は,従来の能動マトリクス方式OLED表示装置の画素の等価回路図である。
図1のように,OLED表示装置の画素回路はOLED素子,2つのpチャンネル電界効果薄膜トランジスタM1,M2及びキャパシタCstを備える。駆動トランジスタM2は,高電位の電源線VDDにソースが連結され,ゲートとソースの間にキャパシタCstが連結されている。キャパシタCstは,駆動トランジスタM2のゲート〜ソース間電圧Vgsを一定期間維持する。スイッチングトランジスタM1は,現在走査線Snからの選択信号に応答してデータ線Dmからのデータ電圧をトランジスタM2のゲートに伝達する。OLED素子は,アノードがトランジスタM2のドレインに,カソードが低電位の基準電圧線Vssに連結され,駆動トランジスタM2を通って印加される電流に対応する光を発する。
このように,能動マトリックス方式では,各画素回路毎に薄膜トランジスタ及びキャパシタを備え,キャパシタ容量によって維持される電圧によって画素の光強度を制御する。したがって,能動マトリックス駆動方式での各表示画素は,所定の時間,例えば,一つのフレーム期間中は継続してデータ信号に対応する映像を表示し続けることが可能であり,単純マトリックス駆動方式より表示品質が優れているので,現在,単純マトリックス方式より広く用いられている。
図2は,従来の表示パネルに形成されたキャパシタの構成を概略的に示す断面図である。
基板10上にバッファー層11が形成され,その上にキャパシタの一つの電極を構成する導電層12が形成される。導電層12上には絶縁層13が誘電体として形成され,絶縁層13上にはキャパシタのもう一つの電極である導電層14が形成される。このように,導電層12と導電層14とから構成されるキャパシタが,画素回路領域内に形成される。画素回路が形成される領域内には,このようなキャパシタが形成されて,キャパシタの広さは,表示パネルの特性に応じて要求される容量によって決定される。
また,能動マトリックス方式表示パネルの画素領域には,所定広さのキャパシタだけではなく,薄膜トランジスタも形成しなければならない。このことは,表示素子を形成できる領域の広さが減少する可能性を意味する。つまり,表示素子から放射される光の放射領域の広さが減少する可能性を意味する。これは,表示パネルの開口率が減少することになりかねないし,表示パネルの表示品質の低下につながる。
特に,OLED表示装置は,駆動トランジスタの閾値電圧を補償するために,2つ以上のキャパシタ及び複数の薄膜トランジスタを備える画素回路を使用する傾向があるので,さらに開口率が減少する恐れがある。したがって,面積が狭くても十分な容量を有するキャパシタが要求される。
本発明が解決しようとする技術的課題は,データ電圧維持用とトランジスタ閾値電圧補償用の,2個のキャパシタが直列に連結された構造を有し,面積が狭くても十分な容量を有するキャパシタ装置を提供することである。
前記課題を解決するための本発明の一つの特徴によるよるキャパシタは,基板上に形成されるキャパシタであって,不純物がドーピングされた多結晶シリコン層と,前記多結晶シリコン層上に形成された第1絶縁層と,前記第1絶縁層上に形成されて,第1領域と第2領域にそれぞれ分離されて形成された第1金属層と,前記第1金属層上に形成された第2絶縁層と,前記第2絶縁層上に形成されて,前記第1金属層の第2領域と電気的に連結された第2金属層とを備える。
前記第2金属層は,前記第1金属層の第1領域の少なくとも一部の部分と重なるように,より具体的には,絶縁されながら重なるように形成されたことを特徴とする。
前記課題を解決するための本発明の他の特徴によるキャパシタは,基板上に形成されるキャパシタであって,基板上に一体に形成される第1導電層と,前記第1導電層上に形成される第1絶縁層と,前記第1絶縁層上に,第1領域と第2領域にそれぞれ分離されて形成された第2導電層と,前記第2導電層上に形成された第2絶縁層と,前記第2絶縁層上に,少なくとも前記第2導電層の第1領域と重なり,前記第2導電層の第2領域と電気的に連結されて形成された第3導電層とを備え,第1期間に,前記第1導電層と前記第3導電層に同じ電位が印加され,第2期間に,前記第3導電層には第1電位が印加され,前記第1導電層には前記第1電位とは異なる第2電位が印加される。
前記第1導電層は不純物がドープされた多結晶シリコン層であって,前記第2及び第3導電層は金属導電層であってもよい。
前記第1導電層は前記第1期間に遮断から導通に変化するスイッチング素子を通して前期第3導電層と電気的に連結され得て,前記スイッチング素子はソースが前記第3導電層に電気的に連結されて,ドレインが第1導電層に電気的に連結されるトランジスタであってもよい。
前記第1導電層は,前記第2期間に遮断から導通に変化するスイッチング素子を通って前記第2電位が印加される。
前記課題を解決するための本発明の他の特徴によるキャパシタ装置は,第1電極及び前記第1電極と絶縁されながら重なる第2電極を備えた第1キャパシタ;前記第1電極と一体に形成される第3電極及び前記第3電極と絶縁されながら重なる第4電極を備えた第2キャパシタ;少なくとも前記第2電極と絶縁されながら重なり,第4電極に電気的に連結されて,第1電位が印加される第5電極と前記第3電極を第1期間の間に電気的に連結する第1スイッチング素子;及び前記第1電位とは異なる第2電位が印加される第6電極と,前記第1電極を第2期間の間に電気的に連結する第2スイッチング素子;を備える。
一体に形成された前記第1電極及び第3電極は,不純物がドーピングされた多結晶シリコン層を含んで構成されてもよい。
前記第1スイッチング素子は,ソースが前記第5電極に電気的に連結され,ドレインが前記第3電極に電気的に連結されるトランジスタであってもよい。
前記第2スイッチング素子は,ソースが前記第6電極に電気的に連結され,ドレインが前記第1電極に電気的に連結されるトランジスタであってもよい。
前記第1キャパシタは,前記第1期間に,前記第1電極と前記第2電極とを含んで形成される第3キャパシタと,前記第2電極と前記第5電極とを含んで形成される第4キャパシタが並列的に連結されて作動できる。
前記第2キャパシタは,前記第2期間に,前記第1電位と第2電位との差に相当する電圧が充電され得る。
本発明によると,直列連結されたキャパシタCst及びキャパシタCvthの共通電極を多結晶シリコン層で形成することによって,キャパシタCst及びキャパシタCvthの共通電極にトランジスタM4のドレインを連結するための別途の接触孔及び連結電極線を形成する必要がなくなる。したがって,接触孔の減少により画素形成工程がさらに便利になり,連結電極線の減少により発光領域が広くなって開口率が向上する。
また,キャパシタCvthは多重層で形成されるので平面面積は狭いが,2つの連結電極が一つのキャパシタの一つの電極役割も果たすため,十分な容量を確保することができる。また,キャパシタCstとキャパシタCvthは,多結晶シリコン層を介して直列連結されるので,二つのキャパシタを直列に連結させるための別途の連結電極を形成する必要がない。したがって,画素領域内で,二つのキャパシタが占める領域の広さを減少させることができるので,開口率をさらに向上させることができる。
以下,添付図面を参照しながら,本発明の実施形態について詳細に説明する。本明細書及び図面において,実質的に同一の機能構成を有する構成要素については,同一の符号を付することにより重複説明を省略する。
なお,本明細書において,ある部分が別の部分と連結されていると記載する時,これは直接的に連結されている場合だけではなく,その間に他の部分を介して連結されている場合も含む。また,層,膜,領域,板などの部分が別の部分の上にあると記載する時,これは別の部分の“真上に”ある場合だけではなく,その間に他の部分がある場合も含む。
まず,図3〜図12を参照しながら,本発明の一実施形態にかかるOLED表示装置について詳細に説明する。
図3〜図12で,走査線に関する用語を定義すると,現在選択信号を伝達しようとする走査線を“現在走査線”,現在選択信号が伝えられる直前に選択信号を伝達した走査線を“直前走査線”,現在選択信号が伝えられた後に,選択信号を伝達した走査線を“次の走査線”とする。また,現在画素Pnの構成要素に対して図面符号を付与し,直前画素Pn−1の構成要素の図面符号は,現在画素Pnの構成要素の図面符号と同じ番号に“’”を追加して表示した。
図3は,本発明によるOLED表示装置の構成を概略的に示す図面である。
図3のように,OLED表示装置は,表示パネル100,走査駆動部200及びデータ駆動部300を備える。
表示パネル100は,列方向に伸びている複数のデータ線D1−Dm,行方向に伸びている複数の走査線(ゲート線ともいう,以下,走査線とする)S1−Sn,及び複数の画素回路110を備える。データ線D1−Dmは,画像信号を表すデータ信号を画素回路110に伝達し,走査線S1−Snは,選択信号を画素回路110に伝達する。画素回路110は,隣接した二つのデータ線D1−Dmと隣接した二つの走査線S1−Snによって限定される画素領域に形成される。
走査駆動部200は,走査線S1−Snにそれぞれ選択信号を順次に印加し,データ駆動部300は,データ線D1−Dmに画像信号に対応するデータ電圧を印加する。
図4は,本発明の一実施形態にかかるOLED表示装置の画素回路の一例を表す等価回路図である。図4では,m列目データ線Dmと現在走査線Sn及び直前走査線Sn−1に連結された画素回路だけを表した。
図4に示すように,画素回路はトランジスタM1−M5,キャパシタCst,Cvth,及びOLED素子を備える。
OLED素子を駆動するためのトランジスタM1は,電源VddとOLED素子の間に接続され,ゲートに印加される電圧に対応する電流をトランジスタM2を通してOLED素子に伝達する。トランジスタM1のゲートには,キャパシタCvthのノードAが接続され,キャパシタCvthのノードBと電源Vddとの間にキャパシタCstとトランジスタM4が並列接続される。
トランジスタM5は,現在走査線Snからの選択信号に対応して,データ線Dmから印加されたデータ電圧をキャパシタCvthのノードBに伝達する。トランジスタM4は,直前走査線Sn−1からの選択信号に対応して,キャパシタCvthのノードBを電源Vddに直接連結する。トランジスタM3は,直前走査線Sn−1からの選択信号に対応して,トランジスタM1をダイオード連結させる。トランジスタM2は,トランジスタM1のドレインとOLED素子のアノードと間に接続され,発光制御線Enからの選択信号に対応して,トランジスタM1のドレインとOLED素子との間を遮断する。OLED素子は,トランジスタM2を通して入力される電流に対応して光を放出する。
次に,画素回路の動作について,より詳しく説明する。
まず,直前走査線Sn−1にローレベルの選択信号が印加されると,トランジスタM3が遮断から導通に変化して,トランジスタM1はダイオード連結状態となる。したがって,トランジスタM1のゲートとソースとの間の電圧は,トランジスタM1の閾値電圧Vthになるまで変化する。この時,トランジスタM1のソースが電源Vddに連結されているので,トランジスタM1のゲート,つまりキャパシタCvthのノードAに印加される電圧は,電源電圧Vddと閾値電圧Vthとの和になる。また,トランジスタM4が遮断から導通に変化して,キャパシタCvthのノードBには電源Vddが印加されて,キャパシタCvthに充電される電圧VCvthは数式1の通りである。
Figure 2006065322
ここで,VCvthはキャパシタCvthに充電される電圧を意味し,VCvthAはキャパシタCvthのノードAに印加される電圧,VCvthBはキャパシタCvthのノードBに印加される電圧を意味する。
また,Nタイプのチャンネルを有するトランジスタM2は,発光制御線Enのローレベルの信号に対応して遮断されて,トランジスタM1に流れる電流がOLED素子に流れることを防止し,現在走査線Snにはハイレバルの信号が印加されてトランジスタM5は遮断される。
次に,現在走査線Snにローレベルの選択信号が印加されると,トランジスタM5が遮断から導通に変化して,データ電圧VdataがノードBに印加される。また,キャパシタCvthには,トランジスタM1の閾値電圧Vthに相当する電圧が充電されているので,トランジスタM1のゲートには,データ電圧VdataとトランジスタM1の閾値電圧Vthを合わせた電圧が印加される。つまり,トランジスタM1のゲート−ソース間の電圧Vgsは数式2の通りである。この時,発光制御線Enには,ローレベルの信号が印加されてトランジスタM2は遮断される。
Figure 2006065322
次に,発光制御線Enのハイレベル信号に対応して,トランジスタM2が導通に変化して,トランジスタM1のゲート−ソース電圧Vgsに対応する電流IOLEDがOLED素子に供給されて,OLED素子は発光する。電流IOLEDは数式3の通りである。
Figure 2006065322
ここで,IOLEDはOLED素子に流れる電流,VgsはトランジスタM1のソースとゲートとの間の電圧,VthはトランジスタM1の閾値電圧,Vdataはデータ電圧,βは定数値を示す。
このように,本発明の一実施形態にかかる画素回路は,各画素に位置するトランジスタM1の閾値電圧Vthの値に偏差があっても,この閾値電圧Vthの偏差がキャパシタCvthによって補正されるので,OLED素子に供給される電流は一定になる。
以下,図5及び図6を参照して本発明の一実施形態にかかる画素回路の配置構造について詳細に説明する。
図5は,図4に表した画素回路の配置構造の一例を示す平面図であり,図6は,図5のI〜I’部分の断面図である。
図5では,半導体層として多結晶シリコン層を使用している。図5では,多結晶シリコン層でドーピング領域を表示してないが,図6では,ドーピング領域を斜線領域として表示した。つまり,図6では,多結晶シリコン層での斜線領域はn+またはp+不純物でドーピングされた領域であり,斜線がない空白領域はドーピングされてない真性領域である。つまり,ゲート電極線443,442とそれぞれ交差するトランジスタのチャンネル領域は,ドーピングされてない領域として空白で表示し,トランジスタのドレイン領域及びソース領域は,n+またはp+不純物でドーピングされた領域として斜線で表示した。
また,図5では,上下に同じ構造の画素が反復して並んでいる。ここで,上の画素を現在画素,下の画素を次の画素として説明する。なお,トランジスタM5のみは,下側画素の左側にある。
図5及び図6のように,絶縁基板400上に酸化ケイ素などを含んでなるバッファー層410が形成され,バッファー層410上に半導体層である多結晶シリコン層421,422,423,424,426など,更に,ゲート絶縁膜430,電極線441などのゲート層(参照符号440番台の層),層間絶縁膜450,電源電極線461などの460番台の層,平坦化膜470が順次形成される。
半導体層を区画(パターニング)した多結晶シリコン層421は,図5左下部分のように‘U’字形態に形成されて,現在画素のスイッチングトランジスタM5のソース,ドレイン,チャンネル領域として使用される。一方,多結晶シリコン層421’は図5上部で,下部の多結晶シリコン層421と同様に‘U’字形態に形成されて,直前画素スイッチングトランジスタM5’のソース,チャンネル,ドレインになる。
図5中央の多結晶シリコン層422は,多結晶シリコン層421’に隣接して逆‘コ’字形態に形成され,現在画素のトランジスタM3のソース,ドレイン,チャンネル領域になる。
各画素の中央にある縦長に形成された多結晶シリコン層423は,上方から順に,上部がトランジスタM1のソース,チャンネル,ドレイン領域,下部がトランジスタM2のソース,チャンネル,ドレイン領域になる。また,多結晶シリコン層423は,図6に示すように,多結晶シリコン層422と連結されるように配置されて,トランジスタM3のソースまたはドレイン領域はトランジスタM1のドレイン及びトランジスタM2のソース領域に電気的に連結される。
各画素右下の多結晶シリコン層424は,多結晶シリコン層423の右側で‘U’字形態に形成されて,トランジスタM4のソース,ドレイン,チャンネル領域を形成する。
図5上部の多結晶シリコン層426は,広い面積に‘n’字形態に形成されて多結晶シリコン層423上半分を囲み,左側部分に配置されてキャパシタCvthの一つの電極を形成する第1領域と,右側部分に配置されてキャパシタCstの一つの電極を形成する第2領域を含む。これにより,第1領域と第2領域が電気的に連結され全体として共通電極(図4のノードB)を形成する。また,多結晶シリコン層426は,多結晶シリコン層424と連結されて,トランジスタM4のドレイン領域とキャパシタCst及びキャパシタCvthの一つの電極と電気的に連結される。
このような配置配線方法(レイアウト)には若干の変更が可能である。例えば,ノードBをトランジスタM5に接続するためデータ伝送線が長くなって寄生容量が増加し充放電時定数が長くなるため,レベル変動の激しい画像信号に波形歪を生じやすい短所が予想される。これを解決するため,現在画素のスイッチングトランジスタM5を図5の直前選択信号線Sn−1より上方に移動配置して折り返しデータ線を短くすると共に,ゲート接続線を,図5下部の現在選択信号線Snから枝分けして配線する案がある。この枝分け配線には,信号線Sn−1及びEnと次回画素用多結晶シリコン層の面上を絶縁されて通り過ぎる460番台の層(最上層)を利用し,ゲート電極のゲート層(参照符号440番台の層)に接触孔で連結すればよい。この場合に,選択信号Sの波形遅延が予想されるが,信号波形が一定であるから,補正が容易である。また,このようにすれば,トランジスタM5のソース・ドレインを構成する多結晶シリコン層421の出力側と,キャパシタ電極を構成する多結晶シリコン層426とを直結できるから,接続孔の個数が増加することはない。
次に,各層の関係を眺めると,図6に示すように,形成された多結晶シリコン層421,422,423,424,426上にゲート絶縁膜430が形成される。
再度,図5を参照すると,ゲート絶縁膜430の上には,ゲートを形成する電極線または電極などのゲート層(参照符号440番台の層)が形成される。具体的に,ゲート層は,現在走査線Snに対応する電極線441,発光制御線Enに対応する電極線442,直前走査線Sn−1に対応する電極線443,キャパシタCstの他電極に対応する電極445及びキャパシタCvthの他電極に対応する電極447を含む。
現在走査線Snである電極線441は,行(横)方向に長く伸び,図5左下で現在画素トランジスタM5の電流路になる多結晶シリコン層421と交差してゲートとなる。電極線442は,行方向に長く延長され,多結晶シリコン層423と交差して,現在画素トランジスタM2のゲートとなる。電極線443も,行方向に長く延長され,多結晶シリコン層422及び多結晶シリコン層424と交差して,それぞれ現在画素のトランジスタM3及びトランジスタM4のゲートを形成する。また,電極線443は,多結晶シリコン層421’と交差して,直前画素のトランジスタM5’のゲートを形成する。
また,電極445は,キャパシタCstの一つの電極(図4のノードB)を形成するドーピングされた多結晶シリコン層426の前記第2領域(つまり,右側領域)と重なり,キャパシタCstの他電極を形成する。更に,電極447は,キャパシタCvthの一つの電極(ノードB)を形成するドーピングされた多結晶シリコン層426の前記第1領域(つまり,左側領域)と重なり,キャパシタCvthの他電極(ノードA)を形成すると共に,この電極447は,多結晶シリコン層423と交差して延長され,キャパシタCvthの他電極と電気的に連結されるトランジスタM1のゲート(ノードA)を形成する。
以上のほかに,図6に示すように,ゲート電極441,442,443,445,446上に層間絶縁膜450が形成される。この層間絶縁膜450の上には,電源電極線461,データ線463,連結電極線465,467,468など,460番台の層が形成される。
また,図5を参照すると,電源電極線461,データ線463,連結電極線465,467,468は,接触孔451a,451b,451c,453a,453b,454,455,457,458を通して対応する下層の導電層と電気的に連結される。ここで,図5に示すように,‘■’(黒塗りの四角形)で表示された接触孔451a,451b,451c,453a,454,457,458は,層間絶縁膜450及びゲート絶縁膜430を貫通して多結晶シリコン層(420番台)まで届く接触孔である。
Figure 2006065322
(四角形に対角線2本の記号)で表示された接触孔453b,455は,層間絶縁膜450を貫通してゲート層(参照符号440番台の層)まで届く接触孔である。
電源電極線461は,列(縦)方向に延長され,キャパシタ(Cst,Cvth)が形成される領域では,その幅の広さが拡張される。この電源電極線461は,接触孔454を通して多結晶シリコン層423であるトランジスタM1のソース領域と接触して,トランジスタM1のソースを電源に連結する。また,電源電極線461は,接触孔455を通して電極445に接触してキャパシタCstの他電極をも電源に連結し,接触孔457を通して多結晶シリコン層424のトランジスタM4のソース領域と接触して,トランジスタM4のソースも電源に連結する。
電源電極線461に関して更に記すべきことは,キャパシタ構造の変形により,キャパシタCvthの容量増加を実現できることである。例えば,図5におけるキャパシタCvthのゲート層電極447に対向する460番台の層領域の周囲を一定幅で除去して絶縁リングを形成し,この絶縁リングの内側にある460番台の導電層を多結晶シリコン層426に接続すれば,キャパシタCvthの静電容量を約2倍にまで増加させることが可能である。このような変更をする前の構造ならば,変更による容量増加分に相当する寄生容量がノードAと電源線VDDの間に接続され,トランジスタM1のゲートに印加されるデータ信号の振幅が低下していたと推測される。
データ線(Dm)463は列方向に長く伸びて,接触孔451bを通して多結晶シリコン層421のトランジスタM5のソース領域に接触されて,トランジスタM5のソースと電気的に連結される。また,データ線463は,接触孔451b’を通して多結晶シリコン層421’のトランジスタM5’のソース領域に接触し,トランジスタM5’のソースと電気的に連結される。
連結電極線465は,接触孔451aを通して多結晶シリコン層421のトランジスタM5ドレイン領域に接触し,接触孔451cを通して多結晶シリコン層426の何処かに接触する。つまり,連結電極線465は,トランジスタM5のドレインとキャパシタCvthの一つの電極(ノードB)を電気的に連結する。連結電極線467は,図6のように,接触孔453aを通して多結晶シリコン層422のトランジスタM3のドレイン領域に接触し,接触孔453bを通して電極447に接触する。つまり,連結電極線467は,トランジスタM3のドレインとキャパシタCvthの他電極を電気的に連結する(ノードA)。
連結電極468は,図6のように,電極線442に隣接して形成され,接触孔458を通して多結晶シリコン層423のトランジスタM2のドレイン領域に接触し,トランジスタM2のドレインと連結電極468上に形成されるOLED素子のアノード電極(図示せず)を電気的に連結する。
このように形成された電源電極線461,データ線463,連結電極線465,467,468の上には平坦化膜470が形成される。そして,図示してないが,OLED素子のアノード,つまり,画素電極は平坦化膜470を貫通する接触孔を通して連結電極468に接触し,トランジスタM2のドレインと電気的に連結される。このように画素電極が形成された後に,PDL(画素定義層)が形成され,PDLによって定められた発光領域の画素電極の上には発光層(EML),電子輸送層(ETL)及び正孔輸送層(HTL)を含む多層構造の有機層が形成される。
このような本発明の一実施形態にかかる配置構造では,直列連結されるキャパシタCvth及びキャパシタCstに直列連結される一つの電極(ノードB)は,多結晶シリコン層426で形成され,他電極は,ゲート層445,447で形成される。
以下,図7〜図12を参照して,直列に連結された二つのキャパシタ(Cst,Cvth)の配置構造及び連結関係を詳しく説明する。
まず,図7は,図5のII−II’部分の断面図であって,キャパシタ(Cst,Cvth)の断面構造を示すための図面であり,図8は,図7の概略的な等価回路図である。
図7を参照すると,基板400上にバッファー層410が形成され,その上に一体に連結された多結晶シリコン層426と多結晶シリコン層424が形成される。多結晶シリコン層426は,全体的にn+またはp+不純物でドーピングされて,キャパシタCvth及びキャパシタCstの一つの電極を形成する。多結晶シリコン層424は,トランジスタM4のソース424s,ドレイン424d及びチャンネル領域424cを形成する。図7において,多結晶シリコン層424の斜線領域はトランジスタM4のソース424s及びドレイン領域424dであって,不純物でドーピングした領域であり,多結晶シリコン層424の空白領域はトランジスタM4のチャンネル領域424cであって,不純物でドーピングしてない領域である。このようにすることで,多結晶シリコン層426と多結晶シリコン層424dが直接連結されるので,キャパシタ(Cst,Cvth)の一つの電極とトランジスタM4のドレインは,別途の接触孔を通した連結電極線がなくても電気的に連結できる。
多結晶シリコン層426上には,電極445及び電極447が形成され,多結晶シリコン層426と電極445はキャパシタCstを形成し,多結晶シリコン層426と電極447はキャパシタVthを形成する。また,多結晶シリコン層426の一端には,接触孔451cを通してトランジスタM5のドレインと電気的に連結された連結電極465が接触する。したがって,現在選択信号Snに応答してトランジスタM5が遮断から導通に変化すれば,トランジスタM5のドレインに印加されるデータ電圧Vdataが多結晶シリコン層426に伝達される。
多結晶シリコン層424のチャンネル領域424c上には,直前走査線Sn−1に相当する電極線443が配置されて,トランジスタM4のゲートを形成する。また,多結晶シリコン層424のトランジスタM4のソース領域424sには,接触孔457を通して電源線461が接触する。したがって,直前選択信号Sn−1によってトランジスタM4が遮断から導通に変化して,電源電圧Vddは,トランジスタM4のドレイン領域424dを通って多結晶シリコン層426に印加される。
図7に示すように構成されたトランジスタM5,トランジスタM4,キャパシタCvth及びキャパシタCstは,等価回路図として図8のように表すことができる。つまり,直前走査線の選択信号Sn−1にローレベルが印加されると,トランジスタM4が遮断から導通に変化してノードBには電源電圧Vddが印加される。次に,現在走査線の選択信号Snにローレベルが印加されると,トランジスタM5が遮断から導通に変化してノードBにはデータ電圧Vdataが印加される。
次に,図9〜図12を参照して,直前選択信号Sn−1が印加される時と,選択信号Snが印加される時のキャパシタCst,Cvthの動作について説明する。
図9は,直前選択信号Sn−1が印加される時の等価回路図であり,図10は,直前選択信号Sn−1が印加される時の多結晶シリコン層426,424及び電極445,447の電位を示す図面である。
図9で示す実線は,選択信号Sn−1がローレベルである間に,トランジスタM4が遮断から導通に変化して電源電圧VddがノードBに印加される状態を表す。
つまり,図10のように,多結晶シリコン層のチャンネル領域424cにチャンネルが形成されて,ソース領域424sに印加された電源電圧Vddはドレイン領域424dを通して多結晶シリコン層426に伝達されて,多結晶シリコン層424,426の電位はVDDになる。また,電極445には,接触孔455を通して電源電圧Vddが印加される。したがって,キャパシタCvthは,電位がVDDである多結晶シリコン層426と電極447が第1キャパシタCvth2を形成し,電位がVDDである電極線461と電極447が第2キャパシタCvth1を形成することによって多重層キャパシタになる。第1キャパシタCvth1及び第2キャパシタCvth2は,等価的に図9のように並列的に連結されたキャパシタとして表現される。そして多結晶シリコン層426と電極445は,電位がVDDとほとんど同じなので,図9で点線で表示したようにキャパシタとして動作することはない。
直前選択信号Sn−1が印加された後,現在選択信号Snが印加される。
図11は現在選択信号Snが印加される時の等価回路図であり,図12は現在選択信号Snが印加される時の多結晶シリコン層426,424及び電極445,447の電位を示す図面である。
図11に示す実線は,選択信号Snがローレベルである間に,トランジスタM4は導通から遮断に変化し,トランジスタM5が遮断から導通に変化してデータ線463,(図5参照)に印加されたデータ電圧VdataがノードBに印加される状態を表す。
図12では,トランジスタM4が導通から遮断に変化して,電源線461はキャパシタCvthの一つの電極である多結晶シリコン層426から電気的に遮断される。一方,選択信号SnによりトランジスタM5が遮断から導通に変化して,連結電極線465を通して多結晶シリコン層426にデータ電圧Vdataが印加される。また,電極445は,接触孔455を通して電源線461と電気的に連結されているので,電極445の電位は継続的にVDDである。したがって,多結晶シリコン層426及び電極445は,VdataとVDDの電位差だけを充電するキャパシタCstを形成する。
このように,直列連結されたキャパシタCst及びキャパシタCvthの共通電極を多結晶シリコン層で形成することによって,キャパシタCst及びキャパシタCvthの共通電極にトランジスタM4のドレインを連結するための別途の接触孔及び連結電極線を形成する必要がなくなる。したがって,接触孔の減少によって,画素形成工程がさらに簡単になり,連結電極線の減少によって発光領域が広くなって開口率が向上する。
また,キャパシタCvthは多重層に形成されることで,平面面積は狭いが,2つの連結電極が一つのキャパシタの一つの電極の役割を果たすので,十分なキャパシタ容量を確保することができる。また,キャパシタCstとキャパシタCvthは,多結晶シリコン層426を通じて直列連結されるので,二つのキャパシタを直列連結するための別途の連結電極を形成する必要がない。したがって,画素領域内で二つのキャパシタが占める領域の広さを減少させることができると同時に,連結電極が形成される領域が減少して開口率をよりさらに向上させることができる。
本発明の実施形態では,OLED表示装置について説明したが,本発明はOLED表示装置に限られるものではなく,2つのキャパシタが直列に連結される構造を有する全ての表示装置及び半導体装置に適用することができる。
つまり本発明の権利範囲は,先に説明した各実施形態のような構造に限定されることは無く,請求範囲で定義している本発明の基本概念を使用した当業者による全ての変更及び改良形態も又,本発明の権利範囲に属するものである。
従来のOLED表示装置の画素の等価回路を示す説明図である。 従来の表示パネルに形成されるキャパシタの構成を概略的に示す断面図である。 本発明によるOLED表示装置の構成を概略的に示す説明図である。 本発明の一実施形態にかかるOLED表示装置の画素回路の等価回路の一例を示す説明図である。 図4に表す画素回路の配置構造の一例を示す平面図である。 図5のI〜I’部分の断面図である。 キャパシタCst,Cvthの断面構造を示すための説明面であり,図5のII−II’部分の断面図である。 図7に示した部分の概略的な等価回路を示す説明図である。 直前選択信号Sn−1が印加される時,図7に示した部分の等価回路を示す説明図である。 直前選択信号Sn−1が印加される時の多結晶シリコン層426,424及び電極445,447の電位を示す説明図である。 現在選択信号Snが印加される時,図7に示した部分の等価回路を示す説明図である。 現在選択信号Snが印加される時の多結晶シリコン層426,424及び電極445,447の電位を表示した説明図である。
符号の説明
10,400 基板
11,410 バッファー層
12,14 導電層
13 絶縁層
100 表示パネル
110 画素回路
200 走査駆動部
300 データ駆動部
421,421’,422,423,424,424c,424d,424s,426,426d 多結晶シリコン層
430 ゲート絶縁膜
441,442,443 電極線
445,446,447 電極
450 層間絶縁膜
451a,451b,451c,453a,453b,454,455,457,458 接触孔
461 電源電極線
463 データ線
465,467,468 連結電極線
470 平坦化膜

Claims (16)

  1. 不純物がドーピングされた多結晶シリコン層と,
    前記多結晶シリコン層上に形成された第1絶縁層と,
    前記第1絶縁層上に,第1領域と第2領域にそれぞれ分離されるように形成された第1金属層と,
    前記第1金属層上に形成された第2絶縁層と,
    前記第2絶縁層上に,前記第1金属層の第2領域と電気的に連結されるように形成された第2金属層と,
    を備えたことを特徴とする,キャパシタ。
  2. 前記第2金属層は,前記第1金属層の第1領域の少なくとも一部の部分と,絶縁されながら重なるように形成されたことを特徴とする,請求項1に記載のキャパシタ。
  3. 基板上に形成されるキャパシタにおいて,
    基板上に一体に形成された第1導電層と,
    前記第1導電層上に形成された第1絶縁層と,
    前記第1絶縁層上に,第1領域と第2領域にそれぞれ分離されるように形成された第2導電層と,
    前記第2導電層上に形成された第2絶縁層と,
    前記第2絶縁層上に,少なくとも前記第2導電層の第1領域と重なり,前記第2導電層の第2領域と電気的に連結されるように形成された第3導電層と,
    を備え,
    第1期間に,前記第1導電層と前記第3導電層に同じ電位が印加され,第2期間に,前記第3導電層には第1電位が印加され,前記第1導電層には前記第1電位とは異なる第2電位が印加されることを特徴とする,キャパシタ。
  4. 前記第1導電層は,不純物がドーピングされた多結晶シリコン層であることを特徴とする,請求項3に記載のキャパシタ。
  5. 前記第2導電層及び前記第3導電層は,金属電極層であることを特徴とする,請求項4に記載のキャパシタ。
  6. 前記第1導電層は,前記第1期間に遮断から導通に変化するスイッチング素子を通って前記第3導電層と電気的に連結されることを特徴とする,請求項4に記載のキャパシタ。
  7. 前記スイッチング素子は,ソースが前記第3導電層に電気的に連結され,ドレインが第1導電層に電気的に連結されるトランジスタであることを特徴とする,請求項6に記載のキャパシタ。
  8. 前記第1導電層は,前記第2期間に遮断から導通に変化するスイッチング素子を通って前記第2電位が印加されることを特徴とする,請求項4に記載のキャパシタ。
  9. 前記第1導電層は,前記第2期間に遮断から導通に変化するスイッチング素子を通って前記第2電位が印加されることを特徴とする,請求項5に記載のキャパシタ。
  10. 前記第1導電層は,前記第1期間に遮断から導通に変化するスイッチング素子を通って前記第3導電層と電気的に連結されることを特徴とする,請求項5に記載のキャパシタ。
  11. 第1電極及び前記第1電極から絶縁されて重なる第2電極を備えた第1キャパシタと;
    前記第1電極と一体に形成された第3電極及び前記第3電極から絶縁されて重なる第4電極を備えた第2キャパシタと;
    少なくとも前記第2電極から絶縁されて重なり,第4電極に電気的に連結して形成され,第1電位が印加される第5電極と前記第3電極を第1期間の間に電気的に連結する第1スイッチング素子と;
    前記第1電位とは異なる第2電位が印加される第6電極と,前記第1電極を第2期間の間に電気的に連結する第2スイッチング素子と;
    を備えたことを特徴とする,キャパシタ装置。
  12. 一体に形成された前記第1電極及び前記第3電極が,不純物でドーピングされた多結晶シリコン層を含んでなることを特徴とする,請求項11に記載のキャパシタ装置。
  13. 前記第1スイッチング素子は,ソースが前記第5電極に電気的に連結され,ドレインが前記第3電極に電気的に連結されたトランジスタであることを特徴とする,請求項11に記載のキャパシタ装置。
  14. 前記第2スイッチング素子は,ソースが前記第6電極に電気的に連結され,ドレインが前記第1電極に電気的に連結されたトランジスタであることを特徴とする,請求項11に記載のキャパシタ装置。
  15. 前記第1キャパシタは,
    前記第1期間に,前記第1電極と前記第2電極とを含んでなる第3キャパシタと,前記第2電極と前記第5電極とを含んでなる第4キャパシタが並列的に連結されて作動することを特徴とする,請求項11に記載のキャパシタ装置。
  16. 前記第2キャパシタは,
    前記第2期間に,前記第1電位と前記第2電位との差に相当する電圧が充電されることを特徴とする,請求項11に記載のキャパシタ装置。
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