JP2006024823A - レジスト除去方法 - Google Patents

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Abstract

【課題】 表面変質層が形成されたレジストパターンを容易に除去する。
【解決手段】 例えば、まず、窒化シリコンからなるオーバーコート膜13をその上に形成されたコンタクトホール15形成用のレジストパターン24をマスクとしてドライエッチングしてコンタクトホール15を形成すると、レジストパターン24の表面に表面変質層24aが形成される。次に、表面変質層24aを含むレジストパターン24をモノエタノールアミンを主成分とするレジスト剥離液を用いて剥離する。この場合、表面変質層24aは上記レジスト剥離液に溶解しないため、表面変質層24aが残渣としてある程度残る。そこで、次に、この表面変質層残渣を水素水中でメガソニック洗浄を行なって除去する。
【選択図】 図7

Description

この発明はレジスト除去方法に関する。
薄膜パターンを形成する際に利用されるフォトリソグラフィ法では、一般的に、基板上に成膜された被加工薄膜の上面にレジスト膜を塗布形成し、露光、現像を行なってレジストパターンを形成し、レジストパターンをマスクとして被加工薄膜をエッチングして薄膜パターンを形成し、レジストパターンをレジスト剥離液を用いて剥離除去している。
このうち、レジストパターンをレジスト剥離液を用いて剥離除去する方法には、レジスト剥離液としてのオゾン水(オゾンを溶解させた純水)を超音波を加えた状態で基板のレジストパターン形成面に供給して、レジストパターンを剥離除去する方法がある(例えば、特許文献1参照)。この場合、超音波を加えたオゾン水を供給するのは、先に供給されたオゾン水と新たに供給されたオゾン水との交換を促進し、レジスト除去時間を短縮するためである。
特開平11−165136号公報
ところで、例えば、アクティブマトリクス型液晶表示素子の薄膜トランジスタパネルの製造方法では、ゲート絶縁膜やオーバーコート膜を窒化シリコンによって形成することが多い。そして、被加工薄膜としての窒化シリコン薄膜を、その上に形成されたレジストパターンをマスクとして、CF4やSF6等を含むガスを用いたドライエッチングを行なうと、レジストパターンの表面が変質し、表面変質層が形成される。
ところで、上記特許文献1に記載の、超音波を加えたオゾン水を基板のレジストパターン形成面に供給して、レジストパターンを剥離除去するレジスト除去方法では、レジストパターンの表面に形成された表面変質層を除去することができても、オゾン水自体によるレジスト除去速度が比較的遅いため、レジスト除去時間が比較的長くなるという問題があった。また、供給されたオゾン水を回収するための容器等の装置が塩化ビニールやその他の有機材料によって形成されている場合には、当該装置がオゾン水との接触によってダメージを受け、また回収されたオゾン水に塩化ビニール等が含まれていると、その廃水処理が大変であるという問題があった。
そこで、この発明は、表面変質層を含むレジストパターンの除去時間を短縮することができ、またレジスト剥離液と接触する塩化ビニール等からなる装置がダメージを受けないようにすることができ、さらに特別な廃水処理を不要とすることができるレジスト除去方法を提供することを目的とする。
この発明は、上記目的を達成するため、表面変質層を含むレジストパターンをモノエタノールアミンを主成分とするレジスト剥離液を用いて剥離し、次いで前記表面変質層の残渣を水素水中でメガソニック洗浄または超音波洗浄を行なって除去することを特徴とするものである。
この発明によれば、表面変質層を含むレジストパターンをモノエタノールアミンを主成分とするレジスト剥離液を用いて剥離し、次いで前記表面変質層の残渣を水素水中でメガソニック洗浄または超音波洗浄を行なって除去しているので、超音波を加えたオゾン水の供給のみによって除去する場合と比較して、レジスト除去時間を短縮することができ、またレジスト剥離液と接触する塩化ビニール等からなる装置がダメージを受けないようにすることができ、さらに特別な廃水処理を不要とすることができる。
図1はこの発明のレジスト除去方法を含む製造方法により製造された薄膜トランジスタパネルの一例の要部の断面図を示す。この場合、図1の右側から左側に向かって、画素電極14を含む薄膜トランジスタ12の部分の断面図、走査ライン3の外部接続端子16の部分の断面図、データライン11の外部接続端子18の部分の断面図を示す。
まず、画素電極14を含む薄膜トランジスタ12の部分について説明する。ガラスや樹脂フィルム等からなる透明基板1の上面の所定の箇所にはクロムやアルミニウム系金属等からなるゲート電極2および該ゲート電極2に接続された走査ライン3が設けられている。ゲート電極2および走査ライン3を含む透明基板1の上面には窒化シリコンからなるゲート絶縁膜4が設けられている。
ゲート電極2上におけるゲート絶縁膜4の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜5が設けられている。半導体薄膜5の上面ほぼ中央部には窒化シリコンからなるチャネル保護膜6が設けられている。チャネル保護膜6の上面両側およびその両側における半導体薄膜5の上面にはn型アモルファスシリコンからなるオーミックコンタクト層7、8が設けられている。
一方のオーミックコンタクト層7の上面およびその近傍のゲート絶縁膜4の上面にはクロムやアルミニウム系金属等からなるソース電極9が設けられている。他方のオーミックコンタクト層8の上面およびゲート絶縁膜4の上面の所定の箇所にはクロムやアルミニウム系金属等からなるドレイン電極10および該ドレイン電極10に接続されたデータライン11が設けられている。
そして、ゲート電極2、ゲート絶縁膜4、半導体薄膜5、チャネル保護膜6、オーミックコンタクト層7、8、ソース電極9およびドレイン電極10により、ボトムゲート型の薄膜トランジスタ12が構成されている。
薄膜トランジスタ12等を含むゲート絶縁膜4の上面には窒化シリコンからなるオーバーコート膜13が設けられている。オーバーコート膜13の上面の所定の箇所にはITO等の透明導電材料からなる画素電極14が設けられている。画素電極14は、オーバーコート膜13に設けられたコンタクトホール15を介してソース電極9に接続されている。
次に、走査ライン3の外部接続端子16の部分について説明する。オーバーコート膜13の上面に設けられた、画素電極14と同一の材料からなる外部接続端子16は、オーバーコート膜13およびゲート絶縁膜4に連続して設けられたコンタクトホール17を介して、透明基板1の上面に設けられた走査ライン3の接続パッド部3aに接続されている。
次に、データライン11の外部接続端子18の部分について、この実施形態におけるレジスト除去方法と併せて説明する。オーバーコート膜13の上面に設けられた、画素電極14と同一の材料からなる外部接続端子18は、オーバーコート膜13に設けられたコンタクトホール19を介して、ゲート絶縁膜4の上面に設けられたデータライン11の接続パッド部11aに接続されている。
次に、この薄膜トランジスタパネルの製造方法の一例について説明する。まず、図2に示すように、透明基板1の上面の所定の箇所に、スパッタ法により成膜されたクロムやアルミニウム系金属等からなる金属層をフォトリソグラフィ法によりパターニングすることにより、ゲート電極2および接続パッド部3aを含む走査ライン3を形成する。
次に、ゲート電極2、接続パッド部3aおよび走査ライン3を含む透明基板1の上面に、プラズマCVD法により、窒化シリコンからなるゲート絶縁膜4、真性アモルファスシリコンからなる半導体薄膜形成用層5aおよび窒化シリコンからなるチャネル保護膜形成用層6aを連続して成膜する。
次に、チャネル保護膜形成用層6aの上面に、フォトリソグラフィ法により、チャネル保護膜形成用のレジストパターン21を形成する。次に、レジストパターン21をマスクとして、チャネル保護膜形成用層6aをエッチングすると、図3に示すように、レジストパターン21下にチャネル保護膜6が形成される。次に、レジストパターン21をレジスト剥離液を用いて剥離する。
次に、図4に示すように、チャネル保護膜6を含む半導体薄膜形成用層5aの上面に、プラズマCVD法により、n型アモルファスシリコンからなるオーミックコンタクト層形成用層22を成膜する。次に、オーミックコンタクト層形成用層22の上面に、フォトリソグラフィ法により、デバイスエリア形成用(オーミックコンタクト層および半導体薄膜形成用)のレジストパターン23を形成する。
次に、レジストパターン23およびチャネル保護膜6をマスクとして、オーミックコンタクト層形成用層22および半導体薄膜形成用層5aを連続してエッチングすると、図5に示すように、レジストパターン23下にオーミックコンタクト層7、8が形成され、またオーミックコンタクト層7、8およびチャネル保護膜6下に半導体薄膜5が形成される。次に、レジストパターン23をレジスト剥離液を用いて剥離する。
次に、図6に示すように、オーミックコンタクト層7、8を含むゲート絶縁膜4の上面に、スパッタ法により成膜されたクロムやアルミニウム系金属等からなる金属層をフォトリソグラフィ法によりパターニングすることにより、ソース電極9、ドレイン電極10および接続パッド部11aを含むデータライン11を形成する。
次に、ソース電極9、ドレイン電極10、接続パッド部11aおよびデータライン11を含むゲート絶縁膜4の上面に、プラズマCVD法により、窒化シリコンからなるオーバーコート膜13を成膜する。次に、オーバーコート膜13の上面に、フォトリソグラフィ法により、コンタクトホール形成用のレジストパターン24を形成する。
次に、レジストパターン24をマスクとして、CF4やSF6等(つまりF)を含むガスを用いたドライエッチング(プラズマエッチング)を行なうと、図7に示すように、ソース電極9の所定の箇所に対応する部分におけるオーバーコート膜13にコンタクトホール15が形成され、また接続パッド部3aの中央部に対応する部分におけるオーバーコート膜13およびゲート絶縁膜4にコンタクトホール17が連続して形成され、さらに接続パッド部11aの中央部に対応する部分におけるオーバーコート膜13にコンタクトホール19が形成される。
この場合、レジストパターン24の表面に表面変質層24aが形成される。レジストパターン24の表面に表面変質層24aが形成される要因としては、プラズマからの紫外線等の照射によりレジスト表面が架橋して変質したり、エッチングガス中のF等のハロゲン系元素とレジストとの反応によりレジスト表面が変質したり、プラズマの熱によりレジスト表面が硬化して変質したりすることが挙げられる。
次に、表面変質層24aを含むレジストパターン23を、モノエタノールアミンを主成分とするレジスト剥離液を用いて剥離する。この場合、表面変質層24aはモノエタノールアミンを主成分とするレジスト剥離液に溶解しないため、図8に示すように、コンタクトホール15、17、19の周囲におけるオーバーコート膜13の上面に表面変質層残渣24bがある程度残る。
ここで、レジスト剥離液としてオゾン水のみを用いた場合のレジスト除去速度は最大でも1.5μm/分程度である。これに対し、モノエタノールアミンを主成分とするレジスト剥離液を用いた場合には、レジスト除去速度が比較的大きく、レジスト剥離液としてオゾン水のみを用いた場合の5〜10倍程度であり、レジスト除去時間を短縮することができる。
次に、図示しないメガソニック洗浄槽内の水素水(水素を溶解させた純水、水素濃度0.1〜1.5mg/l)中でメガソニック洗浄を行なうと、表面変質層残渣24bが除去される。ここで、水素水でのメガソニック洗浄とは、水素水に1MHz前後の振動を与えながら行なう洗浄のことである。一例として、水素濃度1.5mg/lの水素水に0.8MHzの振動を与えながら洗浄を行なうと、表面変質層残渣24bを短時間で完全に除去することができる。
ここで、例えば、メガソニック洗浄槽が塩化ビニールやその他の有機材料によって形成されていても、水素水との接触によってダメージを受けることはなく、また回収された水素水に塩化ビニール等が含まれることもなく、したがって特別な廃水処理を不要とすることができる。
次に、図1に示すように、オーバーコート膜13の上面に、スパッタ法により成膜されたITO等からなる透明導電層をフォトリソグラフィ法によりパターニングすることにより、画素電極14をコンタクトホール15を介してソース電極9に接続させて形成し、また外部接続端子16をコンタクトホール17を介して接続パッド部3aに接続させて形成し、さらに外部接続端子18をコンタクトホール19を介して接続パッド部11aに接続させて形成する。かくして、図1に示す薄膜トランジスタパネルが得られる。
なお、メガソニック洗浄槽内の水素水中でメガソニック洗浄を行なう代わりに、超音波洗浄槽内の水素水中で超音波洗浄を行なうようにしてもよい。この場合、水素水中で超音波洗浄とは、水素水に可聴周波領域を越えるkHz領域の振動を与えながら行なう洗浄のことである。
ところで、図3に示す工程において、レジストパターン21をマスクとしてCF4やSF6等を含むガスを用いたドライエッチングによりチャネル保護膜6を形成したとき、レジストパターン21の表面に表面変質層が形成された場合には、上記と同様のレジスト除去方法により、表面変質層を含むレジストパターン21を除去するようにすればよい。
また、図5に示す工程において、レジストパターン23をマスクとしてCF4やSF6等を含むガスを用いたドライエッチングによりオーミックコンタクト層7、8および半導体薄膜5を形成したとき、レジストパターン23の表面に表面変質層が形成された場合には、上記と同様のレジスト除去方法により、表面変質層を含むレジストパターン23を除去するようにすればよい。
この発明のレジスト除去方法を含む製造方法により製造された薄膜トランジスタパネルの一例の要部の断面図。 図1に示す薄膜トランジスタパネルの製造に際し、当初の工程の断面図。 図2に続く工程の断面図。 図3に続く工程の断面図。 図4に続く工程の断面図。 図5に続く工程の断面図。 図6に続く工程の断面図。 図7に続く工程の断面図。
符号の説明
1 透明基板
2 ゲート電極
3 走査ライン
3a 接続パッド部
4 ゲート絶縁膜
5 半導体薄膜
6 チャネル保護膜
7、8 オーミックコンタクト層
9 ソース電極
10 ドレイン電極
11 データライン
11a 接続パッド部
12 薄膜トランジスタ
13 オーバーコート膜
14 画素電極
15 コンタクトホール
16 外部接続端子
17 コンタクトホール
18 外部接続端子
19 コンタクトホール
5a 半導体薄膜形成用層
5b チャネル保護膜形成用層
21 レジストパターン
22 オーミックコンタクト層形成用層
23、24 レジストパターン
24a 表面変質層
24b 表面変質層残渣

Claims (6)

  1. 被加工薄膜をその上に形成されたレジストパターンをマスクとしてドライエッチングして薄膜パターンを形成したとき、前記レジストパターンの表面に表面変質層が形成され、前記表面変質層を含む前記レジストパターンをモノエタノールアミンを主成分とするレジスト剥離液を用いて処理し、次いで前記表面変質層の残渣を水素水中でメガソニック洗浄または超音波洗浄を行なって除去することを特徴とするレジスト除去方法。
  2. 請求項1に記載の発明において、前記被加工薄膜は窒化シリコンからなり、前記ドライエッチングはFを含むガスを用いたドライエッチングであることを特徴とするレジスト除去方法。
  3. 請求項1に記載の発明において、前記水素水の水素濃度は0.1〜1.5mg/lであることを特徴とするレジスト除去方法。
  4. 請求項1に記載の発明において、前記被加工薄膜は、薄膜トランジスタパネルの少なくとも窒化シリコンからなるオーバーコート膜であり、前記レジストパターンは、少なくとも前記オーバーコート膜にコンタクトホールを形成するためのものであることを特徴とするレジスト除去方法。
  5. 請求項1に記載の発明において、前記被加工薄膜は、薄膜トランジスタパネルの窒化シリコンからなるチャネル保護膜形成用層であり、前記レジストパターンは、チャネル保護膜を形成するためのものであることを特徴とするレジスト除去方法。
  6. 請求項1に記載の発明において、前記被加工薄膜は、薄膜トランジスタパネルのn型アモルファスシリコンからなるオーミックコンタクト層形成用層および真性アモルファスシリコンからなる半導体薄膜形成用層であり、前記レジストパターンは、オーミックコンタクト層および半導体薄膜を形成するためのものであることを特徴とするレジスト除去方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078658A (ja) * 2006-09-20 2008-04-03 Interuniv Micro Electronica Centrum Vzw レジスト層を基板から除去する方法
JP2010073935A (ja) * 2008-09-19 2010-04-02 Casio Computer Co Ltd シリコン化合物膜のドライエッチング方法
JP2010205782A (ja) * 2009-02-27 2010-09-16 Renesas Electronics Corp 半導体装置の製造方法
JP2010287907A (ja) * 2010-08-06 2010-12-24 Casio Computer Co Ltd シリコン化合物膜のドライエッチング方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187313A (ja) * 1997-09-02 1999-03-30 Toshiba Corp プラズマ処理方法
JPH11165136A (ja) * 1997-12-05 1999-06-22 Sony Corp レジスト除去方法およびレジスト除去装置
JP2001340817A (ja) * 1999-09-30 2001-12-11 Pyuarekkusu:Kk 表面付着汚染物質の除去方法及び除去装置
JP2002303993A (ja) * 2001-04-04 2002-10-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002367973A (ja) * 2001-03-30 2002-12-20 Dainippon Screen Mfg Co Ltd 基板処理装置
JP2003059894A (ja) * 2001-06-05 2003-02-28 Dainippon Screen Mfg Co Ltd 基板処理装置
JP2003107753A (ja) * 2001-09-28 2003-04-09 Fujitsu Display Technologies Corp レジスト用剥離液及びレジスト剥離方法、並びに薄膜回路素子の形成方法
JP2003282518A (ja) * 2002-03-25 2003-10-03 Pyuarekkusu:Kk 有機被膜の除去方法および除去剤
JP2004096055A (ja) * 2002-07-08 2004-03-25 Dainippon Screen Mfg Co Ltd 基板処理方法および基板処理装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187313A (ja) * 1997-09-02 1999-03-30 Toshiba Corp プラズマ処理方法
JPH11165136A (ja) * 1997-12-05 1999-06-22 Sony Corp レジスト除去方法およびレジスト除去装置
JP2001340817A (ja) * 1999-09-30 2001-12-11 Pyuarekkusu:Kk 表面付着汚染物質の除去方法及び除去装置
JP2002367973A (ja) * 2001-03-30 2002-12-20 Dainippon Screen Mfg Co Ltd 基板処理装置
JP2002303993A (ja) * 2001-04-04 2002-10-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003059894A (ja) * 2001-06-05 2003-02-28 Dainippon Screen Mfg Co Ltd 基板処理装置
JP2003107753A (ja) * 2001-09-28 2003-04-09 Fujitsu Display Technologies Corp レジスト用剥離液及びレジスト剥離方法、並びに薄膜回路素子の形成方法
JP2003282518A (ja) * 2002-03-25 2003-10-03 Pyuarekkusu:Kk 有機被膜の除去方法および除去剤
JP2004096055A (ja) * 2002-07-08 2004-03-25 Dainippon Screen Mfg Co Ltd 基板処理方法および基板処理装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078658A (ja) * 2006-09-20 2008-04-03 Interuniv Micro Electronica Centrum Vzw レジスト層を基板から除去する方法
JP2010073935A (ja) * 2008-09-19 2010-04-02 Casio Computer Co Ltd シリコン化合物膜のドライエッチング方法
JP4596287B2 (ja) * 2008-09-19 2010-12-08 カシオ計算機株式会社 シリコンを含む膜のドライエッチング方法
US8394686B2 (en) 2008-09-19 2013-03-12 Casio Computer Co., Ltd. Dry etching method of silicon compound film
JP2010205782A (ja) * 2009-02-27 2010-09-16 Renesas Electronics Corp 半導体装置の製造方法
JP2010287907A (ja) * 2010-08-06 2010-12-24 Casio Computer Co Ltd シリコン化合物膜のドライエッチング方法

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