JP5691357B2

JP5691357B2 - 半導体デバイス形成用基板の製造方法及びドライエッチング方法

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Publication number: JP5691357B2
Application number: JP2010222028A
Authority: JP
Inventors: 久雄登坂
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2010-09-30
Filing date: 2010-09-30
Publication date: 2015-04-01
Anticipated expiration: 2030-09-30
Also published as: JP2012079828A

Description

この発明は半導体デバイス形成用基板の製造方法及びドライエッチング方法に関する。

薄膜トランジスタといった半導体デバイスを備える液晶表示装置を製造する際には、まず、薄膜トランジスタ、走査線、データ線等が形成された素子形成領域が透明絶縁性基板上にマトリックス状に多数区画形成されている第一マザーガラス基板と、共通電極が形成された共通電極形成領域が透明絶縁性基板上にマトリックス状に多数区画形成された第二マザーガラス基板と、を互いに対応する素子形成領域と共通電極形成領域とが相対向するように貼り合わせる。

次いで、貼り合わされた一対のマザーガラス基板を、素子形成領域と対応する共通電極形成領域とをそれぞれ含むようにカットし、次いで、一対のマザーガラス基板の間に液晶を封入する。このように、液晶表示装置は一対のマザーガラス基板から多数個一括で製造される。

特開２００８−２００６４２

ところで、半導体デバイス形成用基板である第一のマザーガラス基板を製造する際に、透明絶縁性基板の一面に成膜された絶縁膜上の素子形成領域の外側に、複数の素子形成領域に亘って沿うようにして設けられた帯状の部分を含むレジスト膜が形成されることがある。そのような場合、当該絶縁膜をドライエッチングして除去する際に、帯状の部分を含むレジスト膜に隣接する部分の絶縁膜のエッチング速度が遅くなる現象が生じる。

それが原因で、素子形成領域内において部分的に絶縁膜のエッチングが完了せず、結果として不良品が作製され、第一のマザーガラス基板と第二のマザーガラス基板とを張り合わせた後に、貼り合わされた一対の第一のマザーガラス基板及び第二のマザーガラス基板をカットすることで製造される表示装置の歩留まりが悪くなってしまう。

そこで、本発明は絶縁膜上に形成されたレジスト膜の際まで絶縁膜を除去できる半導体デバイス形成用基板の製造方法及びドライエッチング方法を提供することを目的とする。

請求項１に記載の発明に係る半導体デバイス形成用基板の製造方法は、所定の領域に半導体を含むデバイスが配列された半導体デバイス形成用基板の製造方法であって、半導体層が成膜された基板上に窒化シリコンを含む絶縁膜を成膜する第１の工程と、前記絶縁膜がレジスト膜から部分的に露出するように、前記レジスト膜をパターニングする第２の工程と、前記レジスト膜から露出されている前記絶縁膜を、ＣＯＦ₂と酸素とを含む混合ガスをエッチングガスに用いたドライエッチングにより除去する第３の工程と、前記レジスト膜を剥離する第４の工程と、を有し、前記第３の工程は、前記ＣＯＦ₂と前記酸素との流量比（ＣＯＦ₂／酸素）を第１の値に設定して、前記所定の領域の外周に形成された帯状のレジスト膜に隣接する前記絶縁膜のエッチングスピードを、前記所定の領域上の前記絶縁膜のエッチングスピードよりも速くした第一のドライエッチング工程と、前記ＣＯＦ₂と前記酸素との流量比を前記第１の値よりも大きい第２の値に設定して、前記所定の領域上の前記絶縁膜のエッチングスピードを、前記第一のドライエッチング工程における前記所定の領域上の前記絶縁膜のエッチングスピードよりも速くした第二のドライエッチング工程と、を含むことを特徴とするものである。
請求項２に記載の発明に係る半導体デバイス形成用基板の製造方法は、請求項１に記載の発明であって、前記半導体層が成膜された基板は、半導体を含むデバイスが配列される領域である素子形成領域を備え、前記第３の工程は、前記素子形成領域で前記第一のドライエッチング工程における前記絶縁層のエッチング速度よりも前記第二のドライエッチング工程における前記絶縁層のエッチング速度の方が速くなるように、前記第一のドライエッチング工程及び前記第二のドライエッチング工程を行なうことを特徴するものである。
請求項３に記載の発明に係るシリコン化合物膜の半導体デバイス形成用基板の製造方法は、請求項２に記載の発明であって、前記デバイスはチャネル保護膜型の薄膜トランジスタであって、前記第３の工程は、前記素子形成領域において前記半導体層上に前記絶縁膜からなるチャネル保護膜を形成する工程を含むことを特徴とするものである。
請求項４の記載の発明に係る半導体デバイス形成用基板の製造方法は、請求項３に記載の発明であって、前記薄膜トランジスタは表示装置が有する画素電極に送られるデータ信号のＯＮ、ＯＦＦを制御するために設けられたものであることを特徴とするものである。
請求項５に記載の発明に係る半導体デバイス形成用基板の製造方法は、請求項１〜４のいずれかに記載の発明であって前記第３の工程は、前記半導体層をエッチングストッパーとして前記絶縁膜をドライエッチングして前記半導体層を露出させる工程を含むことを特徴とするものである。
請求項６に記載の発明に係る半導体デバイス形成用基板の製造方法は、請求項１〜５のいずれかに記載の発明であって、前記半導体層は真性アモルファスシリコンからなることを特徴とするものである。
請求項７に記載の発明に係る半導体デバイス形成用基板の製造方法は、請求項１〜６のいずれかに記載の発明であって、前記第３の工程は、前記半導体層が成膜された基板に第一のドライエッチング工程を施した後に、第二のドライエッチング工程を施すことを特徴とするものである。
請求項８に記載の発明に係る半導体デバイス形成用基板の製造方法は、請求項１〜６のいずれかに記載の発明であって、前記第３の工程は、前記半導体層が成膜された基板に第二のドライエッチング工程を施した後に、第一のドライエッチング工程を施すことを特徴とするものである。
請求項９に記載の発明に係る半導体デバイス形成用基板の製造方法は、請求項１〜８のいずれかに記載の発明であって、前記絶縁膜をドライエッチングする工程は、１５Ｐａ以上５０Ｐａ以下の環境下で行うことを特徴徴とするものである。
請求項１０に記載の発明に係る半導体デバイス形成用基板の製造方法は、請求項１〜９のいずれかに記載の発明であって、前記レジスト膜はポジ型であることを特徴とするものである。
請求項１１に記載の発明に係る半導体デバイス形成用基板の製造方法は、請求項１〜１０のいずれかに記載の発明であって、前記エッチングガスはさらにＮ２、Ａｒ又はＨｅを含むことを特徴とするものである。
請求項１２に記載の発明に係る半導体デバイス形成用基板の製造方法は、請求項１〜１１のいずれかに記載の発明であって、前記第一のドライエッチング工程は、前記絶縁膜の面積１ｍ２に対して前記ＣＯＦ₂の流量は０ｓｃｃｍ超１０００ｓｃｃｍ未満に設定し、前記酸素の流量は前記ＣＯＦ₂の流量の２倍以上と設定し、前記第二のドライエッチング工程は、前記絶縁膜の面積１ｍ２に対して前記ＣＯＦ₂の流量は１０００ｓｃｃｍ以上に設定し、前記酸素の流量は前記ＣＯＦ₂の流量の１倍以上２倍未満と設定することを特徴とするものである。
請求項１３に記載の発明に係るドライエッチング方法は、窒化シリコンを含む絶縁膜の上面に形成されたレジスト膜から露出されている前記絶縁膜を、ＣＯＦ₂と酸素とを含む混合ガスをエッチングガスに用いたドライエッチングにより除去するドライエッチング方法であって、前記ＣＯＦ₂と前記酸素との流量比（ＣＯＦ₂／酸素）を第１の値に設定して、前記所定の領域の外周に形成された帯状のレジスト膜に隣接する前記絶縁膜のエッチングスピードを、前記所定の領域上の前記絶縁膜のエッチングスピードよりも速くした第一のドライエッチング工程と、前記ＣＯＦ₂と前記酸素との流量比を前記第１の値よりも大きい第２の値に設定して、前記所定の領域上の前記絶縁膜のエッチングスピードを、前記第一のドライエッチング工程における前記所定の領域上の前記絶縁膜のエッチングスピードよりも速くした第二のドライエッチング工程と、を含むことを特徴とするものである。
請求項１４に記載の発明に係るドライエッチング方法は、請求項１３に記載の発明であって、前記第一のドライエッチング工程は、前記絶縁膜の面積１ｍ２に対して前記ＣＯＦ₂の流量は０ｓｃｃｍ超１０００ｓｃｃｍ未満に設定し、前記酸素の流量は前記ＣＯＦ₂の流量の２倍以上と設定し、前記第二のドライエッチング工程は、前記絶縁膜の面積１ｍ２に対して前記ＣＯＦ₂の流量は１０００ｓｃｃｍ以上に設定し、前記酸素の流量は前記ＣＯＦ₂の流量の１倍以上２倍未満と設定することを特徴とするものである。

本発明によれば絶縁膜上に形成されたレジスト膜の際まで絶縁膜を除去することができる半導体デバイス形成用基板の製造方法及びドライエッチング方法を提供できる。

この発明に係る製造方法により製造されたＴＦＴ基板の概略摸式平面図。図１に示すＴＦＴ基板のＡ領域における拡大概略摸式平面図。図２のＢ領域における拡大概略摸式平明図。図３のIV−IV線に沿った矢視断面図。図１に示すＴＦＴ基板の製造方法の一例において、当初の工程のIV−IV線に沿った矢視断面図。図５に続く工程のIII−III線に沿った矢視断面図。図６に続く工程のIII−III線に沿った矢視断面図。図７に続く工程のIII−III線に沿った矢視断面図。図８に続く工程のIII−III線に沿った矢視断面図。図９に続く工程のIII−III線に沿った矢視断面図。図１０に続く工程のIII−III線に沿った矢視断面図。図１１に続く工程のIII−III線に沿った矢視断面図。図１２に続く工程のIII−III線に沿った矢視断面図。図１３に続く工程のIII−III線に沿った矢視断面図。図５に示す工程時における製造途中のＴＦＴ基板の全体を示す概略摸式平面図。図６に示す工程時における製造途中のＴＦＴ基板の全体を示す概略摸式平面図。図７に示す工程時における製造途中のＴＦＴ基板の全体を示す概略摸式平面図。図８に示す工程時における製造途中のＴＦＴ基板の全体を示す概略摸式平面図。帯状のレジスト膜に隣接する領域の薄膜トランジスタのみをエッチングした時の製造途中のＴＦＴ基板の全体を示す概略摸式平面図。帯状のレジスト膜に隣接する領域の薄膜トランジスタのみをエッチングした時のエッチング結果図。本発明で用いたドライエッチング装置の一例の概略構成図。本発明の比較例の概略摸式平面図。本発明の工程図。

図１はこの発明の半導体デバイス形成用基板の製造方法を含む方法によって形成された第一のマザーガラス基板（ＴＦＴ基板１）の概略摸式平面図を示している。このＴＦＴ基板１のデバイス製造領域３には、透明絶縁性基板に薄膜トランジスタ、走査線、データ線等が形成された素子形成領域２０がマトリックス状に多数区画形成されている。このデバイス製造領域３の外周、即ちＴＦＴ基板１の外周縁部にはデバイスの非素子形成領域である周辺領域４が形成されている。

このＴＦＴ基板１は、共通電極が形成された共通電極形成領域が透明絶縁性基板上にマトリックス状に多数区画形成された第二のマザーガラス基板（共通電極基板）（図示せず）に、互いに対応する素子形成領域と共通電極形成領域同士とが相対向するように貼り合わせられる。

次いで、素子形成領域と対応する共通電極形成領域をそれぞれ含むようにカットし、次いで、ＴＦＴ基板１と共通電極基板との間に液晶を封入する。このように、液晶表示装置は一対のＴＦＴ基板１および共通電極基板から多数個一括で製造される。

次に、ＴＦＴ基板１に設けられた素子形成領域２０について図２を用いて説明する。図２は図１に示すＴＦＴ基板１のＡ領域における一つの素子形成領域２０を拡大した概略模式平面図である。

この素子形成領域２０の表示領域５７内には、行及び列方向に配列させて画素を形成する複数の画素電極１１と、複数の画素電極１１のそれぞれと、それぞれ接続された複数の薄膜トランジスタ１０と、各行の複数の薄膜トランジスタ１０にそれぞれゲート信号を供給する複数の走査線５２と、各列の複数の薄膜トランジスタ１０にそれぞれデータ信号を供給する複数の信号線５３とが設けられている。この薄膜トランジスタ１０によって画素電極１１に印加されるデータ信号のＯＮ、ＯＦＦを制御している。

また、表示領域５７の外側には、複数の走査線５２または複数の信号線５３のうちいずれか１つにそれぞれ接続された複数の引き回し配線５１が形成されている。複数の引き回し配線５１のうち走査線５２に接続された引き回し配線５１の各端部が、駆動回路が搭載される駆動回路搭載領域５６に配置されてゲート端子５５を形成し、複数の引き回し配線５１のうち信号線５３に接続された引き回し配線５１の各端部も、駆動回路搭載領域５６に配置されてデータ端子５４を形成している。

また、本実施例で用いられている素子形成領域２０には画素電極および薄膜トランジスタが４×４でマトリックス状に形成されているが、自由に薄膜トランジスタ１０および画素電極１１の数を変更することが出来るのはもちろんである。

また、図３は図２に示す素子形成領域２０のＢ領域における拡大概略摸式平面図である。図３に示すように画素電極１１は薄膜トランジスタ１０を介して走査線５２及び信号線５３と接続されて配置されている。

また、図４は図３におけるIV−IV線に沿った矢視断面図である。この素子形成領域２０に形成された薄膜トラジスタ１０の構造を図４を用いて以下に説明する。この素子形成領域２０には、ガラス基板１００の上面の所定の箇所にクロム等の金属からなるゲート電極１０２が設けられており、ゲート電極１０２の上面およびガラス基板１００の上面には絶縁膜である窒化シリコンからなるゲート絶縁層１０３が設けられている。

ゲート電極１０２上におけるゲート絶縁層１０３の上面にはゲート電極１０２を覆うように半導体層である真性アモルファスシリコンからなる半導体薄膜１０４が設けられている。半導体薄膜１０４の上面には絶縁膜である窒化シリコンからなるチャネル保護膜１０５が設けられている。

チャネル保護膜１０５の上面両側およびその両側における半導体薄膜１０４の上面には半導体層であるｎ型アモルファスシリコンからなるオーミックコンタクト層１０６、１０７が設けられている。オーミックコンタクト層１０６、１０７の各上面にはクロム等の金属からなるソース電極１０８およびドレイン電極１０９が設けられている。

ここで、ゲート電極１０２、ゲート絶縁層１０３、半導体薄膜１０４、チャネル保護膜１０５、オーミックコンタクト層１０６、１０７、ソース電極１０８およびドレイン電極１０９により、逆スタガ型でチャネル保護膜型の薄膜トランジスタ１０が構成されている。

ゲート絶縁層１０３の上面の一部およびソース電極１０８の上面の一部にはＩＴＯからなる画素電極１１が設けられている。チャネル保護膜１０５、ソース電極１０８、ドレイン電極１０９、画素電極１１およびゲート絶縁層１０３の各上面には絶縁膜である窒化シリコンからなるオーバーコート膜１１２が設けられている。この場合、画素電極１１の周辺部以外の領域に対応する部分におけるオーバーコート膜１１２には開口部１１３が設けられている。

次に、このＴＦＴ基板１の製造方法について説明する。尚、ＴＦＴ基板１のＡ領域における一つの素子形成領域２０について以下に説明するが、ＴＦＴ基板１に設けられる全ての素子形成領域２０において以下に記載する処理と同様の処理が同時になされる。

まず、図５に示すように、ガラス基板１００（基板）の上面の所定の箇所に、スパッタ法により成膜されたクロム等からなる金属膜をフォトリソグラフィ法によりパターニングすることにより、ゲート電極１０２が形成される。以上の工程を電極形成工程５００とする。

次に、ゲート電極１０２の上面およびガラス基板１００の上面に、プラズマＣＶＤ法により、窒化シリコンからなるゲート絶縁層１０３、真性アモルファスシリコンからなる半導体薄膜形成用膜１２１および窒化シリコンからなるチャネル保護膜形成用膜１２２を連続して成膜する。この時点での製造途中のＴＦＴ基板１の全体を示す概略摸式平面図を図１５に示す。以上の工程を薄膜形成工程５０１とする。

図１５に示すように、このＴＦＴ基板１は、素子形成領域２０が複数形成されたデバイス製造領域３及び周辺領域４を有している。この時点では、ガラス基板１００の全面を覆うようにして窒化シリコンからなるチャネル保護膜形成用膜１２２が成膜されている。

次に、図６に示すように、スクリーン印刷法、スピンコート法等により塗布された有機物を主成分とする感光性皮膜材料であるレジスト膜をフォトリソグラフィ法によりパターニングすることにより、チャネル保護膜形成用膜１２２の上面のチャネル保護膜５形成領域にチャネル保護膜パターニング用レジスト膜１２３（第一レジスト膜）を形成する。

この時点での製造途中のＴＦＴ基板１の全体を示す概略摸式平面図を図１６に示す。素子形成領域２０において、チャネル保護膜１０５が形成される領域に対応するように、素子形成領域２０のそれぞれに複数のチャネル保護膜パターニング用レジスト膜１２３が形成され、チャネル保護膜１０５が形成される領域以外の領域７（第一露出領域）においてはチャネル保護膜形成用膜１２２が露出している。

また、周辺領域４には、周辺領域４の一部の領域８（第二露出領域）を露出するように複数の素子形成領域に亘って沿うようにして設けられた帯状の部分を含むレジスト膜２００（第二レジスト膜）が形成される。

このような帯状のレジスト膜２００が製造途中のＴＦＴ基板１の外周縁部に枠状に形成される理由を以下に説明する。まず、ガラス基板１００の外周縁部は半導体層や絶縁膜層を均一に成膜することができない。従って、様々な薄膜を膜厚や形状を精密に制御し積層することで形成される薄膜トランジスタが配置される素子形成領域２０はＴＦＴ基板１の外周縁部に形成されることはない。

チャネル保護膜パターニング用レジスト膜１２３は最初、スクリーン印刷法、スピンコート法等によりガラス基板１００の全面に成膜され、次いでフォトリソグラフィ法によりパターニングされる。ここで、そのパターニングの際に行なう露光回数が多くなるとＴＦＴ基板１の製造工程数が増えてしまう。

そこで、周辺領域４については素子形成領域２０が設けられることは無いので、周辺領域４に形成されたレジスト膜に対してわざわざ露光するようなことはない。

ところで、レジスト膜にはポジ型のものとネガ型のものがある。ネガ型のレジスト膜は露光されると現像液に対する溶解性が弱くなり、現像後に露光部分が残る。対して、ポジ型のレジスト膜は露光されると現像液に対する溶解性が強くなり、現像後に露光部分が除去される。

ここで、ネガ型のレジスト膜の現像は非水溶性の有機溶剤を用いなくてはならず、現像後にその有機溶剤をアルコールのような水溶性の溶剤で濯ぎ、次いで、そのアルコールを水で濯ぐ工程が必要となる。従って、利用するには複数の処理工程を経なくてはいけない。また環境面や扱いの面でも注意を払う必要がある。これに対してポジ型のレジスト膜はアルカリ溶液で現像するのですすぎは水だけでよい。またネガ型のレジスト膜よりもポジ型のレジスト膜を用いた方が解像度は高くなる。

以上から、薄膜トランジスタなどの半導体デバイスが形成されるＴＦＴ基板の製造のように非常に精密なパターニング制御が必要な場合にはポジ型のレジスト膜が用いられる。

前述したように周辺領域４に設けられたレジスト膜に対しては露光を行なわない。ポジ型のレジスト膜は露光されないと現像液に対して溶解性は弱い。よって、図１５に記載するように製造途中のＴＦＴ基板１の外周縁部に帯状のレジスト膜２００が形成されることとなる。

また、デバイス製造領域３を露光する際に、光が照射される露光領域が一部周辺領域４にまで跨ることがあり、その結果、光が周辺領域４の第二露出領域８に照射され、第二露出領域８に成膜されたレジスト膜は除去されることとなる。

次に、チャネル保護膜パターニング用レジスト膜１２３をマスクとしてチャネル保護膜形成用膜１２２をドライエッチングすると、チャネル保護膜パターニング用レジスト膜１２３下以外の領域におけるチャネル保護膜形成用膜１２２が除去され、図７に示すように、チャネル保護膜パターニング用レジスト膜１２３下にチャネル保護膜１０５が形成される。尚、この際、半導体薄膜形成用膜１２１はエッチングストッパーとして機能する。この時点での製造途中のＴＦＴ基板１の全体を示す概略摸式平面図を図１７に示す。

次に、図８に示すようにチャネル保護膜パターニング用レジスト膜１２３を剥離する。この時点での製造途中のＴＦＴ基板の全体を示す概略摸式平面図を図１８に示す。素子形成領域２０のそれぞれに複数のチャネル保護膜１０５が形成される。また、周辺領域４に、帯状の窒化シリコン膜２０１が形成される。以上の工程をチャネル保護膜形成工程５０２とする。

次に、図９に示すように、チャネル保護膜１０５上面および半導体薄膜形成用膜１２１の上面に、プラズマＣＶＤ法により、ｎ型アモルファスシリコンからなるオーミックコンタクト層形成用膜１２４を成膜する。次に、オーミックコンタクト層形成用膜１２４の上面に、スパッタ法により、クロム等の金属からなるソース・ドレイン電極形成用膜１２５を成膜する。

そして、ソース・ドレイン電極形成用膜１２５の上面のソース電極１０８形成領域およびドレイン電極１０９形成領域に、スクリーン印刷法、スピンコート法等により塗布された有機物を主成分とする感光性皮膜材料であるレジスト膜をフォトリソグラフィ法によりパターニングすることにより、ソース・ドレイン電極パターニング用レジスト膜１２６、１２７を形成する。

この、ソース・ドレイン電極パターニング用レジスト膜１２６、１２７をマスクとしてソース・ドレイン電極形成用膜１２５をウェットエッチングすると、ソース・ドレイン電極パターニング用レジスト膜１２６、１２７下以外の領域におけるソース・ドレイン電極形成用膜１２５が除去され、図１０に示すように、ソース・ドレイン電極パターニング用レジスト膜１２６、１２７下にソース電極１０８およびドレイン電極１０９が形成される。以上の工程をソース電極・ドレイン電極形成工程５０３とする。

次に、ソース・ドレイン電極パターニング用レジスト膜１２６、１２７およびチャネル保護膜１０５をマスクとしてオーミックコンタクト層形成用膜１２４および半導体薄膜形成用膜１２１を連続してドライエッチングすると、ソース・ドレイン電極パターニング用レジスト膜１２６、１２７下以外の領域におけるオーミックコンタクト層形成用膜１２４が除去され、且つ、ソース・ドレイン電極パターニング用レジスト膜１２６、１２７およびチャネル保護膜１０５下以外の領域における半導体薄膜形成用膜１２１が除去される。

そして、図１１に示すように、ソース電極１０８およびドレイン電極１０９下にオーミックコンタクト層１０６、１０７が形成され、且つ、オーミックコンタクト層１０６、１０７およびチャネル保護膜１０５下に半導体薄膜１０４が形成される。以上により、ゲート電極１０２、ゲート絶縁層１０３、半導体薄膜１０４、チャネル保護膜１０５、オーミックコンタクト層１０６、１０７、ソース電極１０８およびドレイン電極１０９からなる逆スタガ型でチャネル保護膜型の薄膜トランジスタ１０が形成される。次に、ソース・ドレイン電極パターニング用レジスト膜１２６、１２７を剥離する。以上の工程をオーミックコンタクト層・半導体薄膜形成工程５０４とする。

次に、図１２に示すように、ゲート絶縁層１０３の上面の一部およびソース電極１０８の上面の一部に、スパッタ法により成膜されたＩＴＯ層をフォトリソグラフィ法によりパターニングすることにより、画素電極１１を形成する。以上の工程を画素電極形成工程５０５とする。

次に、図１３に示すように、チャネル保護膜１０５、ソース電極１０８、ドレイン電極１０９、画素電極１１およびゲート絶縁層１０３の各上面に、プラズマＣＶＤ法により、窒化シリコンからなるオーバーコート膜１１２を成膜する。

次に、オーバーコート膜１１２の上面にスクリーン印刷法、スピンコート法等により塗布された有機物を主成分とする感光性皮膜材料であるレジスト膜を、フォトリソグラフィ法によりパターニングすることにより、開口部パターニング用レジスト膜１２８を形成する。この場合、開口部パターニング用レジスト膜１２８のうち、画素電極１１と重なる部分であって且つ画素電極１１１の周縁部を除く部分と重なる部分の開口部パターニング用レジスト膜１２８が除去されて、開口部パターニング用レジスト膜１２８には開口部１２９が形成されている。

次に、開口部パターニング用レジスト膜２８をマスクとしてオーバーコート膜１１２をドライエッチングすると、図１４に示すように、開口部パターニング用レジスト膜１２８の開口部１２９つまり画素電極１１の周辺部以外の領域に対応する部分におけるオーバーコート膜１１２に開口部１１３が形成される。次に、開口部パターニング用レジスト膜１２８を剥離する。以上の工程をオーバーコート膜形成工程５０６とする。かくして、図１に示すＴＦＴ基板１が形成される。

次に、図６及び図１６に示すチャネル保護膜形成用薄膜１２２をエッチングして、図７及び図１７に示す製造途中のＴＦＴ基板を得る場合において、チャネル保護膜形成用薄膜１２２をドライエッチングするためのドライエッチング装置の一例について、図２１に示す概略構成図を参照して説明する。このドライエッチング装置は、平行平板型であり、反応容器３１を備えている。

反応容器３１内の下部には下部電極３２が設けられ、上部には上部電極３３が設けられている。この場合、下部電極３２は高周波電源３４に接続され、上部電極３３は接地されている。下部電極３２の上面には被加工物３５が載置されるようになっている。反応容器３１の下部の所定の箇所は配管３６を介して真空ポンプ３７に接続されている。

反応容器３１の上部中央部にはガス導入管３８が上部電極３３の中央部を貫通して設けられている。ガス導入管３８は共通配管３９に接続されている。共通配管３９には第１、第２の配管４０、４１が接続されている。第１、第２の配管４０、４１には第１、第２の電磁弁４２、４３および第１、第２のマスフローコントローラ４４、４５が介在されている。第１、第２の配管４０、４１の各先端部にはボンベ等からなるＣＯＦ_２（フッ化カルボニル）ガス供給源４６および酸素ガス供給源４７が接続されている。

次に、このドライエッチング装置を用いて、下部電極３２の上面に載置された被加工物が図６、図１６に示す状態にあり、半導体薄膜形成用膜１２１上のチャネル保護膜形成用膜１２２をドライエッチングする場合について説明する。まず、真空ポンプ３７の駆動により、反応容器３１内のガスを排出し、反応容器３１内を圧力１５〜５０Ｐａの真空雰囲気とした。

次に、第１、第２の電磁弁４２、４３を開弁し、ＣＯＦ_２ガス供給源４６および酸素ガス供給源４７から供給されるＣＯＦ_２ガスおよび酸素ガスの混合ガスをエッチングガスとして、ガス導入管３８から反応容器３１内に導入する。この場合、第１、第２のマスフローコントローラ４４、４５によりＣＯＦ_２ガスおよび酸素ガスの各流量を調整し、ＴＦＴ基板１の面積１ｍ^２に対して、ＣＯＦ_２ガスの流量を、０ｓｃｃｍ超１０００ｓｃｃｍ未満とし、酸素ガスの流量をＣＯＦ_２の流量の２倍以上に調整する。このときの流量比（ＣＯＦ₂／酸素）を第１の値とする。一例として、ここではＣＯＦ_２ガスの流量を、１００ｓｃｃｍ、酸素ガスの流量を３００ｓｃｃｍとした。

また、高周波電源３４から１３．５６ＭＨｚの高周波電力７００Ｗを印加した。この条件でエッチングを行なう工程を第一のドライエッチング工程７００とする。

図１９は第一のドライエッチング工程７００を施した後の製造途中のＴＦＴ基板１の概略平面図である。図１９に記載の二点差線を境界線として、内側の領域を第一エッチング領域３００、外側の領域を第二エッチング領域４００とする。

この第一エッチング領域３００は第一露出領域７の一部及び第二露出領域８の帯状のレジスト膜２００から離れた領域である離間領域６の一部からなる領域である。第二エッチング領域４００は第一露出領域７と離間領域６とのうち第一エッチング領域３００を除いた領域及び第二露出領域８の帯状のレジスト膜２００に隣接する隣接領域５からなる領域である。

第一エッチング領域３００においては、チャネル保護膜形成用膜１２２は略エッチングされていない。第二エッチング領域４００においては、帯状のレジスト膜２００に近づけば近づくほど、エッチングが促進されて、残存するチャネル保護膜形成用膜１２２の厚みが薄くなっている。

また、図２０は第一のドライエッチング工程７００を用いて３０秒間ドライエッチングした時の、図１９の製造途中のＴＦＴ基板１のＸＸ−ＸＸ線に沿った断面における、帯状のレジスト膜２００の端からの距離と、チャネル保護膜形成用膜１２２の残膜厚との関係を実際に調べた結果である。本実施形態では、チャネル保護膜形成用膜１２２を約１１００Å成膜させた。

第一エッチング領域３００では、チャネル保護膜形成用膜１２２は略エッチングされておらず、第二エッチング領域２００ではチャネル保護膜形成用膜１２２は帯状のレジスト膜２００に近づけば近づくほど残膜厚が急激に薄くなっていることが分かる。

従って、この上記した条件でエッチングを行なうと、第一エッチング領域３００における窒化シリコン膜のエッチングスピードの方が、第二エッチング領域２００における窒化シリコン膜のエッチングスピードよりも遅くなることが分かる。

次に、真空中で連続して第１、第２のマスフローコントローラ４４、４５によりＣＯＦ_２ガスおよび酸素ガスの各流量を調整し、ＴＦＴ基板１の面積１ｍ^２に対して、ＣＯＦ_２ガスの流量を、１０００ｓｃｃｍ以上とし、酸素ガスの流量をＣＯＦ_２の流量の１倍以上２倍未満に調整する。このときの流量比（ＣＯＦ₂／酸素）を第２の値とする。即ち、この第２の値が第１の値よりも大きくなるように酸素ガス及びＣＯＦ_２のガスの流量比を設定する。一例として、ここではＣＯＦ_２ガスの流量を、２００ｓｃｃｍ、酸素ガスの流量を３００ｓｃｃｍとした。この条件でエッチングを行なう工程を第二のドライエッチング工程７５０とする。

後述の比較例において述べるように、この条件を用いて、製造途中のＴＦＴ基板１に成膜されたチャネル保護膜形成用膜１２２をエッチングすると、第一エッチング領域３００における窒化シリコン膜のエッチングスピードの方が、第二エッチング領域２００における窒化シリコン膜のエッチングスピードよりも速くなる。

本実施形態においては、第一のドライエッチング工程７００と第二のドライエッチング工程７５０とを経た製造途中のＴＦＴ基板１は、帯状のレジスト膜２００を除く部分において、チャネル保護膜形成用膜１２２が完全に除去されるように、第一のドライエッチング工程７００及び第二のドライエッチング工程７５０を行う。即ち、第一のドライエッチング工程７００は、帯状のレジスト膜２００から所定距離だけ離れた部分において、チャネル保護膜形成用膜１２２をＨÅ残存させるようなエッチング条件となっており、第二のドライエッチング工程７５０は、帯状のレジスト膜２００から同じ所定距離だけ離れた部分においてチャネル保護膜形成用膜をＨけÅ以上エッチングするようなエッチング条件となっている。

図２０を用いて具体的に説明すると、第一のドライエッチング工程７００は、帯状のレジスト膜２００から例えば１ｍｍ離れた部分において、チャネル保護膜形成用膜１２２を約８５０Åエッチングして約２５０Å残存させるようなエッチング条件となっている。一方、第二のドライエッチング工程７５０は、帯状のレジスト膜２００から１ｍｍ離れた部分においてチャネル保護膜形成用膜を約２５０Å以上エッチングするようなエッチング条件となっている。

これにより、第一のドライエッチング工程７００及び第二のドライエッチング工程７５０を経た製造途中のＴＦＴ基板１は、帯状のレジスト膜２００を除く全ての部分において、チャネル保護膜形成用膜１２２が完全に除去することができる。この場合、第一エッチング領域３００に成膜されているチャネル保護膜形成用膜１２２も完全にエッチングすることができる。

以上のように、本発明では図２３に示すように、真性半導体膜からなる半導体薄膜形成用膜１２１上に窒化シリコンからなるチャネル保護膜形成用膜１２２を成膜し（薄膜形成工程５０１、第一工程）、次いで、チャネル保護膜形成用膜１２２上に成膜されたレジスト膜をパターニングしてチャネル保護膜パターニング用レジスト膜１２３及び帯状のレジスト膜２００を形成する。（レジスト膜形成工程６００、第二工程）

次いで、チャネル保護膜パターニング用レジスト膜１２３下以外の領域におけるチャネル保護膜形成用膜１２２を、ＣＯＦ₂と酸素とをエッチングガスとして用い、流量比（ＣＯＦ₂／酸素）を所定の値である第１の値に設定してドライエッチングする第一のドライエッチング工程７００及びＣＯＦ₂と酸素とをエッチングガスとして用い、流量比（ＣＯＦ₂／酸素）を第１の値よりも大きい値である第２の値に設定してドライエッチングする第二のドライエッチング工程７５０を用いた２段階エッチングで除去（エッチング工程８００、第三工程）し、次いでチャネル保護膜パターニング用レジスト膜１２３及び帯状のレジスト膜２００を剥離する（レジスト剥離工程９００、第四工程）ので、製造途中のＴＦＴ基板１の外周縁部に形成された帯状のレジスト膜の際まで、チャネル保護膜パターニング用レジスト１２３下以外の領域に成膜されたチャネル保護膜形成用膜１２２を完全にエッチングすることができる。

次に図２２に示す比較例を用いて本発明についてさらに説明する。本発明が二段階でエッチングを行なって窒化シリコンからなるチャネル保護膜形成用膜１２２をドライエッチングしたのに対し、本比較例はチャネル保護膜形成用膜１２２のドライエッチングを一回だけ行なうものである。

下部電極３２の上面に載置された被加工物３５が、図６、図１６に示す状態にあるときに、半導体薄膜形成用膜１２１上のチャネル保護膜形成用膜１２２を、前述したドライエッチング装置を用いてドライエッチングする。

□まず、真空ポンプ３７の駆動により、反応容器３１内のガスを排出し、反応容器３１内を圧力１５〜５０Ｐａの真空雰囲気とした。

次に、第１、第２の電磁弁４２、４３を開弁し、ＣＯＦ_２ガス供給源４６および酸素ガス供給源４７から供給されるＣＯＦ_２ガスおよび酸素ガスの混合ガスをガス導入管３８から反応容器３１内に導入する。ここではＣＯＦ_２ガスの流量を、２００ｓｃｃｍ、酸素ガスの流量を３００ｓｃｃｍとした。また、高周波電源３４から１３．５６ＭＨｚの高周波電力７００Ｗを印加した。尚、これは前述した第二のドライエッチング工程７５０で用いた条件である。

図２２は本比較例でチャネル保護膜形成用膜１２２をエッチングした後の製造途中のＴＦＴ基板１の概略平面図である。第一エッチング領域３００ではチャネル保護膜形成用膜１２２が完全にエッチングされているが、第二エッチング領域４００では帯状のレジスト膜２００に近づけば近づくほど、エッチングが抑制され、残存するチャネル保護膜形成用膜１２２の厚みが厚くなっている。

即ち、チャネル保護膜パターニング用レジスト膜１２３下以外の領域におけるチャネル保護膜形成用膜１２２のうち、第二エッチング領域４００に成膜されたチャネル保護膜形成用膜１２２のエッチング速度の方が、第一エッチング領域３００に成膜されたチャネル保護膜形成用膜１２２のエッチング速度よりも極端に遅くなる現象が生じる。

上記のようにエッチングされた結果、図２２に示すように素子形成領域２０に成膜されているチャネル保護膜形成用膜１２２の一部がエッチングされずに残ることがある。

この図２２のように窒化シリコン膜の一部がエッチングされずに残る理由は、帯状のレジスト膜２００のように広い面積に渡ってレジストが形成されていると、このレジスト膜が大量にエッチングガスを消費してしまい、レジスト膜近傍の窒化シリコン膜のエッチングに寄与するエッチングガス量が減少してしまうので、レジスト膜近傍の窒化シリコン膜のエッチングスピードが極端に遅くなるからであると考えられている。

また、他の理由としては、エッチングガスとレジストとの化学反応によって生じた反応ガスが窒化シリコンとエッチングガスとの反応を阻害するため、窒化シリコン膜のエッチングスピードが極端に遅くなってしまうためと考えられている。

一方、素子形成領域２０に形成されたレジスト膜の大きさは極微小であるので、上述したようなレジスト膜近傍の窒化シリコン膜のエッチングスピードが極端に遅くなる要因とはならない。

そして、液晶表示素子を構成する薄膜が完全にはエッチングされていない状態のまま作製工程が進むと、完成する液晶表示素子は不良品となってしまい、結果一対のＴＦＴ基板及び共通電極基板から得られる液晶表示装置の歩留まりが悪くなってしまう。

対して本発明は、まず、第一のドライエッチング工程７００の処理をチャネル保護膜形成用膜１２２の一段階目のエッチング処理に用いる。これによって、第一エッチング領域３００においてはチャネル保護膜形成用膜１２２がエッチングされず、そして、第二エッチング領域４００においては帯状のレジスト膜２００に近づけば近づくほど、チャネル保護膜形成用膜１２２がエッチング量が増大するように、チャネル保護膜形成用膜１２２がエッチングされる。

次いで、第二のドライエッチング工程７５０の処理を二段階目のチャネル保護膜形成用膜１２２のエッチング処理に用いる。これによって、第一エッチング領域３００においては、成膜されているチャネル保護膜形成用膜１２２が完全にエッチングされ、そして、第二エッチング領域４００においては、帯状のレジスト膜２００に近づけば近づくほど、チャネル保護膜形成用膜１２２のエッチング量が低減するように、チャネル保護膜形成用膜１２２がエッチングされる。

またこのとき、チャネル保護膜形成用膜１２２のエッチングされる分の膜厚が、図２０に示す、第一のドライエッチング工程７００を製造途中のＴＦＴ基板１に施した後に第二エッチング領域４００に残存するチャネル保護膜形成用膜１２２の膜厚よりも厚くなるようにエッチングされる。

よって、第一のドライエッチング工程７００の処理を製造途中のＴＦＴ基板１に施した後に第二のドライエッチング工程７５０の処理をこの製造途中のＴＦＴ基板１に施すことで、第一のドライエッチング工程７００の処理後に残存しているチャネル保護膜形成用膜１２２を第二のドライエッチング工程７５０の処理によって完全にエッチングすることができる。

尚、本発明は上記実施形態に限らず適宜変更することが可能である。例えば、上記実施形態では、薄膜トランジスタを備える液晶表示装置の製造に用いられるＴＦＴ基板を半導体デバイス形成用基板の例として挙げて説明しているが、薄膜トランジスタ以外の半導体デバイスを用いた半導体装置を製造する際に用いられる基板に応用してもよい。

また、本実施形態では帯状のレジスト膜２００が、製造途中のＴＦＴ基板１の外周縁部に形成されているが、一の素子形成領域沿うようにして設けられた帯状の部分を含む帯状のレジスト膜が、単に製造途中のＴＦＴ基板に形成されている場合にも本発明は適応することができる。また、ネガ型の帯状のレジスト膜が形成された場合においても本発明を用いることができる。

また、本実施例で用いられている半導体デバイス形成用基板には素子形成領域２０が８×７でマトリックス状に多数区画形成されているが、素子形成領域２０の数や配置を自由に変更することができるのはもちろんである。

また、本実施例では第一のドライエッチング工程７００の後に第二のドライエッチング工程７５０を行なっているが、第二のドライエッチング工程７５０の後に、第一のドライエッチング工程７００を行なってもよい。

また、本発明ではＣＯＦ_２ガスと酸素ガスを用いて窒化シリコン膜をドライエッチングしているが、その他にも、ＳＦ_６ガスやＦ_２ガスなどのフッ素含有ガスと酸素ガスを用いて窒化シリコン膜をドライエッチングすることも出来る。

また、ＣＦ_４等のフッ素含有ガスで酸化シリコン膜をエッチングしてもよい。
また、ＣＯＦ_２ガスと酸素ガスに加えて窒素、Ａｒ又はＨｅをエッチングガスとして用いてもよい。

１ＴＦＴ基板
３デバイス製造領域
４周辺領域
５隣接領域
６離間領域
７第一露出領域
８第二露出領域
１０薄膜トランジスタ
１１画素電極
２０素子形成領域
３０ドライエッチング装置
３１反応容器
３２下部電極
３３上部電極
３４高周波電源
３５被加工物
３７真空ポンプ
３８ガス導入管
４２、４３電磁弁
４４、４５マスフローコントローラ
４６ＣＯＦ_２ガス供給源
４７酸素ガス供給源
５０液晶表示パネル
５１引き回し配線
５２走査線（ゲート線）
５３信号線（ソース線）
５４データ端子
５５ゲート端子
５６駆動回路搭載領域
５７表示領域
１００ガラス基板
１０２ゲート電極
１０３ゲート絶縁層
１０４半導体層
１０５チャネル保護膜
１０６、１０７オーミックコンタクト層
１０８ソース電極
１０９ドレイン電極
１１２オーバーコート膜
１１３開口部
１２１半導体薄膜形成用膜
１２２チャネル保護膜形成用膜
１２３チャネル保護膜パターニング用レジスト膜
１２４オーミックコンタクト層形成用膜
１２５ソース・ドレイン電極形成用膜
１２６、１２７ソース・ドレイン電極パターニング用レジスト膜
１２８開口部パターニング用レジスト膜
３００第一エッチング領域
４００第二エッチング領域

Claims

所定の領域に半導体を含むデバイスが配列された半導体デバイス形成用基板の製造方法であって、
半導体層が成膜された基板上に窒化シリコンを含む絶縁膜を成膜する第１の工程と、
前記絶縁膜がレジスト膜から部分的に露出するように、前記レジスト膜をパターニングする第２の工程と、
前記レジスト膜から露出されている前記絶縁膜を、ＣＯＦ₂と酸素とを含む混合ガスをエッチングガスに用いたドライエッチングにより除去する第３の工程と、
前記レジスト膜を剥離する第４の工程と、
を有し、
前記第３の工程は、
前記ＣＯＦ₂と前記酸素との流量比（ＣＯＦ₂／酸素）を第１の値に設定して、前記所定の領域の外周に形成された帯状のレジスト膜に隣接する前記絶縁膜のエッチングスピードを、前記所定の領域上の前記絶縁膜のエッチングスピードよりも速くした第一のドライエッチング工程と、
前記ＣＯＦ₂と前記酸素との流量比を前記第１の値よりも大きい第２の値に設定して、前記所定の領域上の前記絶縁膜のエッチングスピードを、前記第一のドライエッチング工程における前記所定の領域上の前記絶縁膜のエッチングスピードよりも速くした第二のドライエッチング工程と、
を含むことを特徴とする半導体デバイス形成用基板の製造方法。
前記半導体層が成膜された基板は、半導体を含むデバイスが配列される領域である素子形成領域を備え、
前記第３の工程は、前記素子形成領域で前記第一のドライエッチング工程における前記絶縁層のエッチング速度よりも前記第二のドライエッチング工程における前記絶縁層のエッチング速度の方が速くなるように、前記第一のドライエッチング工程及び前記第二のドライエッチング工程を行なうことを特徴とする請求項１に記載の半導体デバイス形成用基板の製造方法。
前記デバイスはチャネル保護膜型の薄膜トランジスタであって、前記第３の工程は、前記素子形成領域において前記半導体層上に前記絶縁膜からなるチャネル保護膜を形成する工程を含むことを特徴とする請求項２記載の半導体デバイス形成用基板の製造方法。
前記薄膜トランジスタは表示装置が有する画素電極に送られるデータ信号のＯＮ、ＯＦＦを制御するために設けられたものであることを特徴とする請求項３に記載の半導体デバイス形成用基板の製造方法。
前記第３の工程は、前記半導体層をエッチングストッパーとして前記絶縁膜をドライエッチングして前記半導体層を露出させる工程を含むことを特徴とする請求項１〜４のいずれかに記載の半導体デバイス形成用基板の製造方法。
前記半導体層は真性アモルファスシリコンからなることを特徴とする請求項１〜５のいずれかに記載の半導体デバイス形成用基板の製造方法。
前記第３の工程は、前記半導体層が成膜された基板に第一のドライエッチング工程を施した後に、第二のドライエッチング工程を施すことを特徴とする請求項１〜６のいずれかに記載の半導体デバイス形成用基板の製造方法。
前記第３の工程は、前記半導体層が成膜された基板に第二のドライエッチング工程を施した後に、第一のドライエッチング工程を施すことを特徴とする請求項１〜６のいずれかに記載の半導体デバイス形成用基板の製造方法。
前記絶縁膜をドライエッチングする工程は、１５Ｐａ以上５０Ｐａ以下の環境下で行うことを特徴とする請求項１〜８のいずれかに記載の半導体デバイス形成用基板の製造方法。
前記レジスト膜はポジ型であることを特徴とする請求項１〜９のいずれかに記載の半導体デバイス形成用基板の製造方法。
前記エッチングガスはさらにＮ２、Ａｒ又はＨｅを含むことを特徴とする請求項１〜１０のいずれかに記載の半導体デバイス形成用基板の製造方法。
前記第一のドライエッチング工程は、前記絶縁膜の面積１ｍ２に対して前記ＣＯＦ₂の流量は０ｓｃｃｍ超１０００ｓｃｃｍ未満に設定し、前記酸素の流量は前記ＣＯＦ₂の流量の２倍以上と設定し、
前記第二のドライエッチング工程は、前記絶縁膜の面積１ｍ２に対して前記ＣＯＦ₂の流量は１０００ｓｃｃｍ以上に設定し、前記酸素の流量は前記ＣＯＦ₂の流量の１倍以上２倍未満と設定することを特徴とする請求項１〜１１のいずれかに記載の半導体デバイス形成用基板の製造方法。
窒化シリコンを含む絶縁膜の上面に形成されたレジスト膜から露出されている前記絶縁膜を、ＣＯＦ₂と酸素とを含む混合ガスをエッチングガスに用いたドライエッチングにより除去するドライエッチング方法であって、
前記ＣＯＦ₂と前記酸素との流量比（ＣＯＦ₂／酸素）を第１の値に設定して、前記所定の領域の外周に形成された帯状のレジスト膜に隣接する前記絶縁膜のエッチングスピードを、前記所定の領域上の前記絶縁膜のエッチングスピードよりも速くした第一のドライエッチング工程と、
前記ＣＯＦ₂と前記酸素との流量比を前記第１の値よりも大きい第２の値に設定して、前記所定の領域上の前記絶縁膜のエッチングスピードを、前記第一のドライエッチング工程における前記所定の領域上の前記絶縁膜のエッチングスピードよりも速くした第二のドライエッチング工程と、を含むことを特徴とするドライエッチング方法。
前記第一のドライエッチング工程は、前記絶縁膜の面積１ｍ２に対して前記ＣＯＦ₂の流量は０ｓｃｃｍ超１０００ｓｃｃｍ未満に設定し、前記酸素の流量は前記ＣＯＦ₂の流量の２倍以上と設定し、
前記第二のドライエッチング工程は、前記絶縁膜の面積１ｍ２に対して前記ＣＯＦ₂の流量は１０００ｓｃｃｍ以上に設定し、前記酸素の流量は前記ＣＯＦ₂の流量の１倍以上２倍未満と設定することを特徴とする請求項１３に記載のドライエッチング方法。