JP2005531131A - トランジスタの製造方法 - Google Patents

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Abstract

ソース電極とドレイン電極フィーチャーとを固定されたシャドウマスクにある単一アパーチャを通して基板上に蒸着させる工程を含み、前記アパーチャが少なくとも２つの対向端部を有しており、フィーチャーの形状がアパーチャおよび基板に対するソース材料の位置により画定されている、トランジスタの製造方法。

Description

本発明は、シャドウマスクを用いたトランジスタの製造方法に関する。他の態様において、本発明はシャドウマスクを含むトランジスタに関する。
従来より、フォトリソグラフィーがトランジスタおよび回路のパターニングに用いられている。しかしながら、比較的高コストであることから、低コスト大面積用途にフォトリソグラフィーを用いることは望ましくない。従って、低コストのパターニング技術の開発にしのぎが削られている。印刷方法およびメカニカルシャドウマスクを用いる等、低コスト大面積用途の様々なパターニング技術が提案されてきたが、問題がある。
公知のメカニカルシャドウマスク技術は、一般に、マスクレベルの予備画定／予備形成システムを用いるものである。各マスクレベルは、前の層と整合するように正確に配置させなければならない。剛性のシャドウマスクをウェブ取扱い基板を覆うように所望のレベルの正確性（通常、約５μｍ）で位置合せすることは、低コスト高スループットの環境では難しい。
さらに、処理条件および基板材料によっては、トランジスタ基板が処理中に膨張したまたは収縮する恐れがある。基板のサイズがある限界値を超えて変わると、基板に既になされたシャドウマスクレベルを後に位置合せできなくなる。この問題は、動的パターニングプロセスを用いたり、または剛性シャドウマスクに大きな許容度を設計することによって排除できるが、いずれの解決策も理想的ではない。動的パターニングプロセスは、コストがかかる上に遅く、大きな設計許容度は、最終的に回路の性能を減じる可能性がある。
前述のことを鑑みて、多数のレベルを整合する難しさを排除して、低コスト大面積の用途のトランジスタを経済的にパターニングすることが必要とされている。さらに、処理中に基板と同時に変形するシャドウマスクがあると有利である。
簡潔に述べると、一態様において、本発明は、固定されたシャドウマスク（すなわち、基板に対して固定されたシャドウマスク）を用いてトランジスタをパターニングする方法を提供するものである。本方法によれば、ソース電極およびドレイン電極フィーチャーを固定されたシャドウマスクにある単一アパーチャを通して基板上に（すなわち、基板に直接、または基板上のその他フィーチャーまたは層に）堆積させる工程が含まれ、アパーチャが少なくとも２つの対向縁部を有しており、フィーチャーの形状がアパーチャおよび基板に対するソース材料の位置により画定されている。シャドウマスクは基板に永続的に固定されているのが好ましく、シャドウマスクは基板に永続的に固定されていて、シャドウマスクは基板材料よりも低モジュラスの弾性を有する材料からできているのがより好ましい。
上述した方法によれば、各層を画定するのに単一のシャドウマスクを用いることによりトランジスタフィーチャー層の位置ずれの問題が排除される。ウェブ取扱い基板上で、各トランジスタを画定するのに単一のシャドウマスクを用いると、必要な整合ステップの数が減って、スループットが増大する。さらに、本発明の方法の少なくともいくつかによれば、永続的に固定されたシャドウマスクを用いるパターニング技術が提供される。これらのシャドウマスクは、基板と同時に変形するため、処理中に基板の収縮または膨張により生じる問題を受けにくい。
このように、本発明の方法の態様は、多数のフィーチャーレベルを整合する難しさを排除して、低コスト大面積の用途のトランジスタを経済的にパターニングする業界の必要性を満たすものである。
他の態様において、本発明は、金属酸化物半導体（ＣＭＯＳ）エレメントのような相補トランジスタ回路エレメントに用いるのに互いに近接したｎ−チャネルおよびｐ−チャネル相補半導体材料を堆積する方法を提供するものである。本方法によれば、ゲート電極、ゲート誘電体、ソース電極およびドレイン電極フィーチャーを基板上に形成する工程と、第１の半導体材料と第２の半導体材料を固定されたシャドウマスクにある単一アパーチャを通して堆積する工程が含まれ、各半導体材料の少なくとも一部が他の半導体材料と重ならないように前記アパーチャが少なくとも２つの対向縁部を有している。本方法は、多数のマスクを用いるトランジスタの多数のフィーチャーレベルを整合するのに関連した難しさを排除するものである。
さらに他の態様において、本発明はまた、基板に永続的に固定されたシャドウマスクを含むトランジスタと、物品を含む装置も提供する。
トランジスタを製造する本発明の方法は、固定されたシャドウマスクにある単一アパーチャを通して基板にトランジスタフィーチャーを堆積（蒸着）する工程を含む。特に有用な種類のトランジスタ装置、薄膜トランジスタ（ＴＦＴ）には、一般に、ゲート電極フィーチャー、ゲート電極フィーチャーに近接するゲート誘電体フィーチャー、ゲート誘電体フィーチャーに近接するソース電極およびドレイン電極フィーチャー、およびゲート誘電体フィーチャーに近接し、かつソースおよびドレイン電極フィーチャーに近接する半導体層を含む（例えば、Ｓ．Ｍ．スゼ（Ｓ．Ｍ．Ｓｚｅ）、半導体装置の物理学（Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ）第２版、ジョン・ウィリー・アンド・サンズ（Ｊｏｈｎ Ｗｉｌｅｙ ａｎｄ Ｓｏｎｓ）４９２ページ、ニューヨーク（１９８１年）を参照のこと）。図１に示すように、トランジスタ１０は、基板２２に固定した角度で保持された蒸着源２０、３０からシャドウマスク１８の単一アパーチャ１６を通してソース電極１２およびドレイン電極１４フィーチャーを蒸着することにより（すなわち、角度付き蒸着）本発明に従って製造できることを見出した。さらに、トランジスタのゲート電極２４およびゲート誘電体２６フィーチャーおよび半導体層２８は、トランジスタ全体が単一のシャドウマスクを用いて製造されるよう、同じ単一アパーチャ１６を通して蒸着可能である。単一のシャドウマスクを利用することによって、多数のフィーチャーレベルのトランジスタを多数のシャドウマスクを用いて整合する難しさが排除される。
シャドウマスクのアパーチャおよび基板に対するソース材料の位置がトランジスタフィーチャーの形状を画定する。アパーチャは頂部より底部（すなわち、基板に近接するアパーチャの部分）が広い方が好ましい。システムの幾何形状を適切に設計すれば、角度付き蒸発により蒸着されたソース電極およびドレイン電極フィーチャーは、シャドウマスクの対向縁部の高さおよびソースから基板法線までの角度により決まる正確に定義されたチャネル長により分離される。一般に、シャドウマスクの対向縁部は、実質的に平行で実質的に直線である。
処理中マスクが基板と同時に変形するよう、シャドウマスクは基板に永続的に固定されているのが好ましい。
ソース電極およびドレイン電極フィーチャーは、ソース電極およびドレイン電極フィーチャーが間にギャップ（またはチャネル）を有するように形成されるよう、基板に対して一般的に法線ではないある角度をなして配置された１つ以上の源から蒸着される。ソースおよびドレイン電極フィーチャーは、各電極フィーチャーの蒸着間で源に対して基板を動かす（例えば、基板を約１８０°回転させる）ことにより、単一源から蒸着される。通常、基板は、基板面内で実質的に動かすが、正確に基板面内にある必要はない。代わりに、ソースおよびドレイン電極フィーチャーは、アパーチャの対向縁部に配置された別個の源から蒸着させてもよい。
一般に、ソース電極およびドレイン電極フィーチャーは、約５〜約５０μｍ（好ましくは約５〜約２０μｍ）のチャネル長がそれらを分離するように蒸着させる。ゲート誘電体フィーチャーは、源を異なる角度で、または基板から異なる距離で用いることにより、ゲート電極フィーチャーによりカバーされる領域とは異なる領域（例えば、広い）を覆うように蒸着されてもよい。ゲート誘電体フィーチャーは、ソースおよびドレイン電極とゲート電極間の短絡を防ぐために、ゲート電極フィーチャーを完全にカバーするのが好ましい。これは、ゲート電極フィーチャーの源よりも基板近くにゲート誘電体フィーチャーの源を配置することにより行うことができる。
永続的なシャドウマスクを作成するための一般的な処理手順においては、厚膜ドライまたはウェットレジストを、トランジスタ基板に適用したり、フォトリソグラフィーによりパターニングする。単一源を用いる場合には、基板を回転固定具に保持することができる。図２ａにおいて、ゲート電極フィーチャー２４、誘電体フィーチャー２６および任意で半導体層２８（図示せず）を基板２２に垂直の源２０から蒸着してもよい。ソース電極１２およびドレイン電極１４フィーチャーは、基板に対して固定された角度で源３０により蒸着される。ソース電極フィーチャー１２（またはドレイン電極フィーチャー１４）を蒸着した後、図２ｂに示すように、シャッターを閉じ、基板を１８０°回転させ、シャッターを開き、図２ｃに示すように、他の電極フィーチャーを蒸着する。代わりに、ソース電極フィーチャーおよびドレイン電極フィーチャーは、アパーチャの逆の側に配置された別個の源から蒸着させることもできる。
上述した方法を用いて製造された複数のトランジスタを単一基板上に蒸着させることができる。複数のトランジスタを接続して回路を形成することができる。装置間の相互接続は、トランジスタのパターニング前にパターニングすることができる。
本発明の他の実施形態によれば、ＣＭＯＳ回路設計に用いられる互いに近接したｐ−チャネルおよびｎ−チャネル相補型半導体を蒸着することができる。ゲート電極フィーチャー２４、ゲート誘電体フィーチャー２６、ソース電極１２およびドレイン電極１４フィーチャーは、図３ａに示すように業界に知られた標準的な方法を用いてパターニングすることができる。相補半導体材料（すなわち、第１の半導体層３２および第２の半導体層３４）は、シャドウマスク１８にある単一アパーチャを通して角度付きソース３０から蒸着されて、図３ｂに示すように、各半導体フィーチャーの少なくとも一部が他の半導体フィーチャーと重ならないように半導体フィーチャーを形成する。アパーチャは少なくとも２つの対向縁部を有する。蒸着源は、基板に対してある角度で保持され、異なる蒸着半導体材料は中央では重ならない。
本発明のさらに他の実施形態において、除去可能なシャドウマスク４０を用いて、図４に示すように、トランジスタ１０のフィーチャーをパターニングする。除去可能シャドウマスクもまた再使用可能であるのが好ましい。除去可能なシャドウマスクを用いることによって（フィーチャー蒸着およびマスク除去後）、実質的に平面の基板が得られ、シャドウマスクを基板に固定させたままとするときよりも後の処理工程で用いやすい場合もある。
本発明の方法により製造されたトランジスタを用いて、トランジスタを含む様々な電子装置を作成することができる。物品はゲート電極、ゲート誘電体、ソース電極およびドレイン電極フィーチャー、半導体層、基板、および基板に永続的に固定されたシャドウマスクを含む。シャドウマスクは、好ましくは、頂部より底部が広いアパーチャを有している。ソースおよびドレイン電極フィーチャーは、半導体層の上または下のいずれにあってもよいが、上部にあるのが好ましい。
ゲート誘電体フィーチャーは、ゲート電極フィーチャーによりカバーされる面積よりも広い面積をカバーするのが好ましい。これは、誘電体フィーチャーの源を、ゲート電極フィーチャーの源よりも基板近くに配置することにより行うことができる。ゲート誘電体フィーチャーがゲート電極フィーチャーを完全にカバーしているのが好ましい。
他の実施形態において、物品はゲート電極、ゲート誘電体、ソース電極およびドレイン電極フィーチャー、第１の半導体フィーチャー、第２の半導体フィーチャー、基板、およびアパーチャを含む永続的に固定されたシャドウマスクを有している。本実施形態において、前記各半導体フィーチャーの少なくとも一部は他の半導体フィーチャーと重なっていない。
本発明の物品は、集積シャドウマスクおよび様々な電子システムを有する複数のトランジスタを含む集積回路に用いることができる。かかるシステムとしては、例えば、無線周波数識別（ＲＦＩＤ）タグ（例えば、Ｋ．フィンケンツェラー（Ｋ．Ｆｉｎｋｅｎｚｅｌｌｅｒ）、ＲＦＩＤハンドブック（ＲＦＩＤ Ｈａｎｄｂｏｏｋ）、ジョン・ウィリー・アンド・サンズ（Ｊｏｈｎ Ｗｉｌｅｙ ａｎｄ Ｓｏｎｓ）ニューヨーク（１９９９年）に記載されている）、センサ装置、ディスプレイ装置（例えば、パーソナルコンピュータ、携帯電話または手持形装置に用いられる）（例えば、Ｓ．シェール（Ｓ．Ｓｈｅｒｒ）、電子ディスプレイ（Ｅｌｅｃｔｒｏｎｉｃ Ｄｉｓｐｌａｙｓ）、ジョン・ウィリー・アンド・サンズ（Ｊｏｈｎ Ｗｉｌｅｙ ａｎｄ Ｓｏｎｓ）２０１〜３４０頁、ニューヨーク（１９９３年）に記載されている）等が挙げられる。
シャドウマスク
トランジスタフィーチャーは、固定されたシャドウマスクにある単一アパーチャを通して蒸着される。アパーチャは少なくとも２つの対向縁部を有する。本方法に好適なシャドウマスクは、トランジスタ製造前にトランジスタ基板上に（またはその一部として）永続的に固定または構築してもよい。かかるシャドウマスクは、ウェットまたはドライフィルムフォトレジストをはじめとするフォトレジストを含み、従来のフォトリソグラフィーにより作成される（例えば、Ｂ．Ｅｌ−カレー（Ｂ．Ｅｌ−Ｋａｒｅｈ）、半導体処理技術の基礎（Ｆｕｎｄａｍｅｎｔａｌｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｐｒｏｃｅｓｓｉｎｇ Ｔｅｃｈｎｏｌｏｇｉｅｓ）、クルーベルアカデミックパブリッシャーズ（Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ）、１６９〜２５２頁ボストン（１９９５年）に記載されている）。ドライフィルムフォトレジストはローラで適用することができる。あるいは、シャドウマスクを除去可能としてもよい。除去可能シャドウマスクもまた再使用可能であるのが好ましい。除去可能シャドウマスクを作成するのに好適な材料としては、シリコンのような結晶材料、銅および鋼のような金属材料、ポリイミド、ポリエステル、ポリスチレン、ポリメチルメタクリレート、ポリカーボネートのようなポリマー材料、またはこれらの組み合わせが例示される。除去可能なシャドウマスクは、マスクを形成する材料を無傷のままとしながら、一般的に、アパーチャが配置される材料を除去することによって作成される。除去可能なシャドウマスクは、従来の機械加工、微細加工、ダイアモンド加工、レーザーアブレーションまたは化学、プラズマまたはイオンビームエッチング（一般的に、フォトリソグラフィーにより定義される）をはじめとする様々な技術によりパターニングされる。電子放電または電蝕加工とも呼ばれている電気放電加工（ＥＤＭ）は、シャドウマスクを作成するのに用いることのできる周知の技術である。ＥＤＭは、電極ツール（例えば、ワイヤ）とワークピース間にアークを形成する電気放電の経路において材料を腐食する。
結晶材料のウェハ（例えば、シリコン、ゲルマニウムまたはヒ化ガリウム）は、除去可能で、角度蒸発用に再利用可能なマスクを作成するのに非常に好適である。適切な厚さ（例えば、約１００〜２００μｍ）の両側を研磨したシリコンウェハは、広く利用可能である。シャドウマスクは、フォトリソグラフィーおよびエッチングをはじめとする周知のプロセスにより作成することができる（例えば、Ｂ．Ｅｌ−カレー（Ｂ．Ｅｌ−Ｋａｒｅｈ）、半導体処理技術の基礎（Ｆｕｎｄａｍｅｎｔａｌｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｐｒｏｃｅｓｓｉｎｇ Ｔｅｃｈｎｏｌｏｇｉｅｓ）、クルーベルアカデミックパブリッシャーズ（Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ）、１６９〜２５２頁ボストン（１９９５年）に記載されている）。アパーチャのパターンを、異方性ウェットケミカルエッチング（例えば、マークマドウ（Ｍａｒｃ Ｍａｄｏｕ）、微細加工の原理（Ｆｕｎｄａｍｅｎｔａｌｓ ｏｆ Ｍｉｃｒｏｆａｂｒｉｃａｔｉｏｎ）、ＣＲＣプレス（ＣＲＣ Ｐｒｅｓｓ）１６８〜１７６頁（１９９７年）に記載されている）または異方性イオンエッチング（例えば、米国特許第５，５０１，８９３号明細書を参照）をはじめとする適切な技術によりウェハを通してエッチングしてよい。
基板
一般に、基板は、製造、試験および／または使用中に、トランジスタを支持する。基板は任意でトランジスタに電気的機能を与えることもできる。有用な基板材料としては、有機および無機材料が挙げられる。例えば、基板は、無機ガラス、セラミックホイル、ポリマー材料（例えば、アクリル、エポキシ、ポリアミド、ポリカーボネート、ポリイミド、ポリケトン、ポリ（オキシ−１，４−フェニレンオキシ−１，４−フェニレンカルボニル−１，４−フェニレン）（ポリ（エーテルエーテルケトン）またはＰＥＥＫと呼ばれることもある）、ポリノルボルネン、ポリフェニレンオキシド、ポリ（エチレンナフタレンジカルボキシレート）（ＰＥＮ）、ポリ（エチレンテレフタレート）（ＰＥＴ）、ポリ（硫化フェニレン）（ＰＰＳ））、充填ポリマー材料（例えば、ファイバー強化プラスチックス（ＦＲＰ））およびコート金属ホイルを含むことができる。基板は可撓性であるのが好ましい（すなわち、１メートル未満の直径を有するロールに巻き付けることができる）。
ゲート電極フィーチャー
ゲート電極フィーチャーは、任意の有用な導電性材料で作成することができる。例えば、ゲート電極フィーチャーは、ドープドシリコンまたは、アルミニウム、クロム、金、銀、ニッケル、パラジウム、白金、タンタルまたはチタンのような金属を含むことができる。例えば、ポリアニリンまたはポリ（３，４−エチレンジオキシチオペン）／ポリ（スチレンスルホネート）（ＰＥＤＯＴ：ＰＳＳ）のような導電性ポリマーもまた用いることができる。さらに、これらの材料の合金、組み合わせたもの、および多層も有用である。トランジスタの中には、同じ材料でゲート電極機能と、基板の支持機能も与えることのできるものがある。例えば、ドープドシリコンは、ゲート電極フィーチャーとして機能し、かつトランジスタの支持をすることができる。
ゲート誘電体フィーチャー
ゲート誘電体フィーチャーは、通常、ゲート電極フィーチャーに近接配置されている。このゲート誘電体フィーチャーは、ゲート電極フィーチャーをトランジスタ装置のバランスから電気的に絶縁している。ゲート誘電体フィーチャーに有用な材料は、例えば、無機絶縁材料を含むことができる。
ゲート誘電体フィーチャーに有用な材料としては、具体的に、ストロンチエート、タンタレート、チタネート、ジルコネート、酸化アルミニウム、酸化シリコン、酸化タンタル、酸化チタン、窒化シリコン、チタン酸バリウム、チタン酸バリウムストロンチウム、チタン酸バリウムジルコネート、セレン化亜鉛および硫化亜鉛が挙げられる。さらに、これらの材料の合金、組み合わせたもの、および多層もゲート誘電体フィーチャーに用いることができる。
ソース電極およびドレイン電極フィーチャー
ソース電極およびドレイン電極フィーチャーは、ゲート誘電体フィーチャーによりゲート電極フィーチャーから分離されており、半導体層はソース電極およびドレイン電極フィーチャーの上または下とすることができる。ソース電極およびドレイン電極フィーチャーは、任意の有用な導電性材料とすることができる。有用な材料としては、ゲート電極フィーチャーについて上述した材料の大半が含まれ、例えば、アルミニウム、バリウム、カルシウム、クロム、金、銀、ニッケル、パラジウム、白金、チタン、ポリアニリン、ＰＥＤＯＴ：ＰＳＳ、その他導電性ポリマー、これらの合金、これらの組み合わせおよびこれらの多層が挙げられる。当業界で知られているとおり、これらの材料のいくつかは、電子導電性半導体材料と共に用いるのに適しており、その他のものは、貫通導通材料と共に用いるのに適している。
半導体層
半導体層は、有機または無機半導体材料を含んでいてもよい。有用な無機半導体材料としては、アモルファスシリコン、硫化カドミウム、セレン化カドミウムおよびテルルが挙げられる。有用な有機半導体材料としては、アセン類およびこれらの置換誘導体が挙げられる。具体的には、アントラセン、ナフタレン、テトラセン、ペンタセンおよび置換ペンタセン（好ましくはペンタセンまたは置換ペンタセン）が挙げられる。その他の例としては、半導体ポリマー、ペリレン、フラーレン、フタロシアニン、オリゴチオフェンおよびこれらの置換誘導体が挙げられる。
アセン類の置換誘導体としては、少なくとも１個の電子供与基、ハロゲン原子またはこれらの組み合わせ、またはベンゾ−アネレーテッドアセンまたはポリベンゾ−アネレーテッドアセンで置換されたアセン類が挙げられ、これらは、任意で、少なくとも１個の電子供与基、ハロゲン原子またはこれらの組み合わせで置換されている。電子供与基は、１〜２４個の炭素原子を有するアルキル、アルコキシまたはチオアルコキシ基から選択される。好ましいが、これらに限られるものではないアルキル基としては、メチル、エチル、ｎ−プロピル、イソプロピル、ｎ−ブチル、ｓｅｃ−ブチル、ｎ−ペンチル、ｎ−ヘキシル、ｎ−ヘプチル、２−メチルヘキシル、２−エチルヘキシル、ｎ−オクチル、ｎ−ノニル、ｎ−デシル、ｎ−ドデシル、ｎ−オクタデシルおよび３，５，５−トリメチルヘキシルが例示される。
置換ペンタセンおよびこれらの製造方法は、両者とも２００１年９月２６日に出願された同時係属出願、米国特許出願第０９／９６６，９５４号明細書および米国特許出願第０９／９６６，９６１号明細書に教示されている。
ベンゾ−アネレーテッドおよびポリベンゾ−アネレーテッドアセンの詳細については、例えば、ＮＩＳＴスペシャルパブリケーション（Ｓｐｅｃｉａｌ Ｐｕｂｌｉｃａｔｉｏｎ）９２２「多環芳香族炭化水素構造指数（Ｐｏｌｙｃｙｃｌｉｃ Ａｒｏｍａｔｉｃ Ｈｙｄｒｏｃａｒｂｏｎ Ｓｔｒｕｃｔｕｒｅ Ｉｎｄｅｘ）」米国政府印刷局（Ｕ．Ｓ． Ｇｏｖｔ． Ｐｒｉｎｔｉｎｇ Ｏｆｆｉｃｅ）、サンダー（Ｓａｎｄｅｒ）およびワイズ（Ｗｉｓｅ）（１９９７年）にある。
半導体層が第１の半導体材料と第２の半導体材料を含むとき、例えば、ＣＭＯＳ回路設計のときは、両半導体材料は無機であってもよいし、または少なくとも１つ（または両方）の半導体材料が有機であってもよい（例えば、米国特許第５，６２５，１９９号明細書を参照）。ＣＭＯＳ回路設計に有用な材料としては、上記した半導体材料が挙げられる。半導体材料の少なくとも１つは、ペンタセン、置換ペンタセンまたはアモルファスシリコンを含むのが好ましく、一方の半導体材料がアモルファスシリコンで他方の半導体材料がペンタセンまたは置換ペンタセンであるのがより好ましい。
本発明の目的および利点を以下の実施例によりさらに説明するが、これらの実施例に挙げられた特定の材料および量、その他条件および詳細は本発明を不当に限定するものではない。
アパーチャを画定する一連のリブを有するシャドウマスクを、ドライフィルムフォトレジストを用いて作成した。シャドウマスクリブは、２層の１００マイクロメートルのドライフィルムレジスト（マサチューセッツ州、マルボロ、フォレストストリート４５５のシップリー社Ｌ．Ｌ．Ｃ（Ｓｈｉｐｌｅｙ Ｃｏｍｐａｎｙ， Ｌ．Ｌ．Ｃ．， ４５５ Ｆｏｒｅｓｔ Ｓｔｒｅｅｔ， Ｍａｒｌｂｏｒｏｕｇｈ，ＭＡ）より入手可能なシップリーラミナー（Ｓｈｉｐｌｅｙ Ｌａｍｉｎａｒ）５０４０）を熱酸化シリコンウェハ上にラミネートし、適切なリソグラフィーマスクを通してレジストをＵＶ露光して作成した。露光したレジストをメーカーの仕様書に従って処理した。得られたリブの高さおよび幅はそれぞれ約１９０および約１３５マイクロメートルであり、リブの中心から中心までの間隔は約３００マイクロメートルであった。
シャドウマスクを基板上に形成した。基板は、単結晶＜１００＞配向シリコンウェハ（カリフォルニア州、サンホセのシリコンバレーマイクロエレクトロニクス（Ｓｉｌｉｃｏｎ Ｖａｌｌｅｙ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ（Ｓａｎ Ｊｏｓｅ， Ｃａｌｉｆｏｒｎｉａ））より入手したもの）の酸化シリコン側から構成されていて、１０００Å層の高温熱酸化シリコンが前部にあり、５０００Å層のアルミニウム金属蒸気がウェハ裏側に蒸着されていた。１ｍｍのラインおよび間隔の金属ホイルマスクを、ラインをリブに垂直にして、ドライフィルムシャドウマスクの上部に配置し、別個のトランジスタを画定した。ソースおよびドレイン電極（Ａｕ）を、まず一方の電極セット上に蒸着し、マスクされたウェハを１８０°回転させ、他方の電極セットに蒸着することにより、マスクされたウェハの酸化シリコン層上に角度蒸着した。角度を設定して、ソース電極とドレイン電極の間のチャネル長を約２０マイクロメートルとした。得られた試料を、半導体層を蒸着する前に、ヘキサメチルジシラザン（ＨＭＤＳ）に室温で１０分間露出した。
ペンタセン（アルドリッチケミカル（Ａｌｄｒｉｃｈ Ｃｈｅｍｉｃａｌ）より入手可能）を３ゾーン炉（アイオワ州、デビュークのバーンステッドテーモリン（Ｂａｒｎｓｔｅａｄ Ｔｈｅｒｍｏｌｙｎｅ， Ｄｕｂｕｑｕｅ， Ｉｏｗａ）製サーモリン７９５００管状炉（Ｔｈｅｒｍｏｌｙｎｅ ７９５００ ｔｕｂｅ ｆｕｒｎａｃｅ））を用いて減圧下で、一定フローの窒素ガスを流して精製した。精製したペンタセンを、真空（約１０-6トル（または１．３３×１０-4Ｐａ））下で昇華により、４００Åの厚さまで６５℃に保持されたＨＭＤＳ処理済試料表面（すなわち、ソースおよびドレイン電極およびその間のギャップ）上に蒸着した。
共通ゲート電極として作用するアルミニウム層を備えた得られた薄膜トランジスタ（ＴＦＴ）のトランジスタ性能を、業界に知られた、例えば、Ｓ．Ｍ．スゼ（Ｓ．Ｍ．Ｓｚｅ）、半導体装置の物理学（Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ）４２２頁、ジョン・ウィリー・アンド・サンズ（Ｊｏｈｎ Ｗｉｌｅｙ ａｎｄ Ｓｏｎｓ）、ニューヨーク（１９８１年）に示されているような技術を用いて、室温および空気中で試験した。例えば、ゲート−ソースバイアスレベル０Ｖ〜６０Ｖでのドレイン電流ＩD対ドレイン電圧ＶDのプロットによれば、ＴＦＴが完全に機能していたことを示している。半導体パラメータアナライザー（カリフォルニア州サンホセのヒューレット−パッカード（Ｈｅｗｌｅｔｔ−Ｐａｃｋａｒｄ（Ｓａｎ Ｊｏｓｅ，ＣＡ））製型番４１４５Ａ）を用いた。
本発明の様々な修正および変更は、本発明の範囲および技術思想から逸脱することなく当業者に明白であろう。本発明は、本明細書に挙げた例示の実施形態および実施例に不当に限定されるものではなく、かかる実施例および実施形態は例証のためにだけ示されるものであって、本発明は請求の範囲によってのみ限定されるものと考えられる。
本発明の実施形態を示す。 永続的に固定されたシャドウマスクを用いた電極フィーチャーの角度付き蒸着の一般的な手順を示す。 永続的に固定されたシャドウマスクを用いた電極フィーチャーの角度付き蒸着の一般的な手順を示す。 永続的に固定されたシャドウマスクを用いた電極フィーチャーの角度付き蒸着の一般的な手順を示す。 ＣＭＯＳ回路設計に用いられる互いに近接した相補型半導体を蒸着可能な本発明の実施形態を示す。 ＣＭＯＳ回路設計に用いられる互いに近接した相補型半導体を蒸着可能な本発明の実施形態を示す。 除去可能なシャドウマスクによる本発明の実施形態を示す。

Claims (49)

  1. ソース電極およびドレイン電極フィーチャーを、固定されたシャドウマスクにある単一アパーチャを通して基板上に堆積させる工程を含む、トランジスタの製造方法であって、前記アパーチャが少なくとも２つの対向縁部を有しており、前記フィーチャーの形状が前記アパーチャおよび前記基板に対するソース材料の位置により画定されている方法。
  2. 前記基板が可撓性である、請求項１に記載の方法。
  3. 前記シャドウマスクが除去可能である、請求項１に記載の方法。
  4. 前記除去可能マスクが再利用可能である、請求項３に記載の方法。
  5. 前記シャドウマスクが前記基板に永続的に固定されている、請求項１に記載の方法。
  6. ゲート電極およびゲート誘電体フィーチャーを前記単一のアパーチャを通して堆積する工程をさらに含む、請求項１に記載の方法。
  7. 半導体層を前記単一のアパーチャを通して堆積する工程をさらに含む、請求項１に記載の方法。
  8. 前記半導体層が有機物である、請求項７に記載の方法。
  9. 前記ソース電極およびドレイン電極フィーチャーが前記半導体層の上に堆積される、請求項８に記載の方法。
  10. 前記半導体層がペンタセンまたは置換ペンタセンを含む、請求項８に記載の方法。
  11. 前記半導体層が無機物である、請求項７に記載の方法。
  12. 前記半導体層がアモルファスシリコンを含む、請求項１１に記載の方法。
  13. ゲート電極、ゲート誘電体、ソース電極およびドレイン電極フィーチャーを基板上に形成する工程と、第１の半導体材料と第２の半導体材料を固定されたシャドウマスクにある単一アパーチャを通して堆積する工程とを含む、装置の製造方法であって、前記各半導体材料の少なくとも一部が他の半導体材料と重ならないように前記アパーチャが少なくとも２つの対向縁部を有している方法。
  14. 前記基板が可撓性である、請求項１３に記載の方法。
  15. 前記第１の半導体材料と前記第２の半導体材料が両方とも無機物である、請求項１３に記載の方法。
  16. 前記半導体材料の少なくとも１つが有機物である、請求項１３に記載の方法。
  17. 前記半導体材料の１つがペンタセンまたは置換ペンタセンを含む、請求項１６に記載の方法。
  18. 前記半導体の少なくとも１つがアモルファスシリコンを含む、請求項１３に記載の方法。
  19. 前記第１の半導体材料がアモルファスシリコンであり、前記第２の半導体材料がペンタセンである、請求項１３に記載の方法。
  20. 前記ソース電極およびドレイン電極フィーチャーが、前記フィーチャーが間にギャップを有するように形成されるよう、前記基板に対してある角度をなして配置された１つ以上のソースから堆積される、請求項１に記載の方法。
  21. 前記ソース電極およびドレイン電極フィーチャーが、前記各電極フィーチャーの堆積の間に、単一源に対して前記基板を動かすことにより単一源から堆積される、請求項２０に記載の方法。
  22. 前記ソース電極およびドレイン電極フィーチャーが前記アパーチャの両側に配置された別個の源から堆積される、請求項２０に記載の方法。
  23. 前記アパーチャの底部が頂部より広い、請求項１に記載の方法。
  24. 前記ゲート誘電体フィーチャーが前記ゲート電極フィーチャーによりカバーされるよりも広い領域をカバーするような、前記基板に対する位置に配置された１つ以上の源から前記ゲート誘電体フィーチャーが堆積される、請求項６に記載の方法。
  25. 複数のトランジスタが単一基板上に堆積される、請求項１に記載の方法。
  26. 前記複数のトランジスタを接続して回路を形成する工程をさらに含む、請求項２５に記載の方法。
  27. ゲート電極と、ゲート誘電体と、ソース電極およびドレイン電極フィーチャーと、半導体層と、基板と、アパーチャを含むシャドウマスクとを含む物品であって、前記シャドウマスクが前記基板に永続的に固定されており、前記ソースおよびドレイン電極フィーチャーが前記アパーチャにより画定されている物品。
  28. 前記基板が可撓性である、請求項２７に記載の物品。
  29. 前記半導体層が有機物である、請求項２７に記載の物品。
  30. 前記半導体層が無機物である、請求項２７に記載の物品。
  31. 前記半導体層がペンタセンまたは置換ペンタセンを含む、請求項２９に記載の物品。
  32. 前記半導体層がアモルファスシリコンを含む、請求項３０に記載の物品。
  33. ソース電極およびドレイン電極フィーチャーを前記半導体層の上に有している、請求項２９に記載の物品。
  34. ゲート電極と、ゲート誘電体と、ソース電極およびドレイン電極フィーチャーと、第１の半導体フィーチャーと、第２の半導体フィーチャーと、基板と、アパーチャを含むシャドウマスクとを含む物品であって、前記シャドウマスクが前記基板に永続的に固定されており、前記両半導体フィーチャーが前記アパーチャにより画定されており、前記各半導体フィーチャーの少なくとも一部が前記もう一方の半導体フィーチャーと重なっていない物品。
  35. 前記基板が可撓性である、請求項３４に記載の物品。
  36. 前記第１の半導体フィーチャーと前記第２の半導体フィーチャーが両方とも無機物である、請求項３４に記載の物品。
  37. 前記半導体フィーチャーの少なくとも１つが有機物である、請求項３４に記載の物品。
  38. 前記半導体フィーチャーの少なくとも１つがペンタセンまたは置換ペンタセンを含む、請求項３７に記載の物品。
  39. 前記半導体フィーチャーの少なくとも１つがアモルファスシリコンを含む、請求項３４に記載の物品。
  40. 前記アパーチャの底部が頂部より広い、請求項２７に記載の物品。
  41. 前記ゲート誘電体フィーチャーが前記ゲート電極フィーチャーを完全にカバーしている、請求項２７に記載の物品。
  42. 請求項２７に記載の物品を含む無線周波数識別タグ。
  43. 請求項３４に記載の物品を含む無線周波数識別タグ。
  44. 請求項２７に記載の物品を含むセンサ装置。
  45. 請求項３４に記載の物品を含むセンサ装置。
  46. 請求項２７に記載の物品を含むディスプレイ装置。
  47. 請求項３４に記載の物品を含むディスプレイ装置。
  48. 前記物品が集積回路である、請求項２７に記載の物品。
  49. 前記物品が集積回路である、請求項３４に記載の物品。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006114862A (ja) * 2004-10-15 2006-04-27 Samsung Electronics Co Ltd 有機半導体を利用した薄膜トランジスタ表示板及びその製造方法
JP2006216718A (ja) * 2005-02-02 2006-08-17 Institute Of Physical & Chemical Research トップコンタクト型電界効果トランジスタの製造方法およびトップコンタクト型電界効果トランジスタ
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007134557A (ja) * 2005-11-11 2007-05-31 Nippon Telegr & Teleph Corp <Ntt> 電極の製造方法及び素子の製造方法
WO2008117362A1 (ja) * 2007-03-23 2008-10-02 Pioneer Corporation 有機トランジスタ及びその製造方法

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030151118A1 (en) * 2002-02-14 2003-08-14 3M Innovative Properties Company Aperture masks for circuit fabrication
US6897164B2 (en) * 2002-02-14 2005-05-24 3M Innovative Properties Company Aperture masks for circuit fabrication
US6821348B2 (en) * 2002-02-14 2004-11-23 3M Innovative Properties Company In-line deposition processes for circuit fabrication
EP1355359B1 (de) * 2002-03-19 2007-04-04 Scheuten Glasgroep Selbstjustierende Serienverschaltung von Dünn- und Dickschichten und Verfahren zur Herstellung
EP1357602A1 (de) * 2002-03-19 2003-10-29 Scheuten Glasgroep Selbstjustierende Serienverschaltung von Dünnschichten und Verfahren zur Herstellung
DE10212878B4 (de) * 2002-03-22 2007-11-29 Qimonda Ag Halbleiterschaltungsanordnung und Halbleiterspeichereinrichtung
US6784017B2 (en) * 2002-08-12 2004-08-31 Precision Dynamics Corporation Method of creating a high performance organic semiconductor device
JP2004319964A (ja) * 2003-03-28 2004-11-11 Mitsubishi Electric Corp 半導体装置及びその製造方法
US7556982B2 (en) * 2003-08-07 2009-07-07 Uchicago Argonne, Llc Method to grow pure nanocrystalline diamond films at low temperatures and high deposition rates
US7459839B2 (en) * 2003-12-05 2008-12-02 Zhidan Li Tolt Low voltage electron source with self aligned gate apertures, and luminous display using the electron source
US7078937B2 (en) 2003-12-17 2006-07-18 3M Innovative Properties Company Logic circuitry powered by partially rectified ac waveform
US7772063B2 (en) * 2004-08-11 2010-08-10 Identifi Technologies, Inc. Reduced-step CMOS processes for low-cost radio frequency identification devices
WO2006051457A1 (en) * 2004-11-09 2006-05-18 Polymer Vision Limited Self-aligned process to manufacture organic transistors
US20060105550A1 (en) * 2004-11-17 2006-05-18 Manish Sharma Method of depositing material on a substrate for a device
DE102004059467A1 (de) * 2004-12-10 2006-07-20 Polyic Gmbh & Co. Kg Gatter aus organischen Feldeffekttransistoren
US20060128165A1 (en) * 2004-12-13 2006-06-15 3M Innovative Properties Company Method for patterning surface modification
KR20060104092A (ko) * 2005-03-29 2006-10-09 삼성전자주식회사 유기 박막 트랜지스터 표시판 및 그 제조 방법
US7410907B2 (en) * 2005-03-31 2008-08-12 Lucent Technologies Inc. Fabricating integrated devices using embedded masks
EP1727219B1 (en) 2005-05-25 2014-05-07 Samsung SDI Germany GmbH Organic thin film transistor and method for producing the same
US7615501B2 (en) * 2005-08-11 2009-11-10 3M Innovative Properties Company Method for making a thin film layer
US8414962B2 (en) 2005-10-28 2013-04-09 The Penn State Research Foundation Microcontact printed thin film capacitors
US20080187651A1 (en) * 2006-10-24 2008-08-07 3M Innovative Properties Company Conductive ink formulations
US20080171422A1 (en) * 2007-01-11 2008-07-17 Tokie Jeffrey H Apparatus and methods for fabrication of thin film electronic devices and circuits
US7960708B2 (en) * 2007-03-13 2011-06-14 University Of Houston Device and method for manufacturing a particulate filter with regularly spaced micropores
EP2183781B1 (en) * 2007-06-28 2012-10-24 3M Innovative Properties Company Method for forming gate structures
US20090111086A1 (en) * 2007-10-18 2009-04-30 Katz Howard E Kit for facile deposition and evaluation of semiconductor devices
KR20100054630A (ko) * 2008-11-14 2010-05-25 엘지디스플레이 주식회사 유기 박막 트랜지스터와 이의 제조방법 그리고 이를 이용한표시장치
US9625878B2 (en) 2009-03-10 2017-04-18 Drexel University Dynamic time multiplexing fabrication of holographic polymer dispersed liquid crystals for increased wavelength sensitivity
JP5833439B2 (ja) * 2009-04-10 2015-12-16 三菱化学株式会社 電界効果トランジスタ、その製造方法及びそれを用いた電子デバイス
US9752932B2 (en) * 2010-03-10 2017-09-05 Drexel University Tunable electro-optic filter stack
CN103270581A (zh) * 2010-12-22 2013-08-28 三菱化学株式会社 场效应晶体管、其制造方法及具有该场效应晶体管的电子器件
US9144490B2 (en) * 2012-04-30 2015-09-29 California Institute Of Technology High-lead count implant device and method of making the same
US10008443B2 (en) 2012-04-30 2018-06-26 California Institute Of Technology Implant device
US9781842B2 (en) 2013-08-05 2017-10-03 California Institute Of Technology Long-term packaging for the protection of implant electronics
US10274819B2 (en) * 2015-02-05 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. EUV pellicle fabrication methods and structures thereof
EP3340929A4 (en) * 2015-08-28 2019-04-10 California Institute of Technology IMPLANT DEVICE AND METHOD FOR THE PRODUCTION THEREOF
CN108735915B (zh) * 2017-04-14 2021-02-09 上海视涯技术有限公司 用于oled蒸镀的荫罩及其制作方法、oled面板的制作方法
WO2019063074A1 (en) * 2017-09-27 2019-04-04 Applied Materials, Inc. MASK ARRANGEMENT FOR MASKING A SUBSTRATE, SUBSTRATE PROCESSING APPARATUS AND METHOD THEREOF

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US195929A (en) * 1877-10-09 Improvement in take-ups for knitting-machines
US105365A (en) * 1870-07-12 Improvement in corn-planter
US152691A (en) * 1874-06-30 Improvement in ironing-boards
US100779A (en) * 1870-03-15 Improved animal-trap
US151118A (en) * 1874-05-19 Improvement in carrbkakes
US150384A (en) * 1874-04-28 Improvement in valve-motions
US3851379A (en) * 1973-05-16 1974-12-03 Westinghouse Electric Corp Solid state components
US4065781A (en) * 1974-06-21 1977-12-27 Westinghouse Electric Corporation Insulated-gate thin film transistor with low leakage current
NL7413977A (nl) * 1974-10-25 1976-04-27 Philips Nv Aanbrengen van een geleiderlaagpatroon met op een geringe onderlinge afstand gelegen delen, in het bijzonder bij de vervaardiging van half- geleiderinrichtingen.
JPS52147063A (en) * 1976-06-02 1977-12-07 Toshiba Corp Semiconductor electrode forming method
JPS5462984A (en) * 1978-09-22 1979-05-21 Hitachi Ltd Masking deposition method
US4262296A (en) * 1979-07-27 1981-04-14 General Electric Company Vertical field effect transistor with improved gate and channel structure
DE3128982C2 (de) * 1981-07-22 1985-12-12 Siemens AG, 1000 Berlin und 8000 München Verfahren zur Herstellung mindestens eines Josephson-Tunnelelementes
US4469719A (en) * 1981-12-21 1984-09-04 Applied Magnetics-Magnetic Head Divison Corporation Method for controlling the edge gradient of a layer of deposition material
DE3604368A1 (de) * 1985-02-13 1986-08-14 Sharp K.K., Osaka Verfahren zur herstellung eines duennfilm-transistors
US4776868A (en) * 1985-09-09 1988-10-11 Corning Glass Works Lenses and lens arrays
US4679311A (en) * 1985-12-12 1987-07-14 Allied Corporation Method of fabricating self-aligned field-effect transistor having t-shaped gate electrode, sub-micron gate length and variable drain to gate spacing
US4883770A (en) * 1986-09-19 1989-11-28 Hewlett-Packard Company Selective NIPI doping super lattice contacts and other semiconductor device structures formed by shadow masking fabrication
JPS63172121A (ja) * 1987-01-09 1988-07-15 Matsushita Electric Ind Co Ltd 液晶表示パネルの製造法
JP2813428B2 (ja) * 1989-08-17 1998-10-22 三菱電機株式会社 電界効果トランジスタ及び該電界効果トランジスタを用いた液晶表示装置
FR2662290B1 (fr) 1990-05-15 1992-07-24 France Telecom Procede de realisation d'un ecran d'affichage a matrice active et a condensateurs de stockage et ecran obtenu par ce procede.
GB9114018D0 (en) 1991-06-28 1991-08-14 Philips Electronic Associated Thin-film transistor manufacture
US5294870A (en) 1991-12-30 1994-03-15 Eastman Kodak Company Organic electroluminescent multicolor image display device
US5294869A (en) 1991-12-30 1994-03-15 Eastman Kodak Company Organic electroluminescent multicolor image display device
DE4241045C1 (de) 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
KR100203982B1 (ko) * 1993-03-12 1999-06-15 야마자끼 순페이 반도체장치 및 그의 제작방법
US5641611A (en) 1995-08-21 1997-06-24 Motorola Method of fabricating organic LED matrices
US5625199A (en) 1996-01-16 1997-04-29 Lucent Technologies Inc. Article comprising complementary circuit with inorganic n-channel and organic p-channel thin film transistors
US5612228A (en) * 1996-04-24 1997-03-18 Motorola Method of making CMOS with organic and inorganic semiconducting region
US6037712A (en) 1996-06-10 2000-03-14 Tdk Corporation Organic electroluminescence display device and producing method thereof
JP2833605B2 (ja) * 1997-02-07 1998-12-09 日本電気株式会社 発光ディスプレイの製造方法
JP3999837B2 (ja) 1997-02-10 2007-10-31 Ｔｄｋ株式会社 有機エレクトロルミネッセンス表示装置
US5946551A (en) * 1997-03-25 1999-08-31 Dimitrakopoulos; Christos Dimitrios Fabrication of thin film effect transistor comprising an organic semiconductor and chemical solution deposited metal oxide gate dielectric
JPH10319870A (ja) * 1997-05-15 1998-12-04 Nec Corp シャドウマスク及びこれを用いたカラー薄膜ｅｌ表示装置の製造方法
JP3597468B2 (ja) * 1998-06-19 2004-12-08 シン フイルム エレクトロニクス エイエスエイ 集積無機／有機相補型薄膜トランジスタ回路およびその製造方法
KR100451381B1 (ko) * 1998-07-30 2005-06-01 엘지.필립스 엘시디 주식회사 박막트랜지스터및그제조방법
GB9817745D0 (en) 1998-08-15 1998-10-14 Philips Electronics Nv Manufacture of electronic devices comprising thin-film circuit elements
JP2000132762A (ja) 1998-10-27 2000-05-12 Matsushita Electric Works Ltd 受光量表示ユニット付き光電式分離型感知器及び波形確認端子ユニット付き光電式分離型感知器
US6384529B2 (en) 1998-11-18 2002-05-07 Eastman Kodak Company Full color active matrix organic electroluminescent display panel having an integrated shadow mask
JP4948726B2 (ja) 1999-07-21 2012-06-06 イー インク コーポレイション 電子ディスプレイを制御するための電子回路素子を作製する好適な方法
JP4053209B2 (ja) 2000-05-01 2008-02-27 三星エスディアイ株式会社 有機ｅｌディスプレイの製造方法
JP2002050764A (ja) * 2000-08-02 2002-02-15 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、アレイ基板、液晶表示装置、有機ｅｌ表示装置およびその製造方法
US6791258B2 (en) 2001-06-21 2004-09-14 3M Innovative Properties Company Organic light emitting full color display panel
DE60212668T2 (de) 2001-09-27 2007-06-21 3M Innovative Properties Co., St. Paul Halbleiter auf basis von substituiertem pentacen
US20030097010A1 (en) 2001-09-27 2003-05-22 Vogel Dennis E. Process for preparing pentacene derivatives
US6897164B2 (en) 2002-02-14 2005-05-24 3M Innovative Properties Company Aperture masks for circuit fabrication
US20030151118A1 (en) 2002-02-14 2003-08-14 3M Innovative Properties Company Aperture masks for circuit fabrication
US6821348B2 (en) 2002-02-14 2004-11-23 3M Innovative Properties Company In-line deposition processes for circuit fabrication

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006114862A (ja) * 2004-10-15 2006-04-27 Samsung Electronics Co Ltd 有機半導体を利用した薄膜トランジスタ表示板及びその製造方法
JP2006216718A (ja) * 2005-02-02 2006-08-17 Institute Of Physical & Chemical Research トップコンタクト型電界効果トランジスタの製造方法およびトップコンタクト型電界効果トランジスタ
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007134557A (ja) * 2005-11-11 2007-05-31 Nippon Telegr & Teleph Corp <Ntt> 電極の製造方法及び素子の製造方法
JP4722679B2 (ja) * 2005-11-11 2011-07-13 日本電信電話株式会社 電極の製造方法及び素子の製造方法
WO2008117362A1 (ja) * 2007-03-23 2008-10-02 Pioneer Corporation 有機トランジスタ及びその製造方法
JPWO2008117362A1 (ja) * 2007-03-23 2010-07-08 パイオニア株式会社 有機トランジスタ及びその製造方法
JP4531850B2 (ja) * 2007-03-23 2010-08-25 パイオニア株式会社 有機トランジスタ及びその製造方法

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