JP2005345473A - 複数個の構成ユニットを含むジャイロセンサ及びその製造方法 - Google Patents
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Abstract
【解決手段】
複数個の構成ユニットを含むジャイロセンサが開示される。本ジャイロセンサは、基板、一表面上の所定領域にキャビティが形成され、前記基板の上部に結合して外部回転力に比例する振動信号を出力するMEMS構造物、及び前記キャビティ内に位置し、前記振動信号を回転角速度に比例する所定の電気的信号に変換して出力する回路ユニットを含む。
【選択図】 図4
Description
図1はこのような単一チップの一例であって、複数個の構造物及び回路ユニットが平面的に配置されたジャイロセンサの構成を示している。図1Aはジャイロセンサの平面図、図1Bは断面図である。
また、図2はMEMS構造物21、アナログASIC22、ディジタルASIC23などが積層された構造で形成された従来のジャイロセンサの構成を示す模式図である。図2Aによれば、基板20上にMEMS構造物21が形成され、MEMS構造物21の上部に各種ASIC22、23等の回路ユニットが形成された後、ワイヤ24を通じて電気的に連結される。図2Bは図2Aに示されたジャイロセンサに対する断面図である。
また、図2に示すジャイロセンサは、平面的に配置された場合より全体の面積を小さくすることができるが、複数個の素子が積層された後ワイヤボンディングされるため、体積は同様に増加するという問題点がある。これにより、最近の小型、軽量の電子機器に使用し難い。また、ワイヤボンディングが発生すればワイヤ部分で損失が発生する恐れもある。
本願第3発明は、第2発明において、前記MEMS構造物及び前記回路ユニットをそれぞれ前記基板と電気的に連結する連結部をさらに含むことが好ましい。前記連結部はバンピング方式で製造された導電性バンプであり得る。このようなバンピング方式で連結部を製造するようになれば、電気線路の経路が短縮されることにより電気抵抗及び電気的雑音を減らして電気的性能が向上される効果がある。
本願第5発明は、第4発明において、前記キャビティ内で前記MEMS構造物及び前記回路ユニットを電気的に連結させる連結部をさらに含むことができる。同様に、連結部は導電性バンプを使用することができる。
さらに望ましくは、本願第7発明は、第1発明において、ジャイロセンサを構成するMEMS構造物は、一表面上の所定領域に前記キャビティが形成された下位ガラス基板、前記下位ガラス基板上で前記キャビティが形成された表面の反対方向の表面に結合し、所定の振動構造体形態にパタニングされたシリコン膜、前記下位ガラス基板上に形成され前記シリコン膜と連結される導電体膜、及び前記下位ガラス基板と結合された反対方向に前記シリコン膜に結合した上位ガラス基板を含むことができる。
基板110は一般のPCB(Printed Circuit Board)基板を意味する。第1素子130は一定領域がエッチングされキャビティ(cavity)を形成するようになる。一方、キャビティ内には第2素子120が位置する。第1素子130及び第2素子120はそれぞれ連結部140を通じて基板110に電気的に連結される。従って、第1素子130及び第2素子120は基板110の内部に形成された電気的配線(図示せず)により相互連結される。
また、第1素子130がアナログASICまたはディジタルASICになり、第2素子120が質量体及び検知電極などを含む構造物になることもできる。このような構造は製造者の意図により任意に決定できる。図3によれば、第2素子120が第1素子130内部のキャビティに位置するので、全体の単一チップのサイズが第2素子120のサイズほど減少されることが分かる。例えば、この図3の構成によれば、第1素子130と第2素子120を基板110上に平面的に配置する場合よりも、第2素子120の分だけチップ面積を小さくすることができる。また、第1素子130及び第2素子120を互いに積層する場合よりも、チップの体積を小さくすることができる。
この場合、回路ユニット230の下部をエッチングして一定領域を確保した後、その領域内にMEMS構造物240が位置するように具現することもできる。
一方、図5は本発明の他の実施形態に係るジャイロセンサの構成を示す断面図である。図5によれば、ジャイロセンサは基板310、MEMS構造物340、及び回路ユニット330を含む。図4に示された実施形態とは違って、図5の実施形態によれば、MEMS構造物340の上部ガラス基板344がエポキシ(epoxy)等の接合物質350を通じて基板310上に接合される。そして、MEMS構造物340の下部ガラス基板342部分に形成されたキャビティ内に回路ユニット330が連結部320を通じて連結される。MEMS構造物340は前述したように質量体345及び検知電極などにパタニングされたシリコン膜343を含む。シリコン膜343は導電膜341と電気的に連結され、導電膜341は再び連結部320に連結されることによりMEMS構造物340のキャパシタンス変化を回路ユニット330に伝達できるようにする。
最後に、図6Cに示したように、MEMS構造物240を基板210に連結してジャイロセンサを完成するようになる。この場合、基板210上に形成された回路ユニット230がMEMS構造物240の下部ガラス基板242に形成されたキャビティ246内に位置するように連結する。これにより、全体単一チップの体積を減少することができる。
次いで、図7BではMEMS構造物240の下部ガラス基板242に形成されたキャビティ246内に接合物質を用いて回路ユニット230を接合するようになる。 次いで、図7Cのように回路ユニット230が接合されたMEMS構造物240を基板210上に電気的に連結させる。図7Aないし図7Cに示された工程を用いると、図6CのようにMEMS構造物240を連結するにおいて、回路ユニット230の位置及びキャビティ246の位置を考慮せずに済む。
一方、回路ユニット230自体もシリコン基板上に製造されたものなので、その基板の下部に一定サイズのキャビティを製造した後、そのキャビティ内にMEMS構造物240が位置するように製造することができる。この場合はMEMS構造物240のサイズほど全体サイズが減少され得る。
以上では本発明の好ましい実施形態について示しかつ説明したが、本発明は前述した特定の実施形態に限らず、請求の範囲で請求する本発明の要旨を逸脱せず当該発明の属する技術分野において通常の知識を有する者により多様な変形実施が可能なことは勿論、このような変形実施は本発明の技術的思想や展望から個別的に理解されてはいけない。
220、 320 : 連結部
230、 330 : 回路ユニット
240、 340 : MEMS構造物
Claims (12)
- 基板と、
一表面上の所定領域にキャビティが形成され、前記基板の上部に結合して外部回転力に比例する振動信号を出力するMEMS構造物と、
前記キャビティ内に位置し、前記振動信号を所定の電気的信号に変換し出力する回路ユニットとを含むことを特徴とするジャイロセンサ。 - 前記MEMS構造物は、
前記キャビティが形成された表面が前記基板と対向するように前記基板の上部に結合されることを特徴とする請求項1に記載のジャイロセンサ。 - 前記MEMS構造物及び前記回路ユニットをそれぞれ前記基板と電気的に連結する連結部をさらに含むことを特徴とする請求項2に記載のジャイロセンサ。
- 前記MEMS構造物は、
前記キャビティが形成された表面が前記基板の反対方向に向かうように前記基板の上部表面に結合されることを特徴とする請求項1に記載のジャイロセンサ。 - 前記キャビティ内で前記MEMS構造物及び前記回路ユニットを電気的に連結させる連結部をさらに含むことを特徴とする請求項4に記載のジャイロセンサ。
- 前記回路ユニットは、
前記振動信号を回転角速度に比例する所定のアナログ信号に変換するアナログASICと、
前記アナログ信号をディジタル信号に変換するディジタルASICとを含むことを特徴とする請求項1に記載のジャイロセンサ。 - 前記MEMS構造物は、
一表面上の所定領域に前記キャビティが形成された下位ガラス基板と、
前記下位ガラス基板上で前記キャビティが形成された表面の反対方向の表面に結合し、所定の振動構造体形態にパタニングされたシリコン膜と、
前記下位ガラス基板上に形成され前記シリコン膜と連結される導電体膜と、
前記下位ガラス基板と結合された反対方向に前記シリコン膜に結合した上位ガラス基板とを含むことを特徴とする請求項1に記載のジャイロセンサ。 - 一表面上の所定領域にキャビティが形成された第1素子と、
前記第1素子のキャビティ内に位置する第2素子と、
前記第1素子及び前記第2素子とそれぞれ導電性物質を通じて連結され各素子を支持する基板とを含むことを特徴とする単一チップ。 - (a) 外部回転力に比例する振動信号を出力するMEMS構造物を製造する段階と、
(b) 前記MEMS構造物の一表面上の所定領域をエッチングしてキャビティを製造する段階と、
(c)前記振動信号を所定の電気的信号に変換して出力する回路ユニットを基板の上部表面に結合する段階と、
(d)前記キャビティ内に前記回路ユニットが位置するように前記MEMS構造物を前記基板の上部表面に結合する段階とを含むことを特徴とするジャイロセンサの製造方法。 - 前記(a)段階は、
表面上の所定領域がエッチングされた第1ガラス基板上にシリコン膜を接合する段階と、
前記シリコン膜の所定領域をエッチングして所定の振動構造体形態にパタニングする段階と、
前記振動構造体が振動できる空間が確保された第2ガラス基板を前記シリコン膜に接合する段階、及び
前記シリコン膜と外部端子を電気的に連結させるための導電体膜を積層する段階とを含むことを特徴とする請求項9に記載のジャイロセンサの製造方法。 - (a)外部回転力に比例する振動信号を出力するMEMS構造物を製造する段階と、
(b)前記MEMS構造物の一表面上の所定領域をエッチングしてキャビティを製造する段階と、
(c)前記振動信号を回転角速度に比例する所定の電気的信号に変換して出力する回路ユニットを前記キャビティ内に接合する段階と、
(d) 前記MEMS構造物を基板の上部表面に結合する段階とを含むことを特徴とするジャイロセンサの製造方法。 - 前記(a)段階は、
表面上の所定領域がエッチングされた第1ガラス基板上にシリコン膜を接合する段階と、
前記シリコン膜の所定領域をエッチングして所定の振動構造体形態にパタニングする段階と、
前記振動構造体が振動できる空間が確保された第2ガラス基板を前記シリコン膜に接合する段階と、
前記シリコン膜と外部端子を電気的に連結させるための導電体膜を積層する段階とを含むことを特徴とする請求項11に記載のジャイロセンサの製造方法。
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