JP2005322758A - セラミック基板及びその製造方法 - Google Patents

セラミック基板及びその製造方法 Download PDF

Info

Publication number
JP2005322758A
JP2005322758A JP2004139171A JP2004139171A JP2005322758A JP 2005322758 A JP2005322758 A JP 2005322758A JP 2004139171 A JP2004139171 A JP 2004139171A JP 2004139171 A JP2004139171 A JP 2004139171A JP 2005322758 A JP2005322758 A JP 2005322758A
Authority
JP
Japan
Prior art keywords
ceramic substrate
ceramic
substrate
substrate according
formation region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004139171A
Other languages
English (en)
Other versions
JP4082610B2 (ja
Inventor
Akira Suda
昭 須田
Tomoaki Kawada
智明 河田
Makoto Miura
誠 三浦
Hideki Masuda
秀樹 増田
Makoto Kobayashi
誠 小林
Minoru Sato
稔 佐藤
Noriyuki Saito
則之 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to JP2004139171A priority Critical patent/JP4082610B2/ja
Publication of JP2005322758A publication Critical patent/JP2005322758A/ja
Application granted granted Critical
Publication of JP4082610B2 publication Critical patent/JP4082610B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】焼成収縮差を抑制し、基板変形を回避したセラミック基板を提供すること。
【解決手段】素子形成領域2の両外側に、ダミーパターン31、32を有する。ダミーパターン31、32は一般には導体膜である。基体1は、低温同時焼成セラミックス材料でなることが好ましい
【選択図】 図1

Description

本発明は、各種のセラミックス電子部品の製造に用いられるセラミック基板及びその製造方法に関する。
各種のセラミックス電子部品を製造する場合、一般には、多数個の電子部品要素を、格子状に配置したウエハ状セラミック基板が用いられる。積層タイプのセラミックス電子部品を対象とする場合は、セラミック基板は多層化され、基板の表面のみならず、層間にも、電子部品要素を構成する回路要素、例えば、導体パターンなどが配置される。
上述したウエハ状セラミック基板を製造する方法としては、従来より種々の手法が知られているが、基本的には、未焼成のセラミックスグリーンシートの一面上に、スクリーン印刷などの手段によって、回路要素となる導体パターンを形成し、こうして得られたグリーンシートの複数枚を積層し、圧着する。次に、乾燥工程などを経た後、焼成炉に通し、焼成する。そして、焼成後に基板を切断し、電子部品要素の単品を取り出す。
焼成工程においては、グリーンシートの焼結とともに、導体パターンの焼結も同時に進行させなければならない。そこで、一般には、導体パターンと同時に焼結可能なセラミックスス材料が選択される。このようなセラミックス材料は、低温同時焼成セラミックス(Low Temperature Co-fired Ceramics 以下、LTTCという)と称される。
ところが、焼成炉を用いた焼成工程において、炉に投入された未焼成セラミック基板には、投入始端が先に加熱され、終端に向かうにつれて加熱温度が低下する温度勾配が生じる。この温度勾配は、焼成炉を用いる限り、不可避的に発生する。しかも、基板には多数の導体パターンが形成されており、導体パターンの存在する領域と、それ以外の領域とでは焼成収縮量に差がある。
上述した温度勾配の発生と、構造的要因に起因して、セラミック基板に場所的な収縮率差が発生し、セラミック基板が変形する。
この種のセラミック基板は、既に述べたように、多数個の電子部品要素を、格子状に配置したウエハ状の形態をとるから、上述したようなセラミック基板の変形が発生すると、各電子部品要素の寸法精度が悪化してしまい、歩留まりの低下を招く。
この問題点を解決する手段として、従来から種々の試みがなされている。例えば、特許文献1は、セラミック基板を構成するセラミック材料に特徴をもたせ、異なる焼成収縮開始温度を有する複数の絶縁層を同時焼成して寸法精度を改善したセラミック回路基板を開示している。
特許文献2は、導体パターンが印刷された領域を複数持つグリーンシートを積層した後、その積層体にホットプレスによる本焼成を施し、得られた焼結体を、導体パターンが印刷された領域以外の部分で切断して複数片のセラミックス多層基板を製造する場合に、導体パターンが印刷された領域間に、非印刷領域を設けたセラミックス多層基板を開示している。
しかし、特許文献1、2などで代表される従来技術は、その適用の汎用性と、簡便性を満たすものではない。
特開2003−69236号公報 特開平6−244559号公報
本発明の課題は、焼成収縮差を抑制し、基板変形を回避したセラミック基板、及び、このセラミック基板を得るのに適した製造方法を提供することである。
本発明のもう一つの課題は、セラミック材料の相違にかかわらず、焼成収縮差を確実に抑制しえる汎用性を持つセラミック基板、及び、このセラミック基板を得るのに適した製造方法を提供することである。
本発明の更にもう一つの課題は、焼成収縮差を簡単、かつ、確実に抑制しえるセラミック基板、及び、このセラミック基板を得るのに適した製造方法を提供することである。
上述した課題を解決するため、本発明に係るセラミック基板は、素子形成領域の少なくとも両外側に、ダミーパターンを有する。
上述したように、素子形成領域の少なくとも両外側にダミーパターンを有する構成によれば、ダミーパターンの位置、材料、形状などによって、セラミック基板の場所的な焼成収縮差を抑制することができる。従って、本発明によれば、焼成収縮差を確実に抑制し、基板変形を回避したセラミック基板を得ることができる。しかも、ダミーパターンの設計を考慮するだけでよく、セラミック材料の相違にかかわらず、焼成収縮差を確実に抑制しえる。更に、焼成収縮差を抑制するに当たり、ダミーパターンの設計を考慮するだけでよいので、焼成収縮差を簡単かつ確実に抑制できる。
本発明に係るセラミック基板は、複数のセラミックス層を積層した多層基板として構成することができる。この場合、ダミーパターンは、多層基板の表面、裏面又は層間に設けることができる。ダミーパターンを、多層基板の表面、裏面又は層間の一部又は全部に設けるかどうかは、多層基板の構成による。多層基板の構成によっては、表面に設けるだけでは、場所的な焼成収縮差を抑制できない場合があり、そのような場合は、裏面又は層間へ設けることも考慮しなければならない。
本発明に係るセラミック基板は、導体パターンと同時焼成可能なLTCCの材料で構成されていることが好ましい。LTCCのセラミック基板では、同時焼成における焼成収縮差を、ダミーパターンによって確実に抑制でき、本発明の効果が顕著に現れる。
本発明に係るセラミック基板において、単層タイプ、多層タイプの何れの場合も、素子形成領域は整列された多数の素子を含んでおり、素子のそれぞれは導体パターンを含んでいる。
このようなタイプのセラミック基板への適用においては、ダミーパターンは、導体膜であることが好ましい。特に好ましくは、ダミーパターンは、素子に含まれる導体パターンと同一の材料で構成される。これにより、素子を構成する導体パターンの形成と同時に、ダミーパターンを形成できるという利点が得られる。
ダミーパターンのそれぞれは、連続するパターンであってもよいし、分割片の組み合わせを含んでいてもよい。分割片の組み合わせにおいて、ダミーパターンのそれぞれは、長さ方向に分割されていてもよいし、幅方向に分割されていてもよい。どのようなパターンにするかは、セラミック基板の構造を考慮し、それに適合させる設計的事項に属する。
より実際的なセラミック基板では、素子形成領域の外側に、基板分割線が想定されている場合がある。このような構造のセラミック基板では、ダミーパターンは、素子形成領域と、基板分割線との間の領域に設けてもよいし、基板分割線の外側に設けてもよい。
上述したセラミック基板を製造するに当たっては、ダミーパターンを有する未焼成のセラミック基板を、焼成炉に投入する。その際、ダミーパターンの長さ方向を、焼成炉への進行方向に一致させる。これにより、焼成炉の温度勾配にもかかわらず、場所的な焼成収縮差を生じさせることなく焼成することができる。
本発明の他の特徴及びそれによる作用効果は、添付図面を参照し、実施の形態によって更に詳しく説明する。
図1は本発明に係るセラミック基板の一実施形態を示す平面図、図2は図1に示したセラミック基板の正面断面図である。図示されたセラミック基板は焼成後のものであるが、焼成前のものであってもよい。図において、基体1の一面上に設定された素子形成領域2の少なくとも両外側に、ダミーパターン31、32を有する。
セラミック基板は、各種のセラミック材料、例えば、誘電体セラミック材料、磁性セラミックなどの材料のほか、セラミック粉末とガラス粉末とを混合したガラスセラミック材料などで構成することができる。セラミック基板は、単層タイプ、多層タイプの何れでもよい。
素子形成領域2は整列された多数の素子21を含んでおり、素子21のそれぞれは導体パターンを含んでいる。導体パターンはAgなどによって構成されている。図示の素子形成領域2は、四角形状の領域となっているが、必ずしも、このような形状には限定されない。
ダミーパターン31、32は、四角形状の素子形成領域2の幅方向Xにおいて相対する両側に、若干の間隔を隔てて、短冊状、即ち、帯状に配置されている。ダミーパターン31、32は、長さ方向Yでみて、素子形成領域2とほぼ同じ長さに揃えてある。図示実施例のセラミック基板では、素子形成領域2の外側に、互いに直交する基板分割線L1〜L4が想定されている。ダミーパターン31、32は、素子形成領域2と、基板分割線との間の領域に設けられている。
セラミック基板は、導体パターンと同時焼成可能なLTCCの材料で構成されていることが好ましい。LTCCのセラミック基板では、同時焼成における焼成収縮差を、ダミーパターン31、32によって確実に抑制でき、本発明の効果が顕著に現れる。
このようなタイプのセラミック基板への適用においては、ダミーパターン31、32は、導体膜であることが好ましい。特に好ましくは、ダミーパターン31、32は、素子21に含まれる導体パターンと同一の材料、たとえばAgで構成される。これにより、素子21を構成する導体パターンの形成と同時に、ダミーパターン31、32を形成できるという利点が得られる。
ダミーパターン31、32のそれぞれは、連続するパターンであってもよいし、分割片の組み合わせを含んでいてもよい。分割片の組み合わせにおいて、ダミーパターン31、32のそれぞれは、長さ方向に分割されていてもよいし、幅方向に分割されていてもよい。どのようなパターンにするかは、セラミック基板の構造を考慮し、それに適合させる設計的事項に属する。次に、分割されたダミーパターンの例を示す。
図3は本発明に係るセラミック基板の別の実施形態を示す平面図である。図示されたセラミック基板は、基体1の一面上に設定された素子形成領域2の少なくとも両外側に、幅方向Xに分割されたダミーパターン31〜34を有する。ダミーパターン31、33は、素子形成領域2の幅方向Xの一辺側に互いに僅かの間隔を隔てて、短冊に配置されている。ダミーパターン32、34は、素子形成領域2の幅方向Xの他辺側に互いに僅かの間隔を隔てて、短冊に配置されている。図示は、2分割の例を示しているが、分割数は任意でよい。これらのダミーパターン31〜34は、素子形成領域2と、基板分割線L1〜L4との間の領域に設けられている。
図4は本発明に係るセラミック基板の更に別の実施形態を示す平面図である。図示されたセラミック基板は、基体1の一面上に設定された素子形成領域2の少なくとも両外側に、長さ方向Yに分割されたダミーパターン31〜34、35〜38を有する。ダミーパターン31〜34は、素子形成領域2の幅方向Xの一辺側に、互いに長さ方向Yに僅かの間隔を隔てて配置されている。ダミーパターン35〜38は、素子形成領域2の幅方向Xの他辺側に、互いに長さ方向Yに僅かの間隔を隔てて配置されている。図示は、片側4分割の例を示しているが、分割数は任意でよい。これらのダミーパターン31〜34、35〜38は、素子形成領域2と、基板分割線L1〜L4との間の領域に設けられている。
図5は本発明に係るセラミック基板の更に別の実施形態を示す断面図である。図示されたセラミック基板は、基体1の一面上に、ダミーパターン31、32を有するとともに、基体1の他面側にもダミーパターン33、34を有する。
図6は本発明に係るセラミック基板の更に別の実施形態を示す断面図である。図示されたセラミック基板は、基体1の一面上に、ダミーパターン31、32を有するとともに、基体1の内部にもダミーパターン33、34を有する。
図7は本発明に係るセラミック基板の更に別の実施形態を示す断面図である。図示されたセラミック基板は、複数のセラミックス層を積層した多層基板として構成されている。セラミック層の層間には、回路要素となる導体パターン21〜25が形成されている。セラミック層の層数は任意であり、図示に限定されない。
ダミーパターン31、32は、多層基板の表面にはダミーパターン31、32が設けられており、セラミック層の層間に喪、ダミーパターン33〜36が設けられている。ダミーパターンを、多層基板の表面、裏面又は層間の一部又は全部に設けるかどうかは、多層基板の構成による。多層基板の構成によっては、表面に設けるだけでは、場所的な焼成収縮差を抑制できない場合があり、そのような場合は、裏面又は層間へ設けることも考慮しなければならないのである。
図8は本発明に係るセラミック基板の更に別の実施形態を示す断面図である。図示されたセラミック基板において、ダミーパターン31、32は、長さ方向Yでみて、素子形成領域2よりも長く形成されている。
図9は本発明に係るセラミック基板の更に別の実施形態を示す断面図である。図示されたセラミック基板では、ダミーパターン31、32は、素子形成領域2の外側に設定された基板分割線L1〜L4の更に外側に設けられている。
基板分割線は、素子形成領域2の内部において、素子21のそれぞれを区分するように設けてもよい。その例を、図10及び図11に例示する。図10は本発明に係るセラミック基板の更に別の実施形態を示す平面図、図11は図10に示したセラミック基板の拡大断面図である。
図10及び図11において、基板分割線L5及びL6が、素子形成領域2の内部において、素子21のそれぞれを区分するように、格子状に設けられている。素子21は、高密度で配置されるから、基板分割線L5及びL6が焼成収縮差によって僅かに曲がってしまっただけで、焼成時に素子21にクラックや破損を生じやすくなる。本発明の適用によれば、ダミーパターン31,32の働きにより、基板分割線L5及びL6の曲がりを抑制できるので、上述した不具合を回避できる。
次に、上述した実施形態について、実験データを参照して、ダミーパターンによる変形抑制の効果を、図12を参照して説明する。図12の下側にあるグラフにおいて、横軸に、幅方向Xに一致する測定方向Xをとり、縦軸に変形量(mm)をとってある。グラフの上側には素子形成領域2の一部を示してある。変形量は、素子形成領域2の長さ方向Yの先端位置を、測定方向Xに沿って測定して得られたものである。実験に供された基板は、10cm×10cmの正方形の形状を有する。
曲線ΔY1は図13に示した従来品の特性、曲線ΔY2は図1に示した平面的配置で、図6に示した断面構造のセラミック基板の特性、曲線ΔY3は図8に示した平面的配置で、図6に示した断面構造のセラミック基板の特性、曲線ΔY4は図9に示した平面的配置で、図6に示した断面構造のセラミック基板の特性、曲線ΔY5は図9に示した平面的配置で、図5に示した断面構造のセラミック基板の特性をそれぞれ示している。
図12を参照すると、従来品は、特性曲線ΔY1に示すように、変形量が最大0.2mm前後にも達するのに対し、本発明の実施例に属するセラミック基板は、特性曲線ΔY2〜ΔY5に示すように、変形量が最大0.05mm前後の極めて微小な値に抑制されている。
しかも、特性曲線ΔY2〜ΔY5から明らかなように、ダミーパターンの配置によって、変形量を、プラス(凸)にも、マイナス(凹)にも、調整できる。このことは、焼成収縮差を確実に抑制し、基板変形を回避したセラミック基板を得ることができることを意味するばかりではなく、ダミーパターンの設計を考慮するだけで、セラミック材料の相違にかかわらず、焼成収縮差を確実に抑制し得ること、焼成収縮差を抑制するに当たり、ダミーパターンの設計を考慮するだけで、焼成収縮差を簡単かつ確実に抑制できることを意味する。
本発明に係るセラミック基板は、複数のセラミックス層を積層した多層基板として構成することができる。この場合、ダミーパターン31、32は、多層基板の表面、裏面又は層間に設けることができる。ダミーパターン31、32を、多層基板の表面、裏面又は層間の一部又は全部に設けるかどうかは、多層基板の構成による。多層基板の構成によっては、表面に設けるだけでは、場所的な焼成収縮差を抑制できない場合があり、そのような場合は、裏面又は層間へ設けることも考慮しなければならない。
次に、上述したセラミック基板の製造方法について、図14を参照して説明する。
まず、ダミーパターン31、32を有する未焼成のセラミック基板を、焼成炉4に投入する。その際、ダミーパターン31、32の長さ方向Yを、焼成炉4への進行方向に一致させる。これにより、焼成炉4の温度勾配にもかかわらず、場所的な焼成収縮差を生じさせることなく焼成することができる。
以上、好ましい実施の形態を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の改変態様を採り得ることは自明である。
本発明に係るセラミック基板の一実施形態を示す平面図である。 図1に示したセラミック基板の正面断面図である。 本発明に係るセラミック基板の別の実施形態を示す平面図である。 本発明に係るセラミック基板の更に別の実施形態を示す平面図である。 本発明に係るセラミック基板の更に別の実施形態を示す断面図である。 本発明に係るセラミック基板の更に別の実施形態を示す断面図である。 本発明に係るセラミック基板の更に別の実施形態を示す断面図である。 本発明に係るセラミック基板の更に別の実施形態を示す断面図である。 本発明に係るセラミック基板の更に別の実施形態を示す断面図である。 本発明に係るセラミック基板の更に別の実施形態を示す平面図である。 図10に示したセラミック基板の拡大断面図である。 ダミーパターンによる変形抑制の効果を示す実験データである。 図12の実験データを得るのに供された従来のセラミック基板の平面図である。 本発明に係るセラミック基板の製造方法を示す図である。
符号の説明
1 基体
2 素子形成領域
31〜38 ダミーパターン

Claims (13)

  1. 素子形成領域を有するセラミック基板であって、前記素子形成領域の少なくとも両外側に、ダミーパターンを有するセラミック基板。
  2. 請求項1に記載されたセラミック基板であって、
    複数のセラミックス層を積層して構成されており、
    前記ダミーパターンは、表面または層間に設けられている
    セラミック基板。
  3. 請求項1または2に記載されたセラミック基板であって、前記素子形成領域は整列された多数の素子を含んでおり、前記素子のそれぞれは導体パターンを含んでいるセラミック基板。
  4. 請求項3に記載されたセラミック基板であって、前記導体パターンと同時焼成可能な低温同時焼成セラミックス材料でなるセラミック基板。
  5. 請求項1乃至4の何れかに記載されたセラミック基板であって、前記ダミーパターンは、導体膜であるセラミック基板。
  6. 請求項5に記載されたセラミック基板であって、前記ダミーパターンは、前記素子に含まれる導体パターンと同一の材料で構成されるセラミック基板。
  7. 請求項1乃至6の何れかに記載されたセラミック基板であって、前記ダミーパターンのそれぞれは、連続するパターンであるセラミック基板。
  8. 請求項1乃至7の何れかに記載されたセラミック基板であって、前記ダミーパターンのそれぞれは、分割片の組み合わせを含むセラミック基板。
  9. 請求項8に記載されたセラミック基板であって、前記ダミーパターンのそれぞれは、長さ方向に分割されているセラミック基板。
  10. 請求項8に記載されたセラミック基板であって、前記ダミーパターンのそれぞれは、幅方向に分割されているセラミック基板。
  11. 請求項1乃至10の何れかに記載されたセラミック基板であって、
    前記素子形成領域の外側に、基板分割線が想定されており、
    前記ダミーパターンは、前記素子形成領域と、前記基板分割線との間の領域に設けられている
    セラミック基板。
  12. 請求項1乃至10の何れかに記載されたセラミック基板であって、
    前記素子形成領域の外側に、基板分割線が想定されており、
    前記ダミーパターンは、前記基板分割線の外側に設けられている
    セラミック基板。
  13. 請求項1乃至12の何れかに記載されたセラミック基板を製造する方法であって、
    前記ダミーパターンを有する未焼成のセラミック基板を、焼成炉に投入し、
    その際、前記ダミーパターンの長さ方向を、前記焼成炉への進行方向に一致させる
    セラミック基板の製造方法。
JP2004139171A 2004-05-07 2004-05-07 セラミック基板及びその製造方法 Expired - Lifetime JP4082610B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004139171A JP4082610B2 (ja) 2004-05-07 2004-05-07 セラミック基板及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004139171A JP4082610B2 (ja) 2004-05-07 2004-05-07 セラミック基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2005322758A true JP2005322758A (ja) 2005-11-17
JP4082610B2 JP4082610B2 (ja) 2008-04-30

Family

ID=35469808

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004139171A Expired - Lifetime JP4082610B2 (ja) 2004-05-07 2004-05-07 セラミック基板及びその製造方法

Country Status (1)

Country Link
JP (1) JP4082610B2 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094202A (ja) * 2007-10-05 2009-04-30 Denso Corp セラミック配線基板の製造方法
JP2011018716A (ja) * 2009-07-08 2011-01-27 Denso Corp 多連プリント基板およびプリント基板の製造方法
JP2011238907A (ja) * 2010-04-12 2011-11-24 Asahi Glass Co Ltd セラミックス基板及びその製造方法
JP2011243878A (ja) * 2010-05-20 2011-12-01 Panasonic Electric Works Co Ltd 集合基板
JP2013502732A (ja) * 2010-06-24 2013-01-24 潮州三環(集団)股▲ふん▼有限公司 セラミックパッケージ台座
JP2014216548A (ja) * 2013-04-26 2014-11-17 京セラ株式会社 多数個取り配線基板
JP2015180867A (ja) * 2014-03-07 2015-10-15 日本碍子株式会社 センサ素子の製造方法
CN114830837A (zh) * 2019-11-15 2022-07-29 电化株式会社 陶瓷基板、复合基板及电路基板以及陶瓷基板的制造方法、复合基板的制造方法、电路基板的制造方法及多个电路基板的制造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094202A (ja) * 2007-10-05 2009-04-30 Denso Corp セラミック配線基板の製造方法
JP2011018716A (ja) * 2009-07-08 2011-01-27 Denso Corp 多連プリント基板およびプリント基板の製造方法
JP2011238907A (ja) * 2010-04-12 2011-11-24 Asahi Glass Co Ltd セラミックス基板及びその製造方法
JP2011243878A (ja) * 2010-05-20 2011-12-01 Panasonic Electric Works Co Ltd 集合基板
JP2013502732A (ja) * 2010-06-24 2013-01-24 潮州三環(集団)股▲ふん▼有限公司 セラミックパッケージ台座
EP2575165A4 (en) * 2010-06-24 2018-01-03 Chaozhou Three-Circle (Group) Co., Ltd. Ceramic packaging base board
JP2014216548A (ja) * 2013-04-26 2014-11-17 京セラ株式会社 多数個取り配線基板
JP2015180867A (ja) * 2014-03-07 2015-10-15 日本碍子株式会社 センサ素子の製造方法
CN114830837A (zh) * 2019-11-15 2022-07-29 电化株式会社 陶瓷基板、复合基板及电路基板以及陶瓷基板的制造方法、复合基板的制造方法、电路基板的制造方法及多个电路基板的制造方法
CN114830837B (zh) * 2019-11-15 2024-04-02 电化株式会社 陶瓷基板、复合基板及电路基板以及陶瓷基板的制造方法、复合基板的制造方法、电路基板的制造方法及多个电路基板的制造方法

Also Published As

Publication number Publication date
JP4082610B2 (ja) 2008-04-30

Similar Documents

Publication Publication Date Title
US20080257488A1 (en) Method of manufacturing inductor
JP2006332285A (ja) 積層セラミックコンデンサ及びその製造方法
JP4082610B2 (ja) セラミック基板及びその製造方法
JP2003110238A (ja) ガラスセラミック多層基板の製造方法
JP2011151281A (ja) 電子部品の製造方法
JP2004071852A (ja) 積層基板
JP2006108529A (ja) セラミックス多層基板およびその製造方法
KR100626331B1 (ko) 판상의 세라믹 히터
JPH09260187A (ja) セラミック電子部品の製造方法
JP4277012B2 (ja) 多数個取り配線基板
JP2009099699A (ja) 電子部品の製造方法
JP4186746B2 (ja) セラミック基板とその製造方法
JP2009130247A (ja) 積層チップコンデンサ
JP5682342B2 (ja) 積層型セラミック電子部品の製造方法
JPH06252556A (ja) 多層セラミック基板
JP2000049035A (ja) 積層セラミックコンデンサ
JP2009111256A (ja) 積層型電子部品の製造方法
JP2005183482A (ja) 多層基板及びその製造方法
JP2007305886A (ja) 多数個取り基板
JPH04219993A (ja) 多層セラミック基板およびその製造方法
JP2003283130A (ja) セラミック多層基板の製造方法
JP2005313479A (ja) セラミック基板の製造方法
JP5472653B2 (ja) チップ状電子部品の製造方法およびセラミック基板
JP2000216069A (ja) チップ部品の製造方法
JP2007294504A (ja) 積層型電子部品の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070613

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070806

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071003

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080110

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080207

R150 Certificate of patent or registration of utility model

Ref document number: 4082610

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110222

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110222

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120222

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120222

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130222

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140222

Year of fee payment: 6

EXPY Cancellation because of completion of term