JP2005292437A

JP2005292437A - 映像信号処理装置及びその方法、並びに表示装置及びその方法

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Publication number: JP2005292437A
Application number: JP2004106776A
Authority: JP
Inventors: Satoshi Takahashi; 学志高橋; Toru Iwata; 徹岩田; Reigo Yanagisawa; 玲互柳澤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-03-31
Filing date: 2004-03-31
Publication date: 2005-10-20
Anticipated expiration: 2024-03-31
Also published as: US7864252B2; CN100373920C; CN1678020A; JP4871494B2; US20050231493A1; US20110007043A1

Abstract

【課題】過大な熱を発生しないようにする。
【解決手段】入力されたクロック信号に従って、入力された映像データの処理を行う映像信号処理装置であって、映像データの形式を変更して出力する入力部と、入力部から出力されたデータをデコードして出力する論理部と、クロック信号の周波数が所定の周波数よりも高いことを検出し、その結果を検出信号として出力する周波数検出部とを備える。クロック信号の周波数が所定の周波数よりも高い場合には、検出信号に従って、当該映像信号処理装置を構成する回路の少なくとも一部の動作を停止させる。
【選択図】図１

Description

本発明は、映像データの処理を行う映像信号処理装置に関する。

映像信号をディジタルデータとして伝送するためのインタフェースの規格が知られている。その代表的なものとして、ＤＶＩ（digital visual interface）や、ＨＤＭＩ（high-definition multimedia interface）がある。

これらの規格においては、複数の伝送レートが規定されているので、映像データを受信する装置は、映像データの各伝送レートに対応した、複数の種類の周波数のクロックに基づいて動作することが必要とされることが多い。

入力された信号に対応した周波数のクロックを出力するＰＬＬ回路の例が、特許文献１に開示されている。また、高速及び低速のシリアルバスを用いて信号の伝送を行う信号伝送装置の例が、特許文献２に開示されている。
特開平１０−２６１９５８号公報特開２００１−２５１３８５号公報

しかし、映像データを受信する装置は、規格で定められた全ての伝送レートの信号を処理することができるように設計されるとは限らない。例えば、コストが高くならないようにするために、高速な伝送レートの映像信号は処理の対象外とされる場合がある。ところが、そのことを知らずに、予定されていない高速な伝送レートの映像信号が入力されてしまうことがあり得る。

高速な伝送レートの映像信号が入力される場合には、それに応じた高速なクロックに従って回路が動作しようとするので、設計上予定されている速度よりも高速な映像信号が入力されると、回路が誤動作したり、過大な熱が発生したりするという問題があった。特に、発生する熱を放出するためには、十分な能力を持ったヒートシンク等を備えるようにする必要があるので、コストが高くなるという問題があった。

本発明は、予定外の高速な伝送レートの映像データが入力された場合においても、過大な熱を発生しないようにすることを目的とする。

前記課題を解決するため、請求項１の発明が講じた手段は、入力されたクロック信号に従って、入力された映像データの処理を行う映像信号処理装置であって、前記映像データの形式を変更して出力する入力部と、前記入力部から出力されたデータをデコードして出力する論理部と、前記クロック信号の周波数が所定の周波数よりも高いことを検出し、その結果を検出信号として出力する周波数検出部とを備え、前記クロック信号の周波数が前記所定の周波数よりも高い場合には、前記検出信号に従って、当該映像信号処理装置を構成する回路の少なくとも一部の動作を停止させるように構成されたものである。

請求項１の発明によると、高速な伝送レートの映像信号が入力された場合には、回路の少なくとも一部の動作を停止させるので、予定外の高い周波数で回路が動作することを防いで、過大な熱の発生を抑えることができる。したがって、熱による悪影響を未然に防ぐことができる。

請求項２の発明は、請求項１に記載の映像信号処理装置において、ほぼ一定の周期の信号を出力する低速クロック生成部を更に備え、前記周波数検出部は、前記低速クロック生成部の出力をリセット信号とし、かつ、前記クロック信号を分周して前記検出信号として出力する分周器を備えるものである。

請求項３の発明は、請求項１に記載の映像信号処理装置において、ほぼ一定の周期の信号を出力する低速クロック生成部を更に備え、前記周波数検出部は、前記低速クロック生成部の出力をリセット信号とし、かつ、所定のレベルの信号を前記クロック信号に従ってシフトした結果を前記検出信号として出力するシフト回路を備えるものである。

請求項４の発明では、請求項１に記載の映像信号処理装置において、前記周波数検出部は、前記クロック信号を分周して出力する分周器と、前記分周器の出力のレベルが変化する間隔に基づいて、前記検出を行い、その結果を前記検出信号として出力するＣＰＵ（central processing unit）とを備えるものである。

請求項５の発明では、請求項４に記載の映像信号処理装置において、前記周波数検出部は、前記分周器の出力を保持して出力するレジスタを更に備え、前記ＣＰＵは、前記レジスタの出力を用いて前記検出を行うものである。

請求項６の発明では、請求項５に記載の映像信号処理装置において、前記入力部及び前記論理部は、前記レジスタのいずれかのビットに対応付けられたブロックを有しており、前記分周器は、前記クロック信号を互いに異なる分周比で分周して得られた複数の信号を出力するものであり、前記レジスタは、前記分周器から出力された複数の信号をそれぞれ異なるビットに格納するものであり、前記ＣＰＵは、前記ブロックのそれぞれに対する動作の制御を、前記レジスタの対応するビットの値に基づいて行うものである。

請求項７の発明では、請求項１に記載の映像信号処理装置において、前記周波数検出部は、入力された信号の論理レベルを反転させて出力するインバータと、前記インバータの出力を、前記クロック信号に同期して出力する第１のフリップフロップと、前記第１のフリップフロップの出力を遅延させて前記インバータに出力する遅延回路と、前記第１のフリップフロップの出力を、前記クロック信号に同期して出力する第２のフリップフロップと、前記第１及び第２のフリップフロップの出力の排他的論理和を求めて前記検出信号として出力する排他的論理和ゲートとを有するものである。

請求項８の発明では、請求項１に記載の映像信号処理装置において、前記入力部は、前記入力された映像データの周波数で動作する第１の入力回路と、前記クロック信号の周波数で動作する第２の回路とを有し、かつ、前記検出信号に従って、前記第１の回路を停止させるものである。

請求項９の発明では、請求項８に記載の映像信号処理装置において、前記入力部は、前記検出信号に従って、前記第２の回路を停止させるものである。

請求項１０の発明では、請求項１に記載の映像信号処理装置において、前記論理部は、前記検出信号に従って、その回路の少なくとも一部の動作を停止させるものである。

請求項１１の発明は、請求項１に記載の映像信号処理装置において、前記検出信号の論理レベルを保持して出力するラッチを更に備えるものである。

請求項１２の発明は、請求項１１に記載の映像信号処理装置において、所定の周期の信号を出力するタイマを更に備え、前記ラッチは、前記タイマから出力される信号によってリセットされるものである。

請求項１３の発明では、請求項１に記載の映像信号処理装置は、当該映像信号処理装置に電力を供給する電源回路に前記検出信号を出力し、前記検出信号に従って、前記電源回路に、当該映像信号処理装置に対する電力の供給を停止させるものである。

請求項１４の発明では、請求項１に記載の映像信号処理装置は、前記クロック信号を出力する外部クロック生成部に前記検出信号を出力し、前記検出信号に従って、前記外部クロック生成部に、当該映像信号処理装置に対する前記クロック信号の供給を停止させるものである。

請求項１５の発明では、請求項１４に記載の映像信号処理装置は、当該映像信号処理装置が前記外部クロック生成部を有する他の映像信号処理装置に接続されたことを前記他の映像信号処理装置に通知するための信号として、前記検出信号を出力するものである。

請求項１６の発明では、請求項１に記載の映像信号処理装置において、前記周波数検出部は、当該映像信号処理装置が消費する電流を測定し、得られた電流の大きさが所定の値よりも大きい場合には、前記クロック信号の周波数が前記所定の周波数よりも高いとみなして前記検出信号を出力するものである。

請求項１７の発明は、入力されたクロック信号に従って、入力された映像データの処理を行う、映像信号処理装置における映像信号処理方法であって、前記映像データの形式を変更する入力ステップと、前記入力ステップで得られたデータをデコードする論理ステップと、前記クロック信号の周波数が所定の周波数よりも高いことを検出し、その結果を検出信号として出力する周波数検出ステップとを備え、前記クロック信号の周波数が前記所定の周波数よりも高い場合には、前記検出信号に従って、当該映像信号処理装置を構成する回路の少なくとも一部の動作を停止させるものである。

請求項１８の発明は、表示装置として、請求項１に記載の映像信号処理装置と、表示器と、前記表示器を制御する表示コントローラと、前記検出信号を受け取ると、前記クロック信号の周波数が前記所定の周波数よりも高いことを示す表示を前記表示器に表示させるように、前記表示コントローラを制御するＣＰＵとを備えるものである。

請求項１９の発明は、入力されたクロック信号に従って、入力された映像データの処理を行う映像信号処理装置と、表示器とを備える表示装置における表示方法であって、前記クロック信号の周波数が所定の周波数よりも高いことを検出する周波数検出ステップと、前記周波数検出ステップで検出された場合に、前記クロック信号の周波数が前記所定の周波数よりも高いことを示す表示を行う制御ステップとを備えるものである。

本発明によれば、高速な伝送レートの映像信号が入力された場合には、回路の少なくとも一部の動作を停止させるので、過大な熱の発生を抑えることができる。このため、高速な伝送レートの映像信号が入力され、回路が動作した場合のために、大きな能力を持ったヒートシンク等を備える必要がなくなり、コストの低減を図ることができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る映像信号処理装置及びその周辺の回路を示すブロック図である。図１の映像信号処理装置１００は、送信側の映像信号処理装置８００から、ＨＤＭＩ規格に準拠した映像データＤ０，Ｄ１，Ｄ２と、これらの映像データの伝送レートに応じた周波数の外部クロック信号ＣＬＫとを受け取り、映像信号処理装置８００との間で制御信号ＣＴＬを送受信する。

ＣＰＵ（central processing unit）８２は、必要に応じて映像信号処理装置１００の制御を行う。ＣＰＵ８２は、映像信号処理装置８００から、映像信号処理装置８００が接続されたことを通知するホットプラグ識別信号ＨＰＩを受け取り、映像信号処理装置８００に、映像信号処理装置１００が映像信号処理装置８００に接続されたことを通知するホットプラグ識別信号ＨＰＯを出力している。

以上のような映像信号処理装置１００と映像信号処理装置８００との間、及び、ＣＰＵ８２と映像信号処理装置８００との間における信号の送受信は、ＨＤＭＩコネクタ（図示せず）を介して行われる。

また、映像信号処理装置１００は、外部クロック信号ＣＬＫを生成して出力する外部クロック生成部８１０と、電源回路８４とに、検出信号ＤＦＬを出力している。電源回路８４は、検出信号ＤＦＬに従って、映像信号処理装置１００に電力を供給する。

図２は、図１の映像信号処理装置１００の構成の例を示すブロック図である。映像信号処理装置１００は、入力部１０と、クロック入力部３２と、低速クロック生成部３４と、ラッチ３６と、タイマ３８と、周波数検出部としての周波数検出回路４０と、論理部６０とを備えている。

入力部１０は、外部クロック入力部１２と、クロック出力部１４と、データ出力回路１６と、高速回路２０とを備えている。高速回路２０は、データ入力回路２１，２２，２３と、周波数移行回路２６とを備えている。論理部６０は、クロック入力部６２と、デコーダ６４と、暗号解除回路６５と、Ａ／Ｖ制御部６６と、ビデオデータ出力部６７と、オーディオデータ出力部６８と、制御部７２と、レジスタ７４とを備えている。

以下では例として、映像信号処理装置１００は、映像データＤ０〜Ｄ２の伝送レートが７５０ＭＨｚ以下である場合に処理を行うことができるように設計されているとする。映像データＤ０〜Ｄ２は、映像を伝送する伝送レートが高いビットストリームであって、いずれも同じ伝送レートのビットストリームである。外部クロック信号ＣＬＫの周波数は、映像データＤ０〜Ｄ２の伝送レートの１／１０倍であり、例えば、映像データＤ０〜Ｄ２の伝送レートが７５０ＭＨｚであるとき、外部クロック信号ＣＬＫの周波数は７５ＭＨｚである。したがって、外部クロック信号ＣＬＫの周波数が所定の周波数より高いことを検出すれば、映像データＤ０〜Ｄ２の伝送レートが高すぎることを知ることができる。

データ入力回路２１〜２３には、映像データＤ０〜Ｄ２がそれぞれ入力されている。データ入力回路２１は、ＰＬＬ回路を有しており、このＰＬＬ回路を映像データＤ０に同期させ、安定化させた映像データを周波数移行回路２６に出力する。データ入力回路２２，２３もデータ入力回路２１と同様に構成されており、映像データＤ１，Ｄ２をそれぞれ安定化させて周波数移行回路２６に出力する。

外部クロック入力部１２は、外部クロック生成部８１０から入力された外部クロック信号ＣＬＫを、ラッチ３６から出力される検出信号ＤＦＬに応じて、クロック出力部１４、データ出力回路１６、及び周波数移行回路２６に出力する。クロック出力部１４は、入力されたクロック信号を、そのままクロック信号ＣＬＨとしてクロック入力部３２，６２に出力する。

周波数移行回路２６は、データ入力回路２１〜２３から入力されたシリアルデータをパラレルデータに変換して、外部クロック入力部１２から入力されたクロック信号のタイミングに従ってデータ出力回路１６に出力する。データ出力回路１６は、周波数移行回路２６から出力された映像のパラレルデータを、外部クロック入力部１２から入力されたクロック信号に同期させて、映像データＤＤとしてデコーダ６４に出力する。

クロック入力部３２は、クロック信号ＣＬＨを周波数検出回路４０に出力する。低速クロック生成部３４は、自励発振回路を有しており、比較的周波数が低く、ほぼ一定の周期の低速クロック信号ＣＬＬを生成して、周波数検出回路４０に出力する。周波数検出回路４０は、低速クロック信号ＣＬＬを用いて、クロック信号ＣＬＨの周波数が所定の周波数よりも高いか否かを検出し、その結果を検出信号ＤＨＦとしてラッチ３６に出力する。

ラッチ３６は、検出信号ＤＨＦが“Ｈ”になると、その論理レベルを保持し、検出信号ＤＦＬとして外部クロック入力部１２、クロック入力部６２、制御部７２、外部クロック生成部８１０、及び電源回路８４等に出力する。タイマ３８は、所定の周期の信号を生成してラッチ３６に出力する。ラッチ３６は、タイマ３８から出力される信号によってリセットされる。

クロック入力部６２は、クロック信号ＣＬＨを論理部６０内の各部に供給する。デコーダ６４は、映像データＤＤをデコードして出力する。暗号解除回路６５は、デコーダ６４の出力を、これに含まれる暗号化されたデータの暗号を解除して、出力する。

Ａ／Ｖ制御部６６は、暗号解除回路６５の出力から、映像データを分離してビデオデータ出力部６７に出力し、音声データを分離してオーディオデータ出力部６８に出力する。ビデオデータ出力部６７は映像データＶＩＤを、オーディオデータ出力部６８は音声データＡＵＤを外部に出力する。デコーダ６４、暗号解除回路６５、Ａ／Ｖ制御部６６、ビデオデータ出力部６７、及びオーディオデータ出力部６８は、制御部７２による制御を受けている。

制御部７２は、周波数検出回路４０が出力する検出信号ＤＨＦのレベルに応じた値を、レジスタ７４に書き込む。制御部７２は、ＣＰＵ８２との間でデータの送受信を行う。ＣＰＵ８２は、レジスタ７４のデータの読み出し、及びレジスタ７４へのデータの書き込みを行う。

図３は、図２の周波数検出回路４０の構成の例を示すブロック図である。周波数検出回路４０は、フリップフロップ４１，４２，４３，４４と、インバータ４６，４７，４８とを備えている。フリップフロップ４１〜４３と、インバータ４６〜４８とは、クロック信号ＣＬＨを分周して出力する分周器を構成している。周波数検出回路４０は、低速クロック信号ＣＬＬがリセット信号として入力された後、クロック信号ＣＬＨのパルスが８回入力されると、検出信号ＤＨＦのレベルを“Ｌ”から“Ｈ”に変化させる。

図４は、図３の周波数検出回路４０における信号の例を示すグラフである。ここでは、低速クロック信号ＣＬＬの周波数が５ＭＨｚであるとし、検出対象であるクロック信号ＣＬＨの周波数が１３３ＭＨｚ（周期７．５ｎｓ）の場合について示している。

図４の場合、周波数検出回路４０は、低速クロック信号ＣＬＬによってリセットされた後、約６０ｎｓ後に検出信号ＤＨＦを“Ｈ”に変化させて、７５ＭＨｚよりも高い周波数のクロック信号ＣＬＨが入力されたこと、すなわち、映像信号Ｄ０〜Ｄ２の周波数が、映像信号処理装置１００で処理可能な周波数よりも高いことを検出する。一方、クロック信号ＣＬＨの周波数が７５ＭＨｚ（周期１３．３ｎｓ）の場合には、検出信号ＤＨＦは“Ｈ”にはならない。

データ入力回路２１〜２３、及び周波数移行回路２６は、入力された映像データの周波数で動作し、外部クロック入力部１２、及びデータ出力回路１６は、外部クロック信号ＣＬＫの周波数で動作する。

外部クロック入力部１２は、外部クロック信号ＣＬＫの周波数が例えば７５ＭＨｚよりも高いことを、検出信号ＤＦＬが示している場合には、高速で動作するデータ入力回路２１〜２３、及び周波数移行回路２６の動作を、クロック信号の供給を停止することによって停止させる。

また、この場合、外部クロック入力部１２は、比較的低速で動作するデータ出力回路１６の動作を、クロック信号の供給を停止することによって停止させたり、外部クロック入力部１２自身の動作を停止させるようにしてもよい。

また、この場合、クロック入力部６２が、デコーダ６４、暗号解除回路６５、Ａ／Ｖ制御部６６、ビデオデータ出力部６７、オーディオデータ出力部６８、及び制御部７２等、論理部６０を構成する回路の少なくとも一部の動作を、クロック信号の供給を停止することによって停止させるようにしてもよい。

また、この場合、クロック出力部１４が、クロック入力部３２，６２へのクロック信号の供給を停止して、周波数検出回路４０、及び論理部６０の動作を停止させるようにしてもよい。

また、この場合、電源回路８４が、映像信号処理装置１００に対する電力の供給を停止するようにしてもよい。

また、この場合、外部クロック生成部８１０が、外部クロック信号ＣＬＫの出力を停止するようにしてもよい。

また、リセット信号ＲＳＴとして検出信号ＤＦＬを用いて、映像信号処理装置１００全体の動作を停止させるようにしてもよい。

また、ＣＰＵ８２又は制御部７２が、検出信号ＤＦＬをホットプラグ識別信号ＨＰＯとして出力するようにしてもよい。すなわち、外部クロック信号ＣＬＫの周波数が所定の周波数よりも高い場合には、映像信号処理装置１００が接続されていないと認識されるようなホットプラグ識別信号ＨＰＯを出力する。すると、映像信号処理装置８００は、映像データＤ０〜Ｄ２や、外部クロック信号ＣＬＫの出力を停止することができる。

また、周波数検出回路が、映像信号処理装置１００によって消費される電流を測定し、得られた電流値が所定の値よりも大きい場合には、外部クロック信号ＣＬＫの周波数が所定の周波数よりも高いとみなし、高い周波数のクロック信号が検出されたことを示す検出信号を出力するようにしてもよい。

また、検出信号ＤＦＬに代えて、周波数検出回路４０から出力される検出信号ＤＨＦを用いるようにしてもよく、この場合は、ラッチ３６、及びタイマ３８を備えなくてもよい。

（第１の変形例）
第１の変形例では、ＣＰＵ８２が、高い周波数のクロック信号が入力されたことを検出する例について説明する。本変形例では、周波数検出回路と、ＣＰＵとが、周波数検出部を構成する。

ＣＰＵ８２は、制御部７２を介して分周器の出力を受け取り、そのレベルが変化する間隔に基づいて、外部クロック信号ＣＬＫの周波数が所定の周波数よりも高いことを検出し、その結果を検出信号ＤＦＣとして出力する。検出信号ＤＦＣは、図２の検出信号ＤＦＬ等と同様に、映像信号処理装置の各部の制御に用いることができる。

例えば、周波数検出回路としてフリップフロップが２５段直列に接続された分周器を用いれば、分周器出力の周期は、外部クロック信号ＣＬＫの周波数が１３３ＭＨｚ、７５ＭＨｚの場合に、それぞれ約２５２ｍｓ、約４４７ｍｓとなる。ＣＰＵ８２は、５０ｍｓ毎に分周器出力のレベルを検出し、同じレベルが連続する回数によって、外部クロック信号ＣＬＫの周波数が所定の周波数よりも高いか否かを検出する。

また、制御部７２が、検出信号ＤＨＦのレベルに応じた値をレジスタ７４に書き込んでいるので、ＣＰＵ８２は、レジスタ７４からデータの読み出しを行って、外部クロック信号ＣＬＫの周波数の検出を行ってもよい。

また、例えば、入力部１０、高速回路２０、及び外部クロック入力部１２を、回路ブロックとして、レジスタ７４の最下位から１番目、２番目、及び３番目のビットにそれぞれ対応付けておくことができる。そして、制御部７２が、分周器を構成するフリップフロップのうちのいくつかの出力をレジスタ７４の異なるビットに格納させ、ＣＰＵ８２が、入力部１０、高速回路２０、及び外部クロック入力部１２のそれぞれに対する回路の停止等の動作の制御を、レジスタ７４の対応するビットの値に基づいて行うようにしてもよい。すると、システムに要求される省電力化をＣＰＵ８２から容易に制御することができる。

（第２の変形例）
図５は、図２の周波数検出回路の構成の他の例を示すブロック図である。図５の周波数検出回路（周波数検出部）は、フリップフロップ２４２Ａ，２４２Ｂ，２４２Ｃ，２４２Ｄ，２４２Ｅ，２４２Ｆ，２４２Ｇ，２４２Ｈ，２４２Ｉ，２４２Ｊ，２４２Ｋ，２４２Ｌを備えている。これらのフリップフロップ２４２Ａ〜２４２Ｌは、前段のフリップフロップの出力が後段のフリップフロップの入力信号となるように直列に接続されており、シフト回路を構成している。図５の周波数検出回路は、低速クロック信号ＣＬＬがリセット信号として入力された後、クロック信号ＣＬＨのパルスが１２回入力されると、検出信号ＤＨＦのレベルを“Ｌ”から“Ｈ”に変化させる。

図６は、図５の周波数検出回路における信号の例を示すグラフである。図６においても、低速クロック信号ＣＬＬの周波数が５ＭＨｚであるとし、検出対象であるクロック信号ＣＬＨの周波数が１３３ＭＨｚ（周期７．５ｎｓ）の場合について示している。

図６の場合、周波数検出回路は、低速クロック信号ＣＬＬによってリセットされた後、約９０ｎｓｅｃ後に検出信号ＤＨＦを“Ｈ”に変化させて、７５ＭＨｚよりも高い周波数のクロック信号ＣＬＨが入力されたことを検出する。一方、クロック信号ＣＬＨの周波数が７５ＭＨｚ（周期１３．３ｎｓ）の場合には、検出信号ＤＨＦは“Ｈ”にはならない。

（第３の変形例）
図７は、図２の周波数検出回路の構成の更に他の例を示すブロック図である。図７の周波数検出回路（周波数検出部）は、フリップフロップ３４１，３４２と、遅延回路３４４と、インバータ３４６と、排他的論理和ゲート３４７とを備えている。この場合、低速クロック生成部３４は必要ない。

遅延回路３４４は、フリップフロップ３４１の出力を遅延させてインバータ３４６に出力し、インバータ３４６は、遅延回路３４４の出力の論理レベルを反転させてフリップフロップ３４１に出力する。フリップフロップ３４１は、インバータ３４６の出力を、クロック信号ＣＬＨに同期して出力する。フリップフロップ３４１は、フリップフロップ３４２の出力を受け取り、これをクロック信号ＣＬＨに同期して排他的論理和ゲート３４７に出力する。排他的論理和ゲート３４７は、フリップフロップ３４１，３４２の出力の排他的論理和を求め、検出信号ＤＨＦとして出力する。

遅延回路３４４で生じる遅延は、例えば、１３３ＭＨｚのクロック信号の周期よりも長く、７５ＭＨｚのクロック信号の周期よりも短いように設定しておく。すると、排他的論理和ゲート３４７の出力は、クロック信号ＣＬＨとして高速な１３３ＭＨｚのクロック信号が入力された場合には“Ｈ”、“Ｌ”を繰り返す信号となり、低速な７５ＭＨｚのクロック信号が入力された場合には、レベルが変化しない信号となる。したがって、図７の周波数検出回路によって、高速なクロック信号が入力されたことを検出することができる。

（第２の実施形態）
図８は、図２の映像信号処理装置を用いた表示装置の構成の例を示すブロック図である。図８の表示装置４００は、映像信号処理装置１００と、ＣＰＵ８２と、メモリ４１２と、表示コントローラ４１４と、表示器４１６とを備えている。

映像信号処理装置１００は、映像データＶＩＤを表示コントローラ４１４に、検出信号ＤＨＦをＣＰＵ８２に出力する。検出信号ＤＨＦが高周波信号を検出したことを示しているときには、ＣＰＵ８２は、メモリ４１２にあらかじめ格納されているデータを読み出し、これを表示器４１６に表示させるように、表示コントローラ４１４を制御する。表示コントローラ４１４は、ＣＰＵ８２の指示に従って、映像データＶＩＤ、又はＣＰＵ８２がメモリ４１２から読み出したデータを表示器４１６に出力し、表示させる。

検出信号ＤＨＦが高周波信号を検出したことを示している場合に、ＣＰＵ８２は、例えば、外部クロック信号ＣＬＫの周波数が所定の周波数よりも高いこと、すなわち、映像信号処理装置１００に入力された映像データＤ０〜Ｄ２の伝送レートが所定の伝送レートよりも高いことや、映像データＤ０〜Ｄ２を伝送するケーブルを表示装置４００から抜く必要があることを示す表示を、表示器４１６に表示させる。

表示装置４００によると、伝送レートが高すぎる映像データが入力され、表示が行われない場合に、ユーザがその原因を容易に知ることができ、ケーブルを差し替える等の対応を行うことができる。

以上のように、本発明は、高速な伝送レートの映像信号が入力された場合において、過大な熱の発生を抑えることができるので、映像信号処理装置について有用である。

本発明の第１の実施形態に係る映像信号処理装置及びその周辺の回路を示すブロック図である。図１の映像信号処理装置の構成の例を示すブロック図である。図２の周波数検出回路の構成の例を示すブロック図である。図３の周波数検出回路における信号の例を示すグラフである。図２の周波数検出回路の構成の他の例を示すブロック図である。図５の周波数検出回路における信号の例を示すグラフである。図２の周波数検出回路の構成の更に他の例を示すブロック図である。図２の映像信号処理装置を用いた表示装置の構成の例を示すブロック図である。

符号の説明

１０入力部
３２クロック入力部
３４低速クロック生成部
３６ラッチ
３８タイマ
４０周波数検出回路（周波数検出部）
６０論理部
７２制御部
７４レジスタ
８２ＣＰＵ
８４電源回路
１００映像信号処理装置
４００表示装置
４１２メモリ
４１４表示コントローラ
４１６表示器
８１０外部クロック生成部

Claims

入力されたクロック信号に従って、入力された映像データの処理を行う映像信号処理装置であって、
前記映像データの形式を変更して出力する入力部と、
前記入力部から出力されたデータをデコードして出力する論理部と、
前記クロック信号の周波数が所定の周波数よりも高いことを検出し、その結果を検出信号として出力する周波数検出部とを備え、
前記クロック信号の周波数が前記所定の周波数よりも高い場合には、前記検出信号に従って、当該映像信号処理装置を構成する回路の少なくとも一部の動作を停止させるように構成された
映像信号処理装置。
請求項１に記載の映像信号処理装置において、
ほぼ一定の周期の信号を出力する低速クロック生成部を更に備え、
前記周波数検出部は、
前記低速クロック生成部の出力をリセット信号とし、かつ、前記クロック信号を分周して前記検出信号として出力する分周器を備えるものである
ことを特徴とする映像信号処理装置。
請求項１に記載の映像信号処理装置において、
ほぼ一定の周期の信号を出力する低速クロック生成部を更に備え、
前記周波数検出部は、
前記低速クロック生成部の出力をリセット信号とし、かつ、所定のレベルの信号を前記クロック信号に従ってシフトした結果を前記検出信号として出力するシフト回路を備えるものである
ことを特徴とする映像信号処理装置。
請求項１に記載の映像信号処理装置において、
前記周波数検出部は、
前記クロック信号を分周して出力する分周器と、
前記分周器の出力のレベルが変化する間隔に基づいて、前記検出を行い、その結果を前記検出信号として出力するＣＰＵ（central processing unit）とを備えるものである
ことを特徴とする映像信号処理装置。
請求項４に記載の映像信号処理装置において、
前記周波数検出部は、
前記分周器の出力を保持して出力するレジスタを更に備え、
前記ＣＰＵは、
前記レジスタの出力を用いて前記検出を行うものである
ことを特徴とする映像信号処理装置。
請求項５に記載の映像信号処理装置において、
前記入力部及び前記論理部は、
前記レジスタのいずれかのビットに対応付けられたブロックを有しており、
前記分周器は、
前記クロック信号を互いに異なる分周比で分周して得られた複数の信号を出力するものであり、
前記レジスタは、
前記分周器から出力された複数の信号をそれぞれ異なるビットに格納するものであり、
前記ＣＰＵは、
前記ブロックのそれぞれに対する動作の制御を、前記レジスタの対応するビットの値に基づいて行うものである
ことを特徴とする映像信号処理装置。
請求項１に記載の映像信号処理装置において、
前記周波数検出部は、
入力された信号の論理レベルを反転させて出力するインバータと、
前記インバータの出力を、前記クロック信号に同期して出力する第１のフリップフロップと、
前記第１のフリップフロップの出力を遅延させて前記インバータに出力する遅延回路と、
前記第１のフリップフロップの出力を、前記クロック信号に同期して出力する第２のフリップフロップと、
前記第１及び第２のフリップフロップの出力の排他的論理和を求めて前記検出信号として出力する排他的論理和ゲートとを有するものである
ことを特徴とする映像信号処理装置。
請求項１に記載の映像信号処理装置において、
前記入力部は、
前記入力された映像データの周波数で動作する第１の入力回路と、
前記クロック信号の周波数で動作する第２の回路とを有し、かつ、
前記検出信号に従って、前記第１の回路を停止させるものである
ことを特徴とする映像信号処理装置。
請求項８に記載の映像信号処理装置において、
前記入力部は、
前記検出信号に従って、前記第２の回路を停止させるものである
ことを特徴とする映像信号処理装置。
請求項１に記載の映像信号処理装置において、
前記論理部は、
前記検出信号に従って、その回路の少なくとも一部の動作を停止させるものである
ことを特徴とする映像信号処理装置。
請求項１に記載の映像信号処理装置において、
前記検出信号の論理レベルを保持して出力するラッチを更に備える
ことを特徴とする映像信号処理装置。
請求項１１に記載の映像信号処理装置において、
所定の周期の信号を出力するタイマを更に備え、
前記ラッチは、
前記タイマから出力される信号によってリセットされるものである
ことを特徴とする映像信号処理装置。
請求項１に記載の映像信号処理装置は、
当該映像信号処理装置に電力を供給する電源回路に前記検出信号を出力し、前記検出信号に従って、前記電源回路に、当該映像信号処理装置に対する電力の供給を停止させる
ことを特徴とする映像信号処理装置。
請求項１に記載の映像信号処理装置は、
前記クロック信号を出力する外部クロック生成部に前記検出信号を出力し、前記検出信号に従って、前記外部クロック生成部に、当該映像信号処理装置に対する前記クロック信号の供給を停止させる
ことを特徴とする映像信号処理装置。
請求項１４に記載の映像信号処理装置は、
当該映像信号処理装置が前記外部クロック生成部を有する他の映像信号処理装置に接続されたことを前記他の映像信号処理装置に通知するための信号として、前記検出信号を出力する
ことを特徴とする映像信号処理装置。
請求項１に記載の映像信号処理装置において、
前記周波数検出部は、
当該映像信号処理装置が消費する電流を測定し、得られた電流の大きさが所定の値よりも大きい場合には、前記クロック信号の周波数が前記所定の周波数よりも高いとみなして前記検出信号を出力するものである
ことを特徴とする映像信号処理装置。
入力されたクロック信号に従って、入力された映像データの処理を行う、映像信号処理装置における映像信号処理方法であって、
前記映像データの形式を変更する入力ステップと、
前記入力ステップで得られたデータをデコードする論理ステップと、
前記クロック信号の周波数が所定の周波数よりも高いことを検出し、その結果を検出信号として出力する周波数検出ステップとを備え、
前記クロック信号の周波数が前記所定の周波数よりも高い場合には、前記検出信号に従って、当該映像信号処理装置を構成する回路の少なくとも一部の動作を停止させる
映像信号処理方法。
請求項１に記載の映像信号処理装置と、
表示器と、
前記表示器を制御する表示コントローラと、
前記検出信号を受け取ると、前記クロック信号の周波数が前記所定の周波数よりも高いことを示す表示を前記表示器に表示させるように、前記表示コントローラを制御するＣＰＵとを備える
表示装置。
入力されたクロック信号に従って、入力された映像データの処理を行う映像信号処理装置と、表示器とを備える表示装置における表示方法であって、
前記クロック信号の周波数が所定の周波数よりも高いことを検出する周波数検出ステップと、
前記周波数検出ステップで検出された場合に、前記クロック信号の周波数が前記所定の周波数よりも高いことを示す表示を行う制御ステップとを備える
表示方法。