KR20170016255A - 동작 중에 클락을 변경할 수 있는 데이터 송신 장치 및 이를 포함하는 데이터 인터페이스 시스템 - Google Patents

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KR20170016255A
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박승범
박홍식
이종협
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삼성전자주식회사
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Abstract

동작 중에 클락을 변경할 수 있는 데이터 송신 장치 및 이를 포함하는 데이터 인터페이스 시스템이 개시된다. 본 발명의 데이터 송신 장치는 송신 링크 모듈, 송신 D-PHY 모듈을 포함하며, 상기 송신 D-PHY 모듈은 기준 클락을 수신하여 제1 클락을 발생하는 제1 위상 동기 루프, 상기 기준 클락을 수신하여 상기 제1 클락과 다른 주파수를 가지는 제2 클락을 출력하는 제2 위상 동기 루프, 선택신호에 따라 상기 제1 클락 및 상기 제2 클락 중 어느 하나를 클락 신호로 선택하여 출력하는 멀티플렉서, 및 클락 신호에 응답하여, 병렬 데이터를 직렬 데이터로 변환하여 출력하는 데이터 전송부를 포함한다.

Description

동작 중에 클락을 변경할 수 있는 데이터 송신 장치 및 이를 포함하는 데이터 인터페이스 시스템{Data transmitter apparatus for changing a clock signal in runtime and Data interface system including the same}
본 발명의 개념은 데이터 송신 장치 및 데이터 인터페이스 시스템에 관한 것으로, 보다 상세하게는 멀티 PLL(Phase Locked Loop)을 통해 동작중에 클락을 변경할 수 있는 데이터 송신 장치 및 이를 포함하는 데이터 인터페이스 시스템에 관한 것이다.
통상적으로 디스플레이 장치나 이미지 센서의 인터페이스는 직렬의 데이터를 전송하는 방식이 주로 사용된다. 이러한 직렬의 인터페이스 방식으로, LVDS(Low voltage differential signaling) 인터페이스 방식 및 MIPI(Mobile Industry Processor Interface) 방식 등이 있다.
MIPI DSI(Display Serial Interface)는 휴대용 전자 장치를 위한 최근의 디스플레이 표준이다. MIPI®는 두 개의 디스플레이 표준들, 즉 비디오 모드(video mode)와 명령 모드(command mode)를 지원한다.
비디오 또는 명령 모드에서, 프레임 데이터(명령)는 실시간으로 호스트로부터 디스플레이 드라이버 IC(Integrated Circuit)로 전송된다. 이 경우 MIPI DSI의 클락 주파수와 통신 주파수가 섭동하여 EMI(Electro-Magnetic Interference)를 일으킬 수 있다. 이를 회피하기 위해 쉴딩(Shielding) 또는 EMI 회피 주파수를 사용하는 방법 등이 이용되고 있다.
본 발명이 이루고자 하는 기술적인 과제는 MIPI DSI에서 동작 중 클락을 변경함으로써 EMI를 회피할 수 있고, 데이터/명령 전송 안정성을 향상시킬 수 있는 데이터 송신 장치 및 이를 포함하는 데이터 인터페이스 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예들에 따르면, 데이터 송신 장치는 송신 링크 모듈, 송신 D-PHY 모듈을 포함하며, 상기 송신 D-PHY 모듈은 기준 클락을 수신하여 제1 클락을 발생하는 제1 PLL, 상기 기준 클락를 수신하여 상기 제1 클락과 다른 주파수를 가지는 제2 클락을 출력하는 제2 PLL, 선택신호에 따라 상기 제1 클락 및 상기 제2 클락 중 어느 하나를 클락 신호로 선택하여 출력하는 멀티플렉서 및 클락 신호에 응답하여, 병렬 데이터를 직렬 데이터로 변환하여 출력하는 데이터 전송부를 포함할 수 있다.
상기 송신 링크 모듈은 클락 변경 요청에 응답하여 상기 선택신호를 상기 멀티플렉서로 출력하는 MSL을 포함할 수 있다.
상기 제1 PLL은 제1 동작신호에 응답하여 인에이블되고, 상기 제2 PLL은 제2 동작신호에 응답하여 인에이블될 수 있다.
상기 MSL은 상기 클락 변경 요청에 응답하여, 상기 제1 동작신호를 상기 제1 PLL로 출력하거나 상기 제2 동작신호를 상기 제2 PLL로 출력할 수 있다.
상기 MSL은 상기 클락 변경 요청을 수신한 경우, 상기 제1 PLL 및 상기 제2 PLL 중 현재 사용중이 아닌 PLL을 인에이블시킬 수 있다.
상기 MSL은 상기 제1 PLL 및 상기 제2 PLL이 모두 인에이블된 경우, 현재 프레임 데이터 전송이 완료될 때까지 대기할 수 있다.
상기 MSL은 다음 프레임의 기 설정된 시점에 상기 선택신호를 상기 멀티플렉서로 출력하고, 상기 멀티플렉서에 의해 선택되지 않은 상기 제1 PLL 및 상기 제2 PLL 중 어느 하나를 디스에이블시킬 수 있다.
상기 설정된 시점은 수직 동기 신호 활성 시간, 수직 신호 출력 대기 시간 또는 수직 신호 출력 후 대기 시간내로 결정되고, 상기 멀리플렉서는 상기 제1 클락 및 상기 제2 클락 중 통신 주파수와 서로 간섭하지 않는 클락이 상기 선택 클락 신호로 선택할 수 있다.
상기 송신 D-PHY 모듈은 클락 변경 요청에 응답하여 상기 선택신호를 상기 멀티플렉서로 출력하는 MSL을 더 포함할 수 있다.
상기 MSL은 상기 송신 링크 모듈과 상기 송신 D-PHY 모듈의 외부에 구현될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예들에 따르면, 데이터 인터페이스 시스템은 데이터 송신 장치, 수신 장치, 데이터 래인 및 클락 래인을 포함하며, 상기 데이터 송신 장치는 송신 링크 모듈, 송신 D-PHY 모듈을 포함하며, 상기 송신 D-PHY 모듈은 기준 클락을 수신하여 제1 클락을 발생하는 제1 PLL, 상기 기준 클락를 수신하여 상기 제1 클락과 다른 주파수를 가지는 제2 클락을 출력하는 제2 PLL, 선택신호에 따라 상기 제1 클락 및 상기 제2 클락 중 어느 하나를 클락 신호로 선택하여 출력하는 멀티플렉서 및 클락 신호에 응답하여, 병렬 데이터를 직렬 데이터로 변환하여 출력하는 데이터 전송부를 포함할 수 있다.
상기 송신 링크 모듈은 클락 변경 요청에 응답하여 상기 선택신호를 상기 멀티플렉서로 출력하는 MSL을 포함할 수 있다.
상기 제1 PLL은 제1 동작신호에 응답하여 인에이블되고, 상기 제2 PLL은 제2 동작신호에 응답하여 인에이블될 수 있다.
상기 MSL은 상기 클락 변경 요청에 응답하여, 상기 제1 동작신호를 상기 제1 PLL로 출력하거나 상기 제2 동작신호를 상기 제2 PLL로 출력할 수 있다.
상기 MSL은 상기 클락 변경 요청을 수신한 경우, 상기 제1 PLL 및 상기 제2 PLL 중 현재 사용중이 아닌 PLL을 인에이블시킬 수 있다.
상기 MSL은 상기 제1 PLL 및 상기 제2 PLL이 모두 인에이블된 경우, 현재 프레임 데이터 전송이 완료될 때까지 대기할 수 있다.
상기 MSL은 다음 프레임의 기 설정된 시점에 상기 선택신호를 상기 멀티플렉서로 출력하고, 상기 멀티플렉서에 의해 선택되지 않은 상기 제1 PLL 및 상기 제2 PLL 중 어느 하나를 디스에이블시킬 수 있다.
상기 설정된 시점은 수직 동기 신호 활성 시간, 수직 신호 출력 대기 시간 또는 수직 신호 출력 후 대기 시간내로 결정되고, 상기 멀티플렉서는 상기 제1 클락 및 상기 제2 클락 중 통신 주파수와 서로 간섭하지 않는 클락이 상기 선택 클락 신호로 선택할 수 있다.
상기 송신 D-PHY 모듈은 클락 변경 요청에 응답하여 상기 선택신호를 상기 멀티플렉서로 출력하는 MSL을 더 포함할 수 있다.
상기 MSL은 상기 송신 링크 모듈과 상기 송신 D-PHY 모듈의 외부에 구현될 수 있다.
본 발명의 실시예들에 따르면, EMI가 발생할 수 있는 경우에는 동작 중에 클락 신호를 변경함으로써 EMI를 회피할 수 있다.
본 발명의 실시예들에 따르면, 서로 다른 클락 신호를 생성할 수 있는 둘 이상의 PLL(멀티 PLL)을 이용하여 클락 신호를 변경함으로써, 클락 변경시의 클락의 불안정 구간이 줄어들게 되고, 사용하지 않는 PLL의 동작을 종료시킴으로써 전력소모를 감소시킬 수 있다.
또한, 본 발명의 실시예들에 따른 데이터 인터페이스 시스템을 이용하여 EMI 회피 주파수를 사용하는 경우에 퍼-프레임(PER-FRAME) 동작을 통해 작동함으로써 현재 프레임 데이터 전송을 보장하고, 데이터 전송 구간 외에 클락을 변경하여 데이터/명령 전송 안정성을 향상 시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 데이터 인터페이스 시스템의 개략적인 구성 블록도이다.
도 2은 본 발명의 실시예들에 따른 데이터 송신 장치의 구성 블록도이다.
도 3a은 본 발명의 실시예들에 따른 데이터 송신 장치의 상세한 구성 블록도이다.
도 3b은 본 발명의 실시예들에 따른 데이터 송신 장치의 상세한 구성 블록도이다.
도 3c은 본 발명의 실시예들에 따른 데이터 송신 장치의 상세한 구성 블록도이다.
도 3d은 본 발명의 실시예들에 따른 데이터 송신 장치의 상세한 구성 블록도이다.
도 4는 본 발명의 실시예들에 따른 클락 변경 방법을 나타내는 순서도이다.
도 5a은 본 발명의 비교예들에 따른 클락과 데이터의 관계를 나타내는 타이밍도이다.
도 5b은 본 발명의 비교예들에 따른 클락과 데이터의 관계를 나타내는 타이밍도이다.
도 6a는 본 발명의 실시예들에 따른 클락과 데이터의 관계를 나타내는 타이밍도이다.
도 6b는 본 발명의 실시예들에 따른 클락과 데이터의 관계를 나타내는 타이밍도이다.
도 7은 본 발명의 실시예들에 따른 전자 시스템의 구성 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예들에 따른 데이터 인터페이스 시스템의 개략적인 구성 블록도이다.
도 1을 참조하면, 데이터 인터페이스 시스템(1)은 데이터 송신 장치(10), 데이터 수신 장치(20), 클락 래인(30) 및 적어도 하나의 데이터 래인(40)을 포함한다. 데이터 인터페이스 시스템(1)은 MIPI®를 사용하는 MIPI 인터페이스 시스템인 것으로 가정한다.
도 1에서는 하나의 데이터 래인(40)만이 도시되었으나, 본 발명은 이에 한정되지 않는다.
본 명세서에서는, 설명의 편의를 위해, MIPI 인터페이스를 일 실시 예로서 설명하나, 본 발명의 기술적 사상은 MIPI 인터페이스 이외의 다른 인터페이스를 포함하는 디스플레이 시스템에 적용될 수 있다.
MIPI는 프로세서와 주변 장치들 간을 연결하는 시리얼 인터페이스 규격의 하나로서, MIPI 얼라이언스(alliance)에서 제정하는 표준이다. MIPI D-PHY는 고속의 디지털 시리얼 인터페이스이다. MIPI D-PHY DSI (Display Serial Interface), CSI (Camera Serial Interface)는 D-PHY 기반의 디스플레이와 카메라에 관한 프로토콜 표준 스펙이다.
데이터 송신 장치(10)는 MIPI 표준(예를 들어, MIPI alliance specification for D-PHY)에 따라 데이터를 데이터 수신 장치(20)로 전송할 수 있으며, 마스터 장치라 칭해지기도 한다. 데이터 수신 장치(20) 역시 MIPI 표준에 따라 데이터 송신 장치(10)로부터의 데이터를 수신할 수 있으며, 슬래이브 장치라 칭해지기도 한다.
클락 신호(CLK)는 데이터 송신 장치(10)로부터 클락 래인(30)을 통해 수신 장치(20)로 전송되는 단방향(unidirectional) 신호일 수 있다.
데이터(SDATA)는 단방향 또는 양방향(bi-directional) 신호일 수 있으나, 본 발명의 실시에에서는 데이터 송신 장치(10)로부터 데이터 수신 장치(20)로 전송되는 단방향의 직렬 신호인 것으로 가정한다.
도 2은 본 발명의 실시예들에 따른 데이터 송신 장치(10)의 개략적인 구성 블록도이다.
도 2를 참조하면, 데이터 송신 장치(10)은 송신 링크 모듈(Tx Link, 110) 및 송신 D-PHY 모듈(Tx D-PHY, 120)을 포함한다.
송신 링크 모듈(110)은 송신 제어신호(Tctrl)를 이용하여 송신 D-PHY 모듈(120)의 동작을 제어한다. 송신 링크 모듈(110)은 송신 D-PHY 모듈(120)로부터 클락 신호(CLK)를 수신하고, 송신 제어신호(Tctrl)를 클락 신호(CLK)에 동기시킬 수 있다.
송신 링크 모듈(110)은 데이터 전송을 위하여, 'm+1'(m은 1이상의 정수) 비트의 병렬 데이터인 송신 데이터(TDATA<m:0>)를 송신 D-PHY 모듈(120)로 출력할 수 있다.
송신 D-PHY 모듈(120)은 데이터 전송부(DATA TRANSMITTER, 140) 및 클락 발생부(CLK GENERATOR, 130)를 포함할 수 있다.
클락 발생부(130)는 기준 클락(RCLK)을 입력받아 클락 신호(CLK)를 생성하여 클락 래인(30)을 통해서 전송하고, 또한, 데이터 전송부(140)로 전송할 수 있다.
클락 발생부(130)는 또한, 클락 신호(CLK)를 생성하여 송신 링크 모듈(110)로 제공한다.
데이터 전송부(140)는 입력받은 송신 데이터(TDATA<m:0>)를 병렬 데이터에서 직렬 데이터(SDATA)로 변환하여 출력할 수 있다.
예컨대, 데이터 전송부(140)는 k(2이상의 정수)비트씩 입력되는 병렬의 데이터를 직렬 데이터로 변환활 수 있다. 예를 들어, k가 6인 경우, 데이터 전송부(140)는 송신 데이터(TDATA<m:0>) 중 첫 번째 6비트 병렬 데이터(TDATA<5:0>)를 제1 직렬 데이터(SDATA)로 변환하여 데이터 래인(40)으로 출력할 수 있다.
도 2에 도시되지는 않았지만, 송신 D-PHY 모듈(120)은 송신 D-PHY 모듈(120)의 동작을 위해 필요한 전압 및/또는 전류를 생성하기 위한 바이어스 회로 및 전압 레귤레이터를 더 포함할 수 있으며, 또한 클락을 생성하기 위한 위상 동기 루프(PLL; phase locked loop) 회로를 더 포함할 수 있다.
클락 래인(30)은 클락 신호(CLK)를 수신단으로 전달할 수 있고, 데이터 래인(40)은 직렬 데이터(SDATA)를 수신단으로 전달한다.
도 3a 내지 3d는 본 발명의 실시예들에 따른 데이터 송신 장치의 상세한 구성 블록도이다.
도 3a 내지 3d에서는 데이터 송신 장치(10)가 2개의 PLL을 포함하는 것으로 도시되었으나, 본 발명은 이에 한정되지 않으며 3이상의 PLL을 포함할 수 있다.
도 3a에 따르면 송신 링크 모듈(110a)는 선택 제어 모듈(이하 MSL; Multiplexer Selection Logic, 133a)을 포함할 수 있고, 클락 생성기(130a)는 제1 위상 동기 루프(이하 PLL; phase locked loop, 131a), 제2 PLL(132a) 및 멀티플렉서(이하 MUX; Multiplexer, 134a)를 포함할 수 있다.
MSL(133a)은 호스트(미도시)로부터 클락 변경 요청(CLK_CR)을 수신할 수 있다.
MSL(133a)은, 클락 변경 요청(CLK_CR)에 응답하여, 제1 동작신호(ON1)를 제1 PLL(131a)로 출력할 수 있고, 제2 동작신호(ON2)를 제2 PLL(132a)로 출력할 수 있다.
또한, MSL(133a)은 선택신호(TC)를 MUX(134a)로 출력할 수 있다.
MSL(133a)은 다양한 동기신호들(예컨대, 수직 동기 신호, 수직 신호 출력 대기 시간 신호, 수직 신호 출력 후 대기 시간 신호 등을 포함할 수 있다.)를 기초로 프레임 데이터 전송 시간 외에 시간에 선택신호(TC)를 MUX(134a)로 출력할 수 있다.
MSL(133a)은 선택신호(TC)의 출력시점으로부터 기 설정된 시간만큼 이전에 제1 동작신호(ON1) 또는 제2 동작신호(ON2)를 출력할 수 있고, 기 설정된 시간은 PLL이 인에이블되어 안정화되는데 소요되는 시간일 수 있다.
MSL(133a)의 동작타이밍과 관련된 상세한 내용은 도 5 내지 6에서 더 자세히 설명된다.
도 3a에는 기준 클락(RCLK), 선택신호(TC), 제1 동작신호(ON1), 및 제2 동작신호(ON2)가 송신 제어신호(Tctrl)과 별도로 도시되어 있으나, 송신 제어신호(Tctrl)는 기준 클락(RCLK), 선택신호(TC), 제1 동작신호(ON1), 및 제2 동작신호(ON2)를 포함할 수 있다.
제1 PLL(131a)은 제1 동작신호(ON1)에 응답하여 인에이블될 수 있고, 제2 PLL(132a)은 제2 동작신호(ON2)에 응답하여 인에이블될 수 있다.
제1 PLL(131a)은 인에이블 되는 경우, 기준클락(RCLK)을 기초로 제1 클락(CLKA)을 생성할 수 있고, 제2 PLL(132a)은 인에이블 되는 경우, 기준클락(RCLK)을 기초로 제2 클락(CLKB)을 생성할 수 있다. 이 경우, PLL이 클락을 안정적으로 출력하는데 일정 시간이 소요될 수 있다.
제 2클락(CLKB)는, 통신 주파수와 제 1클락(CLKA)의 주파수가 서로 간섭하는 경우에 발생하는 EMI를 회피하기 위해서, 통신 주파수와 간섭하지 않는 주파수를 갖게 될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제1 클락(CLKA)이 통신 주파수와 간섭하지 않는 주파수를 갖게 될 수 있다.
제1 PLL(131a)은 제1 클락(CLKA)를 MUX(134a)로 출력할 수 있고, 제2 PLL(132a)은 제2 클락(CLKB)를 MUX(134a)로 출력할 수 있다.
MUX(134a)는 선택신호(TC)에 따라 입력받은 제1 클락(CLKA) 및 제2 클락(CLKB) 중 어느 하나를 선택하여 출력할 수 있다. 이 경우, MUX(134a)가 선택된 클락 신호(CLK)을 안정적으로 출력하는데 일정 시간이 소요될 수 있다.
MUX(134a)가 선택된 클락 신호(CLK)을 안정적으로 출력하는데 걸리는 시간은 PLL이 클락을 안정적으로 출력하는데 걸리는 시간보다 짧을 수 있다. 이와 관련된 상세한 내용은 후술한다.
MUX(134a)는 선택된 클락 신호(CLK)를 클락 래인(30a)을 통해서 전송하고, 데이터 전송부(140a)로 전송할 수 있다.
MUX(134a)는 또한, 클락 신호(CLK)를 송신 링크 모듈(110a)로 출력할 수 있다. 도 3a에는 클락 신호(CLK)가 그대로 송신 링크 모듈(110a)로 출력되는 것으로 도시되어 있으나, 다른 클락(예컨대, 링크 모듈 클락)으로 변경하여 출력할 수 있다.
송신 링크 모듈(110a)은 송신 제어신호(Tctrl)를 이용하여 송신 D-PHY 모듈(120a)의 동작을 제어한다. 송신 링크 모듈(110a)은 송신 D-PHY 모듈(120a)로부터 클락 신호(CLK)를 수신하고, 송신 제어신호(Tctrl) 및 송신 데이터(TDATA)를 클락 신호(CLK)에 동기시킬 수 있다.
송신 링크 모듈(110a)은 수신한 클락 신호(CLK)에 동기화된 송신 제어신호(Tctrl) 및 송신 데이터(TDATA)를 송신 D-PHY 모듈(120a)로 출력할 수 있다.
데이터 전송부(140a)는 입력받은 송신 데이터(TDATA<m:0>)를 병렬 데이터에서 직렬 데이터(SDATA)로 변환할 수 있고, 수신한 클락 신호(CLK)에 동기화된 직렬 데이터(SDATA)를 데이터 래인(40a)으로 출력할 수 있다.
클락 래인(30a)은 클락 신호(CLK)를 수신단으로 전달할 수 있고, 데이터 래인(40a)은 직렬 데이터(SDATA)를 수신단으로 전달한다.
도 3b에 도시된 데이터 송신 장치는 구성의 위치가 상이하다는 점에서 도 3a에 도시된 데이터 송신 장치와 차이가 있다.
이하, 도 3b 내지 3c의 설명의 경우, 도 3a와의 차이점을 중심으로 설명한다.
도 3b에 따르면 송신 D-PHY 모듈(110b)는 MSL(133b)을 포함할 수 있고, 클락 생성기(130b)는 제1 PLL(131b), 제2 PLL(132b) 및 MUX(134b)를 포함할 수 있다.
MSL(133b)은 호스트로부터 송신 링크 모듈(110b)를 통하여 클락 변경 요청(CLK_CR)을 수신할 수 있다.
MSL(133b)은, 클락 변경 요청(CLK_CR)에 응답하여, 제1 동작신호(ON1)를 제1 PLL(131b)로 출력할 수 있고, 제2 동작신호(ON2)를 제2 PLL(132b)로 출력할 수 있다.
또한, MSL(133b)은 선택신호(TC)를 MUX(134b)로 출력할 수 있다.
도 3b에는 기준 클락(RCLK), 및 클락 변경 요청(CLK_CR)이 송신 제어신호(Tctrl)과 별도로 도시되어 있으나, 송신 제어신호(Tctrl)는 기준 클락(RCLK), 및 클락 변경 요청(CLK_CR)을 포함할 수 있다.
도 3c에 도시된 데이터 송신 장치는 구성의 위치가 상이하다는 점에서 도 3a에 도시된 데이터 송신 장치와 차이가 있다.
도 3c에 따르면 MSL(133c)는 송신 링크 모듈(110c) 및 송신 D-PHY 모듈(120c)의 외부에 구현될 수 있고, 클락 생성기(130c)는 제1 PLL(131c), 제2 PLL(132c) 및 MUX(134c)를 포함할 수 있다.
MSL(133c)은 호스트로부터 송신 링크 모듈(110c)를 통하여 클락 변경 요청(CLK_CR)을 수신할 수 있다.
도 3c에는 기준 클락(RCLK) 이 송신 제어신호(Tctrl)과 별도로 도시되어 있으나, 송신 제어신호(Tctrl)는 기준 클락(RCLK) 을 포함할 수 있다.
도 3d에 도시된 데이터 송신 장치는 구성의 위치가 상이하다는 점에서 도 3a에 도시된 데이터 송신 장치와 차이가 있다.
도 3d에 따르면 송신 D-PHY 모듈(120d)은 MSL(133d)를 포함할 수 있고, 제1 PLL(131d) 및 제2 PLL(132d)는 송신 링크 모듈(110d) 및 송진 D-PHY 모듈(120d)의 외부에 구현될 수 있고, 클락 생성기(130d)는 MUX(134d)를 포함할 수 있다.
MSL(133d)은 호스트로부터 송신 링크 모듈(110d)를 통하여 클락 변경 요청(CLK_CR)을 수신할 수 있다.
도 3d에는 클락 변경 요청(CLK_CR)이 송신 제어신호(Tctrl)과 별도로 도시되어 있으나, 송신 제어신호(Tctrl)는 클락 변경 요청(CLK_CR)을 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 클락 변경 방법을 나타내는 순서도이다.
도 4를 참조하여, 아래에서는 클락을 변경하는 MSL(133)의 동작을 설명한다.
먼저 용어에 대해 정의하면, 퍼-프레임(Per-frame) 동작이란, 클락 변경 요청이 있는 시점에서는 해당 프레임 데이터 전송을 보장하고, 그 다음 프레임 전송 구간에서 현재 프레임의 데이터가 전송중이 아닌 때에 클락을 변경하는 동작을 말한다.
MSL(133)은 호스트로부터 출력되는 클락 변경 요청(CLK_CR)을 수신할 수 있다. 예컨대, 클락 변경 요청(CLK_CR)은 데이터 인터페이스 시스템(1)에 이용되는 클락 주파수와 통신 주파수가 서로 간섭하는 경우, EMI를 회피하기 위하여 호스트로부터 출력될 수 있다.
또는, 통신을 더 이상 사용하지 않게 되어, EMI 회피 주파수를 사용할 필요가 없는 경우, 원래 이용하는 클락으로 돌아가기 위해서 호스트로부터 출력될 수 있다(S100).
본 발명은 이에 한정되는 것이 아니며, 클락 변경 요청(CLK_CR)은 다양한 조건에 의해서 발생할 수 있다.
클락 변경 요청(CLK_CR)이 있는 경우에, MSL(133)는 클락을 변경하기 위해서 현재 제1 PLL(131)이 동작 중이라면, 제2 PLL(132)를 인에이블시킬 수 있다. 그러나 현재 제2 PLL(132)이 동작 중이라면, MSL(133)은 제1 PLL(131)을 인에이블시킬 수 있다(S110).
다음, MSL(133)은 현재 프레임 데이터 전송이 완료될 때 까지 대기한다(S120).
이는 프레임 데이터 전송 중 클락 변경으로 인한 데이터 손실을 방지하고, 퍼-프레임(Per-frame) 동작을 구현하기 위함일 수 있다.
MSL(133)은 다음 프레임의 기 설정된 시점에 선택신호(TC)를 출력한다.(S130)
MSL(133)은 다양한 동기신호들(예컨대, 수직 동기 신호, 수직 신호 출력 대기 시간 신호, 수직 신호 출력 후 대기 시간 신호 등을 포함할 수 있다.)를 기초로 프레임 데이터 전송 시간 외에 시간에 선택신호(TC)의 출력 시점을 설정할 수 있다.
기 설정된 시점은 변경될 수 있으며, 아래에서 상세히 설명한다.
MSL(133)은 선택신호(TC)를 출력한 다음 이전에 사용했던 PLL의 작동을 종료한다(S140).
이는 사용하지 않는 PLL을 디스에이블시킴으로써 불필요한 전력소모를 방지하기 위함일 수 있다.
도 5a 내지 5b는 본 발명의 비교예에 따른 클락과 데이터의 관계를 나타내는 타이밍도들이다.
이하, MIPI DSI에 적용되는 본 발명을 기준으로 설명하지만 이에 한정되는 것은 아니다.
도 5a은 멀티 PLL를 사용하지 않고, 클락 변경시점을 설정하지 않고 클락을 변경 하는 경우, 클락과 데이터의 관계를 나타내는 타이밍도이다.
도 5a를 참조하면, 수직 동기 신호(이하 Vsync; Vertical Synchronization)는 한 프레임의 시작을 알려주는 신호이다. Vsync는 수직 동기 신호 활성 시간(이하 VSA; Vertical Sync Active) 동안 활성화 된다.
수직 신호 출력 대기 시간(이하 VBP; Vertical Back Porch)는 데이터 송신 장치(10)에서 데이터 수신 장치(20)로 이미지 데이터를 전송하기 전에 Vsync 이후의 신호 출력 대기 시간, 예컨대, Vsync가 비활성화되는 시점으로부터 이미지 데이터를 전송하기 시작하는 시점까지의 구간이다.
수직 신호 출력 후 대기 시간(이하 VFP; Vertical Front Porch)는 이미지 데이터를 전송한 후에 신호 출력 대기 시간, 예컨대, 이미지 데이터의 전송을 종료하는 시점부터 Vsync의 다음 활성화 시점까지의 구간이다.
VFP 또는 VBP는 입력되는 이미지 데이터가 없는 구간으로서, 디스플레이 패널에 블랭킹(Blanking)구간으로 나타날 수 있다.
도 5a에 도시된 바와 같이, 이미지 전송 중(ACTIVE IMAGE)에 클락 변경이 시작되는 경우, PLL 클락이 불안정하게 된다.
PLL 클락이 불안정하게 되면, 이에 동기되는 데이터도 불안정하게 되므로 데이터 전송이 실패할 수 있다.
또한, 비교예와 같이, 단일 PLL을 사용하여 클락을 변경할 때 PLL 클락의 불안정 구간은 PLL이 안정화 하는데 소요되는 시간에 해당할 수 있다.
PLL이 안정화 하는데 소요되는 시간은 도시된 바와 같이, 클락 신호(CLK)의 수 주기에 해당하는 시간일 수 있고, 이 경우, 데이터 손실율이 증가할 수 있다.
도 5b는 멀티 PLL를 사용하지 않고, 클락 변경시점을 설정하여 클락을 변경 하는 경우의 클락과 데이터의 관계를 나타내는 타이밍도이다. 이하, 도 5a에 도시된 타이밍도와의 차이점을 중심으로 설명한다.
도 5b에 도시된 바와 같이, 클락 변경 시작 시점을 임의로 이미지 데이터 전송 종료시점(또는, VFP 시작 시점)으로 설정하게 되면 이미지 전송(ACTIVE IMAGE)이 끝나고 클락을 변경할 수 있다.
이 경우, 클락 변경으로 인한 PLL 클락의 불안정한 구간이 데이터 전송 구간과 겹쳐지지 않게 되므로 데이터 전송이 안정적일 수 있다.
하지만, 상술한 바와 같이, 멀티 PLL을 사용하지 않고 단일 PLL을 사용하게 되면, PLL 클락의 불안정 구간이 멀티 PLL을 사용하는 경우보다 길어, 데이터 전송 안정성이 낮아질 수 있다.
또한, 멀티 PLL을 사용하지 않고 종래의 클락 변경 방법을 통한 EMI 회피 방안에 따른 경우, 동작 중 클락 변경이 고려되어 있지 않으므로, 별도의 소프트웨어의 개입을 통해 데이터 전송 종료 및 클락 변경 시작 시점을 제어해야 한다.
도 6a 내지 6b는 본 발명의 실시예들에 따른 클락과 데이터의 관계를 나타내는 타이밍도들이다.
도 6a는 VFP구간에서 클락 변경을 하는 경우 클락과 테이터의 관계를 나타내는 타이밍도이다.
도 6a를 참조하면, 도시된 타이밍도는 MSL(133)이 이전 프레임에서 클락 변경 요청(CLK_CR)에 응답하여 제2 동작신호(ON2)를 제2 PLL(132)로 출력하여, 제2 PLL(132)를 인에이블한 후, 다음 프레임의 상황을 나타내고 있다.
즉, 제2 PLL(132)는 이전 프레임에서 MSL(133)으로부터 출력된 제2 동작신호(ON2)에 의해 인에이블된 상태이므로 제2 클락(CLKB)을 출력하고 있다.
MSL(133)은 다양한 동기신호들(예컨대, VBP, VFP, VSA를 나타내는 신호들을 포함한다)을 수신하여 데이터의 전송시점을 판단할 수 있다.
따라서, 도 6a에 도시된 바와 같이 이미지 전송(ACTIVE IMAGE)이 끝난 시점(즉, VFP의 시작 시점)에 MSL(133)은 선택신호(TC)를 MUX(134)로 출력할 수 있다.
입력받은 선택신호(TC)에 따라 MUX(134)는 출력되는 클락신호(CLK)를 (예컨대, 제1 클락(CLKA)에서 제2 클락(CLKB)로) 변경하여 출력 할 수 있다.
이 경우, PLL 클락의 불안정 구간은 MUX(134)에 의해 클락이 변경되는, 즉 스위칭 시간에 해당할 수 있다.
PLL이 안정화 하는데 소요되는 시간은, 도 6a 내지 6b에 도시된 바와 같이, 클락 신호(CLK)의 주기보다 짧은 시간일 수 있고, 데이터 전송 안정성이 단일 PLL을 사용하는 경우보다 향상될 수 있다.
도 6b는 VBP구간에서 클락 변경을 하는 경우 클락과 테이터의 관계를 나타내는 타이밍도이다.
도 6b에 도시된 타이밍도는 도 6a에서 클락 변경 시점이 VFP에서 VBP로 변경된 타이밍도 이므로, 이하 차이점을 중심으로 설명한다.
도 6b를 참조하면, 도시된 타이밍도는 MSL(133)이 이전 프레임에서 클락 변경 요청(CLK_CR)에 응답하여 제2 동작신호(ON2)를 제2 PLL(132)로 출력하여, 제2 PLL(132)를 인에이블한 후, 다음 프레임의 상황을 나타내고 있다.
즉, 제2 PLL(132)는 이전 프레임에서 MSL(133)으로부터 출력된 제2 동작신호(ON2)에 의해 인에이블된 상태이므로 제2 클락(CLKB)을 출력하고 있다.
MSL(133)은 다양한 동기신호들(예컨대, VBP, VFP, VSA를 나타내는 신호들을 포함한다)을 수신하여 데이터의 전송시점을 판단할 수 있다.
따라서, 도 6b에 도시된 바와 같이 이미지 전송(ACTIVE IMAGE)이 시작하기 전(즉, VBP의 구간 내 어느 시점)에 MSL(133) 선택신호(TC)를 MUX(134)로 출력할 수 있다.
입력받은 선택신호(TC)에 따라 MUX(134)는 출력되는 클락신호(CLK)를 (예컨대, 제1 클락(CLKA)에서 제2 클락(CLKB)로) 변경하여 출력 할 수 있다.
이 경우, PLL 클락의 불안정 구간은 MUX(134)에 의해 클락이 변경되는, 즉 스위칭 시간에 해당할 수 있다.
PLL이 안정화 하는데 소요되는 시간은, 도 6a 내지 6b에 도시된 바와 같이, 클락 신호(CLK)의 주기보다 짧은 시간일 수 있고, 데이터 전송 안정성이 단일 PLL을 사용하는 경우보다 향상될 수 있다.
본 발명은 이에 한정되지 않으며, 데이터 전송 중 외의 모든 시점에서 클락 변경을 할 수 있다.
도 7은 본 발명의 실시예들에 따른 전자시스템(1000)의 구성 블록도이다.
도 7을 참조하면, 전자 시스템(1000)은 호스트(200), 외부 메모리 (200A), 카메라(200B), 디스플레이 컨트롤러(300), 및 디스플레이 패널 모듈(400)을 포함한다.
전자 시스템(1000)은 이미지 데이터를 처리하고, 처리된 이미지 데이터를 디스플레이 패널 모듈(400)을 통해 디스플레이할 수 있는 시스템을 의미할 수 있다.
전자 시스템(1000)은 PC(personal computer), 데이터 서버, 또는 휴대용 전자 장치로 구현될 수 있다.
상기 휴대용 전자 장치는 랩탑(laptop) 컴퓨터, 이동 전화기, 스마트 폰 (smart phone), 태블릿 (tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라 (digital still camera), 디지털 비디오 카메라 (digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
실시 예들에 따라, 전자 시스템(1000)은 MIPI(mobile industry processor interface)를 지원할 수 있는 모바일 장치(mobile device)로 구현될 수 있다.
실시 예들에 따라, 전자 시스템(1000)은 스마트폰, 태블릿(tablet) PC, 디지털 카메라, 캠코더, PDA(personal digital assistant), PMP(portable multimedia player), 모바일 인터넷 장치(mobile internet device(MID)) 또는 웨어러블 컴퓨터(wearable computer)로 구현될 수 있다.
호스트(200)와 디스플레이 컨트롤러(300)는 제1인터페이스, 예컨대 MIPI 데이터 인터페이스 시스템(1)를 통해 서로 접속되고, 디스플레이 컨트롤러(300)와 디스플레이 패널 모듈 (400)은 제2인터페이스, 예컨대 디스플레이 인터페이스(301과 302)를 통해 서로 접속된다.
본 명세서에서는, 설명의 편의를 위해, MIPI 인터페이스 또는 MIPI 프로토콜을 일 실시 예로서 설명하나, 본 발명의 기술적 사상은 MIPI 인터페이스 이외의 다른 인터페이스와 타이밍 컨트롤러를 포함하는 디스플레이 시스템에 적용될 수 있다.
데이터 인터페이스 시스템(1)은 하나의 클락 레인(clock lane; 30)과, 하나 또는 그 이상의 데이터 레인들(DATA lane; 40)을 포함한다.
예컨대, 데이터 레인(40)은 양-방향(bi-directional) 데이터 레인으로 구현될 수 있고, 단방향 데이터 레인으로 구현될 수 있다.
호스트(200)는 외부 메모리(200A), 카메라(200B), 및/또는 타이밍 컨트롤러 (300)를 제어할 수 있다. 호스트(200)는 집적 회로, 시스템 온 칩(system on chip(SoC)), 애플리케이션 프로세서 (aPLLication processor(AP)) 또는 모바일 (mobile) AP로 구현될 수 있다.
1 : 데이터 인터페이스 시스템
10 : 데이터 송신 장치
20 : 데이터 수신 장치
30 : 클락 래인
40 : 데이터 래인
110 : 송신 링크 모듈
120 : 송진 D-PHY 모듈
130 : 클락 생성기
131 : 제1 위상 동기 루프(PLL)
132 : 제2 위상 동기 루프(PLL)
133 : 선택 제어 모듈(MSL)
134 : 멀티플렉서(MUX)
140 : 데이터 전송부
200 : 호스트
200A : 외부 메모리
200B : 카메라
300 : 디스플레이 컨트롤러
400 : 디스플레이 패널 모듈

Claims (10)

  1. 송신 D-PHY 모듈; 및
    상기 송신 D-PHY 모듈의 동작을 제어하는 송신 링크 모듈을 포함하며,
    상기 송신 D-PHY 모듈은
    기준 클락을 수신하여 제1 클락을 발생하는 제1 위상 동기 루프;
    상기 기준 클락를 수신하여 상기 제1 클락과 다른 주파수를 가지는 제2 클락을 출력하는 제2 위상 동기 루프;
    선택신호에 따라 상기 제1 클락 및 상기 제2 클락 중 어느 하나를 클락 신호로 선택하여 출력하는 멀티플렉서; 및
    상기 클락 신호에 응답하여, 상기 송신 링크 모듈로부터 수신한 병렬 데이터를 직렬 데이터로 변환하여 출력하는 데이터 전송부를 포함하는 데이터 송신 장치.
  2. 제1항에 있어서, 상기 송신 링크 모듈은
    클락 변경 요청에 응답하여 상기 선택신호를 상기 멀티플렉서로 출력하는 선택 제어 모듈을 포함하는 데이터 송신 장치.
  3. 제2항에 있어서,
    상기 제1 위상 동기 루프는 제1 동작신호에 응답하여 인에이블되고,
    상기 제2 위상 동기 루프는 제2 동작신호에 응답하여 인에이블되는 데이터 송신 장치.
  4. 제3항에 있어서, 상기 선택 제어 모듈은
    상기 클락 변경 요청을 수신한 경우, 상기 제1 위상 동기 루프 및 상기 제2 위상 동기 루프 중 현재 사용 중이 아닌 위상 동기 루프를 인에이블시키고,
    상기 제1 위상 동기 루프 및 상기 제2 위상 동기 루프가 모두 인에이블된 경우, 현재 프레임 데이터 전송이 완료될 때까지 상기 선택신호를 변경하지 않고 대기하는 데이터 송신 장치.
  5. 제4항에 있어서, 상기 선택 제어 모듈은
    다음 프레임의 기 설정된 시점에 상기 선택신호를 변경하여 상기 멀티플렉서로 출력하고, 상기 제1 위상 동기 루프 및 상기 제2 위상 동기 루프 중 상기 멀티플렉서에 의해 선택되지 않은 위상 동기 루프를 디스에이블시키는 데이터 송신 장치.
  6. 제5항에 있어서, 상기 설정된 시점은
    수직 동기 신호 활성 시간, 수직 신호 출력 대기 시간 또는 수직 신호 출력 후 대기 시간 내로 결정되고,
    상기 멀티플렉서는 상기 제1 클락 및 상기 제2 클락 중 통신 주파수와 서로 간섭하지 않는 클락을 상기 선택 클락 신호로 선택하는 데이터 송신 장치.
  7. 제1항에 있어서, 상기 송신 D-PHY 모듈은
    클락 변경 요청에 응답하여 상기 선택신호를 상기 멀티플렉서로 출력하는 선택 제어 모듈을 더 포함하는 데이터 송신 장치.
  8. 제2항에 있어서, 상기 선택 제어 모듈은
    상기 송신 링크 모듈과 상기 송신 D-PHY 모듈의 외부에 구현되는 데이터 송신 장치.
  9. 데이터 송신 장치, 수신 장치, 데이터 래인 및 클락 래인을 포함하는 데이터 인터페이스 시스템에 있어서,
    상기 데이터 송신 장치는 송신 링크 모듈;
    송신 D-PHY 모듈을 포함하며,
    상기 송신 D-PHY 모듈은
    기준 클락을 수신하여 제1 클락을 발생하는 제1 위상 동기 루프;
    상기 기준 클락를 수신하여 상기 제1 클락과 다른 주파수를 가지는 제2 클락을 출력하는 제2 위상 동기 루프;
    선택신호에 따라 상기 제1 클락 및 상기 제2 클락 중 어느 하나를 클락 신호로 선택하여 출력하는 멀티플렉서; 및
    상기 클락 신호에 응답하여, 병렬 데이터를 직렬 데이터로 변환하여 출력하는 데이터 전송부를 포함하고,
    상기 송신 링크 모듈은
    클락 변경 요청에 응답하여 상기 선택신호를 상기 멀티플렉서로 출력하는 선택 제어 모듈을 포함하고,
    상기 제1 위상 동기 루프는 제1 동작신호에 응답하여 인에이블되고,
    상기 제2 위상 동기 루프는 제2 동작신호에 응답하여 인에이블되고,
    상기 선택 제어 모듈은
    상기 클락 변경 요청을 수신한 경우, 상기 제1 위상 동기 루프 및 상기 제2 위상 동기 루프 중 현재 사용중이 아닌 위상 동기 루프를 인에이블시키고,
    상기 제1 위상 동기 루프 및 상기 제2 위상 동기 루프가 모두 인에이블된 경우, 현재 프레임 데이터 전송이 완료될 때까지 대기하는 데이터 인터페이스 시스템.
  10. 제9항에 있어서, 상기 선택 제어 모듈은
    다음 프레임의 기 설정된 시점에 상기 선택신호를 상기 멀티플렉서로 출력하고, 상기 멀티플렉서에 의해 선택되지 않은 상기 제1 위상 동기 루프 및 상기 제2 위상 동기 루프 중 어느 하나를 디스에이블시키고,
    상기 설정된 시점은
    수직 동기 신호 활성 시간, 수직 신호 출력 대기 시간 또는 수직 신호 출력 후 대기 시간 내로 결정되고,
    상기 멀티플렉서는 상기 제1 클락 및 상기 제2 클락 중 통신 주파수와 서로 간섭하지 않는 클락이 상기 선택 클락 신호로 선택하는 데이터 인터페이스 시스템.


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