JP2005260569A - 伝送線路型素子及びその作製方法 - Google Patents

Abstract

【課題】 数十ｋＨｚから数ＧＨｚ程度までの広帯域にわたって優れたデカップリング特性を持つ伝送線路型素子の構造及びその作製方法を提供する。
【解決手段】 基板となる金属で構成される第１の電極層１０の上に、第１の電極層１０を酸化または窒化または酸窒化して形成される誘電体層２０と、誘電体層２０上に形成される導電体層３０と、導電体層３０の上に形成される第２の電極層４０を形成し、マイクロストリップ線路素子を構成する。導電体層３０は、少なくとも導体ナノ粒子３２とバインダ樹脂３１とから成る。
【選択図】 図２

Description

本発明は、伝送線路型素子の構造及びその作製方法に関し、特にマイクロストリップ線路の構造及びその作製方法に関する。

近年、パーソナルコンピュータなどの電子システムに搭載されるＬＳＩの数は増加する傾向にある。その結果、電子システムを安定に動作させるためにはＬＳＩ同士の相互干渉を防ぐためのデカップリングコンデンサをボード上に多数実装することが必要となっている。また、ＬＳＩは高速化の一途をたどっており、その動作周波数は１ＧＨｚを越えるものがある。一方、低速で動作するＬＳＩも同じボード上で依然使用される事が多い。この場合、数十ｋＨｚの低周波数から数ＧＨｚ程度の高周波域までをデカップリングするために、容量の異なるコンデンサを複数組み合わせてボードに実装する必要がある。

これらの要求を満たすために、例えばサーバボードなどでは１０００個を越えるコンデンサを使用する場合もある。これは、プリント基板上の部品レイアウトを非常に難しいものにしている。

このような問題を解決するために、コンデンサに代わる優れたデカップリング特性を持つ、シールドストリップ線路型素子と呼ばれる素子が提案されている（例えば、特許文献１、２）。

特開２００３−１０１３１１号公報 特開２００３−１２４０６６号公報 Ｅ．Ｈａｍｍｅｒｓｔａｄ ａｎｄ Ｏ．Ｊｅｎｓｅｎ：「Ａｃｃｕｒａｔｅ Ｍｏｄｅｌｓ ｆｏｒ Ｍｉｃｒｏｓｔｒｉｐ Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ」，１９８０ ＩＥＥＥ ＭＴＴ−Ｓ Ｄｉｇｅｓｔ，ｐｐ４０７−７０９

しかしながら、特許文献１、２に開示されているシールドストリップ線路型素子にはいくつかの問題点がある。

第１の問題点は従来のチップコンデンサなどと比べるとその外形が大きいということである。このため、プリント基板上でデカップリング素子が占める面積を大幅に低減することが出来ないだけでなく、レイアウトの困難さを根本から解消することも期待できない。

第２の問題点は周波数が１００ＭＨｚ以上になるとデカップリング特性が劣化するということである。この原因は主にプリント基板などに実装するために必要である引き出し電極と、材料として使用している導電性高分子のそれぞれが、１００ＭＨｚ程度以上の高周波領域では高インピーダンスを持つこととなるからである。つまり、引き出し電極はそれ自体がインダクタンスを持っている。インダクタンスをＬ、周波数をｆとすると、そのインピーダンスＺは、Ｚ＝ｊ２πｆＬで表される。従って、周波数が高くなるほど、引き出し電極のインピーダンスは高くなる。また、誘電体層と電極の間にある導電性高分子も高周波領域ではその導電性が低くなり、高インピーダンスを持つ寄生インダクタンスとなる。その結果、デカップリング特性が劣化する。

本発明の目的は、プリント基板上での実装面積を占有すること無く、数十ｋＨｚ程度の低周波数から数ＧＨｚ程度の高周波域までの広帯域にわたって優れたデカップリング特性を持つ伝送線路型素子及びその作製方法を提供することにある。

本発明の他の目的は、プリント基板に内蔵することができる伝送線路型素子及びその作製方法を提供することにある。

本発明の好ましい態様による伝送線路型素子は、基板となる金属で構成される第１の電極層と、この第１の電極層を酸化または窒化もしくは酸窒化して形成される誘電体層と、この誘電体層上に形成される導電体層と、この導電体層の上に形成される第２の電極層とを含む。導電体層は、少なくとも導体ナノ粒子とバインダ樹脂とから成る。なお、第２の電極層は無くても良く、この場合、伝送線路型素子は、第１の電極層と、誘電体層と導電体層とを含み、導電体層が第２の電極層として使用される。

導電体層は、アクリル樹脂、エポキシ樹脂などの有機樹脂、またはポリチオフェン、ポリピロールなどの導電性高分子、あるいはポリシランなどの有機無機ハイブリッド樹脂からなるバインダ層と、このバインダ層と相互に均一に分散させた導体ナノ粒子とから成る。導電体層を以上の構成とすることで、広い周波数帯においてほぼ一定の導電性を示すことができ、伝送線路型素子のデカップリング特性の周波数依存性を小さくすることができる。

一方、本発明の好ましい態様による伝送線路型素子の作成方法は、第１の電極層上に導電体層を製膜し、所定の温度で熱処理することで第１の電極層と導電体層との間に誘電体層を作製する。つまり、第1の電極層を酸化または窒化あるいは酸窒化することで前記誘電体層を前記導電体層と同時に形成することができ、素子作製の工程簡素化、素子作製の低コスト化が可能となる。熱処理温度は、２５０℃以上６００℃以下が好ましい。

本発明によれば、数十ｋＨｚから数ＧＨｚ程度までの広帯域にわたって優れたデカップリング特性を示す伝送線路型素子を低コストで作製し、得ることができる。

加えて、本発明による伝送線路型素子はプリント基板に内蔵することができ、プリント基板実装において部品数の低減、実装レイアウトの簡素化ひいては電子機器、電気機器の低コスト化という観点において産業上もたらす効果は甚大である。

［原理］
本発明の実施の形態について説明する前に、原理について説明する。

伝送線路型素子において低周波から高周波までの広帯域で優れたデカップリング特性を実現する為には、伝送線路に付随する寄生インダクタンスならびに寄生抵抗を小さくし、かつ伝送線路の特性インピーダンスを小さくする必要がある。寄生インダクタンスを小さくしなければならない理由は前述した通りである。また、抵抗成分はそのままインピーダンス成分となるので、寄生抵抗が大きくなると、インピーダンスも増加する。インピーダンスの増加はデカップリング特性の低下に繋がるので、寄生インダクタンスと同様に寄生抵抗も小さくする必要がある。同様に、伝送線路の特性インピーダンスも低い方が優れたデカップリング特性を示す。

通常、マイクロストリップ線路のような伝送線路型素子は、第１の電極層の上に、誘電体層、導電体層、第２の電極層が順に形成されて成る。このようなマイクロストリップ線路において、例えば、非特許文献１に開示された技術によると、導電体層及び第２の電極層の幅をＷ、誘電体層の厚さをｈ、誘電体層の比誘電率をε_ｒとすると、Ｗ／ｈ＞１の時のマイクロストリップ線路の特性インピーダンスＺは次の式にて表される。

Ｚ＝（１２０π／ε_ｅｆｆ ^１／２）／｛Ｗ／ｈ＋１．３９３＋０．６６７ｌｎ（Ｗ／ｈ＋１．４４４）｝
ε_ｅｆｆ＝（ε_ｒ＋１）／２＋（ε_ｒ−１）／２（１＋１２ｈ／Ｗ）^１／２
上記式から誘電体層の比誘電率が一定の場合、Ｗ／ｈが大きいほど、つまり導電体層及び第２の電極層の幅に対して誘電体層の厚さが薄いほどマイクロストリップ線路の特性インピーダンスが小さくなる。

特性インピーダンスが小さくなると、伝送線路に接続される電源ラインとのインピーダンスミスマッチが大きくなる。その結果、伝送線路の端面で高周波電力が反射され、伝送線路を通り抜けることが出来なくなる。これはまさにデカップリング効果であり、よって伝送線路の特性インピーダンスを小さくする必要がある。また、マイクロストリップ線路の特性インピーダンスの式から、特性インピーダンスは周波数に依存せず一定であることがわかる。よって、このミスマッチを利用したデカップリング効果は高い周波数領域まで有効である。

一方、マイクロストリップ線路を第１の電極層と誘電体層と導電体層及び第２の電極層とで成るコンデンサとみなした時、Ｗ／ｈが大きいという事はそのコンデンサの静電容量が大きいという事に他ならない。コンデンサの容量が増加すると、マイクロストリップ線路が伝送線路と見なせないような低周波領域でのデカップリング特性が向上する。よって、特性インピーダンスが小さいほどマイクロストリップ線路のデカップリング特性は向上するということができる。具体的には、特性インピーダンスを１Ω以下程度まで下げることで、十分なデカップリング効果を得ることが出来る。

以上のような観点から、本発明では、誘電体層の厚みを薄くし、また導電体層の導電率を高い周波数まで高い導電率のまま維持する事で広帯域なデカップリング素子を実現する。

図１を参照して、本発明を伝送線路型素子、特にマイクロストリップ線路を適用した第１の実施の形態について説明する。

第１の電極層１０上に誘電体層２０を介して導電体層３０と第２の電極層４０が配置されて、マイクロストリップ線路構造を形成している。後述するように、第１の電極層１０の表面に導電体層３０を形成することで、第１の電極層１０の表面近傍には導電体層の構成物質のみが存在することとなり、第１の電極層１０の表面近傍から酸素分子や窒素分子を排除することが出来る。このため導電体層３０を介して微量に供給される酸素あるいは窒素により、第１の電極層１０の酸化または窒化あるいは酸窒化はゆっくりと進み、その結果、誘電体層２０の膜厚を制御良く薄く形成する事が出来る。

また、バインダ層３１を構成する樹脂の導電率の周波数依存性について、有機樹脂、導電性高分子、有機無機ハイブリッド樹脂のいずれの場合も、顕著な周波数依存性を示し、特に高周波領域で導電率が小さくなる。しかしながら、金属や金属酸化物の導体ナノ粒子の導電率が数十万Ｓ／ｃｍ程度でかつ周波数依存性もほとんど無いので、バインダ層３１と導体ナノ粒子３２を相互に均一に分散させて導電体層３０とすることで導電体層３０は広い周波数領域にわたって、ほぼ一定の高い導電率を維持する事が出来る。

それゆえ、本発明による伝送線路型素子は数十ｋＨｚから数ＧＨｚにわたる広帯域なデカップリング素子とする事が出来る。

［構造］
図１を参照すると、本発明による伝送線路型素子の一例としてマイクロストリップ線路が示されている。図２は、図１の断面図である。

第１の電極層１０上に誘電体層２０を介して導電体層３０と第２の電極層４０が配置されて、マイクロストリップ線路構造を形成している。導電体層３０は、有機樹脂、導電性高分子あるいは有機無機ハイブリッド樹脂からなるバインダ層３１と、バインダ層３１と相互に均一に分散させた導体ナノ粒子３２とから成っている。

第１の電極層１０は酸化あるいは窒化あるいは酸窒化後の比誘電率の高い材料が良く、例えばチタン、タンタル、クロム、ニオブなど、特に酸化あるいは窒化あるいは酸窒化後の比誘電率が１０以上の材料が好適である。第１の電極層１０の厚さには特に制限は無いが、本発明による素子をプリント基板に内蔵する場合は第１の電極層１０の厚さは１０μｍから１００μｍ程度が好適である。

誘電体層２０は第１の電極層１０を酸化または窒化あるいは酸窒化することで形成する。誘電体層２０の膜厚は薄ければ薄いほどマイクロストリップ線路の特性インピーダンスが下がり、その結果、すぐれたデカップリング特性を実現できる。一方、誘電体層２０の厚さはマイクロストリップ線路の耐電圧に影響し、薄すぎると耐電圧が低くなり短絡不良を発生する。よって、誘電体層２０の厚さは１０ｎｍから１００ｎｍ程度が好適である。

導電体層３０はバインダ層３１と導体ナノ粒子３２からなり、バインダ層３１は導体ナノ粒子３２を膜として保持するために用いる。この時の導体ナノ粒子３２は、バインダ層３１の１０重量％以上１００重量％未満が好ましい。この範囲であれば、バインダ層３１は良好な薄膜状態を保持し、かつバインダ層としての導電率が低下することは無い。また、上記組成範囲であれば、導電体層３０の導電率を高い導電率のまま高周波領域まで維持できるので、バインダ層３１の導電率は特に限定されないが、塗布などの方法で容易に形成可能な有機樹脂や導電性高分子や有機無機ハイブリッド樹脂が好適である。または、酸化または窒化あるいは酸窒化した有機樹脂や導電性高分子や有機無機ハイブリッド樹脂でも構わない。

導電性高分子の具体例としては、ポリアセチレン、ポリフェニレン、ポリフェニレンビニレン、ポリアセン、ポリフェニレンアセチレン、ポリピロール、ポリアニリン、ポリチエニレンビニレン、ポリアズレン、ポリイソチアナフタレン、ポリチオフェンなどが良い。

また、有機無機ハイブリッド樹脂はポリシラン、有機シリコン化合物、有機チタン化合物、有機アルミニウム化合物などが良い。

有機樹脂としてはアクリル樹脂、エポキシ樹脂、フェノール樹脂などが良い。

本発明の伝送線路型素子が優れたデカップリング特性を実現する為には導電体層３０の導電率に周波数依存性が少なく全周波数帯にわたって一定のものが好適である。

導体ナノ粒子３２は、直径が１ｎｍから５００ｎｍ程度の金属粒で、バインダ層３１と相互に均一に分散できる特性が求められる。また、焼成時に全面で均一に凝縮し、第２の電極層４０と共にマイクロストリップ線路を構成する電極の一部とならなければならない。このような条件に適した材料例は、金、銀、銅、酸化銀、酸化銅、酸化スズ、酸化亜鉛、酸化インジウム、酸化バナジウム、酸化タングステン、酸化モリブデン、酸化ニオブ、酸化ロジウム、酸化オスミウム、酸化イリジウム、酸化デニウムのうちの少なくとも１つ、あるいはこれらのうち２組ないしはそれ以上の組み合わせの化合物である。なお、酸化銀、酸化銅などの金属酸化物はそのままでは絶縁体であるので、焼成時あるいは焼成後に還元処理を施して金属に戻す必要がある。

第２の電極層４０は金、銀、アルミニウムなど、単体で安定、あるいは表面が酸化や硫化をしてその後安定な材料が適当であるが、これに限る必要はない。また、導電体層３０の焼成後の導電率が、金属の導電率とほぼ同等となる場合においては、第２の電極層４０を形成しなくとも、本発明の効果を損なうものではない。

第１の電極層１０から第２の電極層４０までを形成後、本発明による素子を積層プリント基板に内蔵することが出来る。

これまでの説明で明らかなように、本発明による素子は第１の電極層１０上にマイクロストリップ線路を形成している。そこで、本発明による素子の第１の電極層１０を積層プリント基板内のある１層の配線層として、積層プリント基板内に作り込むことが出来る。マイクロストリップラインの両端を入力端子及び出力端子とするので、例えばＬＳＩの電源端子のデカップリング用途で使用する場合、一方のマイクロストリップ線路端とＬＳＩの電源端子をビアなどで接続し、他方のマイクロストリップ線路端に電源配線を接続する。こうすることで積層プリント基板内に本発明による素子を組みこむことが出来、これまでプリント基板上に多数実装していたコンデンサなどのデカップリング素子を実装する必要が無くなる。その結果、コンデンサなどのデカップリング素子相当分のコスト削減が可能となることのみならず、プリント基板上のレイアウトが格段にやりやすくなるという利点を得ることが出来る。

また、ＬＳＩなどノイズ発生源の直下のプリント基板内に本発明による素子を配置することが可能となり、ノイズ発生源からデカップリング素子まで配線を引き回す必要が無くなる。その結果、引き回し配線からノイズが漏れることも無くなるので、効果的なデカップリングが可能となるという利点もある。

更に、従来のコンデンサなど表面実装型のデカップリング素子では、実装の為のリード線や電極が必ず必要であり、このリード線や電極の持つ寄生インダクタンスがデカップリング素子の高周波特性を劣化させていた。しかしながら、プリント基板に本発明による素子を内蔵することで、デカップリング素子にリード線や電極をつける必要が無くなり、寄生インダクタンスの影響を無くすことが出来る。その結果として、ＧＨｚを越える高周波領域まで優れたデカップリング特性を実現することが出来る。

［作製法］
次に、図３を参照して第１の実施の形態のマイクロストリップ線路の作製方法を説明する。図３はマイクロストリップ線路の作製過程をそのプロセス順に示した断面図である。

始めに、図示していないが、導電体層３０を形成する混合物を作成する。この混合物はバインダ層３１の材料である、有機樹脂、あるいは導電性高分子あるいは有機無機ハイブリッド樹脂と導体ナノ粒子３２を相互に分散させることにより形成する。分散の方法は超音波分散や３本ロールミル分散など、特にその手法は問わないが、バインダと導体ナノ粒子３２を十分均一に分散しておく。ここで、分散が不十分であると、均一な導電体層３０を形成することが出来ない。

次に、第１の電極層１０の上に導電体層３０をスピンコート、バーコートやスクリーン印刷など各種の湿式製膜法により塗布し、その後焼成して導電体層３０を形成する。

導電体層３０を形成すると同時に導電体層３０と接している第１の電極層１０の表面を、酸化または窒化あるいは酸窒化させ、誘電体層２０を形成する。導電体層３０が第１の電極層１０上に形成されている為、第１の電極層１０の表面には十分な酸素分子あるいは窒素分子が供給されない。その結果として、酸化または窒化あるいは酸窒化はゆっくりと進み、得られる誘電体層２０の膜厚を薄く制御することが出来る。このとき、バインダ層３１はその構成物の一部が酸化または窒化あるいは酸窒化しても良い。この時焼成する温度は、２５０℃以上６００℃以下が好ましい。２５０℃未満の温度では、第１の電極層１０の表面に誘電体層２０が部分的にしか形成されず完全な膜とならない。一方、６００℃以上の温度では、第１の電極層１０の表面に形成される誘電体層２０の膜厚が１００ｎｍよりも厚くなりすぎて誘電体層２０の静電容量が小さくなってしまう。逆に、６００℃以上の焼成温度で形成される誘電体層２０の厚みを所望の厚みに維持しようとして導電体層３０を厚くすると、導電体層３０の導電率が小さくなってしまう。このように、上記方法によれば、誘電体層２０の形成を導電体層３０の形成と同時に行うことができるので工程・コスト削減など産業上有益である。

その後、導電体層３０上に第２の電極層４０として金属層を真空蒸着法、スパッタ法、メッキ法などで形成する。あるいは、銀ペーストなどの導電性ペーストを塗布しても良い。

本発明による素子をデカップリング素子として使用する場合、導電体層３０と第２の電極層４０には直流電流を流すことになる。このことを考慮すると、導電体層３０と第２の電極層４０の厚さは、その合成抵抗が数ｍΩとなるような厚さにすべきである。一例として、導電体層３０は０．５μｍで第２の電極層４０は１０μｍ程度である。

第２の電極層４０を形成後、メタルマスク、フォトマスクなどでパターニングを行い、エッチングによる不要部分の除去を行い、所望のストリップ線路形状を形成する。

次に、図４を参照して本発明の第２の実施の形態を説明する。第２の実施の形態は半導体基板上に本発明による素子を形成したものである。

図４は本発明の第２の実施の形態による素子の断面図である。半導体基板５０上に第１の電極層６０と誘電体層７０と導電体層８０と第２の電極層９０とが積層されている。導電体層８０は導電性高分子あるいは有機無機ハイブリッド樹脂からなるバインダ層８１とバインダ層内に均一に分散させられた導体ナノ粒子８２とから成っている。

半導体基板５０はシリコン、ガリウムヒ素など、現在一般的に使われている半導体ウエハのみならず、シリコンゲルマニウム、インジウムリン、窒化ガリウム、炭化シリコンなどその他の半導体ウエハでも問題ないことは言うまでもない。この半導体基板５０上に第１の電極層６０として白金、金、チタン、タングステンなど、単体で安定な金属の単層膜あるいはその積層膜を真空蒸着法、スパッタ法などにより形成する。

その後、誘電体層７０をＣＶＤ法、スパッタ法などにより形成する。形成する誘電体層７０は酸化シリコン、窒化シリコン、酸窒化シリコン、ＳＴＯ（ＳｒＴｉＯ_３）、ＢＳＴ（ＢａＳｒＴｉＯ_３）、ＰＺＴ（ＰｂＺｒＴｉＯ_３）などである。しかし、これらの材料に限らず、できるだけ高い比誘電率を持つ材料が望ましく、またその厚さは数ｎｍから１００ｎｍ程度がよい。また、誘電体層７０の形成方法もＣＶＤ法、スパッタ法に限るものではなく、誘電体薄膜を形成できる方法であれば他の方法でも構わない。

その後、導電体層８０をスピンコートにより塗布し、焼成して形成する。導電体層８０はバインダ層８１と導体ナノ粒子８２からなる。

その後、フォトリソグラフィープロセス、ドライエッチングプロセス、ウェットエッチングプロセス、ミリングプロセスなどを利用し、誘電体層７０及び導電体層８０を所望のストリップ線路構造にパターンニングする。

パターンニング後、導電体層８０上に第２の電極層９０として白金、金、銀、銅、アルミニウム、チタン、タングステンなど、単体で安定あるいは表面が酸化や硫化後に安定な金属の単層膜あるいはその積層膜を真空蒸着法、スパッタ法、メッキ法などで形成する。

本発明による素子をデカップリング素子として使用する場合、導電体層８０と第２の電極層９０には直流電流を流すことになる。このことを考慮すると、導電体層８０と第２の電極層９０の厚さは、その合成抵抗が数ｍΩとなるような厚さにすべきである。

［実施例］
次に、図３を参照して第１の実施の形態による素子の作製方法を具体的な実施例で説明する。

始めに、図示していないが、導電体層３０を形成する混合物を作成する。この混合物はバインダ層３１の材料であるシリコーンＢ８２４８（東芝シリコーン社製）７重量部と酸化スズナノ粒子３２（三菱マテリアル社製）６５重量部及びガラス微粒子２８重量部を相互に分散させることにより形成する。分散は３本ロールミルを用いて行った。

次に、チタン箔から成る第１の電極層１０の上に導電体層３０をバーコートにより塗布し、その後５００℃で焼成して導電体層３０を形成すると同時に導電体層３０と接している第１の電極層１０であるチタン箔の表面を酸化させ、誘電体層２０を形成した。このとき導電体層３０の膜厚は０．５μｍであった。

その後、導電体層３０上に金を真空蒸着して、第２の電極層４０を形成した。この時、第２の電極層４０の膜厚は１０μｍ程度で、大きさは１×３０ｍｍであった。

作製した素子をコンデンサとして評価すると静電容量は２μＦであった。

以上のようにして作製したマイクロストリップ線路のＳパラメータをネットワークアナライザにより評価したところ、Ｓ２１は１ＭＨｚで−５１ｄＢ、１０ＭＨｚで−９１ｄＢ、１００ＭＨｚ以上では−１１０ｄＢ以下であった。−１１０ｄＢという値は測定器の測定限界以下であり、実際には−１１０ｄＢよりも小さいが正確な値を評価することが出来なかった。

次に、図４を参照して第２の実施の形態による素子の作製方法を具体的な実施例を用いて説明する。

シリコン基板５０上に金から成る第１の電極層６０とＳＴＯからなる誘電体層７０と導電体層８０と金からなる第２の電極層９０とが積層されている。導電体層８０は第１の実施の形態における導電体層３０と同じ材料である。

シリコン基板５０上に第１の電極層６０として金を真空蒸着法により形成した。その後、誘電体層７０としてＳＴＯをスパッタ法により１０ｎｍの膜を形成した。その後、導電体層８０をスピンコートにより塗布し、焼成して形成した。導電体層８０上に第２の電極層９０として金を真空蒸着法で形成した。

その後、誘電体層７０及び導電体層８０を所望のストリップ線路構造にフォトリソグラフィープロセス、ドライエッチングプロセスにより１０μｍ×３００μｍにパターンニングした。

作製した素子をコンデンサとして評価すると静電容量は１ｎＦであった。

本発明の第１の実施の形態による素子を示す斜視図である。 図１に示された素子の断面図である。 本発明の第１の実施の形態による素子の作製過程を示す工程図である。 本発明の第２の実施の形態による素子の断面図である。

符号の説明

１０、６０ 第１の電極層
２０、７０ 誘電体層
３０、８０ 導電体層
３１、８１ バインダ層
３２、８２ 導体ナノ粒子層
４０、９０ 第２の電極層
５０ 半導体基板

Claims (6)

1. 第１の電極層上に、少なくとも誘電体層、導電体層が順に配置されて成るマイクロストリップ線路において、前記導電体層が、少なくとも導体ナノ粒子とバインダ樹脂とから成ることを特徴とするマイクロストリップ線路。
2. 前記導体ナノ粒子が、金、銀、銅、酸化銀、酸化銅、酸化スズ、酸化亜鉛、酸化インジウムのうち少なくとも１つを含み、かつ該導体ナノ粒子の平均粒子径が１ｎｍ以上５００ｎｍ以下であって、かつ導電体層中の該導体ナノ粒子の含有量が１０重量％以上１００重量％未満であることを特徴とする請求項１に記載のマイクロストリップ線路。
3. 特性インピーダンスが１Ω以下であることを特徴とする請求項１または２に記載のマイクロストリップ線路。
4. 前記導電体層の上に第２の電極層が配置されていることを特徴とする請求項１から３のいずれかに記載のマイクロストリップ線路。
5. 前記第１の電極層上に前記導電体層を製膜し、２５０℃以上６００℃以下の温度で熱処理することで前記第１の電極層と前記導電体層との間に前記誘電体層を作製することを特徴とする請求項１から請求項４のいずれかに記載のマイクロストリップ線路の作製方法。
6. 前記誘電体層は、前記第1の電極層を酸化または窒化あるいは酸窒化して形成されることを特徴とする請求項５に記載のマイクロストリップ線路の作製方法。
   
   

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