JP2005135453A - メモリシステム及びメモリモジュール - Google Patents

Abstract

【課題】複数のメモリモジュールをメザニン・コネクタを用いて積層したメモリシステムのデータ転送速度を増加させる。
【解決手段】メモリモジュール基板である多層配線基板のビアとして、特定の層間のみを接続する積層型のブラインドビア及びベリードビアを用いる。デバイス実装用のパッドのうち、少なくとも一部をパッド・オン・ビア構成とする。これにより、ビアが信号の伝送経路上に不要な冗長部を持たず、表層配線の総延長を著しく短縮できる。
【選択図】図１ｃ

Description

本発明は、メモリシステムに関し、特に、複数のメモリモジュールを積層してマザーボードに実装できるようにモジュール基板にメザニン（雌雄型）・コネクタを搭載したメモリモジュールとそれを用いたメモリシステムに関する。

メモリコントローラとメモリとが伝送線路で接続されたメモリシステムとして、ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous DRAM）を用いたメモリシステム（以下、ＤＤＲメモリシステムと呼ぶ。）がある。このＤＤＲメモリシステムでは、メモリコントローラとメモリとの間で双方向に転送されるデータ信号は、クロック周波数の２倍のデータ転送速度を持つ。一方、メモリコントローラからメモリへ一方向に転送されるリードやライトなどの状態を示すコマンド信号及びアクセスにかかるアドレスを示すアドレス信号は、クロック周波数と同じデータ転送速度、すなわち前記データ信号の１／２のデータ転送速度を持つ。

ＤＤＲメモリシステムを実現するバス接続方式の一つに、ＳＳＴＬ（Stub Series Terminated Logic）と呼ばれる方式がある。図９に、従来のＳＳＴＬ方式のＤＤＲメモリシステム（以下、第１の従来例という。）の概略構成図を示す。この第１の従来例においては、コマンド及びアドレスバスとデータバスとが共にＳＳＴＬとされている。

図９のメモリシステムは、マザーボード９００と、複数のメモリ９１０が搭載された複数のメモリモジュール（以下、モジュールと略す。）９２０，９２１と、マザーボード９００とモジュール９２０、９２１とを接続するための複数のコネクタ９５０と、メモリ９１０の制御機構を有するメモリコントローラ９０１と、分岐（Stub）を有する複数の配線からなるデータバス９４０と、同じく分岐を有する複数の配線からなるアドレス及びコマンドバス９３０と、分岐配線上に配置された、不要反射信号の生成を抑制するための複数の抵抗（スタブ抵抗）素子９６０等で構成されている。

また、ＳＳＴＬ方式よりもバスのデータ転送速度を高速化する方式として図１０に示すようなもの（以下、第２の従来例という。）がある（例えば、特許文献１参照。）。この方式に対する一般的な名称はないが、本明細書においては説明の都合上、ＳＬＴ（Stub Less Terminated Logic）と呼ぶことにする。

図１０に示すように、このメモリシステムは、マザーボード１０００と、複数紋メモリ１０１０を搭載する複数のモジュール１０２０，１０２１と、マザーボード１０００とモジュール１０２０、１０２１とを接続するための複数のコネクタ１０５０と、メモリコントローラ１００１と、メモリコントローラ１００１から見て伝送線路の最遠端に配置され適当な終端電圧Ｖｔｔに接続された図示されていない終端抵抗と、アドレス及びコマンドバス１０３０と、分岐のない一筆書きの配線からなるデータバス１０４０等で構成される。

この第２の従来例においては、コマンド及びアドレスバス１０３０が図９と同様のＳＳＴＬ、データバス１０４０がＳＬＴとされている。

図１０に示す様にデータバス１０４０は、マザーボード１０００からコネクタ１０５０を経由してモジュール１０２０上のメモリ１０１０へ接続されたあと、再びコネクタ１０５０を経由してマザーボード１０００に接続される。そして、データバス１０４０は、もう一つのコネクタ１０５０を経由してモジュール１０２１のメモリに接続される。この様にデータバス１０４０は一筆書きの配線によって構成されるため、伝送線路は理想的には分岐を持たない。また、メモリ１０１０の近傍において集中定数回路的にインピーダンス整合が取られることで、図９の様にデータバス９４０をＳＳＬＴとした場合に比べて信号反射を大幅に抑制することが出来る。このため、ＳＬＴにおいてはＳＳＴＬよりもデータバスの転送速度を高速化することが可能である。

さらに、ＳＬＴよりもバスのデータ転送速度を高速化する方式として、ポイントツーポイント（Point to Point、以下、Ｐ２Ｐと表記する。）と呼ばれる方式がある。図１１に、Ｐ２Ｐ方式の従来のメモリシステム（以下、第３の従来例という。）の構成図を示す。この第３の従来例では、コマンド及びアドレスバスとデータバスが共にＰ２Ｐとされている。

図１１に示すように、このメモリシステムは、マザーボード１１００と、複数のメモリ１１１０を搭載する複数のモジュール１１２０、１１２１と、マザーボード１１００とモジュール１１２０とを接続するための複数のコネクタ１１５０とを備えている。そして、メモリコントローラ１１０１とモジュール１１２０上のレジスタ１１０２とが、分岐のない複数の配線からなるアドレス及びコマンドバス１１３０により一対一に接続されている。また、メモリコントローラ１１０１とモジュール１１２０上の各メモリ１１１０との間も同様に分岐のない複数の配線からなる複数のデータバス１１４０により一対一に接続されている。同様に、メモリコントローラ１１０１とモジュール１１２１上のレジスタ１１０２とが、分岐のない複数の配線からなるアドレス及びコマンドバス１１３１により一対一に接続され、メモリコントローラ１１０１とモジュール１１２１上の各メモリ１１１０との間も同様に分岐のない複数の配線からなる複数のデータバス１１４１により一対一に接続されている。

Ｐ２Ｐでは、負荷が軽いこと及びインピーダンスの整合が取りやすいことにより、信号の減衰や反射を前述したＳＳＴＬ、ＳＬＴに比べて大幅に抑制出来るので、最もデータバスの転送速度を高速化することが可能である。

アドレス及びコマンドバス１１３０とデータバス１１４０との組み合わせ及び、アドレス及びコマンドバス１１３１とデータバス１１４１との組み合わせは、通常、チャネル（Channel）と呼ばれる。これらのチャネルは、それぞれ独立してデータの入出力が可能なため、複数チャネル構成となるＰ２Ｐでは、１チャネル構成（第１及び第２の従来例の構成）の場合よりもデータの転送速度が向上する。

また、従来のメモリシステム（第４の従来例）として、図１２に示すようなものもある。この第４の従来例では、コマンド及びアドレスバスとデータバスが共にＰ２Ｐとされている。

図１２のメモリシステムは、マザーボード１２００と、複数のメモリ１２１０を搭載した複数のモジュール１２２０、１２２１と、マザーボード１２００とモジュール１２２０を接続するための複数のコネクタ１２５０とを備える。そして、メモリコントローラ１２０１とモジュール１２２０上のバッファ１２０３が、分岐のない複数のアドレス及びコマンドバスとデータバスからなるバス１２７０により一対一に接続され、モジュール１２２０上バッファ１２０３とモジュール１２２１上のバッファとの間も同様に分岐のない複数のバス１２７０により一対一に接続されて信号が転送される。

このシステムでは、バッファ１２０３が、モジュール１２２０，１２２１上のメモリ１２１０へアドレス及びコマンド信号を供給するのみならず、データ信号をも供給する。それゆえ、メモリ１２１０は、メモリコントローラ１１０１と同一のデータ転送速度を実現する必要がない。つまり、バッファ１２０３さえメモリコントローラ１１０１と同じ高速なデータ転送速度を実現できればよいので、より高速なデータ転送を実現できる。

ところで、上述した従来例は、いずれもマザーボードに実装されたコネクタにモジュールの一部（端部、エッジ）を挿入して、マザーボーとモジュールとの間電気的に接続するもの（即ち、カードエッジ型コネクタを用いるもの）である。このようにモジュールに一対一に対応するコネクタをマザーボードに実装すると、モジュールの数が増えるに従い、マザーボード上の実装面積が広くなるという問題がある。そこで、このような問題を解決したメモリシステムとして、（ＤＤＲメモリシステムではないが、）図１３に示すようなものがある（例えば、特許文献２参照。）。

図１３のメモリシステムでは、マザーボード１３００側及びモジュール１３２０の上面側に雄型のコネクタ１３５０、１３５２が実装され、モジュール１３２０，１３２１の裏面側に雌型のコネクタ１３５１，１３５３が実装されている。そしてマザーボード１３００とモジュール１３２０とは、それら雌雄のコネクタ１３５０，１３５１が接続されることにより電気的に接続される。同様に、モジュール１３２０と１３２１との間も雌雄のコネクタ１３５２，１３５３によって接続される。この接続形態では、マザーボード上に平行に複数のモジュールを積層することが可能なため、マザーボード上に垂直にモジュールを挿入する形態のカードエッジ型と比べて、マザーボード上のメモリシステムの実装面積を大幅に削減出来るという利点がある。

そこで、前述したＳＳＴＬ、ＳＬＴ、及びＰ２Ｐの各バス接続方式を、メザニン・コネクタを用いた接続形態で実現し、メモリバスシステムの小型化を実現することが考えられる。

メモリモジュールにメザニン・コネクタを搭載するには、モジュール基板にそれに対応する配線を施す必要がある。即ち、モジュール基板の表裏面にコネクタを接続するためのパッドを設け、表裏面の互いに対応する位置のパッド同士を接続する等の配線を行う必要がある。このような、モジュール基板としては、スルーホールを備えた多層プリント配線基板が利用できる。

ここで、スルーホールを備えた多層プリント配線基板には、スルーホールを形成するための特別な領域が必要であるという問題点があることが知られており、このような問題を解決するための技術として、インターステシャルバイアホールを用いる技術が存在する（例えば、特許文献３参照。）。
特開２００１−２５６７７２号公報（図２１） 特開２０００−３１６１７号公報（図１） 特開平１０−１３０２８号公報（図２）

以下、ＳＳＴＬ、ＳＬＴ、及びＰ２Ｐの各バス接続方式を、メザニン・コネクタを用いた接続形態で実現することを考える。

図１４に、ＳＳＴＬのバス接続方式をメザニン・コネクタを用いた接続形態で実現したメモリシステムの一例（以下、第１の関連技術という。）を示す。

図１４に示されるように、メモリコントローラ１４０１を備えたマザーボード１４００上には、メザニン・コネクタ（雄型コネクタ）１４５０が設けられている。また、メモリモジュール１４２０の裏面には雌型コネクタ１４５１が設けられ、表面の対応する位置には雄型コネクタ１４５２が設けられている。さらに、メモリモジュール１４２１の裏面にも雌型コネクタ１４５３が設けられている。そして、マザーボード１４００上の雄型コネクタ１４５０にメモリモジュール１４２０の裏面の雌型コネクタ１４５１を嵌合させ、メモリモジュール１４２０の表面の雄型コネクタ１４５２にメモリモジュール１４２１の裏面の雌型コネクタ１４５３を勘合させることにより、メモリモジュール１４２０，１４２１がマザーボード１４００上に積層された状態で取り付けられている。なお、メモリコントローラ１４０１とメモリ１４１０との間がコマンド及びアドレスバス１４３０とデータバス１４４０とによって接続され、各バスにスタブ抵抗１４６０が設けられているのは、図９のメモリシステムと同様である。

図１５に第１の関連技術に用いられるメモリモジュール基板の層構成を示す。

図１５に示す様に、メモリモジュール基板は、信号層Ｌ１（以下、Ｌ１層と呼ぶ。）、電源又はＧＮＤ層Ｌ２（以下、Ｌ２層と呼ぶ。）、信号層Ｌ３（以下、Ｌ３層と呼ぶ。）、信号層Ｌ４（以下で、Ｌ４層と呼ぶ。）、電源又はＧＮＤ層Ｌ５（以下、Ｌ５層と呼ぶ。）、及び信号層Ｌ６（以下、Ｌ６層と呼ぶ。）の６層構成となっている。なお、ここでは、データバスが、内層（Ｌ３層及びＬ４層）を用いて配線される場合が想定されている。また、その配線の特性インピーダンスが所定の値（例えば６０オーム）となる様に配線幅と誘電体層２０Ｌ０の厚さが調整されている。

図１６ａ，図１６ｂ及び図１６ｃに、図１４で示したモジュール１４２０における、コネクタ近傍領域１４２０ａのデータバスの配線レイアウトを示す。なお、図１６ａ乃至図１６ｃは、同一の配線レイアウトをそれぞれ上面、側面および斜めから見た図をそれぞれ示している。また、図１６ａ乃至図１６ｃでは視認性を良くするため、誘電体層Ｌ０及び電源又はＧＮＤ層（Ｌ２層及びＬ５層）は図示されていない。さらに図１６ｂ及び図１６ｃ中の矢印線は、信号の伝送経路例を示している。

ここで、図１４、図１５及び図１６ａ乃至１６ｃの対応関係について簡単に説明する。図１４で示されているメザニン・コネクタ１４５１及び１４５２とスタブ抵抗１４６０は、図１５における表層（Ｌ１層及びＬ６層の夫々）に実装される。そのための実装パッドはそれぞれ、図１６ａ乃至図１６ｃで１６ｐ１−Ｌ１、１６ｐ１−Ｌ６、１６ｐ２−Ｌ１及び１６ｐ２−Ｌ６として示されている。また、図１４のモジュール１４２０のデータバス１４４０は、主に図１５における内層（Ｌ３層及びＬ４層）により構成されており、それらは図１６ａ乃至図１６ｃにおいて配線１６ｓ１−Ｌ３、１６ｓ１−Ｌ４として示されている。なお、コネクタの実装パッド１６ｐ１−Ｌ１及び１６ｐ１−Ｌ６はモジュールの表裏面にそれぞれ２列ずつ配置されており、表裏面で互いに対応する位置（上下位置）にある実装パッドには同一信号が割り当てられる。

さて、マザーボード１４００上のデータバス１４４０は、図１４（ｂ）に示す様に、メザニン・コネクタ１４５、１４５１を経由して、モジュール１４２０のＬ６層の実装パッド１６ｐ１−Ｌ６に接続される。その後データバス１４４０は、図１６ｂ及び図１６ｃに示す様に、２分岐され、一方はＬ１層の実装パッド１６ｐ１Ｌ１へ、他方はＬ１層又はＬ６層のスタブ抵抗の実装パッド１６ｐ２−Ｌ１又は１６ｐ２−Ｌ２へと接続されている。このとき、メザニン・コネクタ用の実装パッドとスタブ抵抗用の実装パッドとを接続する配線は、図１５における内層（Ｌ３層又はＬ４層）による配線１６ｓ１−Ｌ３又は１６ｓ１−Ｌ４により実現される。また、スタブ抵抗１４６０の実装パッド１６ｐ２−Ｌ１及び１６ｐ２−Ｌ６からそれぞれメモリ１０へ向かう配線も、内層（Ｌ３層及びＬ４層）による配線１６ｓ１−Ｌ３、１６ｓ１−Ｌ４により実現される。

ところで第１の関連技術においては、モジュール基板の層間を接続するビアは、スルーホール（貫通）型と呼ばれる形態のビアが使用されている。このスルーホール型のビアは、モジュール基板の全層をドリルで穿孔した後、に内周面にメッキを施して形成されるため、その中心部は中空となっている。それゆえ、電源又はＧＮＤ接続用のビア１６ｔ０及び信号接続用のビア１６ｔ１の直上に実装パッド１６ｐ１−Ｌ１、１６ｐ１−Ｌ６、１６ｐ２−Ｌ１及び１６ｐ２−Ｌ６を配置することが出来ない。従って、ビアと実装パッドとの間を離して配置する必要がある。なお、図１６ａ乃至図１６ｃでは、電源又はＧＮＤ接続用ビアを１６ｔ０で表し、信号接続用ビアを１６ｔ１で表している。また、内層（Ｌ３層及びＬ４層）により構成される配線１６ｓ１−Ｌ３、１６ｓ１−Ｌ４は、小型化を達成するためビアとビアとの間を通過させる必要があるため、ビアとビアとの間に適当な間隔も必要である。

以上の理由により、第１の関連技術においては、図１６ａに示すように、ビア及び配線の配置に必要な領域１６ａ１０、１６ａ１１、１６ａ２０、１６ａ２１及び１６ａ２２が必要となる。

また、上述した領域のうち、スタブ抵抗用の実装パッド１６ｐ２−Ｌ１及び１６ｐ２−Ｌ６に関係する領域１６ａ２０、１６ａ２１及び１６ａ２２に形成されたビアは、図１６ｂ及び図１６ｃに示されるように、信号の伝送に本来は不要な冗長な部分１６ａ３０及び１６ａ３１を有している。

図１７ａ，図１７ｂ及び図１７ｃに、図１４（ｂ）のメモリ近傍１４２０ｂのデータバスの配線レイアウトを示す。

図１７ａ乃至図１７ｃは、データバスの同一の配線レイアウトをそれぞれ上面、側面および斜めから見た図をそれぞれ示している。なお、図１７ａ乃至図１７ｃでは、モジュールの表層（Ｌ１層及びＬ６層）にメモリが実装されている場合が想定されており、それらの実装パッドが１７ｐ３−Ｌ１及び１７ｐ３−Ｌ６として示されている。

メモリ近傍におけるデータバスの配線を簡略化するためには、スタブ抵抗側からの配線がメモリ用の実装パッド１７ｐ３−Ｌ１及び１７ｐ３−Ｌ６の直下にまで同一の配線で実現されることが望ましい。即ち、図１６ａ乃至図１６ｃでは、スタブ抵抗の実装パッド１６ｐ２−Ｌ１及び１６ｐ２−Ｌ６からメモリ１４１０へと向かうデータバスが内層（Ｌ３層及びＬ４層）による配線１６ｓ１−Ｌ３及び１６ｓ１−Ｌ４により実現されているので、図１７ａ乃至図１７ｃにおけるメモリの実装パッド１７ｐ３−Ｌ１、１７ｐ３−Ｌ６の直下まで内層配線１６ｓ１−Ｌ３、１６ｓ１−Ｌ４で供給されることが望ましい。しかし、実装パッド１７ｐ３−Ｌ１及び１７ｐ３−Ｌ６の直下には、前述した理由により貫通型のビアを配置することが出来ないため、実装パッド１７ｐ３−Ｌ１及び１７ｐ３−Ｌ６には、最終供給部として表層(Ｌ１層又はＬ６層)による配線１７ｓ０−Ｌ１，１７ｓ０−Ｌ６が接続されている。

パッド１７ｐ３のうち、電源又はＧＮＤに接続されるものについても、その直下にビアを形成することができないので、最終供給部として表層（Ｌ１層又はＬ６層）の配線１７ｓ０−Ｌ１、１７ｓ０−Ｌ６が用いられている。

加えて、これらの表層（Ｌ１層及びＬ６層）の配線１７ｓ０は、メモリの実装パッド１７ｐ３−Ｌ１，１７ｐ３−Ｌ６、電源又はＧＮＤ用ビア１７ｔ０及び信号用ビア１７ｔ１を避けて配線される必要があるため、メモリのパッド領域１７ｂ１における配線レイアウトにはほとんど自由度がない。

次に、ＳＬＴのバス方式をメザニン・コネクタを用いた接続形態により実現したメモリシステムの一例（以下、第２の関連技術という。）を、図１８に示す。

図１８に示されるように、メモリコントローラ１８０１を備えたマザーボード１８００上には、メザニン・コネクタの雄型コネクタ１８５０が設けられている。また、メモリモジュール１８２０、１８２１の裏面にはそれぞれ雌型コネクタ１８５１、１８５３が、その表面の対応する位置には雄型コネクタ１８５２、１８５４が、それぞれ設けられている。さらに、終端抵抗１８６５が形成された終端専用メモリモジュール１８２２の下面には、雌型コネクタ１８５５が形成されている。そして、各々に設けられたメザニン・コネクタを利用して、複数のメモリモジュール１８２０，１８２１が積層された状態でマザーボード１８００上に取り付けられている。なお、メモリコントローラ１８０１とメモリ１８１０との間がコマンド及びアドレスバス１８３０とデータバス１８４０とによって接続され、コマンド及びアドレスバス１８３０にスタブ抵抗１８６０が設けられているのは、図１０のメモリシステムと同様である。

図１９ａ，図１９ｂ及び図１９ｃに、図１８に示すモジュール１８２０における、コネクタ近傍領域１８２０ａのデータバスの配線レイアウトを示す。ここで、図１９ａ乃至図１９ｃは、それぞれ、同領域のデータバスの同一の配線レイアウトをそれぞれ上面、側面および斜めから見た図を示している。

このモジュールでも第１の関連技術と同様に、モジュール基板が図１５で示す層構成を有し、データバスがそのうちの内層（Ｌ３層及びＬ４層）を用いて配線される場合が想定されている。また、図１９ａ乃至図１９ｃには、配線の特性インピーダンスの調整手段や、誘電体層Ｌ０層、電源又はＧＮＤ層（Ｌ２層及びＬ５層）は示されていない。

図１８（ｂ）及び図１９ａ乃至図１９ｃから理解されるように、データバス１８４０はモジュール１８２０のメザニン・コネクタ実装用パッド１９ｐ１−Ｌ１及びｐ１−Ｌ６の双方に接続される必要がある。なぜなら、マザーボード１９００からメザニン・コネクタ１９５０、１９５１を経由して、モジュール１９２０のＬ６層の実装パッド１９ｐ１−Ｌ６へ到達した信号を、Ｌ１層の実装パッド１９ｐ１−Ｌ１へと伝送し、さらにメザニン・コネクタ１９５２，１９５３を経由して次のモジュール１９２１へと伝送必要があるためである。

ここで、本関連技術においては、第１の関連技術の場合のように、実装パッド１９ｐ１−Ｌ１と１９ｐ１−Ｌ６とをビアを介して接続することができない。これは、本関連技術の構成においては、データバスが、一方のメザニン・コネクタ１９５１から一旦メモリ１９１０にまで配線された後、他方のメザニン・コネクタ１９５２に配線される必要があるからである。具体的には、データバスは、図１９ｂ及び図１９ｃに示す様に、パッド１９ｐ１−Ｌ６から表層（Ｌ６層）の配線１９ｓ０―Ｌ６とビア１９ｔ１とを介してＬ４層に接続され、内層配線１９ｓ１−Ｌ４によってメモリまで配線された後に、今度は内層配線１９ｓ１−Ｌ３によってメザニン・コネクタ用実装パッドの近傍まで戻され、ビア１９ｔ１と表層（Ｌ１層）の配線ｓ０−Ｌ１を介してＬ１層のパッド１９ｐ１−Ｌ１に接続される。このように、本関連技術においては、メザニン・コネクタ１８５１用のパッドと、メザニン・コネクタ１８５２用のパッドとにそれぞれ対応するビアを形成する必要があるため、領域１９ａ１０、１９ａ１１におけるビアの数は、第１の関連技術における図１６ａの領域１６ａ１０，１９ａ１１のビアの数と比べて２倍となる。それゆえ、本関連技術においては、メザニン・コネクタ１９５１，１９５２を実装するパッドに関連するビアを形成するための領域として、第１の関連技術よりもさらに広い領域を必要とする。

図２０に、Ｐ２Ｐのバス方式をメザニン・コネクタを用いた接続形態により実現したメモリシステムの一例（以下、第３の関連技術と呼ぶ。）を示す。

図２０に示されるように、メモリコントローラ２００１を備えたマザーボード２０００上には、メザニン・コネクタの雄型コネクタ２０５０が設けられている。また、メモリモジュール２０２０の裏面には雌型コネクタ２０５１が、その表面の対応する位置には雄型コネクタ２０５２が、それぞれ設けられている。さらに、メモリモジュール２０２１の裏面には、雌型コネクタ２０５３が形成されている。そして、各々に設けられたメザニン・コネクタを利用して、複数のメモリモジュール２０２０，２０２１が積層された状態でマザーボード２０００上に取り付けられている。なお、メモリコントローラ２００１とメモリ２０１０との間がコマンド及びアドレスバス２０３０、２０３１とデータバス２０４０、２０４１とによって接続されているのは、図１１のメモリシステムと同様である。また、図２０(ｂ)から理解されるように、本例では、１チャネル分のデータバス２０４０、２０４１にそれぞれ２個のメモリ２０１０が接続されており、厳密な意味では一対二接続であるが、通常は２個のメモリを一つの集中定数回路の負荷と見なせるため、この接続形態も一対一接続として扱うことができる。

図２１ａ，図２１ｂ及び図２１ｃに、図２０（ｂ）に示したモジュール２０２０における、コネクタ近傍領域２０２０ａのデータバスの配線レイアウトを示す。ここで、図２１ａ乃至図２１ｃは、それそれ、同一の配線レイアウトをそれぞれ上面、側面および斜めから見た図を示している。

このモジュールでも第１の及び第２の関連技術と同様に、図１５で示した層構成の多層配線板が用いられ、データバスが内層(Ｌ３層及びＬ４層)を用いて配線される場合が想定されている。

本関連技術においては、図２０（ｂ）から理解されるように、モジュール２０２０のメザニン・コネクタ２０５１用の実装パッドの全てが、メザニン・コネクタ２０５２用の対応する実装パッドに夫々接続される必要はない。即ち、メザニン・コネクタ２０５１用の実装パッドのうち一方のデータバス２０４０に用いられるものは、メザニン・コネクタ２０５２用の実装パッドに接続される必要はなく、他方のデータバス２０４１に用いられるものだけがメザニン・コネクタ２０５２用の対応する実装パッドに接続されればよい。そこで本関連技術においては、データバス２０４０は、図２１ｂ及び図２１ｃに双方向矢印で示されるように、メザニン・コネクタ２０５１用の実装パッド２１ｐ１−Ｌ６から表層（Ｌ６層）の配線２１ｓ０−Ｌ６とビア２１ｔ１及び内層配線２１ｓ１−Ｌ４を通るように構成されている。また、データバス２０４１は、Ｌ６層の実装パッド２１ｐ１−Ｌ６から表層(Ｌ６層)の配線２１ｓ０−Ｌ６とビア２１ｔ１及び表層（Ｌ１層）の配線２１ｓ０−Ｌ１を介して実装パッド２１ｐ１−Ｌ１を通るように構成されている。

さて、図２１ａを参照すると、本関連技術においても、第１及び第２の関連技術と同様に、メザニン・コネクタ用の実装パッド２１ｐ１の直下にビアを配置することが出来ないため、ビア形成用の領域２１ａ１０が必要となる。また、図２１ｂ及び図２１ｃから理解されるように、ビアが貫通型のため、信号の伝送に不要な冗長な部分２１ａ３０が存在している。

図２２に、バッファを備えるモジュールに関して、Ｐ２Ｐのバス方式をメザニン・コネクタを用いた接続形態により実現した例（以下、第４の関連技術と呼ぶ。）を示す。

図２２に示されるように、メモリコントローラ２２０１を備えたマザーボード２２００上には、メザニン・コネクタの雄型コネクタ２２５０が設けられている。また、メモリモジュール２２２０の裏面には雌型コネクタ２２５１が、その表面の対応する位置には雄型コネクタ２２５２が、それぞれ設けられている。さらに、メモリモジュール２２２１の裏面には、雌型コネクタ２２５３が形成されている。そして、各々に設けられたメザニン・コネクタを利用して、複数のメモリモジュール２２２０，２２２１が積層された状態でマザーボード２２００上に取り付けられている。

このメモリシステムでは、メモリコントローラ２２０１とモジュール２２２０上のバッファが、分岐のない複数のアドレス及びコマンドバスとデータバスからなるバス２２７０により一対一に接続されている。また、モジュール２２２０上バッファとモジュール２２２１上のバッファ２２０３との間も同様に分岐のない複数のバス２２７０により一対一に接続されている。

図２２（ｂ）のコネクタ近傍領域２２２０ａと図１８（ｂ）のコネクタ近傍領域１８２０ａとを比べると分かるように、本関連技術においても、第２の関連技術と同様、ビアを形成するための領域が必要であり、また、ビアが信号経路とは関係のない冗長部分を有している。

上述したメザニン・コネクタを用いたバス接続構造は、カードエッジ・コネクタを用いた場合に比べてマザーボード上の実装面積を大幅に削減することができる。しかしながら、システム構成とデータバスの接続形態を維持したままで、更にメモリシステムのデータ転送の高速化を実現するためには以下のような問題点があることを本発明者は見出した。

まず、第１の関連技術では、図１６ａに示す領域１６ａ１００，１６ａ１１，１６ａ２０，１６ａ２１及び１６ａ２２が生じるため、配線長が長くなり、信号遅延及び信号品質の劣化が生じ、データ転送速度を制限するという問題点がある。また、図１６ｂに示す冗長部分１６ａ３０，１６ａ３１もバスの信号品質を悪化させる要因となり、データ転送速度が制限されるという問題点がある。詳述すると、上述したようにモジュールにおける配線の特性インピーダンスは例えば６０オームとなる様に設計される。このインピーダンス設計は、信号配線とその帰還電流が流れる電源やＧＮＤ層等の参照電位面（リファレンス・プレーン）を対向させることにより実現される。ところが、設計上の困難性から信号用ビアに参照電位用ビアを接近は配置することができないので、信号用ビアについては配線との間にインピーダンス不整合が起きている。ここでビアは、集中定数回路的に小さなインダクタンス（Ｌ）、容量（Ｃ）、および抵抗（Ｒ）が付いている様に見えるが、信号の転送速度が遅い(周波数が低い)ときには、配線とのインピーダンス不整合は信号品質にほとんど影響を与えない。しかし、信号の周波数が数百ＭＨｚ以上になるとＬＣＲの大小が信号品質に影響し始め、高速転送速度の信号(高周波信号)に対して冗長部分１６ａ３０，１６ａ３１は不要な容量を生じてより大きな寄生容量(Ｃ)を持ち、信号の多重反射の原因となって信号品質を悪化させる。

また、第１の関連技術では、各パッドへの最終供給部が表層（Ｌ１層、Ｌ６層）の配線１６ｓ０−Ｌ１，１６ｓ０−Ｌ６，１７ｓ０−Ｌ１及び１７ｓ０−Ｌ６により実現されているという問題点がある。詳述すると、これらの表層配線はパッドとビアの両方を避けて配線される必要があるため、その長さによる遅延、信号品質の劣化を無視することが出来ない。さらに、表層配線と内層配線とにおける信号の伝播速度の違いや、配線間ノイズ（クロストーク）の影響の違いもある。また、電源又はＧＮＤは低インピーダンスでメモリの実装パッドまで配線されることが望ましいが、表層(Ｌ１層、Ｌ６層)の配線１７ｓ０−Ｌ１，１７ｓ０−Ｌ６によりインピーダンスが上昇してしまうという問題点もある。

第２乃至第４の関連技術においても、第１の関連技術と同様の問題点を生じることが発明者により見出された。

さらに、メザニン・コネクタを用いて複数のメモリモジュールを積層した場合には、メモリモジュールの数が増えるに従い、各メモリモジュールとメモリコントローラとの間の配線長の差が大きくなり、データ転送速度を制限するという問題点もある。

そこで、本発明の第１の目的は、従来よりもバスのデータ転送の高速化が可能で、かつマザーボード上の実装面積が小さいメモリシステムを提供することである。

また、本発明の第２の目的は、従来よりも各モジュールにおける電源又はＧＮＤ層のインピーダンスを低減出来、メモリシステムのデータ転送をより高速化することが可能なメモリシステムを供給することである。

なお、上記特許文献３には、前述したようにスルーホールに代えてインターステシャルバイアホールを用いることが開示されているが、メモリシステムへの適用、特に、メモリシステムのデータ転送速度の高速化について何ら示唆を与えるものではない。さらにいえば、上記特許文献３は、メモリシステムにメザニン・コネクタの技術を導入した際に、データ転送速度の高速化の妨げとなる原因について何ら開示するものでも、示唆するものでもない。

上記の第１の目的を達成するために本発明は、複数のメモリが実装される複数のメモリモジュールと、前記複数のメモリをコントロールするためのメモリコントローラと、前記メモリコントローラが実装されるマザーボードとを有するメモリシステムにおいて、前記マザーボードと前記複数のメモリモジュールとを相互に電気的に接続する手段としてメザニン・コネクタ有し、かつ、前記メモリモジュールの各々がブラインドビア及びベリードビアを有することを特徴とする。

前記ブラインドビア及びベリードビアは、信号伝送経路上の冗長部を持たないように特定の層間のみを接続する積層型のブラインドビア及びベリードビアで構成され、前記複数のメモリモジュールの各々の表面及び／又は裏面に形成される複数のパッドの内の少なくとも一部が前記ブラインドビア又は前記ベリードビアの直上に形成されてよい。

本発明のメモリシステムは、メモリコントローラと複数のメモリとが、スタブ抵抗と呼ばれる複数の抵抗素子と、分岐を有する複数の配線により接続されるＳＳＴＬ方式のデータバス構成とすることができる。

また、本発明のメモリシステムは、メモリコントローラと複数のメモリとが、分岐のない一筆書きの配線からなる複数の配線により接続され、その遠端が終端抵抗によって終端されるＳＬＴ方式のデータバス構成とすることができる。

さらに、本発明のメモリシステムは、メモリコントローラと複数のメモリとが、分岐のない複数の配線により一対一に接続されるＰ２Ｐ方式のデータバス構成とすることができる。

さらにまた、本発明のメモリシステムは、メモリコントローラと複数のメモリとの間にバッファを備え、メモリコントローラとバッファとが、分岐のない複数の配線により一対一に接続されるＰ２Ｐ方式のデータバス構成とすることができる。

また、第２の目的を達成するために本発明のメモリシステムは、電源またはＧＮＤの実装パッドの直下にビアが形成されていることを特徴とする。

本発明によれば、ブラインドビア及びベリードビアを用いたことにより、メザニン・コネクタ技術を採用したモジュールにおいて問題となるビアの配置領域および信号の伝送経路に不要な冗長部分を解消することが出来る。その結果、モジュール面積の削減と配線長の短縮を実現でき、バスのデータ転送速度の高速化と、マザーボード上の実装面積の削減を達成できる。

また、本発明によれば、デバイスを実装するためのパッドにビアを直接接続することが可能なため、従来よりも電源又はＧＮＤ配線のインピーダンスを低減出来、メモリシステムのデータ転送をより高速化することができる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

図１ａ，１ｂ及び１ｃは、第１の実施の形態によるメモリモジュールの配線レイアウトを説明するための図である。本実施の形態に係るメモリモジュールは、図１４に示すデータバスの接続形態のメモリシステムを実現するためのものである。即ち、このメモリモジュールは、少なくとも一つのメザニン・コネクタによりマザーボード又は他のメモリモジュールと電気的に接続されるモジュールであって、複数のスタブ抵抗と、分岐を有する複数の配線によって構成されたＳＳＴＬ方式によるデータバスとを備えている。このデータバスは、マザーボード上のメモリコントローラとメモリとを電気的に接続するものである。また、このメモリモジュールは、図１５に示す層構造と同一構造のメモリモジュール基板を備えている。

図１ａ乃至図１ｃは、それぞれ、図１６ａ乃至図１６ｃに対応しており、図１４のコネクタ近傍領域１４２０ａに相当する領域のデータバス配線レイアウトを上面、側面および斜めから見た図である。なお、図中の矢印線は、信号の伝送経路を示していることは、図１６ｂ及び図１６ｃと同様である。

図１ａ乃至図１ｃから理解されるように、このメモリモジュールでは、メザニン・コネクタを実装するための裏面側の実装パッド１ｐ１−Ｌ６が、信号用積層型ビア１ｖ１の真上（図では真下）に形成されるパット・オン・ビアにより構成されている。同様に、スタブ抵抗を実装するための実装パッド１ｐ２−Ｌ１及び１ｐ２−Ｌ６も、それぞれ信号用積層型ビア１ｖ２の真上に形成されるパッド・オン・ビアにより構成されている。

メザニン・コネクタを実装するための裏面側の実装パッド１ｐ１−Ｌ６に接続される信号用積層型ビア１ｖ１は、Ｌ１層からＬ６層までを接続するブラインドビア及びベリードビアにより構成されている。また、スタブ抵抗を実装するための実装パッド１ｐ２−Ｌ１に接続されるビア１ｖ２は、モジュール基板の第１層Ｌ１と第３層Ｌ３とを接続する積層型ブラインドビアで構成されている。また、実装パッド１ｐ２−Ｌ６に接続されるビア１ｖ２は、モジュール基板の第６層Ｌ６と第４層Ｌ４とを接続する積層型ブラインドビアにより構成されている。

なお、ブラインドビアとは、表層（第１層Ｌ１又は第６層Ｌ２）と基板内部のいずれかの層とを接続するビアのことである。またベリードビアとは、表層には接続されておらず、基板内部のいずれかの層同士（即ち内層間）を接続するビアのことである。また積層型とは、隣接する２層同士を接続するブラインドビア／ベリードビアを（多層配線基板を形成する際に）重ね合わせる（連結する）ことにより、より離れた層間、例えば表層同士（第１層と第６層）、を接続できるようにしたものを意味する。

以上のような構成を採用したことにより、本実施の形態に係るメモリモジュールは、以下のような効果を奏する。

まず、図１ａを図１６ａと比較することにより分かるように、本実施の形態に係るメモリモジュールには、図１６ａに示される貫通型のビアを形成するための領域１６ａ１０，１６ａ１１，１６ａ２０，１６ａ２１及び１６ａ２２が存在しない。これは、パッド・オン・ビアにより、ビアの形成領域を実装パッド領域内に収めることが出来るからである。このようにビア形成専用の領域が削減されたことにより、メモリモジュールの小型化が実現できるだけでなく、メザニン・コネクタ用の実装パッドとスタブ抵抗用の実装パッド間の距離、即ちこれらの間の配線長を短縮することができる。その結果、メザニン・コネクタによる実装形態ではカードエッジ・コネクタによる実装形態と比べてバスの配線が長いという問題も解消することが出来る。

また、図１ｂを参照すると分かるように、本実施の形態に係るメモリモジュールでは、スタブ抵抗を実装するための実装パッドの領域を表面側と裏面側とで同じ位置（互いに対応する位置）にすることができ、さらに小型化、配線長の短縮が図れる。これは、実装パッド１ｐ２−Ｌ１，１ｐ２−Ｌ２に接続されるビア１ｖ２を積層型のブラインドビアとしたことによる。

さらに、図１ｂと図１６ｂとの比較、及び／又は図１ｃと図１６ｃとの比較から明らかなように、本実施の形態に係るメモリモジュールは、信号伝送に不要な冗長部分（図１６ｂ又は図１６ｃの１６ａ３０及び１６ａ３１）を持たない。これもまた、実装パッド１ｐ２−Ｌ１，１ｐ２−Ｌ２に接続されるビア１ｖ２を積層型のブラインドビアとしたことによる。

次に、図２ａ，図２ｂ及び図２ｃを参照して、第１の実施の形態に係るメモリモジュールのメモリ近傍におけるデータバスの配線レイアウトについて説明する。

図２ａ乃至図２ｃは、それぞれ図１７ａ乃至図１７ｃに対応しており、図１４のメモリ近傍１４２０ｂに相当する領域のデータバスの配線レイアウトをそれぞれ上面、側面および斜めから見た図である。

図２ａ乃至図２ｃに示すように、本実施の形態によるメモリモジュールのメモリ用の実装パッド２ｐ３−Ｌ１及び１ｐ３−Ｌ６は、全てパッド・オン・ビアにより構成されている。そして、メモリ用実装パッド２ｐ３−Ｌ１のうち、信号用パッドは、積層型ブラインドビア２ｖ２により第３層Ｌ３の配線に接続されている。また、メモリ用実装パッド２ｐ３−Ｌ６のうち、信号用パッドは、積層型ブラインドビア２ｖ２により第４層Ｌ３の配線に接続されている。そして、第３層Ｌ３の配線及び第４層Ｌ４の配線は、信号用の積層型ベリードビア２ｖ３により互いに接続されている。電源又はＧＮＤ用の実装パッド２ｐ３−Ｌ１、２ｐ３−Ｌ６は、積層型ビア（ブラインドビア及びベリードビア）２ｖ０により、表裏面で互いに対応する位置にあるもの同士で接続され、かつ、図示しない電源層又はＧＮＤ層（第２層又は第５層）に接続される。

図２ｂ及び図２ｃと図１７ｂ及び図１７ｃとの比較から理解されるように、本実施の形態に係るメモリモジュールは、表層配線を持たない。これは、積層型ブラインドビア２ｖ２と積層型ベリードビア２ｖ３を用いたことにより、メモリ用の実装パッド２ｐ３−Ｌ１、２ｐ３−Ｌ６の直下（又は真上）まで内層配線１ｓ１−Ｌ３又はｓ１−Ｌ４で配線できるからである。

また、本実施の形態に係るメモリモジュールは、電源又はＧＮＤ用の実装パッド２ｐ３−Ｌ１，１ｐ３−Ｌ６の直下（又は真上）にビアを設けたので、電源又はＧＮＤの配線のインピーダンスを低減できる。

以上説明したように、本実施の形態に係るメモリモジュールによれば、小型化、配線長の短縮、信号経路上の冗長部の削除、表層配線の削除、及び電源又はＧＮＤは緯線のインピーダンス低減を実現できるので、このモジュールを用いることにより、より高い転送速度でデータ転送を行うことができるメモリシステムを構築することができる。

次に、第２の実施の形態に係るメモリモジュールについて図３ａ，図３ｂ及び図３ｃを参照して説明する。

本実施の形態係るメモリモジュールは、図１８に示すデータバスの接続形態のメモリシステムを実現するためのものである。即ち、このメモリモジュールは、少なくとも一つのメザニン・コネクタによりマザーボード又は他のメモリモジュールと電気的に接続されるモジュールであって、分岐のない一筆書きの配線からなる複数の配線によって構成されたＳＬＴ方式によるデータバスを備えている。

図３ａ乃至図３ｃは、それぞれ、図１９ａ乃至図１９ｃに対応しており、図１８のコネクタ近傍領域１８２０ａに相当する領域のデータバス配線レイアウトを上面、側面および斜めから見た図である。なお、このメモリモジュールもまた、図１５に示す層構造と同一構造のメモリモジュール基板を備えている。

図３ａ乃至図３ｃに示すように、本実施の形態に係るメモリモジュールのメザニン・コネクタ用の実装パッドのうち、裏面側の実装パット３ｐ１−Ｌ６は、全てパッド・オン・ビアにより構成されている。また、表面側の実装パッド３ｐ１−Ｌ１は、その一部（信号用）がパッド・オン・ビアにより構成されている。表面側の残り（電源又はＧＮＤ用）の実装パッド３ｐ１−Ｌ１は、それが接続されるビアの極めて近くに配置されており、ビアまでの表層配線は極めて短い。

表面側の実装パッド３ｐ１−Ｌ１のうち、信号用の実装パッドは、積層型のブラインドビア３ｖ２により第３層Ｌ３の信号配線３ｓ１−Ｌ３に接続される。表面側の残りの（電源又はＧＮＤ用）実装パッド３ｐ１−Ｌ１は、積層型ビア（ブラインドビア及びベリードビア）３ｖ０により裏面側の実装パッド３ｐ−Ｌ６のうち対応する位置の実装パッドに接続されるとともに電源又はＧＮＤ層（第２層Ｌ２及び第５層Ｌ５）に接続される。また、裏面側の信号用の実装パッド３ｐ１−Ｌ６は、積層型ブラインドビア３ｖ２により第４層Ｌ４の信号配線３ｓ１−Ｌ４に接続される。

図３ａと図１９ａの比較から分かるように、本実の形態に係るメモリモジュールは、ビア形成用の領域１９ａ１０，１９ａ１１を持たない。これは、積層型のブラインドビア及びベリードビアを用いることにより、パッド形成領域内に必要なビアを形成できるようにしたからである。

また図３ｂ及び図３ｃと図１９ｂ及び図１９ｃとの比較から理解されるように、本実施の形態に係るメモリモジュールは、信号の伝送に不要な冗長部分を持たない。また、信号配線は、表層配線部分を持たない。これも、信号用の実装パッドと信号配線との間を積層型のブラインドビア及びベリードビアを用いて接続するようにしたからである。

なお、本実施の形態に係るメモリモジュールの配線レイアウトは、図２２に示す接続形態のメモリシステムに用いられるメモリモジュールにも適用できる。即ち、本実施の形態に係る配線レイアウトは、少なくとも一つのメザニン・コネクタによりマザーボード又は他のメモリモジュールと電気的に接続されるモジュールであって、分岐のない複数の配線によって構成された、Ｐ２Ｐ方式によるデータバスを備えるメモリモジュールにも適用できる。但し、この場合、メモリコントローラとマザーボードに最も近いメモリモジュール上のバッファとの間、及び隣接する２つのメモリモジュールのバッファ同士の間が、それぞれデータバスにより一対一に接続される。

次に、図４ａ，図４ｂ及び図４ｃを参照して本発明の第３の実施の形態に係るメモリモジュールについて説明する。

本実施の形態に係るメモリモジュールは、図２０に示すデータバスの接続形態のメモリシステムを実現するためのものである。即ち、このメモリモジュールは、少なくとも一つのメザニン・コネクタによりマザーボード又は他のメモリモジュールと電気的に接続されるモジュールであって、分岐のない複数の配線によりメモリコントローラとメモリとが一対一に接続されたＰ２Ｐ方式によるデータバスを備えている。

図４ａ乃至図４ｃは、それぞれ、図２１ａ乃至図２１ｃに対応しており、図２０のコネクタ近傍領域２０２０ａに相当する領域のデータバス配線レイアウトを上面、側面および斜めから見た図である。なお、このメモリモジュールもまた、図１５に示す層構造と同一構造のメモリモジュール基板を備えている。

図４ａ乃至図４ｃに示すように、本実施の形態に係るメモリモジュールのメザニン・コネクタ用の実装パッドのうち、裏面側の実装パッド４ｐ１−Ｌ６は、全てパッド・オン・ビアにより構成されている。これら裏面側の実装パッド４ｐ１−Ｌ６は、電源又はＧＮＤ用の積層型ビア（ブラインドビア及びベリードビア）４ｖ０，信号用の積層型ビア（ブラインドビア及びベリードビア）４ｖ１及び（ブラインドビア）４ｖ２を用いて、表層配線又は信号配線４ｓ１−Ｌ４に接続される。また、表面側の実装パッド４ｐ１−Ｌ１は、短い表層配線により電源又はＧＮＤ用の積層型ビア（ブラインドビア及びベリードビア）４ｖ０又は信号用の積層型ビア４ｖ１にそれぞれ接続される。

図４ａと図２１ａとの比較から分かるように、本実施の形態に係るメモリモジュールは、ビアを形成するための領域を有しておらず、また、表層配線の長さが大幅に短縮されている。また、図４ｂ及び図４ｃと図２１ｂ及び図２１ｃとの比較から分かるように、本実施の形態に係るメモリモジュールは、信号の伝送に不要な冗長部分を持たない。これらは、ビアとして積層型のブラインドビア及びベリードビアを用い、実装パッドの一部をパッド・オン・ビアとしたことによる。

以上説明した第１乃至第３の実施の形態では、複数のメモリモジュールが片持ち状態でマザーボードに取り付けられる。これらのメモリモジュールの脱落を防止するために、図５（ａ）に示すように、積層されたモジュールを１又は複数のネジ５９０により固定するようにしてもよい。この場合、ネジ５９０の回転によりメザニン・コネクタ用の実装パッドに加わる応力を全パッドに分散させるため、図５（ｂ）に示すように、各モジュールの全パッドの中心を通る長手方向に沿った線上にネジ穴５９０ｈを形成するようにするとよい。

次に、図６を参照して、本発明の第４の実施の形態に係るメモリシステムについて説明する。

図６のメモリシステムは、メモリコントローラ６０１が実装されたマザーボード６００有している。このマザーボード６００上には、コマンド及びアドレスバス６３０とデータバス６４０とが形成され、またこれらにそれぞれ接続されたメザニン・コネクタ６７０，６５０が搭載されている。また、このメモリシステムは、複数のメモリ６１０が実装されたメモリモジュール６２０，６２１と終端用モジュール６２２を有している。

メモリモジュール６２０，６２１は、それぞれ表裏面にデータバス６４０用のメザニン・コネクタ６５１，６５２，６５３及び６５４とコマンド及びアドレスバス６３０用のメザニン・コネクタ６７１，６７２，６７３及び６７４とを有している。コマンド及びアドレスバス６３０用のメザニン・コネクタ６７１，６７３には、夫々スタブ抵抗６６０が接続されている。

また、終端用モジュール６２２は、その下面にデータバス６４０用のメザニン・コネクタ６５５とコマンド及びアドレスバス６３０用のメザニン・コネクタ６７５とを有するとともに、これらのコネクタに接続された終端抵抗６６５を有している。

各モジュールのデータバス６４０用のメザニン・コネクタ６５１〜６５５と、コマンド及びアドレスバス６３０用のメザニン・コネクタ６７０〜６７５とは、一対の長辺に沿って互いに離れて配置されている。換言すると、各モジュールのデータバス６４０用のメザニン・コネクタ６５１〜６５５と、コマンド及びアドレスバス６３０用のメザニン・コネクタ６７０〜６７５とは、モジュールの表面及び裏面において互いに対辺となる長辺近傍に配置されている。これにより、データ信号とコマンド及びアドレス信号とを、互いに異なる方向からメモリに供給することができる。つまり、本実施の形態に係るメモリモジュールでは、従来のメモリモジュールのように、コマンド及びアドレスバスの配線領域がデータバスの配線領域を横切ることがない。それゆえ、それらの配線領域を、例えば、モジュール６２１であれば領域６２１ｃ及び６２１ｄの２つの領域に、完全に分離することが出来るので、モジュールの長辺方向の短縮が可能な上に配線レイアウトの自由度が大幅に向上する。その結果、信号線の配線長をも短縮することが出来、モジュールの面積を削減とバスのデータ転送の高速化を実現することができる。

次に、図７、図８ａ、図８ｂ及び図８ｃを参照して、本発明の第５の実施の形態について説明する。

図７に示すように、メモリコントローラ７０１が実装されたマザーボード７００上には、並列配置された２つの同一型（ここでは雄型）のメザニン・コネクタ７５０が設けられている。

また、メモリ７１０を搭載したメモリモジュール７２５には、その表裏面の互いに対応する位置に、マザーボード７００上のメザニン・コネクタ７５０に嵌合可能な、同一型（ここでは雌型）のメザニン・コネクタ７５５，７５６が取り付けられている。このメモリモジュール７２５は、その長辺方向に沿った軸を中心に１８０度回転させることにより、メザニン・コネクタ７５５，７５６のいずれをもマザーボード上のメザニン・コネクタ７５０に装着できるように内部配線が接続されている。

図８ａ乃至図８ｃは、メモリモジュール７２５のコネクタ近傍領域のデータバス配線レイアウトをそれぞれ上面、側面および斜めから見た図である。

図８ａ乃至図８ｃに示すように、メザニン・コネクタ用の実装パッドのうち信号用のパッドについては、上面側実装パッド８ｐ１−Ｌ１のうち右側の列のパッドが下面側実装パッド８ｐ−Ｌ６のうち左側の列のパッドに接続されている。また、上面側実装パッド８ｐ１−Ｌ１のうち左側の列のパッドが下面側実装パッド８ｐ−Ｌ６のうちの右側の列のパッドに接続されている。なお、電源又はＧＮＤ用の実装パッドについては、表裏面で互いに対応する位置のパッド同士が接続されている。

このような実装パッド間の接続を実現するために、本実施の形態では、デバイス及びメザニン・コネクタを実装するための実装パッドの全部又は一部をビアの直上に形成するパッド・オン・ビアで構成している。また、全部又は一部のビアを特定の層間のみを接続する積層型のブラインドビア及びベリードビアで構成している。

以上の構成により、本実施の形態に係るメモリモジュール７２５は、図７の下方左側に示す様に一方の面をマザーボード７００に対向させた状態でそのマザーボード７００に実装出来るだけではなく、その右側に示すように反転させた状態、即ち他方の面をマザーボード７００に対向させた状態でもマザーボード７００に実装することができる。ここで、メモリモジュール７２５が、一方の面をマザーボード７００に対向させた状態でマザーボード７００に実装できるということは、つまり、このメモリモジュール７２５が、図７の最上部に示す（第１乃至第３の実施の形態のいずれかに係る）メモリモジュール７２０の上に積層できることを意味する。逆に、他方の面をマザーボード７００に対向させた状態でマザーボード７００に実装されたメモリモジュール７２５の上には、図７の最上部に示すメモリモジュール７２０を反転して積層することができる。従って、マザーボード上の２個のメザニン・コネクタ７５０に共用できるメモリモジュール７２５を１個だけ用意すれば、メモリモジュール７２０はマザーボード７００上の２つのメザニン・コネクタ７５０のどちらにも向きを変えて積層することができる。即ち、マザーボード上の２つのメザニン・コネクタ７５０に夫々対応する専用のモジュールを用意する必要がない。これにより、多数のメモリモジュールを積層したときに、下段のモジュールと上段のモジュールとで、メモリコントローラからの配線長に大きな差ができるという問題を解決できる。即ち、メモリコントローラからの各メモリモジュールまでの配線長の差を低減することができ、データ転送速度の増大を実現できる。

以上、本発明についていくつか実施の形態を挙げて説明したが、本発明は上記実施の形態に限定されるものではない。例えば、以上で述べた本発明の実施の形態では、データバスの転送形態にのみ着目しているため、メモリシステムのデータ転送速度を律速しない限り、コマンド及びアドレスバスはどの様な転送形態が取られても良い。即ち、上述した実施の形態とは異なるコマンド及びアドレスバスの転送形態飲めも知りステムにも本発明のデータバスの転送形態を組合わせることが可能である。また、以上の実施の形態同士を組合わせてもよい。さらにモジュールの積層枚数は上述の実施の形態の様に２枚または３枚に限定されるものではなく、それ以上の複数枚の積層構成が取られても構わない。またモジュールの片面当たりに実装されるメモリの数も４個に限られるものではなく、それ以上でも以下でもよい。またモジュールの片面当たりに実装されるメザニン・コネクタの数も１個または２個に限定されるものではなく、３個以上あってもよい。さらに、メモリシステムにおけるデータバスのチャネル数も１チャネルあるいは２チャネル構成に限定されるものではなく、それ以上のチャネル構成が取られても構わない。

本発明の第１の実施の形態に係るメモリモジュールにおけるメザニン・コネクタ近傍領域のデータバス配線レイアウトの上面図である。 図１ａのデータバス配線レイアウトの側面図である。 図１ａのデータバス配線レイアウトの斜視図である。 本発明の第１の実施の形態に係るメモリモジュールにおけるメモリ近傍領域のデータバス配線レイアウトの上面図である。 図２ａのデータバス配線レイアウトの側面図である。 図２ａのデータバス配線レイアウトの斜視図である。 本発明の第２の実施の形態に係るメモリモジュールにおけるメザニン・コネクタ近傍領域のデータバス配線レイアウトの上面図である。 図３ａのデータバス配線レイアウトの側面図である。 図３ａのデータバス配線レイアウトの斜視図である。 本発明の第３の実施の形態に係るメモリモジュールにおけるメザニン・コネクタ近傍領域のデータバス配線レイアウトの上面図である。 図４ａのデータバス配線レイアウトの側面図である。 図４ａのデータバス配線レイアウトの斜視図である。 本発明の第１及び第３の実施の形態に係るメモリモジュールの脱落防止構造を説明するための図であって、（ａ）はメモリシステムの斜視図、（ｂ）はネジ穴の位置を説明するためのメモリモジュールの平面図である。 本発明の第４の実施の形態に係るメモリモジュールを用いたメモリシステムの（ａ）斜視図、及び（ｂ）データバスの接続形態を示す図である。 本発明の第５の実施の形態に係るメモリモジュールを用いたメモリシステムを説明するための斜視図である。 本発明の第５の実施の形態に係るメモリモジュールにおけるメザニン・コネクタ近傍領域のデータバス配線レイアウトの上面図である。 図８ａのデータバス配線レイアウトの側面図である。 図８ａのデータバス配線レイアウトの斜視図である。 従来のメモリシステムの第１の例を示す概略構成図である。 従来のメモリシステムの第２の例を示す概略構成図である。 従来のメモリシステムの第３の例を示す概略構成図である。 従来のメモリシステムの第４の例を示す概略構成図である。 従来のメザニン・コネクタによるメモリモジュールの積層形態を説明するための図である。 第１の関連技術に係るメモリシステムの一例を示す（ａ）システム構成図及び（ｂ）そのデータバスの接続形態図である。 メモリモジュールに用いられる多層配線基板の層構成の一例を示す図である。 図１４のメモリシステムに用いられるメモリモジュールにおけるメザニン・コネクタ近傍領域のデータバス配線レイアウトの上面図である。 図１６ａのデータバス配線レイアウトの側面図である。 図１６ａのデータバス配線レイアウトの斜視図である。 図１４のメモリシステムに用いられるメモリモジュールにおけるメモリ近傍領域のデータバス配線レイアウトの上面図である。 図１７ａのデータバス配線レイアウトの側面図である。 図１７ａのデータバス配線レイアウトの斜視図である。 第２の関連技術に係るメモリシステムの一例を示す（ａ）システム構成図及び（ｂ）データバスの接続形態図である。 本発明の第１の実施の形態に係るメモリモジュールにおけるメザニン・コネクタ近傍領域のデータバス配線レイアウトの上面図である。 図１９ａのデータバス配線レイアウトの側面図である。 図１９ａのデータバス配線レイアウトの斜視図である。 第３の関連技術に係るメモリシステムの一例を示す（ａ）システム構成図及び（ｂ）データバスの接続形態図である。 図２０のメモリシステムに用いられるメモリモジュールにおけるメザニン・コネクタ近傍領域のデータバス配線レイアウトの上面図である。 図２１ａのデータバス配線レイアウトの側面図である。 図２１ａのデータバス配線レイアウトの斜視図である。 第４の関連技術に係るメモリシステムの一例を示す（ａ）システム構成図及び（ｂ）データバスの接続形態図である。

符号の説明

５０１，６０１，７０１，９０１，１００１，１１０１，１２０１，１３０１，１４０１，１８０１，２００１，２２０１ メモリコントローラ
１１０２，２００２ レジスタ
１２０３，２２０３ バッファ
５１０，６１０，７１０，９１０，１０１０，１１１０，１２１０，１３１０，１４１０，１８１０，２０１０，２２１０ メモリ
５２０，５２１，６２０，６２１，７２０，９２０，９２１，１０２０，１０２１，１１２０，１１２１，１２２０，１２２１，１３２０，１３２１，１４２０，１４２１，１８２０，１８２１，２０２０，２０２１，２２２０，２２２１ メモリモジュール
６２０ａ，１４２０ａ，１８２０ａ，２０２０ａ，２２２０ａ メモリモジュールにおけるコネクタ近傍領域
１６ａ１０，１６ａ１１，１９ａ１０，１９ａ１１，２１ａ１０，２１ａ１１ メモリモジュールにおけるコネクタ実装パッド近傍のビア配置領域
１６ａ２０，１６ａ２１，１６ａ２２ メモリモジュールにおけるスタブ抵抗実装パッド近傍のビア配置領域
１６ａ３０，１６ａ３１ メモリモジュール上の信号伝送経路において不要なビアの冗長部
１４２０ｂ メモリモジュールにおけるメモリ近傍領域
Ｌ０ モジュール基板誘電体層
Ｌ１ モジュール基板の第１層（表層）
Ｌ２ モジュール基板の第２層（電源又はＧＮＤ層）
Ｌ３ モジュール基板の第３層（内層）
Ｌ４ モジュール基板の第４層（内層）
Ｌ５ モジュール基板の第５層（電源又はＧＮＤ層）
Ｌ６ モジュール基板の第６層（表層）
１ｐ１−Ｌ１，１ｐ１−Ｌ６，３ｐ１−Ｌ１，３ｐ１−Ｌ６，４ｐ１−Ｌ１，４ｐ１−Ｌ６，８ｐ１−Ｌ１，８ｐ１−Ｌ６，１６ｐ１−Ｌ１，１６ｐ１−Ｌ６，１９ｐ１−Ｌ１，１９ｐ１−Ｌ６，２１ｐ１−Ｌ１，２１ｐ１−Ｌ６ メモリモジュールにおけるメザニン・コネクタ実装パッド
１ｐ２−Ｌ１，１ｐ２−Ｌ６，１６ｐ２−Ｌ１，１６ｐ２−Ｌ６ メモリモジュールにおけるスタブ抵抗実装パッド
１６ｓ０−Ｌ１，１７ｓ０−Ｌ１，１７ｓ０−Ｌ６，１９ｓ０−Ｌ１，２１ｓ０−Ｌ１，２１ｓ０−Ｌ６ メモリモジュールにおける表層配線
１ｓ１−Ｌ３，１ｓ１−Ｌ４，３ｓ１−Ｌ３，３ｓ１−Ｌ４，４ｓ１−Ｌ４，８ｓ１−Ｌ３，８ｓ１−Ｌ４，１６ｓ１−Ｌ３，１６ｓ１−Ｌ４，１９ｓ１−Ｌ３，１９ｓ１−Ｌ４，２１ｓ１−Ｌ４ メモリモジュールにおける内層配線
１６ｔ０，１７ｔ０，１９ｔ０，２１ｔ０ メモリモジュールにおける電源又はＧＮＤ用の貫通型ビア
１６ｔ１，１７ｔ１，１９ｔ１、２１ｔ１ メモリモジュールにおける信号用の貫通型ビア
１ｖ０，２ｖ０，３ｖ０，４ｖ０，８ｖ０ メモリモジュールにおける電源又はＧＮＤ用の積層型ビア
１ｖ１，３ｖ１，４ｖ１ メモリモジュールにおける信号用の積層型ビア
１ｖ２、２ｖ２，３ｖ２，４ｖ２，８ｖ２ メモリモジュールにおける信号用のパッド・オン・ビアのブラインドビア
２ｖ３ メモリモジュールにおける信号用のベリードビア
６２２，１８２２ 終端専用メモリモジュール
７２５ 反転実装および積層を可能とするメモリモジュール
６３０、９３０，１０３０，１１３０，１４３０，１８３０，２０３０， コマンド及びアドレスバス(第１のチャネル用)
１１３１，２０３１ コマンド及びアドレスバス(第２のチャネル用)
６４０，９４０，１０４０，１１４０，１４４０，１８４０，２０４０ データバス(第１のチャネル用)
１１４１，２０４１ データバス(第２のチャネル用)
６５０〜６５５，６７０〜６７５，７５０，７５２，７５３，７５５，７５６，１３５０〜１３５３，１４５０〜１４５３，１８５０〜１８５５，２０５０〜２０５３，２２５０〜２２５３ メザニン・コネクタ
９５０，１０５０，１１５０，１２５０ コネクタ
６６０，９６０，１４６０，１８６０・・・スタブ抵抗
６６５，１８６５ 終端抵抗
１２７０，２２７０ バス
５９０ モジュール取付けネジ
５９０ｈ モジュール取付け用穴

Claims (13)

1. 複数のメモリが実装される複数のメモリモジュールと、前記複数のメモリをコントロールするためのメモリコントローラと、前記メモリコントローラが実装されるマザーボードとを有するメモリシステムにおいて、前記マザーボードと前記複数のメモリモジュールとを相互に電気的に接続する手段としてメザニン・コネクタ有し、かつ、前記メモリモジュールの各々がブラインドビア及びベリードビアを有することを特徴とするメモリシステム。
2. 前記ブラインドビア及びベリードビアが、信号伝送経路に冗長部を持たないように特定の層間のみを接続する積層型のブラインドビア及びベリードビアで構成され、前記複数のメモリモジュールの各々の表面及び／又は裏面に形成される複数のパッドの内の少なくとも一部が前記ブラインドビア又は前記ベリードビアの直上に形成されていることを特徴とする請求項1に記載のメモリシステム。
3. 前記メモリコントローラと前記複数のメモリとが、スタブ抵抗である複数の抵抗素子と、分岐を有する複数の配線とにより接続されてデータが転送されることを特徴とする請求項１又は２に記載のメモリシステム。
4. 前記メモリコントローラと前記複数のメモリとが、分岐を有さない一筆書きの配線からなる複数の配線により接続され、その遠端が終端抵抗によって終端されてデータが転送されることを特徴とする請求項１又は２に記載のメモリシステム。
5. 前記メモリコントローラと前記複数のメモリとが、分岐を有さない複数の配線により一対一に接続されてデータが転送されることを特徴とする請求項１又は２に記載のメモリシステム。
6. 前記複数のメモリモジュールの各々にバッファが設けられ、これらのバッファと前記メモリコントローラとが、分岐を有さない一筆書きの配線からなる複数の配線により接続され、これらのバッファを介して前記メモリコントローラと前記複数のメモリとの間でデータが転送されることを特徴とする請求項１又は２に記載のメモリシステム。
7. 前記スタブ抵抗を実装するための第１の実装パッドが前記複数のメモリモジュールの各々の表面及び裏面の互いに対応する領域に形成され、かつ当該第１の実装パッド及び前記メザニン・コネクタを実装するための第２の実装パッドのうちの少なくとも一部が前記ブラインドビア又は前記ベリードビアの直上に形成され、前記第１の実装パッドと前記第２の実装パットとが前記複数のメモリモジュールの各々が備える内層配線により接続されていることを特徴とする請求項３に記載のメモリシステム。
8. 前記メザニン・コネクタを実装するための実装パッドの少なくとも一部が前記ブラインドビア又は前記ベリードビアの直上に形成され、前記メザニン・コネクタから前記メモリへと向かう信号配線が、前記ブラインドビア及び／又はベリードビアと前記複数のメモリモジュールの各々が備える内層配線を経由して構成されることを特徴とする請求項１乃至７のいずれかに記載のメモリシステム。
9. 前記メザニン・コネクタとして、データバス用の第１のコネクタとコマンド及びアドレスバス用の第２のコネクタとを有し、前記第１のコネクタと前記第２のコネクタとが前記複数のメモリモジュールの各々の互いに対辺となる縁部近傍に設けられていることを特徴とする請求項１乃至８のいずれかに記載のメモリシステム。
10. 前記複数のメモリモジュールのうち一のメモリモジュールが、前記メザニン・コネクタとして、当該メモリモジュールの上面及び下面の互いに対応する位置に設けられた２個の同型のコネクタを備え、かつ、当該コネクタの延在方向に沿った軸を中心に１８０度回転させることにより、前記２個の同型コネクタのいずれもが前記マザーボードに装着できるように当該メモリモジュール内部の配線が接続されていることを特徴とする請求項１乃至８のいずれかに記載のメモリシステム。
11. 前記複数のメモリモジュールの各々が、前記メザニン・コネクタを実装するための複数のパッドにより形成されるパッド列の長手方向の中心線の延長線上に、少なくとも一箇所のネジ穴を有すること特徴とする請求項１乃至１０に記載のメモリシステム。
12. 多層配線基板にメモリを実装したメモリモジュールにおいて、
    前記多層配線基板の上面及び下面に、当該多層配線基板を介して互いに電気的に接続される一対のメザニン・コネクタを設け、
    当該一対のメザニン・コネクタと前記メモリとを電気的に接続する信号経路を、前記多層配線基板の上面及び下面に形成されたパッドと、当該パッドの直下及び／又は近傍に形成されたブラインドビア及びベリードビアと、前記多層配線基板の内層配線とによって構成したことを特徴とするメモリモジュール。
13. 請求項１２のメモリモジュールを備えたことを特徴とするメモリシステム。
    
    

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