JP2005109699A - データスライサ回路、集積回路およびデータ検出方法 - Google Patents

Abstract

【課題】ピークホールド回路を用いることなくクロックランイン信号の振幅の中点レベルを検出することができ、その結果回路を小さくでき、集積化した場合にチップ面積を小さくすることができるデータスライサ回路および集積回路およびデータ検出方法を提供する。
【解決手段】入力信号を所定の周波数にてサンプリングしたときの前記入力信号のレベルに応じて一定の値の差をもって増加あるいは減少するデジタル信号を出力する制御回路と、前記デジタル信号をアナログ信号に変換する変換回路と、映像信号と前記アナログ信号との比較を行いその比較結果を前記入力信号として前記制御回路に出力する比較回路とを備え、前記比較回路の比較結果に応じた前記アナログ信号を前記映像信号から前記データを分離するためのスライスレベルとする。
【選択図】 図１

Description

本発明は、データスライサ回路、集積回路およびデータ検出方法に関する。

テレビ受像器で受信するための映像信号に文字などを示すデータを重畳する方式として、例えば欧州で行われているテレテキスト方式がある。テレテキストは、映像信号における垂直ブランキング期間に文字などを示すデータを重畳して送信する技術である。テレビ受像器で文字などを確認するには、送信されてくる映像信号からデータを分離する回路が必要であり、この重畳されたデータを映像信号から分離するのがデータスライサ回路である。テレテキストではデータの有無を示すクロックランイン信号（『パルス信号』）を持っており、データスライサ回路は、あらかじめ定められたクロックランイン信号の振幅の中点をスライスレベルとし、当該スライスレベルを基準とすることにより映像信号からデータを分離する。

ところがこれらの映像信号において、テレビ受像器によるチューニングずれや受信状況の変化があった場合、クロックランイン信号の波形が変化する場合がある。するとデータスライサ回路はクロックランイン信号の波形の歪みや振幅の変化によってスライスレベルがクロックランイン信号の振幅の中点でなくなるためデータを正確に分離できなくなる。そこでクロックランイン信号の波形が変化した場合においてもスライスレベルを正確に決定し、データを読み出すことのできるデータスライサ回路が提案されている。（例えば、特許文献１参照）
図６は従来のデータスライサ回路を示すブロック図である。
従来のデータスライサ回路は、クロックランイン信号の上側ピーク電圧を保持するピークホールド回路９０と、クロックランイン信号の下側ピーク電圧を保持するピークホールド回路９１と、抵抗値が等しい抵抗Ｒ１、Ｒ２と、コンパレータ４１を有している。またピークホールド回路９０、９１はそれぞれ不図示のコンパレータ、オペアンプ、抵抗およびキャパシタを有している。

映像信号はコンパレータ４１の＋（非反転入力）端子に供給され、ピークホールド回路９０、９１にも供給される。ピークホールド回路９０によって検出された上側ピーク値と、ピークホールド回路９１によって検出された下側ピーク値は、直列接続された抵抗Ｒ１（約１０ＫΩ）、Ｒ２（約１０ＫΩ）により分圧される。抵抗Ｒ１、Ｒ２で分圧された中間電圧は文字などの情報を示すデータから論理値“１”と“０”の２値化データを抜き取るためのスライスレベルとして、コンパレータ４１の−（反転入力）端子に供給される。そして当該コンパレータ４１により映像信号とスライスレベルとが比較されて、比較結果が“ＨＩＧＨ（論理値１）”または“ＬＯＷ（論理値０）”として出力される。

図７は従来のデータスライス回路の動作を示す波形図である。ピークホールド回路９０によってクロックランイン信号の上側ピーク値を検出すると共に、ピークホールド回路９１によってクロックランイン信号の下側ピーク値を検出する。そして上側ピーク値と下側ピーク値とから中点を算出することにより、スライスレベルを決定する。よってクロックランイン信号の振幅が歪んだり、変化した場合においてもスライスレベルをクロックランイン信号の振幅の中点レベルに保持できる。
特開平１１−４１５５２号公報

このように従来のデータスライサ回路では、クロックランイン信号の上側ピーク値と下側ピーク値を検出するためにピークホールド回路が２つ必要であり、各ピークホールド回路は面積の大きいオペアンプ、キャパシタ、抵抗を含むため回路が大きくなり、集積化した場合にはチップ面積が大きくなるという問題点があった。また製造コストも増加するという問題点があった。

本発明は、ピークホールド回路を用いることなくクロックランイン信号の振幅の中点レベルを検出することができ、その結果回路を小さくでき、集積化した場合にチップ面積を小さくすることができるデータスライサ回路、集積回路およびデータ検出方法を提供することを目的とする。

本発明に係る主たる発明は 映像信号内の特定の走査期間に重畳されたデータの有無を示すパルス信号を用いて前記データを前記映像信号から分離するデータスライサ回路であって、入力信号を所定の周波数にてサンプリングしたときの前記入力信号のレベルに応じて一定の値の差をもって増加あるいは減少するデジタル信号を出力する制御回路と、前記デジタル信号をアナログ信号に変換する変換回路と、前記映像信号と前記アナログ信号との比較を行いその比較結果を前記入力信号として前記制御回路に出力する比較回路とを備え、前記比較回路の比較結果に応じた前記アナログ信号を前記映像信号から前記データを分離するためのスライスレベルとすることを特徴とする。

本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。

本発明によれば、ピークホールド回路を用いずにクロックランイン信号の振幅の中点レベルを検出できるので回路を小さくでき、集積化した場合にチップ面積を小さくすることができる。

＜データスライサ回路構成＞
本発明は映像信号に文字などのデータを重畳するためにクロックランイン信号を使用する様々な方式に利用可能であるが、本実施の形態では、テレテキスト方式においてデータを分離する場合について説明する。

図１に本発明の実施の形態に係るデータスライサ回路のブロック図を示す。同図に示すように当該データスライサ回路は、タイミング発生回路１０、制御回路２０、Ｄ／Ａコンバータ（『変換回路』）３０、コンパレータ（『比較回路』）４０とを有している。

タイミング発生回路１０は、映像信号に含まれる所定の垂直同期信号ＶＳｙｎｃおよび水平同期信号ＨＳｙｎｃから、制御回路２０を動作可能とするためのＤ／Ａ制御許可信号を生成する（“ＬＯＷ”から “ＨＩＧＨ”となる）。Ｄ／Ａ制御許可信号が生成されることによって制御回路２０は動作可能（Ｄ／Ａ制御可能）となる。なおタイミング発生回路１０はタイマー７０を有しており、Ｄ／Ａ制御許可信号が“ＬＯＷ”から “ＨＩＧＨ”となるタイミングは、タイマー７０によって調整される。

制御回路２０は、Ｄ／Ａ制御可能である期間（Ｄ／Ａ制御許可信号が“ＨＩＧＨ”）において、コンパレータ４０の出力値のサンプリングを行い、一定の値の差をもって増加または減少するデジタル信号をＤ／Ａコンバータ３０に出力する。このサンプリングの周波数は入力されるクロックの数倍（例えば４倍）となるように設定される。なお制御回路２０は、Ｄ／Ａコンバータ３０の出力において上限ピーク値となるアナログ信号の値に対応するデジタル信号の値を格納するレジスタ（『第１の保持回路』）５０と、下限ピーク値となるアナログ信号の値に対応するデジタル信号の値を格納するレジスタ（『第２の保持回路』）５１と、デジタル信号の増減に対応して“１”または“０”と変化するフラグ６０と、コンパレータ４０の出力のデューティ比に対応するデジタル信号の増減の比率の情報が格納された判定テーブル８０とを有している。制御回路２０はＣＭＰ出力を受けてフラグ６０の値を“１”または“０”に設定する。すなわちＣＭＰ出力が“ＨＩＧＨ”の場合にはフラグ６０は“１”を示し、ＣＭＰ出力が“ＬＯＷ”の場合にはフラグ６０は“０”を示す。

Ｄ／Ａコンバータ３０は、制御回路２０から出力されたデジタル信号を対応するアナログ信号に変換を行う。
コンパレータ４０の＋（非反転入力）端子には映像信号が入力され、−（反転入力）端子にはアナログ信号が入力される。そしてコンパレータ４０は映像信号とアナログ信号との大小の比較を行い、その結果映像信号がアナログ信号より大の場合には“ＨＩＧＨ”を、映像信号がアナログ信号より小の場合には“ＬＯＷ”を出力する。

よってＣＭＰ出力に応じて増加または減少したアナログ信号をスライスレベルとして用いることができ、クロックランイン信号の上側ピークと下側ピークから中点をスライスレベルとして検出すことが不要となる。

＜データスライサ動作＞
図２に本発明の実施の形態に係るデータスライサ回路の動作を説明するための波形を示す。同図ではクロックランイン信号が入力される場合の映像信号とアナログ信号波形の関係を表している。

クロックランイン信号が入力される前には映像信号は、ペデスタルレベル（映像信号の振幅と無関係の基準電圧）にあり、アナログ信号はペデスタルレベルより低いレベルにある。クロックランイン信号が入力されることを示すＨＳｙｎｃがタイミング発生回路１０に入力されるとタイマー７０によりＤ／Ａ制御許可信号が“ＬＯＷ”から“ＨＩＧＨ”となり、制御回路２０が動作可能（Ｄ／Ａ制御可能）な状態となる。同図に示すように、この時点では映像信号の方がアナログ信号よりも大きく、コンパレータ４０の出力値（ＣＭＰ出力）は“ＨＩＧＨ”である。

制御回路２０ではＣＭＰ出力のサンプリングが行われる。このときＣＭＰ出力が“ＨＩＧＨ”なのでデジタル信号は一定の値の差をもって増加する。Ｄ／Ａコンバータ３０は、当該デジタル信号に対応するアナログ信号をコンパレータ４０に出力する。よってアナログ信号は一定間隔で増加していく。

アナログ信号が映像信号より大きいレベルとなってから、若干のタイミング差（回路による遅延時間）をもってＣＭＰ出力が“ＬＯＷ”となり、さらに若干のタイミング差をもってアナログ信号の増加が止まる。その後アナログ信号はクロックランイン信号が入力されるまではそのレベルを保ち続ける。このようにクロックランイン信号が入力される直前はアナログ信号の方が映像信号より高い状態にある。アナログ信号を映像信号より高い状態にしておくのは、アナログ信号が映像信号より低い状態のままクロックランイン信号が入力されると、映像信号がペデスタルレベルから増加してもＣＭＰ出力は変化せず、クロックランイン信号が入力されたことの検出が行われないからである。このようにクロックランイン信号の入力前にアナログ信号をペデスタルレベル以上にして映像信号との差を明らかにしておく。

その後クロックランイン信号が入力され、映像信号がアナログ信号より大きくなると、若干のタイミング差（回路による遅延時間）をもってＣＭＰ出力が“ＨＩＧＨ”となる。制御回路２０ではクロックランイン信号のＮ倍でＣＭＰ出力のサンプリングが行われる。このときＣＭＰ出力が“ＨＩＧＨ”なのでデジタル信号は一定の値の差をもって増加する。フラグ６０はＣＭＰ出力が“ＨＩＧＨ”なので“１”を示している。Ｄ／Ａコンバータ３０は、当該デジタル信号に対応するアナログ信号をコンパレータ４０に出力する。よってアナログ信号は一定間隔で階段状に増加していく。

そしてアナログ信号の方が映像信号より大となると、若干のタイミング差（回路による遅延時間）をもってＣＭＰ出力が“ＬＯＷ”となる。制御回路２０ではクロックランイン信号のＮ倍でＣＭＰ出力のサンプリングが行われる。このときＣＭＰ出力が“ＬＯＷ”なのでデジタル信号は一定の値の差をもって減少しする。フラグ６０はＣＭＰ出力が“ＬＯＷ”なので“０”を示している。Ｄ／Ａコンバータ３０は、当該デジタル信号に対応するアナログ信号に変換を行いコンパレータ４０に出力する。よってアナログ信号は一定間隔で階段状に減少していく。

このアナログ信号の増加と減少との割合はＣＭＰ出力のデューティ比（ＣＭＰ出力の“ＨＩＧＨ”と“ＬＯＷ”の比率）に依存している。つまりアナログ信号が映像信号におけるクロックランイン信号の下側に位置する時には、ＣＭＰ出力の“ＨＩＧＨ”の割合が多く、“ＬＯＷ”の割合が少なくなる。そのためアナログ信号増減において増加のほうが減少の割合より多くなり、結果としてアナログ信号が増加するようになる。以上の動作を数回繰り返すことにより、クロックランイン信号の振幅の下側にあったアナログ信号の階段状の波形が、クロックランイン信号の振幅の中点に近づく。つまりコンパレータ４０の出力はデューティ比５０％に近づく。

アナログ信号の上限ピーク値または下限ピーク値は、制御回路２０内にあるフラグ６０の変化によって判別することができる。フラグ６０が“１”を示しているときはアナログ信号は増加しており、フラグ６０が“０”を示しているときはアナログ信号は減少している。よってフラグ６０が“１”から“０”に変化した点がアナログ信号の上限ピーク値であり、“０”から“１”に変化した点が下限ピーク値である。

また制御回路２０内のレジスタ５０は、アナログ信号の上限ピーク値に対応するデジタル信号の値を格納し、レジスタ５１は、アナログ信号の下限ピーク値に対応するデジタル信号の値を格納する。例えばアナログ信号の振幅を４回目繰り返すとアナログ信号がクロックランイン信号の振幅の中点に近づいていると考えられるので、本実施の形態では図２におけるＵＰ４とＤＮ４に相当するデジタル信号の値がそれぞれレジスタ５０、５１に格納される。ＵＰ４とＤＮ４（上限ピーク値および下限ピーク値）は、クロックランイン信号の入力を示すＣＭＰ出力の変化（ＳＴ）から、立ち上がりおよび立ち下がりが各４回目に対するアナログ信号の振幅波形のピーク値である。
上限ピーク値および下限ピーク値が設定されると、アナログ信号は各ピーク値内で推移し、ピーク値を越えた値が出力されないように制御回路２０によって制御される。

図３にデータが重畳された信号が入力された場合におけるデータスライサ回路の動作を説明するための波形を示す。

アナログ信号の上限ピーク値および下限ピーク値は図２で設定した値、つまりＵＰ４およびＤＮ４である。アナログ信号は映像信号に従い図２と同様に階段状に増加あるいは減少するが、上限ピーク値（ＵＰ４）に達するとアナログ信号はその値で保持され、上限ピーク値以上に増加しないように制御回路２０によって制御される。映像信号の変化に従ってアナログ信号が上限ピーク値以下になると、アナログ信号は階段状に減少する。そしてアナログ信号が下限ピーク値（ＤＮ４）まで達するとアナログ信号はその値で保持され、下限ピーク値以下に減少しないように制御回路２０によって制御される。これらの動作によって得られるアナログ信号と映像信号との大小によって論理値“０”または“１”から成る複数ビットデータが生成され、当該複数ビットデータは文字データなどとして抽出される。このように上限ピーク値と下限ピーク値を設定しておき、アナログ信号が各ピーク値を越えないように制御することによって、当該アナログ信号をスライスレベルとしてデータの抽出を行うことが可能である。

=======その他の実施の形態=======
図４に本発明の第２の実施の形態に係るデータスライサ回路の動作を説明するための波形を示す。クロックランイン信号が入力されアナログ信号が増加をはじめるＤＮ１から、ＤＮ２までは、第１の実施の形態（図２）と同じである。

制御回路２０は、アナログ信号を映像信号の振幅の中点に近づけるために、ＣＭＰ出力の１回目の振幅（クロックランイン信号入力を示すＳＴから次の立ち上がりまで）のデューティ比（ＣＭＰ出力の“ＨＩＧＨ”と“ＬＯＷ”の比率）から、アナログ信号の増加分および減少分を設定し矩形状に増加、減少を行う。

例えば同図においてＣＭＰ出力の１回目振幅の“ＨＩＧＨ”の部分をＡとし、“ＬＯＷ”の部分をＢとすると、矩形部のアナログ信号の増加量ａはＡ／（Ａ＋Ｂ）に比例し、アナログ信号の減少量ｂはＢ／（Ａ＋Ｂ）に比例する。同図に示すようにアナログ信号がクロックランイン信号の振幅の下側に位置する場合にはＡ＞Ｂとなるのでａの方がｂよりも大きくなる。すなわちアナログ信号は矩形状変化において減少より増加の割合が多く、その結果クロックランイン信号の振幅の中心に近づく。これらのＡ、Ｂの比率に対応するアナログ信号の増加、減少量の情報はあらかじめ制御回路２０内の判定テーブル８０に格納されている。ＡとＢの差が大きいほどａとｂの差が大きくなりすなわちアナログ信号が増加する割合が大きくなる。

なおアナログ信号が矩形状に増加および減少した後、所定の時間アナログ信号の値が保持される。この保持時間はアナログ信号の増加、減少と同様にＡとＢの比率で決定される。すなわち同図においてアナログ信号の増加後の保持時間ｃはクロックランイン信号の１周期×Ａ／（Ａ＋Ｂ）となり、アナログ信号の減少後の保持時間ｄはクロックランイン信号の１周期×Ｂ／（Ａ＋Ｂ）となる。

次の振幅以降においても同様の動作を続ける。つまり１つ前の振幅におけるＣＭＰ出力のデューティ比によってアナログ信号の増加、減少における変化量を設定し、この増加量と減少量の差に従ってアナログ信号を矩形状に増減することでクロックランイン信号の振幅の中点、すなわちデューティ比５０％（ＣＭＰ出力の“ＨＩＧＨ”と“ＬＯＷ”の比率が同じ）に近づける。

以上のように矩形状に増加および減少を行うことにより、アナログ信号の変化する回数を少なくすることができ、階段状にアナログ信号を増加あるいは減少していくよりも電力の消費量を少なくすることができる。

また図５に本発明の第３の実施の形態に係るデータスライサ回路の動作を説明するための波形を示す。クロックランイン信号が入力されアナログ信号が増加をはじめるＤＮ１から、ＤＮ２までは、第１の実施の形態（図２）と同じである。

制御回路２０は、アナログ信号が増加あるいは減少のどちらか一方を繰り返すことによりデューティ比５０％に近づくように制御する。例えば同図においてＣＭＰ出力の１回目振幅の“ＨＩＧＨ”の部分をＡとし、“ＬＯＷ”の部分をＢとすると、アナログ信号の増加量ａ’はＡとＢの比によって設定される。Ａ＞Ｂの場合ａ’が正となり、アナログ信号は増加する。逆にＡ＜Ｂより小の場合ａ’が負となり、アナログ信号は減少する。本実施の形態ではＡ＞Ｂなのでａ’は正でありアナログ信号は同図に示すように増加する。このＡとＢの比率に対する増加量（減少量）は制御回路２０内の判定テーブル８０に格納されており、ＡとＢの差が大であるほどａ’の絶対値も大きくなる。そしてアナログ信号が増加（減少）した後、クロックランイン信号の１周期に相当する時間、そのアナログ信号の値が保持される。

次の振幅以降においても同様の動作を続ける。つまり１つ前の振幅におけるＣＭＰ出力のデューティ比によってアナログ信号の増加または減少量を調整することで、デューティ比が５０％に近づくように変化させる。すなわちアナログ信号の値はクロックランイン信号の振幅の中点に近づく。以上の動作によって、アナログ信号を変化させる回数および量を少なくすることができる。

なお本実施の形態においては、テレテキスト方式に本発明を用いてデータを分離する方法について説明したが、映像信号の水平捜査期間（２１Ｈ）にキャプションデータが重畳されたクローズドキャプション方式においても同様に本発明を用いて文字データを映像信号から分離することが可能である。

以上説明したように、本実施の形態によるとコンパレータ４０の出力のデューティ比によってアナログ信号をクロックランイン信号の振幅の中点レベルに近づけることができ、このアナログ信号をスライスレベルとして映像信号からデータを分離することができる。よってピークホールド回路に含まれる面積の大きいオペアンプ、キャパシタ、抵抗を使用しないので、回路を小さくすることができ、集積化された場合にチップの面積を小さくすることができる。

また、アナログ信号の所定の振幅においての最大ピーク値と最小ピーク値とを記憶しておき、その範囲内でアナログ信号を増減させることにより、スライスレベルをクロックランイン信号の振幅の上限値、下限値の中点として検出することが不要となり、容易にデータを抽出することができる。このアナログ信号のピークとなる位置はデジタル信号の増減に対応して“１”または“０”と変化するフラグによって検出できる。アナログ信号はＤＮ１、ＵＰ１、ＤＮ２…のように増加と減少を繰り返すが、この増減の変化の回数はフラグの値の変化をカウントすることによって計測することができ、任意の振幅におけるピーク値を上限ピーク値または下限ピーク値として設定することができる。

さらに、クロックランイン信号の周波数に対するサンプリングの間隔が短いほど（本実施の形態では４倍）精度が向上し、クロックランイン周波数の異なるフォーマット（例えばクローズドキャプションやテレテキスト）にも対応することができる。

また、クロックランイン信号が入力される前にアナログ信号を映像信号のペデスタルレベル以上としておくことにより、クロックランイン信号が入力されたとき制御回路が即時にＣＭＰ出力の変化を検知することができ、それに応じてアナログ信号を増加させることができる。

以上、本発明の実施の形態について、その実施の形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

本発明に係るデータスライサ回路のブロック図である。 本発明に係るデータスライス回路がクロックランイン信号を入力する時の動作を説明するための波形図の一例である。 本発明に係るデータスライス回路がデータ信号を入力する時の動作を説明するための波形図の一例である。 本発明に係るデータスライス回路がクロックランイン信号を入力する時の動作を説明するための波形図の第２の実施例である。 本発明に係るデータスライス回路がクロックランイン信号を入力する時の動作を説明するための波形図の第３の実施例である。 従来のデータスライサ回路のブロック図である。 従来のデータスライス回路がクロックランイン信号を入力する時の動作を説明するため波形図の一例である。

符号の説明

１０ タイミング発生回路
２０ 制御回路
３０ Ｄ／Ａコンバータ
４０、４１ コンパレータ
５０、５１ レジスタ
６０ フラグ
７０ タイマー
８０ 判定テーブル
９０、９１ ピークホールド回路

Claims (8)

1. 映像信号内の特定の走査期間に重畳されたデータの有無を示すパルス信号を用いて前記データを前記映像信号から分離するデータスライサ回路であって、
   入力信号を所定の周波数にてサンプリングしたときの前記入力信号のレベルに応じて一定の値の差をもって増加あるいは減少するデジタル信号を出力する制御回路と、
   前記デジタル信号をアナログ信号に変換する変換回路と、
   前記映像信号と前記アナログ信号との比較を行いその比較結果を前記入力信号として前記制御回路に出力する比較回路と、
   を備え、
   前記比較回路の比較結果に応じた前記アナログ信号を、前記映像信号から前記データを分離するためのスライスレベルとすることを特徴とするデータスライサ回路。
2. 前記制御回路は、
   前記デジタル信号の増加または減少を指示するためのフラグを備えることを特徴とする請求項１に記載のデータスライサ回路。
3. 前記制御回路は、
   前記アナログ信号の上限ピーク値に対応するデジタル信号の値を保持する第１の保持回路と、
   前記アナログ信号の下限ピーク値に対応するデジタル信号の値を保持する第２の保持回路と、
   を有し、
   前記アナログ信号の値を、前記上限ピーク値と前記下限ピーク値の範囲とすべく前記デジタル信号の値を制御することを特徴とする請求項１または２に記載のデータスライサ回路。
4. 前記制御回路は、
   前記パルス信号の周波数より高い周波数にて前記サンプリングを行うことを特徴とする請求項１乃至３の何れかに記載のデータスライサ回路。
5. 前記制御回路は、
   前記パルス信号が入力される前に前記アナログ信号の値を前記映像信号の値以上とすることを特徴とする請求項１乃至４の何れかに記載のデータスライサ回路。
6. 前記制御回路は、
   前記比較回路のから出力される比較結果のデューティ比に基づいて、前記アナログ出力値の増加と減少の割合を変化させることを特徴とする請求項１乃至５の何れかに記載のデータスライサ回路。
7. 請求項１乃至６の何れかに記載のデータスライサ回路を集積化してなることを特徴とする集積回路。
8. 映像信号内の特定の走査期間に重畳されたデータの有無を示すパルス信号を用いて前記データを前記映像信号から分離するデータスライサ回路のデータ検出方法であって、
   入力信号を所定の周波数にてサンプリングしたときの前記入力信号のレベルに応じて一定の値の差をもって増加あるいは減少するデジタル信号を出力するステップと、
   前記デジタル信号をアナログ信号に変換するステップと、
   前記映像信号と前記アナログ信号との比較を行いその比較結果を前記入力信号とするステップと、
   を備え、
   前記比較結果に応じた前記アナログ信号を、前記映像信号から前記データを分離するためのスライスレベルとすることを特徴とするデータスライサ回路のデータ検出方法。
   

Images