KR20050031386A

KR20050031386A - 데이터 슬라이서 회로, 집적 회로 및 데이터 검출 방법

Info

Publication number: KR20050031386A
Application number: KR1020040075756A
Authority: KR
Inventors: 야마사끼신이찌; 오꾸바야시마사노리
Original assignee: 산요덴키가부시키가이샤
Priority date: 2003-09-29
Filing date: 2004-09-22
Publication date: 2005-04-06
Also published as: TWI253307B; JP4297763B2; TW200514444A; KR100612792B1; CN1330184C; US7463308B2; US20050110903A1; JP2005109699A; CN1604638A

Abstract

피크 홀드 회로를 이용하지 않고 클럭 런인 신호의 진폭의 중점 레벨을 검출할 수 있으며, 그 결과 회로를 작게 할 수 있어, 집적화한 경우에 칩 면적을 작게 할 수 있는 데이터 슬라이서 회로 및 집적 회로 및 데이터 검출 방법을 제공한다. 입력 신호를 소정의 주파수로 샘플링하였을 때의 상기 입력 신호의 레벨에 따라 일정한 값의 차를 갖고 증가 혹은 감소하는 디지털 신호를 출력하는 제어 회로와, 상기 디지털 신호를 아날로그 신호로 변환하는 변환 회로와, 영상 신호와 상기 아날로그 신호와의 비교를 행하여 그 비교 결과를 상기 입력 신호로서 상기 제어 회로에 출력하는 비교 회로를 구비하고, 상기 비교 회로의 비교 결과에 따른 상기 아날로그 신호를 상기 영상 신호로부터 상기 데이터를 분리하기 위한 슬라이스 레벨로 한다.

Description

데이터 슬라이서 회로, 집적 회로 및 데이터 검출 방법{DATA SLICER CIRCUIT, INTEGRATED CIRCUIT AND DATA DETECTION METHOD}

본 발명은, 데이터 슬라이서 회로, 집적 회로 및 데이터 검출 방법에 관한 것이다.

텔레비전 수상기로 수신하기 위한 영상 신호에 문자 등을 나타내는 데이터를 중첩하는 방식으로서, 예를 들면 유럽에서 행해지고 있는 텔레텍스트 방식이 있다. 텔레텍스트는, 영상 신호에서의 수직 블랭킹 기간에 문자 등을 나타내는 데이터를 중첩하여 송신하는 기술이다. 텔레비전 수상기로 문자 등을 확인하기 위해서는, 송신되어 오는 영상 신호로부터 데이터를 분리하는 회로가 필요하며, 이 중첩된 데이터를 영상 신호로부터 분리하는 것이 데이터 슬라이서 회로이다. 텔레텍스트에서는 데이터의 유무를 나타내는 클럭 런인 신호(『펄스 신호』)를 갖고 있고, 데이터 슬라이서 회로는, 사전에 정해진 클럭 런인 신호의 진폭의 중점을 슬라이스 레벨로 하고, 해당 슬라이스 레벨을 기준으로 함으로써 영상 신호로부터 데이터를 분리한다.

그런데 이들 영상 신호에서, 텔레비전 수상기에 의한 튜닝 어긋남이나 수신 상황의 변화가 있었던 경우, 클럭 런인 신호의 파형이 변화되는 경우가 있다. 그렇게 하면 데이터 슬라이서 회로는 클럭 런인 신호의 파형의 왜곡이나 진폭의 변화에 의해 슬라이스 레벨이 클럭 런인 신호의 진폭의 중점으로 되지 않기 때문에 데이터를 정확하게 분리할 수 없게 된다. 따라서 클럭 런인 신호의 파형이 변화된 경우에 있어서도 슬라이스 레벨을 정확하게 결정하여, 데이터를 판독할 수 있는 데이터 슬라이서 회로가 제안되어 있다(예를 들면, 특허 문헌1 참조).

도 6은 종래의 데이터 슬라이서 회로를 도시하는 블록도이다.

종래의 데이터 슬라이서 회로는, 클럭 런인 신호의 상측 피크 전압을 유지하는 피크 홀드 회로(90)와, 클럭 런인 신호의 하측 피크 전압을 유지하는 피크 홀드 회로(91)와, 저항값이 동일한 저항 R1, R2와, 비교기(41)를 갖고 있다. 또한 피크 홀드 회로(90, 91)는 각각 도시하지 않은 비교기, 연산 증폭기, 저항 및 캐패시터를 갖고 있다.

영상 신호는 비교기(41)의 +(비반전 입력) 단자에 공급되며, 피크 홀드 회로(90, 91)에도 공급된다. 피크 홀드 회로(90)에 의해 검출된 상측 피크값과, 피크 홀드 회로(91)에 의해 검출된 하측 피크값은, 직렬 접속된 저항 R1(약 10KΩ), R2(약 10KΩ)에 의해 분압된다. 저항 R1, R2에 의해 분압된 중간 전압은 문자 등의 정보를 나타내는 데이터로부터 논리값 "1"과 "0"의 2치화 데이터를 추출하기 위한 슬라이스 레벨로서, 비교기(41)의 -(반전 입력) 단자에 공급된다. 그리고 해당 비교기(41)에 의해 영상 신호와 슬라이스 레벨이 비교되며, 비교 결과가 "HIGH(논리값 1)" 또는 "LOW(논리값 0)"로서 출력된다.

도 7은 종래의 데이터 슬라이스 회로의 동작을 도시하는 파형도이다. 피크 홀드 회로(90)에 의해 클럭 런인 신호의 상측 피크값을 검출함과 함께, 피크 홀드 회로(91)에 의해 클럭 런인 신호의 하측 피크값을 검출한다. 그리고 상측 피크값과 하측 피크값으로부터 중점을 산출함으로써, 슬라이스 레벨을 결정한다. 따라서 클럭 런인 신호의 진폭이 왜곡되거나, 변화된 경우에 있어서도 슬라이스 레벨을 클럭 런인 신호의 진폭의 중점 레벨로 유지할 수 있다.

[특허 문헌1]

일본 특개평11-41552호 공보

이와 같이 종래의 데이터 슬라이서 회로에서는, 클럭 런인 신호의 상측 피크값과 하측 피크값을 검출하기 위해 피크 홀드 회로가 2개 필요하고, 각 피크 홀드 회로는 면적이 큰 연산 증폭기, 캐패시터, 저항을 포함하기 때문에 회로가 커져, 집적화한 경우에는 칩 면적이 커진다고 하는 문제점이 있었다. 또한 제조 비용도 증가되는 문제점이 있었다.

본 발명은, 피크 홀드 회로를 이용하지 않고 클럭 런인 신호의 진폭의 중점 레벨을 검출할 수 있고, 그 결과 회로를 작게 할 수 있어, 집적화한 경우에 칩 면적을 작게 할 수 있는 데이터 슬라이서 회로, 집적 회로 및 데이터 검출 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 주된 발명은 영상 신호 내의 특정한 주사 기간에 중첩된 데이터의 유무를 나타내는 펄스 신호를 이용하여 상기 데이터를 상기 영상 신호로부터 분리하는 데이터 슬라이서 회로로서, 입력 신호를 소정의 주파수로 샘플링하였을 때의 상기 입력 신호의 레벨에 따라 일정한 값의 차를 갖고 증가 혹은 감소하는 디지털 신호를 출력하는 제어 회로와, 상기 디지털 신호를 아날로그 신호로 변환하는 변환 회로와, 상기 영상 신호와 상기 아날로그 신호와의 비교를 행하여 그 비교 결과를 상기 입력 신호로서 상기 제어 회로에 출력하는 비교 회로를 구비하고, 상기 비교 회로의 비교 결과에 따른 상기 아날로그 신호를 상기 영상 신호로부터 상기 데이터를 분리하기 위한 슬라이스 레벨로 하는 것을 특징으로 한다.

본 발명의 다른 특징에 대해서는, 첨부 도면 및 본 명세서의 기재에 의해 명백하게 된다.

<실시예>

<데이터 슬라이서 회로 구성>

본 발명은 영상 신호에 문자 등의 데이터를 중첩하기 위해 클럭 런인 신호를 사용하는 다양한 방식에 이용 가능하지만, 본 실시 형태에서는, 텔레텍스트 방식에서 데이터를 분리하는 경우에 대해 설명한다.

도 1에 본 발명의 실시 형태에 따른 데이터 슬라이서 회로의 블록도를 도시한다. 도 1에 도시한 바와 같이 해당 데이터 슬라이서 회로는, 타이밍 발생 회로(10), 제어 회로(20), D/A 컨버터(『변환 회로』)(30), 비교기(『비교 회로』)(40)를 갖고 있다.

타이밍 발생 회로(10)는, 영상 신호에 포함되는 소정의 수직 동기 신호 VSync 및 수평 동기 신호 HSync로부터, 제어 회로(20)를 동작 가능하게 하기 위한 D/A 제어 허가 신호를 생성한다("LOW"로부터 "HIGH"로 된다). D/A 제어 허가 신호가 생성됨으로써 제어 회로(20)는 동작 가능(D/A 제어 가능)으로 된다. 또한 타이밍 발생 회로(10)는 타이머(70)를 갖고 있어, D/A 제어 허가 신호가 "LOW"로부터 "HIGH"로 되는 타이밍은, 타이머(70)에 의해 조정된다.

제어 회로(20)는, D/A 제어 가능한 기간(D/A 제어 허가 신호가 "HIGH")에서, 비교기(40)의 출력값의 샘플링을 행하여, 일정한 값의 차를 갖고 증가 또는 감소하는 디지털 신호를 D/A 컨버터(30)에 출력한다. 이 샘플링의 주파수는 입력되는 클럭의 수배(예를 들면 4배)로 되도록 설정된다. 또한 제어 회로(20)는, D/A 컨버터(30)의 출력에서 상한 피크값으로 되는 아날로그 신호의 값에 대응하는 디지털 신호의 값을 저장하는 레지스터(『제1 보유 회로』)(50)와, 하한 피크값으로 되는 아날로그 신호의 값에 대응하는 디지털 신호의 값을 저장하는 레지스터(『제2 보유 회로』)(51)와, 디지털 신호의 증감에 대응하여 "1" 또는 "0"으로 변화되는 플래그(60)와, 비교기(40)의 출력의 듀티비에 대응하는 디지털 신호의 증감의 비율의 정보가 저장된 판정 테이블(80)을 갖고 있다. 제어 회로(20)는 CMP 출력을 받아 플래그(60)의 값을 "1" 또는 "0"으로 설정한다. 즉 CMP 출력이 "HIGH"인 경우에는 플래그(60)는 "1"을 나타내고, CMP 출력이 "LOW"인 경우에는 플래그(60)는 "0"을 나타낸다.

D/A 컨버터(30)는, 제어 회로(20)로부터 출력된 디지털 신호를 대응하는 아날로그 신호로 변환을 행한다.

비교기(40)의 +(비반전 입력) 단자에는 영상 신호가 입력되며, -(반전 입력) 단자에는 아날로그 신호가 입력된다. 그리고 비교기(40)는 영상 신호와 아날로그 신호와의 대소의 비교를 행하여, 그 결과 영상 신호가 아날로그 신호보다 큰 경우에는 "HIGH"를, 영상 신호가 아날로그 신호보다 작은 경우에는 "LOW"를 출력한다.

따라서 CMP 출력에 따라 증가 또는 감소한 아날로그 신호를 슬라이스 레벨로서 이용할 수 있어, 클럭 런인 신호의 상측 피크와 하측 피크로부터 중점을 슬라이스 레벨로서 검출하는 것이 불필요하게 된다.

<데이터 슬라이서 동작>

도 2에 본 발명의 실시 형태에 따른 데이터 슬라이서 회로의 동작을 설명하기 위한 파형을 도시한다. 도 2에서는 클럭 런인 신호가 입력되는 경우의 영상 신호와 아날로그 신호 파형의 관계를 도시하고 있다.

클럭 런인 신호가 입력되기 전에는 영상 신호는, 페데스탈 레벨(영상 신호의 진폭과 무관계한 기준 전압)에 있으며, 아날로그 신호는 페테스탈 레벨보다 낮은 레벨에 있다. 클럭 런인 신호가 입력되는 것을 나타내는 HSync가 타이밍 발생 회로(10)에 입력되면 타이머(70)에 의해 D/A 제어 허가 신호가 "LOW"로부터 "HIGH"로 되어, 제어 회로(20)가 동작 가능(D/A 제어 가능)한 상태로 된다. 도 2에 도시한 바와 같이, 이 시점에서는 영상 신호쪽이 아날로그 신호보다 커서, 비교기(40)의 출력값(CMP 출력)은 "HIGH"이다.

제어 회로(20)에서는 CMP 출력의 샘플링이 행해진다. 이 때 CMP 출력이 "HIGH"이기 때문에 디지털 신호는 일정한 값의 차를 갖고 증가한다. D/A 컨버터(30)는, 해당 디지털 신호에 대응하는 아날로그 신호를 비교기(40)에 출력한다. 따라서 아날로그 신호는 일정 간격으로 증가해 간다.

아날로그 신호가 영상 신호보다 큰 레벨로 되고 나서, 약간의 타이밍차(회로에 의한 지연 시간)를 갖고 CMP 출력이 "LOW"로 되며, 또한 약간의 타이밍차를 갖고 아날로그 신호의 증가가 멈춘다. 그 후 아날로그 신호는 클럭 런인 신호가 입력될 때까지는 그 레벨을 계속해서 유지한다. 이와 같이 클럭 런인 신호가 입력되기 직전에는 아날로그 신호쪽이 영상 신호보다 높은 상태에 있다. 아날로그 신호를 영상 신호보다 높은 상태로 해 두는 것은, 아날로그 신호가 영상 신호보다 낮은 상태 그대로 클럭 런인 신호가 입력되면, 영상 신호가 페데스탈 레벨로부터 증가해도 CMP 출력은 변화되지 않아, 클럭 런인 신호가 입력된 것의 검출이 행해지지 않기 때문이다. 이와 같이 클럭 런인 신호의 입력 전에 아날로그 신호를 페데스탈 레벨 이상으로 하여 영상 신호와의 차를 명백하게 해 둔다.

그 후 클럭 런인 신호가 입력되어, 영상 신호가 아날로그 신호보다 커지면, 약간의 타이밍차(회로에 의한 지연 시간)를 갖고 CMP 출력이 "HIGH"로 된다. 제어 회로(20)에서는 클럭 런인 신호의 N배로 CMP 출력의 샘플링이 행해진다. 이 때 CMP 출력이 "HIGH"이기 때문에 디지털 신호는 일정한 값의 차를 갖고 증가한다. 플래그(60)는 CMP 출력이 "HIGH"이기 때문에 "1"을 나타내고 있다. D/A 컨버터(30)는, 해당 디지털 신호에 대응하는 아날로그 신호를 비교기(40)에 출력한다. 따라서 아날로그 신호는 일정 간격으로 계단 형상으로 증가되어 간다.

그리고 아날로그 신호쪽이 영상 신호보다 크게 되면, 약간의 타이밍차(회로에 의한 지연 시간)를 갖고 CMP 출력이 "LOW"로 된다. 제어 회로(20)에서는 클럭 런인 신호의 N배로 CMP 출력의 샘플링이 행해진다. 이 때 CMP 출력이 "LOW"이기 때문에 디지털 신호는 일정한 값의 차를 갖고 감소한다. 플래그(60)는 CMP 출력이 "LOW"이기 때문에 "0"을 나타내고 있다. D/A 컨버터(30)는, 해당 디지털 신호에 대응하는 아날로그 신호로 변환을 행하여 비교기(40)에 출력한다. 따라서 아날로그 신호는 일정 간격으로 계단 형상으로 감소되어 간다.

이 아날로그 신호의 증가와 감소의 비율은 CMP 출력의 듀티비(CMP 출력의 "HIGH"와 "LOW"의 비율)에 의존하고 있다. 즉 아날로그 신호가 영상 신호에서의 클럭 런인 신호의 하측에 위치할 때에는, CMP 출력의 "HIGH"의 비율이 많고, "LOW"의 비율이 적어진다. 그 때문에 아날로그 신호 증감에서 증가쪽이 감소의 비율보다 많아져, 결과로서 아날로그 신호가 증가하게 된다. 이상의 동작을 수회 반복함으로써, 클럭 런인 신호의 진폭의 하측에 있었던 아날로그 신호의 계단 형상의 파형이, 클럭 런인 신호의 진폭의 중점에 근접한다. 즉 비교기(40)의 출력은 듀티비 50%에 근접한다.

아날로그 신호의 상한 피크값 또는 하한 피크값은, 제어 회로(20) 내에 있는 플래그(60)의 변화에 의해 판별할 수 있다. 플래그(60)가 "1"을 나타내고 있을 때에는 아날로그 신호는 증가하고 있고, 플래그(60)가 "0"을 나타내고 있을 때에는 아날로그 신호는 감소하고 있다. 따라서 플래그(60)가 "1"로부터 "0"으로 변화된 점이 아날로그 신호의 상한 피크값이고, "0"으로부터 "1"로 변화된 점이 하한 피크값이다.

또한 제어 회로(20) 내의 레지스터(50)는, 아날로그 신호의 상한 피크값에 대응하는 디지털 신호의 값을 저장하고, 레지스터(51)는, 아날로그 신호의 하한 피크값에 대응하는 디지털 신호의 값을 저장한다. 예를 들면 아날로그 신호의 진폭을 4회째 반복하면 아날로그 신호가 클럭 런인 신호의 진폭의 중점에 근접하고 있다고 생각되기 때문에, 본 실시 형태에서는 도 2에서의 UP4와 DN4에 상당하는 디지털 신호의 값이 각각 레지스터(50, 51)에 저장된다. UP4와 DN4(상한 피크값 및 하한 피크값)는, 클럭 런인 신호의 입력을 나타내는 CMP 출력의 변화(ST)로부터, 상승 및 하강이 각 4회째에 대한 아날로그 신호의 진폭 파형의 피크값이다.

상한 피크값 및 하한 피크값이 설정되면, 아날로그 신호는 각 피크값 내에서 추이하고, 피크값을 초과하는 값이 출력되지 않도록 제어 회로(20)에 의해 제어된다.

도 3에 데이터가 중첩된 신호가 입력된 경우에 있어서의 데이터 슬라이서 회로의 동작을 설명하기 위한 파형을 도시한다.

아날로그 신호의 상한 피크값 및 하한 피크값은 도 2에서 설정한 값, 즉 UP4 및 DN4이다. 아날로그 신호는 영상 신호에 따라 도 2와 마찬가지로 계단 형상으로 증가 혹은 감소하지만, 상한 피크값(UP4)에 도달하면 아날로그 신호는 그 값으로 유지되며, 상한 피크값 이상으로 증가하지 않도록 제어 회로(20)에 의해 제어된다. 영상 신호의 변화에 따라 아날로그 신호가 상한 피크값 이하로 되면, 아날로그 신호는 계단 형상으로 감소한다. 그리고 아날로그 신호가 하한 피크값(DN4)까지 도달하면 아날로그 신호는 그 값으로 유지되며, 하한 피크값 이하로 감소하지 않도록 제어 회로(20)에 의해 제어된다. 이들 동작에 의해 얻어지는 아날로그 신호와 영상 신호와의 대소에 의해 논리값 "0" 또는 "1"로 이루어지는 복수 비트 데이터가 생성되며, 해당 복수 비트 데이터는 문자 데이터 등으로서 추출된다. 이와 같이 상한 피크값과 하한 피크값을 설정해 놓고, 아날로그 신호가 각 피크값을 초과하지 않도록 제어함으로써, 해당 아날로그 신호를 슬라이스 레벨로 하여 데이터의 추출을 행하는 것이 가능하다.

<그 밖의 실시 형태>

도 4에 본 발명의 제2 실시 형태에 따른 데이터 슬라이서 회로의 동작을 설명하기 위한 파형을 도시한다. 클럭 런인 신호가 입력되어 아날로그 신호가 증가를 시작하는 DN1로부터 DN2까지는, 제1 실시 형태(도 2)와 동일하다

제어 회로(20)는, 아날로그 신호를 영상 신호의 진폭의 중점에 근접시키기 위해, CMP 출력의 1회째의 진폭(클럭 런인 신호 입력을 나타내는 ST로부터 다음 상승까지)의 듀티비(CMP 출력의 "HIGH"와 "LOW"의 비율)로부터, 아날로그 신호의 증가분 및 감소분을 설정하여 구형상으로 증가, 감소를 행한다.

예를 들면 도 4에서 CMP 출력의 1회째 진폭의 "HIGH"의 부분을 A로 하고, "LOW"의 부분을 B로 하면, 구형상부의 아날로그 신호의 증가량 a는 A/(A+B)에 비례하고, 아날로그 신호의 감소량 b는 B/(A+B)에 비례한다. 도 4에 도시한 바와 같이 아날로그 신호가 클럭 런인 신호의 진폭의 하측에 위치하는 경우에는 A>B로 되기 때문에 a쪽이 b보다 크게 된다. 즉 아날로그 신호는 구형상 변화에서 감소보다 증가의 비율이 많고, 그 결과 클럭 런인 신호의 진폭의 중심에 근접한다. 이들 A, B의 비율에 대응하는 아날로그 신호의 증가, 감소량의 정보는 사전에 제어 회로(20) 내의 판정 테이블(80)에 저장되어 있다. A와 B의 차가 클수록 a와 b의 차가 커져 즉 아날로그 신호가 증가하는 비율이 커진다.

또한 아날로그 신호가 구형상으로 증가 및 감소한 후, 소정 시간 아날로그 신호의 값이 유지된다. 이 유지 시간은 아날로그 신호의 증가, 감소와 마찬가지로 A와 B의 비율로 결정된다. 즉 도 4에서 아날로그 신호의 증가 후의 유지 시간 c는 클럭 런인 신호의 1주기×A/(A+B)로 되며, 아날로그 신호의 감소 후의 유지 시간 d는 클럭 런인 신호의 1주기×B/(A+B)로 된다.

다음의 진폭 이후에서도 마찬가지의 동작을 계속한다. 즉 1개 전의 진폭에서의 CMP 출력의 듀티비에 의해 아날로그 신호의 증가, 감소에서의 변화량을 설정하고, 이 증가량과 감소량의 차에 따라 아날로그 신호를 구형상으로 증감함으로써 클럭 런인 신호의 진폭의 중점, 즉 듀티비 50%(CMP 출력의 "HIGH"와 "LOW"의 비율이 동일함)에 근접하게 된다.

이상과 같이 구형상으로 증가 및 감소를 행함으로써, 아날로그 신호의 변화하는 횟수를 적게 할 수 있어, 계단 형상으로 아날로그 신호를 증가 혹은 감소해 가는 것보다 전력의 소비량을 적게 할 수 있다.

또한 도 5에 본 발명의 제3 실시 형태에 따른 데이터 슬라이서 회로의 동작을 설명하기 위한 파형을 도시한다. 클럭 런인 신호가 입력되어 아날로그 신호가 증가를 시작하는 DN1로부터 DN2까지는, 제1 실시 형태(도 2)와 동일하다.

제어 회로(20)는, 아날로그 신호가 증가 혹은 감소 중 어느 한쪽을 반복함으로써 듀티비 50%에 근접하도록 제어한다. 예를 들면 도 5에서 CMP 출력의 1회째 진폭의 "HIGH"의 부분을 A로 하고, "LOW"의 부분을 B로 하면, 아날로그 신호의 증가량 a'는 A와 B의 비에 의해 설정된다. A>B인 경우 a'가 플러스로 되어, 아날로그 신호는 증가한다. 반대로 A<B보다 작은 경우 a'가 마이너스로 되어, 아날로그 신호는 감소한다. 본 실시 형태에서는 A>B이기 때문에 a'는 플러스로서 아날로그 신호는 도 5에 도시한 바와 같이 증가한다. 이 A와 B의 비율에 대한 증가량(감소량)은 제어 회로(20) 내의 판정 테이블(80)에 저장되어 있으며, A와 B의 차가 클수록 a'의 절대값도 커진다. 그리고 아날로그 신호가 증가(감소)한 후, 클럭 런인 신호의 1주기에 상당하는 시간, 그 아날로그 신호의 값이 유지된다.

다음의 진폭 이후에 있어서도 마찬가지의 동작을 계속한다. 즉 1개 전의 진폭에서의 CMP 출력의 듀티비에 의해 아날로그 신호의 증가 또는 감소량을 조정함으로써, 듀티비가 50%에 근접하도록 변화시킨다. 즉 아날로그 신호의 값은 클럭 런인 신호의 진폭의 중점에 근접한다. 이상의 동작에 의해, 아날로그 신호를 변화시키는 횟수 및 양을 적게 할 수 있다.

또한 본 실시 형태에서는, 텔레텍스트 방식에 본 발명을 이용하여 데이터를 분리하는 방법에 대하여 설명하였지만, 영상 신호의 수평 수사 기간(21H)에 캡션 데이터가 중첩된 클로즈드 캡션 방식에서도 마찬가지로 본 발명을 이용하여 문자 데이터를 영상 신호로부터 분리하는 것이 가능하다.

이상 설명한 바와 같이, 본 실시 형태에 따르면 비교기(40)의 출력의 듀티비에 의해 아날로그 신호를 클럭 런인 신호의 진폭의 중점 레벨에 근접시킬 수 있어, 이 아날로그 신호를 슬라이스 레벨로 하여 영상 신호로부터 데이터를 분리할 수 있다. 따라서 피크 홀드 회로에 포함되는 면적이 큰 연산 증폭기, 캐패시터, 저항을 사용하지 않기 때문에, 회로를 작게 할 수 있어, 집적화된 경우에 칩의 면적을 작게 할 수 있다.

또한, 아날로그 신호의 소정의 진폭에서의 최대 피크값과 최소 피크값을 기억해 놓고, 그 범위 내에서 아날로그 신호를 증감시킴으로써, 슬라이스 레벨을 클럭 런인 신호의 진폭의 상한값, 하한값의 중점으로서 검출하는 것이 불필요하게 되어, 용이하게 데이터를 추출할 수 있다. 이 아날로그 신호의 피크로 되는 위치는 디지털 신호의 증감에 따라 "1" 또는 "0"으로 변화되는 플래그에 의해 검출할 수 있다. 아날로그 신호는 DN1, UP1, DN2, …과 같이 증가와 감소를 반복하지만, 이 증감의 변화의 횟수는 플래그의 값의 변화를 카운트함으로써 계측할 수 있어, 임의의 진폭에서의 피크값을 상한 피크값 또는 하한 피크값으로서 설정할 수 있다.

또한, 클럭 런인 신호의 주파수에 대한 샘플링의 간격이 짧을수록(본 실시 형태에서는 4배) 정밀도가 향상되어, 클럭 런인 주파수가 다른 포맷(예를 들면 클로즈드 캡션이나 텔레텍스트)에도 대응할 수 있다.

또한, 클럭 런인 신호가 입력되기 전에 아날로그 신호를 영상 신호의 페데스탈 레벨 이상으로 해 놓음으로써, 클럭 런인 신호가 입력되었을 때 제어 회로가 바로 CMP 출력의 변화를 검지할 수 있어, 그에 따라 아날로그 신호를 증가시킬 수 있다.

이상, 본 발명의 실시 형태에 대하여, 그 실시 형태에 기초하여 구체적으로 설명하였지만, 이에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능하다.

본 발명에 따르면, 피크 홀드 회로를 이용하지 않고 클럭 런인 신호의 진폭의 중점 레벨을 검출할 수 있기 때문에 회로를 작게 할 수 있어, 집적화한 경우에 칩 면적을 작게 할 수 있다.

도 1은 본 발명에 따른 데이터 슬라이서 회로의 블록도.

도 2는 본 발명에 따른 데이터 슬라이스 회로가 클럭 런인 신호를 입력할 때의 동작을 설명하기 위한 파형도의 일례를 도시하는 도면.

도 3은 본 발명에 따른 데이터 슬라이스 회로가 데이터 신호를 입력할 때의 동작을 설명하기 위한 파형도의 일례를 도시하는 도면.

도 4는 본 발명에 따른 데이터 슬라이스 회로가 클럭 런인 신호를 입력할 때의 동작을 설명하기 위한 파형도의 제2 실시예를 도시하는 도면.

도 5는 본 발명에 따른 데이터 슬라이스 회로가 클럭 런인 신호를 입력할 때의 동작을 설명하기 위한 파형도의 제3 실시예를 도시하는 도면.

도 6은 종래의 데이터 슬라이서 회로의 블록도.

도 7은 종래의 데이터 슬라이스 회로가 클럭 런인 신호를 입력할 때의 동작을 설명하기 위한 파형도의 일례를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

10 : 타이밍 발생 회로

20 : 제어 회로

30 : D/A 컨버터

40, 41 : 비교기

50, 51 : 레지스터

60 : 플래그

70 : 타이머

80 : 판정 테이블

90, 91 : 피크 홀드 회로

Claims

영상 신호 내의 특정한 주사 기간에 중첩된 데이터의 유무를 나타내는 펄스 신호를 이용하여 상기 데이터를 상기 영상 신호로부터 분리하는 데이터 슬라이서 회로로서,

입력 신호를 소정의 주파수로 샘플링하였을 때의 상기 입력 신호의 레벨에 따라 일정한 값의 차를 갖고 증가 혹은 감소하는 디지털 신호를 출력하는 제어 회로와,

상기 디지털 신호를 아날로그 신호로 변환하는 변환 회로와,

상기 영상 신호와 상기 아날로그 신호와의 비교를 행하여 그 비교 결과를 상기 입력 신호로서 상기 제어 회로에 출력하는 비교 회로

를 구비하고,

상기 비교 회로의 비교 결과에 따른 상기 아날로그 신호를, 상기 영상 신호로부터 상기 데이터를 분리하기 위한 슬라이스 레벨로 하는 것을 특징으로 하는 데이터 슬라이서 회로.
제1항에 있어서,

상기 제어 회로는,

상기 디지털 신호의 증가 또는 감소를 지시하기 위한 플래그를 구비하는 것을 특징으로 하는 데이터 슬라이서 회로.
제1항 또는 제2항에 있어서,

상기 제어 회로는,

상기 아날로그 신호의 상한 피크값에 대응하는 디지털 신호의 값을 보유하는 제1 보유 회로와,

상기 아날로그 신호의 하한 피크값에 대응하는 디지털 신호의 값을 보유하는 제2 보유 회로

를 갖고,

상기 아날로그 신호의 값을, 상기 상한 피크값과 상기 하한 피크값의 범위로 하기 위해 상기 디지털 신호의 값을 제어하는 것을 특징으로 하는 데이터 슬라이서 회로.
제1항 또는 제2항에 있어서,

상기 제어 회로는,

상기 펄스 신호의 주파수보다 높은 주파수로 상기 샘플링을 행하는 것을 특징으로 하는 데이터 슬라이서 회로.
제1항 또는 제2항에 있어서,

상기 제어 회로는,

상기 펄스 신호가 입력되기 전에 상기 아날로그 신호의 값을 상기 영상 신호의 값 이상으로 하는 것을 특징으로 하는 데이터 슬라이서 회로.
제1항 또는 제2항에 있어서,

상기 제어 회로는,

상기 비교 회로로부터 출력되는 비교 결과의 듀티비에 기초하여, 상기 아날로그 출력값의 증가와 감소의 비율을 변화시키는 것을 특징으로 하는 데이터 슬라이서 회로.
제1항 또는 제2항의 데이터 슬라이서 회로를 집적화하여 이루어지는 것을 특징으로 하는 집적 회로.
영상 신호 내의 특정한 주사 기간에 중첩된 데이터의 유무를 나타내는 펄스 신호를 이용하여 상기 데이터를 상기 영상 신호로부터 분리하는 데이터 슬라이서 회로의 데이터 검출 방법으로서,

입력 신호를 소정의 주파수로 샘플링하였을 때의 상기 입력 신호의 레벨에 따라 일정한 값의 차를 갖고 증가 혹은 감소하는 디지털 신호를 출력하는 단계와,

상기 디지털 신호를 아날로그 신호로 변환하는 단계와,

상기 영상 신호와 상기 아날로그 신호와의 비교를 행하여 그 비교 결과를 상기 입력 신호로 하는 단계

를 구비하고,

상기 비교 결과에 따른 상기 아날로그 신호를, 상기 영상 신호로부터 상기 데이터를 분리하기 위한 슬라이스 레벨로 하는 것을 특징으로 하는 데이터 슬라이서 회로의 데이터 검출 방법.