WO2015037816A1 - 데이터 슬라이서, 이를 포함하는 ｒｆ 태그 수신기 및 데이터 슬라이스 방법 - Google Patents

데이터 슬라이서, 이를 포함하는 ｒｆ 태그 수신기 및 데이터 슬라이스 방법 Download PDF

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WO2015037816A1
WO2015037816A1 PCT/KR2014/005675 KR2014005675W WO2015037816A1 WO 2015037816 A1 WO2015037816 A1 WO 2015037816A1 KR 2014005675 W KR2014005675 W KR 2014005675W WO 2015037816 A1 WO2015037816 A1 WO 2015037816A1
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signal
clock
comparator
output signal
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PCT/KR2014/005675
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Inventor
이재성
김동현
조영아
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고려대학교 산학협력단
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines

Definitions

  • the present invention relates to a data slicer, an RF tag receiver and a data slice method including the same, and more particularly, to a data slicer capable of reducing power consumption, and an RF tag receiver and a data slice method including the same.
  • the RF communication is a communication method for transmitting and receiving data by using a radio frequency (RF signal), and an RF transmitter for transmitting data to be transmitted in the form of an RF signal, and receiving data by receiving an RF signal transmitted from the RF transmitter. It consists of an RF receiver.
  • RF signal radio frequency
  • the RF receiver since the RF receiver receives data through the RF signal from the RF transmitter, the received RF signal must be restored to the original signal state to obtain the transmitted data.
  • the data slicer, the RF tag receiver and the data slice method including the same according to the present invention are as follows.
  • Prior art 1 relates to Korean Patent Publication No. 2000-0025918 (2000.05.06), which relates to a data slicer.
  • the prior art 1 includes an ADC for receiving and sampling an analog signal; A preprocessor for attenuating noise components of the ADC output signal; A line detector for detecting two left and right lines of the NTSC VBI line 21 and the NTSC VBI line 21; A reference level determiner for determining whether the output signal of the line detector is a signal of the NTSC VBI line 21 and outputting an upper / lower level, a sine wave detector applied with a continuous high / low detection method, and a start bit detector A caption signal reading unit; A comparator for comparing the output signal of the preprocessor and the upper / lower levels of the reference level determiner to calculate a magnitude comparison result thereof; A data reader for processing only data recognized as a caption signal by the caption signal reader and outputting substantial code data; By including a control unit for controlling the caption signal reading unit and the data reading unit, a separate PLL is not required
  • the prior art 2 calculates a minimum / maximum value of a digital composite signal in each flag section that sequentially generates three flags in a seven cycle sinusoidal region of a vertical retrace section 21 line, and in each flag section generated by the flag generator.
  • a multi-domain slice level calculator for outputting a difference value and a temporary slice level of these data, an allowable difference value level is calculated, and the difference value output from the multi-domain slice level calculator is compared with the result of the comparison.
  • a valid reference signal output unit for outputting a difference value valid signal, and a temporary reference slice level using the temporary slice levels of each of the three flags output from the multi-domain slice level calculator, and then the valid signal output unit Slice to be output at reference slice level according to output validity signal
  • the level determination unit has the effect of determining the most reliable reference slice level even when the 7-cycle sine wave of VBI line 21 is de-signed by ghost or distorted by severe glitches.
  • the present invention improves the accuracy of demodulated data by correcting an error during demodulation of an RF signal by sampling the signal output from the D flip-flop using a delayed clock. It is an object of the present invention to provide a data slicer, an RF tag receiver, and a data slice method including the same.
  • Data slicer for solving the above problems is a comparator for outputting the first output signal by comparing the input voltage and the predetermined reference voltage according to the data signal received from the outside in response to the reference clock; And a D flip-flop that receives the first output signal output from the comparator and samples the first output signal in response to a preset delayed clock.
  • the reference clock may be a delayed clock that is a clock generated by delaying the predetermined time.
  • RF tag receiver for solving the above problems is a comparator for outputting the first output signal by comparing the input voltage and the predetermined reference voltage according to the data signal received from the outside in response to the reference clock And a data slicer configured to receive a first output signal output from the comparator, and a D flip-flop to sample the first output signal in response to a preset delayed clock.
  • the reference clock may be a delayed clock that is a clock generated by delaying the predetermined time.
  • a data slicing method comprising: a comparator receiving an input voltage according to a data signal from an external source; Outputting a first output signal by comparing the input voltage with a preset reference voltage in response to the reference clock; A D flip-flop receiving the first output signal; And the D flip-flop sampling the first output signal in response to a preset delayed clock.
  • the reference clock may be a delayed clock that is a clock generated by delaying the predetermined time.
  • the D flip-flop converts an output signal output from the comparator from a high signal to a low signal according to a delayed clock to convert the output signal into a high signal every one period of the reference clock of the comparator.
  • the data slicer, the RF tag receiver, and the data slice method including the same of the present invention have an effect of reducing DC power consumption by using a digital sense amplifier type instead of an analog amplifier.
  • FIG. 1 is a block diagram of a data slicer according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram of a comparator and a D flip-flop of a data slicer.
  • FIG. 3 is a block diagram of an RF tag receiver including a data slicer according to another embodiment of the present invention.
  • FIG. 4 is a flowchart of a data slice method according to another embodiment of the present invention.
  • FIG. 5 is a timing diagram of a data slice method according to the present invention.
  • FIG. 1 is a block diagram of a data slicer according to an embodiment of the present invention.
  • the data slicer 100 of the present invention includes a comparator 120 and a D flip-flop 140.
  • Comparator 120 receives an input voltage V ENV corresponding to the data signal of the RF type transmitted from the RF transmitter which is located on the outside, in response to the internal clock received the input voltage reference voltage V ENV preset V REF and the voltage The levels are compared and output as the first output signal D indicating the comparison result. At this time, the comparator 120 automatically outputs an output signal as a high signal every one period of the reference clock, so that the first output signal D has a different value from the data signal input in some intervals.
  • the D flip-flop 140 is disposed at the rear end of the comparator 120, receives the first output signal D output from the comparator 120, and responds to the delayed clock preset by the user.
  • the preset delayed clock used may be a clock that has been delayed for a time preset by the user from the reference clock previously used by the comparator 120. Accordingly, the first output signal D is converted into a low signal from a high signal that is automatically set at one cycle of the clock through the comparator 120 instead of the high signal corresponding to the first input data signal. Can be. Accordingly, the signal output through the sampling process of the D flip-flop 140 may be demodulated in the same manner as the original data signal input to the comparator 120.
  • Each circuit configuration for the comparator and the D flip-flop of the data slicer may be implemented as shown in FIG. 2.
  • FIG. 3 is a block diagram of an RF tag receiver including a data slicer according to another embodiment of the present invention.
  • the RF tag receiver 200 including the data slicer of the present invention includes a power supply 210, a filter 220, a clock generator 230, and a comparator 240 which is a data slicer. D flip-flop 250.
  • the power supply unit 210 (ED) provides a power supply voltage V DD for driving the operation of the RF tag receiver and an input voltage V RF according to a data signal received from the outside.
  • the filter unit 220 passes only a low frequency band signal set in advance with respect to the power supply voltage V DD received from the power supply unit 210, and the reference voltage V as a reference when comparing the magnitude with a data signal later. REF is generated and passed to the comparator 240.
  • the filter unit 220 may include a low pass filter (LPF).
  • the clock generation unit 230 receives the power supply voltage V DD , generates a reference clock CK B used internally for driving the system, and delivers the reference clock CK B to the comparator 240, and also transmits the reference clock CK B to the user. By generating a clock CK D delayed for a predetermined time by the transfer to the D flip-flop (250).
  • Comparator 240 Comp receives the input voltage V ENV according to the data signal received from the outside through the power supply unit 210, receives the reference voltage V REF generated from the filter unit 220, the input Compare the voltage level between voltage V ENV and reference voltage V REF . Accordingly, the comparator 240 outputs a high signal when the input voltage V ENV is greater than the reference voltage V REF in response to the reference clock CK B received from the clock generator 230. When the input voltage V ENV is smaller than the reference voltage V REF , a low signal is output. However, the comparator 240 outputs a high signal unconditionally regardless of the magnitude comparison result between the input voltage V ENV and the reference voltage V REF every one period of the reference clock CK B. Therefore, the first output signal output from the comparator 240 is different from the data signal received from the outside in some section.
  • the D flip-flop 250 receives the first output signal output from the comparator 240, receives a preset delayed clock CK D , and samples the first output signal in response thereto. At this time, the D flip-flop 250 in response to the first output signal in response to the predetermined delayed clock CK D , and converts a portion of the period from a high signal to a low signal to sample.
  • the preset delayed clock CK D may be a clock obtained by delaying the reference clock CK B previously used in the comparator 240 for a time preset by the user.
  • the high signal that is automatically output every one cycle of the clock applied to the comparator 240 is not the high signal corresponding to the data signal, but the first output signal output from the comparator 240 is low.
  • a signal having the same value as that of the data signal transmitted from the RF transmitter may be demodulated through the sampling process of the D flip-flop 250.
  • FIG. 4 is a flowchart of a data slice method according to another embodiment of the present invention.
  • a comparator receives an input voltage according to a data signal from an external device (S310).
  • the comparator compares the level of the input voltage and the preset reference voltage received in response to the reference clock used therein, and outputs a comparison result as a first output signal (S320).
  • the D flip-flop disposed at the rear end of the comparator receives the first output signal from the comparator (S330).
  • the D flip-flop samples the first output signal in response to a preset delayed clock instead of the reference clock transmitted to the comparator (S340).
  • the delayed clock represents a clock generated by delaying the reference clock transferred to the comparator for a preset time by the user.
  • FIG. 5 is a timing diagram of a data slice method according to the present invention.
  • the input voltage D and the predetermined reference voltage V Ref in response to the reference clock CK used for driving the internal device. Compare the voltage levels between them. For example, assuming that a preset reference voltage V Ref is 0.5 v, if an input voltage D of 0.4 to 0.6 v is applied to the comparator, the comparator receives the magnitude of the input voltage D and the magnitude of the reference voltage V Ref . Compare
  • the comparator when the input voltage D is 0.6 v, since the voltage level is higher than the reference voltage 0.5 v, the comparator outputs a high signal in response to the reference clock CK.
  • the input voltage D is continuously applied to the comparator with a voltage of 0.6 v, and the voltage is changed and applied to 0.4 v.
  • the comparator outputs a low signal in response to the reference clock.
  • the comparator outputs an output value as a high signal every one period of the reference clock CK. Outputs a different value from the original data signal.
  • the comparator outputs a normal high signal in response to the reference clock when the voltage level of the input voltage D is higher than the reference voltage V Ref , but responds to the reference clock when the voltage level of the input voltage D is lower than the reference voltage V Ref.
  • the output value is automatically output as the high signal unconditionally every one cycle of the reference clock CK. Accordingly, an error does not occur in the high signal portion of the original data signal, but error data is generated in a section in which the high signal is converted to the low signal.
  • the signal output through the comparator that is, the first output signal V out-comp is applied as an input value of the D flip-flop.
  • the clock CK D generated by delaying the reference clock CK for a predetermined period of time set by the user instead of the reference clock CK used in the RF receiver, is transferred to the D flip-flop. Accordingly, the first output signal V out-comp is sampled in response to the transferred delayed clock CK D.
  • the D flip-flop looks at a process of sampling the first output signal V out-comp in response to the delayed clock CK D.
  • the D flip-flop When the first output signal V out-comp is continuously a high signal, the D flip-flop outputs a high signal in response to the delayed clock CK D.
  • the signal V out finally output through the D flip-flop has the same shape as the data signal D first input to the comparator and is partially delayed.
  • the delayed clock used in the D flip-flop is not generated separately, but only a predetermined time delay is generated using the reference clock generated for driving the existing internal device, and then transferred to the D flip-flop.
  • the D flip-flop converts an output signal output from the comparator from a high signal to a low signal according to a delayed clock to convert the output signal into a high signal every one period of the reference clock of the comparator.
  • the data slicer, the RF tag receiver, and the data slice method including the same of the present invention have an effect of reducing DC power consumption by using a digital sense amplifier type instead of an analog amplifier.

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Abstract

본 발명은 데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법에 관한 것으로, 보다 구체적으로는 외부로부터 수신한 데이터 신호에 따른 입력받은 입력전압과 미리 설정된 기준전압을 비교하여 제1 출력신호를 출력하는 비교기; 및 상기 비교기로부터 출력된 제1 출력신호를 입력받고, 미리 설정된 지연된 클럭에 응답하여 상기 제1 출력신호를 샘플링하는 D 플립플롭;을 포함한다.

Description

데이터 슬라이서, 이를 포함하는 ＲＦ 태그 수신기 및 데이터 슬라이스 방법
본 발명은 데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법에 관한 것으로, 특히 소모 전력을 감소시킬 수 있는 데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법에 관한 것이다.
IT 기술의 발전에 따라 정보를 송수신하는 다양한 분야에서 RF(Radio Frequency) 통신이 사용되고 있다. 이러한 RF통신은 라디오 주파수(RF 신호)를 이용하여 데이터를 송수신하는 통신방법으로서, 송신하고자 하는 데이터를 RF신호 형태로 전송하는 RF 송신기와, 상기 RF 송신기로부터 전송된 RF 신호를 수신하여 데이터를 획득하는 RF 수신기로 이루어진다.
특히, 상기 RF 수신기는 상기 RF 송신기로부터 RF 신호를 통해 데이터를 수신하므로, 수신한 RF 신호를 원래의 신호상태로 복원해야 전송한 데이터를 획득할 수 있다.
하지만 이러한 RF 신호의 복원 과정에서, 일부 구간이 원신호와 다른 값을 갖는 신호로 복조되는 경우가 발생하여, 전송 데이터의 정확성이 떨어지는 문제점이 발생했다.
상술한 바와 같이, 본 발명의 데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법을 살펴보면 다음과 같다.
선행기술 1은 한국공개특허 제2000-0025918호(2000.05.06)로서, 데이터 슬라이서에 관한 것이다. 이러한 선행기술 1은 아날로그 신호를 입력받아 샘플링시키는 ADC; 상기 ADC 출력신호의 잡음 성분을 감쇄시키는 전처리부; 상기 NTSC VBI 라인21 및 NTSC VBI 라인21의 좌우 두 라인을 감지하는 라인 검출부; 상기 라인 검출부의 출력신호가 NTSC VBI 라인21의 신호인지의 여부를 판단하며 업퍼/로우어 레벨을 출력하는 레퍼런스 레벨 결정부, 연속하이/로우 검출 방식이 적용된 정현파 감지부와, 시작비트 감지부로 구성된 자막 신호 판독부; 상기 전처리부의 출력신호와 상기 레퍼런스 레벨 결정부의 업퍼/로우어 레벨을 각각 비교하여 이들의 크기 비교 결과를 산출하는 비교부; 상기 자막 신호 판독부에서 자막 신호로 인식된 테이터에 한해 프로세싱하고 실질적인 코드 데이터를 출력하는 데이터 판독부; 상기 자막 신호 판독부와 데이터 판독부를 제어하는 제어부를 포함함으로써, 별도의 PLL이 필요하지 않아 H/W의 크기가 작아지면서 가격이 감소하며 7사이클 정현파 자체가 열화 또는 NTSC 자막 신호와 비슷한 형태로 왜곡된 파형 등의 잡음으로부터의 오동작을 방지하여 캡션 데이터 검출에 신뢰성을 향상시키는 효과가 있다.
또한, 선행기술 2는 한국공개특허 제1999-0060496호(1999.07.26)로서, 데이터 슬라이서의 슬라이스 레벨 결정장치에 관한 것이다.
이러한 선행기술 2는 수직 귀선 구간 21 라인의 7 사이클 정현파 영역에 3개의 플래그를 차례로 발생시키는 플래그 발생부와, 상기 플래그 발생부에서 발생되는 플래그 구간 각각에서 디지탈 복합신호의 최소/최대 값을 산출하여 이들 데이터의 차이값과 임시 슬라이스 레벨을 출력하는 멀티영역 슬라이스 레벨 산출부와, 허용 가능한 차이값 레벨을 계산하고 이 값과 상기 멀티영역 슬라이스 레벨 산출부에서 출력된 차이값을 비교하여 비교결과에 따라 차이값 유효여부 신호를 출력하는 유효여부 신호 출력부와, 상기 멀티영역 슬라이스 레벨 산출부에서 출력된 3 플래그 각각의 임시 슬라이스 레벨을 이용하여 임시 기준 슬라이스 레벨을 연산한 후 상기 유효여부 신호 출력부에서 출력된 유효여부 신호에 따라 기준 슬라이스 레벨로 출력하는 슬라이스 레벨 결정부로 구성되어 VBI 라인 21의 7 사이클 정현파가 고스트에 의해 신호 제거된 경우나 심한 글리치에 의해 왜곡된 경우라도 가장 신뢰성 있는 기준 슬라이스 레벨을 결정할 수 있는 효과가 있다.
상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명은 D 플립플롭이 비교기로부터 출력된 신호를 지연된 클럭을 이용하여 샘플링함으로써, RF신호의 복조 시 오류를 정정하여 복조된 데이터의 정확성을 향상시킬 수 있는 데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법을 제공하고자 한다.
위와 같은 과제를 해결하기 위한 본 발명의 한 실시 예에 따른 데이터 슬라이서는 기준 클럭에 응답하여 외부로부터 수신한 데이터 신호에 따른 입력전압과 미리 설정된 기준전압을 비교하여 제1 출력신호를 출력하는 비교기; 및 상기 비교기로부터 출력된 제1 출력신호를 입력받고, 미리 설정된 지연된 클럭에 응답하여 상기 제1 출력신호를 샘플링하는 D 플립플롭;을 포함한다.
특히, 상기 기준 클럭을 미리 설정된 시간동안 지연시켜 생성된 클럭인 지연된 클럭일 수 있다.
위와 같은 과제를 해결하기 위한 본 발명의 다른 실시 예에 따른 RF 태그 수신기는 기준 클럭에 응답하여 외부로부터 수신한 데이터 신호에 따른 입력전압과 미리 설정된 기준전압을 비교하여 제1 출력신호를 출력하는 비교기와, 상기 비교기로부터 출력된 제1 출력신호를 입력받고, 미리 설정된 지연된 클럭에 응답하여 상기 제1 출력신호를 샘플링하는 D 플립플롭으로 이루어지는 데이터 슬라이서;를 포함한다.
특히, 상기 기준 클럭을 미리 설정된 시간동안 지연시켜 생성된 클럭인 지연된 클럭일 수 있다.
위와 같은 과제를 해결하기 위한 본 발명의 또 다른 실시 예에 따른 데이터 슬라이스 방법은 비교기가 외부로부터 데이터 신호에 따른 입력전압을 입력받는 단계; 상기 비교기가 기준 클럭에 응답하여 상기 입력전압과 미리 설정된 기준전압을 비교하여 제1 출력신호를 출력하는 단계; D 플립플롭이 상기 제1 출력신호를 입력받는 단계; 및 상기 D 플립플롭이 상기 제1 출력신호를 미리 설정된 지연된 클럭에 응답하여 샘플링하는 단계;를 포함한다.
특히, 상기 기준 클럭을 미리 설정된 시간동안 지연시켜 생성된 클럭인 지연된 클럭일 수 있다.
본 발명의 데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법은 D 플립플롭이 비교기로부터 출력된 출력신호를 지연된 클럭에 따라 하이 신호에서 로우 신호로 변환하여 비교기의 기준 클럭 한 주기마다 하이신호로 초기화되어 복조된 신호의 정확성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명의 데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법은 아날로그 증폭기가 아닌 디지털 센스 증폭기 형태를 이용함으로써, DC 전력 소모량을 줄일 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 데이터 슬라이서의 블록도이다.
도 2는 데이터 슬라이서의 비교기와 D 플립플롭의 회로도이다.
도 3은 본 발명의 다른 실시 예에 따른 데이터 슬라이서를 포함하는 RF 태그 수신기의 블록도이다.
도 4는 본 발명의 다른 실시 예에 따른 데이터 슬라이스 방법의 순서도이다.
도 5는 본 발명에 따른 데이터 슬라이스 방법의 타이밍도이다.
이하, 본 발명을 바람직한 실시 예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시 예에 한정되는 것은 아니다.
이하, 도 1을 참조하여 본 발명의 데이터 슬라이서에 대하여 자세히 살펴보도록 한다.
도 1은 본 발명의 일 실시 예에 따른 데이터 슬라이서의 블록도이다.
도 1에 도시된 바와 같이, 본 발명의 데이터 슬라이서(100)는 비교기(120) 및 D 플립플롭(140)을 포함한다.
비교기(120)는 외부에 위치하는 RF 송신기로부터 전송되는 RF 형태의 데이터 신호에 따른 입력전압 VENV 을 입력받고, 내부 클럭에 응답하여 수신한 상기 입력전압 VENV 을 미리 설정된 기준전압 VREF 과 전압 레벨을 비교하여, 비교결과를 나타내는 제1 출력신호 D 로 출력한다. 이때, 상기 비교기(120)는 기준 클럭의 한 주기마다 출력신호를 하이(High)신호로 자동 출력함에 따라, 상기 제1 출력신호 D 는 일부 구간에서 입력받은 상기 데이터 신호와 상이한 값을 가지게 된다.
D 플립플롭(140)은 상기 비교기(120)의 후단에 배치되어, 상기 비교기(120)로부터 출력된 제1 출력신호 D 를 입력받고, 사용자에 의해 미리 설정된 지연된 클럭에 응답하여 상기 제1 출력신호를 샘플링한다. 이때, 사용되는 상기 미리 설정된 지연된 클럭은 앞서 상기 비교기(120)에서 사용한 기준 클럭을 사용자에 의해 미리 설정한 시간동안 지연시킨 클럭이 사용될 수 있다. 이에 따라, 상기 제1 출력신호 D 가 처음 입력받은 데이터 신호에 해당하는 하이신호가 아닌 비교기(120)를 통해 클럭의 한 주기마다 자동으로 설정되는 하이(High)신호에서 로우(Low)신호로 변환될 수 있다. 이에 따라, 상기 D 플립플롭(140)의 샘플링과정을 통해 출력된 신호는 상기 비교기(120)로 입력받은 원래의 데이터 신호와 동일하게 복조될 수 있다.
이러한 데이터 슬라이서의 비교기 및 D 플립플롭에 대한 각각의 회로 구성은 도 2와 같이 구현될 수 있다.
도 3은 본 발명의 다른 실시 예에 따른 데이터 슬라이서를 포함하는 RF 태그 수신기의 블록도이다.
도 3에 도시된 바와 같이, 본 발명의 데이터 슬라이서를 포함하는 RF 태그 수신기(200)는 전원공급부(210), 필터부(220), 클럭생성부(230) 및 데이터 슬라이서인 비교기(240)와 D 플립플롭(250)을 포함한다.
전원공급부(210, ED)는 RF 태그 수신기의 동작 구동을 위한 전원전압 VDD 과, 외부로부터 수신한 데이터 신호에 따른 입력전압 VRF 을 제공한다.
필터부(220, LPF)는 상기 전원공급부(210)로부터 수신한 전원전압 VDD 에 대하여 미리 설정한 저역대역의 주파수 신호만을 통과시켜, 추후 데이터 신호와의 크기 비교 시, 기준이 되는 기준 전압 VREF 을 생성하여 비교기(240)로 전달한다. 이러한 상기 필터부(220)는 저역통과필터(LPF, Low Pass Filter)를 포함할 수 있다.
클럭생성부(230, Osc)는 전원전압 VDD 을 입력받아, 내부에서 시스템의 구동을 위해 사용되는 기준 클럭 CKB 을 생성하여 비교기(240)로 전달하고, 또한 상기 기준 클럭 CKB 을 사용자에 의해 일정시간 동안 지연시킨 클럭 CKD 을 생성하여 D 플립플롭(250)으로 전달한다.
비교기(240, Comp)는 상기 전원공급부(210)를 통해 외부로부터 수신한 데이터 신호에 따른 입력전압 VENV 을 입력받고, 상기 필터부(220)로부터 생성된 기준 전압 VREF 을 수신하여, 상기 입력전압 VENV 과 기준 전압 VREF 간 전압레벨을 비교한다. 이에 따라, 상기 비교기(240)는 상기 클럭생성부(230)로부터 입력받은 기준 클럭 CKB 에 응답하여 상기 입력전압 VENV 이 상기 기준전압 VREF 보다 크기가 큰 경우에는 하이(High)신호를 출력하고, 상기 입력전압 VENV 이 상기 기준전압 VREF 보다 크기가 작은 경우에는 로우(Low)신호를 출력한다. 하지만 이때, 상기 비교기(240)는 상기 기준 클럭 CKB 의 한 주기 마다 입력 전압 VENV 과 기준 전압 VREF 간의 크기 비교결과와 상관없이 무조건 하이신호를 출력한다. 따라서, 상기 비교기(240)로부터 출력된 제1 출력신호는 외부로부터 수신한 데이터 신호와 일부 구간에서 상이하게 된다.
D 플립플롭(250, D-FF)은 상기 비교기(240)로부터 출력된 제1 출력신호를 입력받고, 미리 설정된 지연된 클럭 CKD 를 수신한 후, 이에 응답하여 상기 제1 출력신호를 샘플링한다. 이때, D 플립플롭(250)은 상기 제1 출력신호를 미리 설정된 지연된 클럭 CKD 에 응답함에 따라, 일부 구간을 하이(High)신호에서 로우(Low)신호로 변환하여 샘플링한다. 이때, 상기 미리 설정된 지연된 클럭 CKD 은 앞서 상기 비교기(240)에서 사용되는 기준 클럭 CKB 을 사용자에 의해 미리 설정한 시간동안 지연시킨 클럭이 사용될 수 있다. 그러므로, 비교기(240)로부터 출력된 상기 제1 출력신호가 데이터 신호에 해당하는 하이신호가 아닌, 상기 비교기(240)로 인가되는 클럭의 한 주기마다 자동으로 출력되는 하이(High)신호가 로우(Low)신호로 변환됨에 따라, 상기 D 플립플롭(250)의 샘플링과정을 통해 RF 송신기로부터 송신된 데이터 신호와 같이 동일한 값을 갖는 신호를 복조할 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 데이터 슬라이스 방법의 순서도이다.
도 4에 도시된 바와 같이, 본 발명의 데이터 슬라이스 방법은 비교기가 외부로부터 데이터 신호에 따른 입력전압을 수신한다(S310).
상기 비교기가 내부에서 사용되는 기준 클럭에 응답하여 수신한 상기 입력전압과 미리 설정된 기준전압의 레벨을 비교한 후, 비교결과를 제1 출력신호로 출력한다(S320).
상기 비교기의 후단에 배치된 D 플립플롭이 상기 비교기로부터 상기 제1 출력신호를 입력받는다(S330).
상기 D 플립플롭이 상기 비교기로 전달된 기준 클럭이 아닌, 미리 설정된 지연된 클럭에 응답하여 상기 제1 출력신호를 샘플링한다(S340). 이때, 상기 지연된 클럭은 상기 비교기로 전달된 기준 클럭을 사용자에 의해 미리 설정된 시간동안 지연시켜 생성된 클럭을 나타낸다.
도 5는 본 발명에 따른 데이터 슬라이스 방법의 타이밍도이다.
도 5에 도시된 바와 같이, 외부로부터 비교기로 데이터 신호에 따른 입력전압이 인가되면, 상기 비교기가 내부 장치의 구동을 위해 사용되는 기준 클럭 CK 에 응답하여 상기 입력전압 D 과 미리 설정된 기준전압 VRef 간 전압 레벨을 비교한다. 예를 들어, 미리 설정된 기준전압 VRef 이 0.5 v 라고 가정한 경우에, 0.4 내지 0.6 v 의 입력전압 D 이 상기 비교기로 인가되면, 상기 비교기가 입력전압 D 의 크기와 상기 기준전압 VRef 의 크기를 비교한다.
이에 따라, 입력전압 D 이 0.6 v 인 경우에, 기준전압 0.5v 보다 전압 레벨이 높기 때문에, 상기 비교기는 기준 클럭 CK 에 응답하여 하이(High)신호를 출력한다.
이와 같이, 입력전압 D 이 0.6 v 의 전압으로 연속하여 비교기로 인가되다, 0.4 v 로 전압이 변경되어 인가된다. 이와 같이, 입력전압 D 이 0.4 v가 인가되는 경우에는 기준전압 VRef 0.5 v 보다 전압 레벨이 낮으므로, 상기 비교기가 기준 클럭에 응답하여 로우(Low)신호를 출력한다. 하지만, 입력전압 D 이 0.4v 로 인가되면, 상기 입력전압 D 의 레벨이 상기 기준전압 VRef 보다 낮음에도 불구하고, 비교기가 기준 클럭 CK 의 한 주기마다 출력값을 하이신호로 출력하는 특징으로 인하여, 원래의 데이터 신호와 다른 값을 출력한다.
즉, 비교기가 입력전압 D 의 전압 레벨이 기준전압 VRef 보다 높은 경우에는 기준 클럭에 응답하여 정상적인 하이신호를 출력하지만, 입력전압 D 의 전압 레벨이 기준전압 VRef 보다 낮은 경우에는 기준 클럭에 응답하여 로우신호를 출력해야 함에도 불구하고, 기준 클럭 CK 한 주기마다 출력값을 무조건 하이신호로서 자동 출력하는 것이다. 이에 따라, 원래의 데이터 신호 중 하이 신호 부분에서는 오류가 발생하지 않지만, 하이신호에서 로우신호로 변환하는 구간에서 오류 데이터가 발생하게 된다.
이후, 상기 비교기를 통해 출력된 신호 즉, 제1 출력신호 Vout-comp 가 D 플립플롭의 입력값으로 인가된다. 또한, 상기 D 플립플롭으로 RF 수신기에서 사용되는 기준 클럭 CK 이 아닌, 상기 기준 클럭 CK 을 사용자에 의해 미리 설정한 일정 시간동안 지연시켜 생성된 클럭 CKD이 전달된다. 이에 따라, 전달된 지연된 클럭 CKD 에 응답하여 상기 제1 출력신호 Vout-comp 을 샘플링한다.
이때, 상기 D 플립플롭은 상기 지연된 클럭 CKD 에 응답하여 상기 제1 출력신호 Vout-comp 을 샘플링하는 과정을 살펴보도록 한다.
상기 제1 출력신호 Vout-comp 가 연속하여 하이신호인 경우에, 상기 D 플립플롭은 지연된 클럭 CKD 에 응답하여 하이신호를 출력한다.
하지만, 상기 D 플립플롭으로 상기 제1 출력신호 Vout-comp 가 하이신호와 로우신호가 교번하여 인가되는 경우에는 상기 D 플립플롭이 상기 지연된 클럭 CKD 에 응답하여 샘플링함에 따라 연속하여 로우신호를 출력한다.
이와 같이, 상기 D 플립플롭을 통해 최종 출력된 신호 Vout 는 상기 비교기로 처음 입력된 데이터 신호 D 와 동일한 형태를 가지며, 일부 지연된 형태인 것을 알 수 있다.
뿐만 아니라, D 플립플롭에서 사용하는 지연된 클럭을 별도로 생성하는 것이 아니라, 기존의 내부 장치의 구동을 위해 생성된 기준 클럭을 이용하여 일정시간 지연만 시킨 후, D 플립플롭으로 전달됨에 따라, 장치의 효율성을 향상시킬 수 있다.
또한, 아날로그 증폭기가 아닌 디지털 센스 증폭기를 이용하여 RF 신호의 복조가 이루어짐에 따라, 소모되는 DC 전력량이 감소하는 것을 알 수 있다.
본 발명의 데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법은 D 플립플롭이 비교기로부터 출력된 출력신호를 지연된 클럭에 따라 하이 신호에서 로우 신호로 변환하여 비교기의 기준 클럭 한 주기마다 하이신호로 초기화되어 복조된 신호의 정확성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명의 데이터 슬라이서, 이를 포함하는 RF 태그 수신기 및 데이터 슬라이스 방법은 아날로그 증폭기가 아닌 디지털 센스 증폭기 형태를 이용함으로써, DC 전력 소모량을 줄일 수 있는 효과가 있다.
상기에서는 본 발명의 바람직한 실시 예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 본 발명의 기술 사상 범위 내에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 첨부된 특허청구범위에 속하는 것은 당연하다.

Claims (6)

  1. 기준 클럭에 응답하여 외부로부터 수신한 데이터 신호에 따른 입력전압과 미리 설정된 기준전압을 비교하여 제1 출력신호를 출력하는 비교기; 및
    상기 비교기로부터 출력된 제1 출력신호를 입력받고, 미리 설정된 지연된 클럭에 응답하여 상기 제1 출력신호를 샘플링하는 D 플립플롭;
    을 포함하는 데이터 슬라이서.
  2. 제1항에 있어서,
    상기 지연된 클럭은 상기 기준 클럭을 미리 설정된 시간동안 지연시켜 생성된 클럭인 것을 특징으로 하는 데이터 슬라이서.
  3. 기준 클럭에 응답하여 외부로부터 수신한 데이터 신호에 따른 입력전압과 미리 설정된 기준전압을 비교하여 제1 출력신호를 출력하는 비교기와, 상기 비교기로부터 출력된 제1 출력신호를 입력받고, 미리 설정된 지연된 클럭에 응답하여 상기 제1 출력신호를 샘플링하는 D 플립플롭으로 이루어지는 데이터 슬라이서;
    를 포함하는 RF 태그 수신기.
  4. 제3항에 있어서,
    상기 지연된 클럭은 상기 기준 클럭을 미리 설정된 시간동안 지연시켜 생성된 클럭인 것을 특징으로 하는 RF 태그 수신기.
  5. 비교기가 외부로부터 데이터 신호에 따른 입력전압을 입력받는 단계;
    상기 비교기가 기준 클럭에 응답하여 상기 입력전압과 미리 설정된 기준전압을 비교하여 제1 출력신호를 출력하는 단계;
    D 플립플롭이 상기 제1 출력신호를 입력받는 단계; 및
    상기 D 플립플롭이 상기 제1 출력신호를 미리 설정된 지연된 클럭에 응답하여 샘플링하는 단계;
    를 포함하는 데이터 슬라이스 방법.
  6. 제5항에 있어서,
    상기 지연된 클럭은 상기 기준 클럭을 미리 설정된 시간동안 지연시켜 생성된 클럭인 것을 특징으로 하는 데이터 슬라이스 방법.
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