JP2005086917A - 半導体駆動回路 - Google Patents

Abstract

【課題】 本発明は、トランジスタのターンオン時での電流サージ及びノイズの発生を抑制するとともに、スイッチング損失も低減しつつ最適なスイッチング時間で駆動することができる半導体駆動回路を提供する。
【解決手段】 絶縁ゲート型のトランジスタ１と、複数の電圧レベル有するゲート電圧を生成し、トランジスタ１にゲート電圧を印加する駆動部２と、信号電圧に基づいて、異なる電圧レベルのゲート電圧をトランジスタ１に印加するタイミングを制御するタイミング制御部３とを備え、駆動部２が、トランジスタ１の閾値より小さい電圧であるゲート電圧Ｖａと、トランジスタ１を駆動する規定電圧であるゲート電圧（＋１５Ｖ）との２つの電圧レベルを生成し、タイミング制御部３が、ゲート電圧Ｖａを規定電圧（＋１５Ｖ）よりも先にトランジスタ１に印加するように制御する。
【選択図】図１

Description

本発明は、半導体駆動回路に係る発明であって、特に、絶縁ゲート型のトランジスタを駆動する半導体駆動回路に関するものである。

ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの絶縁ゲート型のトランジスタを使った装置においてノイズ（放射ノイズ，雑音端子電圧等）が問題となっている。このノイズ対策として、半導体駆動回路でゲート抵抗を増やすことが行われている。しかし、ゲート抵抗を増やすとスイッチング時間が長くなり、スイッチング損失も増加してしまうというデメリットがあった。

そこで、複数のゲート抵抗を設け、これを切り替えることでスイッチング時間を短くする半導体駆動回路が考えられている。また、特許文献１に示すように、ゲート電圧を複数のステップに分けて絶縁ゲート型のトランジスタに印加する半導体駆動回路が考えられている。この半導体駆動回路により、絶縁ゲート型のトランジスタのターンオン時における電流サージ及びノイズの発生を抑制することができ、スイッチング損失も低減することができる。

また、特許文献２に示すように、トランジスタのエミッタ・コレクタ間の電圧を検出し、この検出値に応じてゲート抵抗値を変化させゲート電圧を増加或いは減少させスイッチングの速度を遅くする半導体駆動回路が考えられている。この半導体駆動回路により、トランジスタの電流容量に依存せずにターンオン時のゲート電圧の時間変化を緩和でき、電流サージ及びノイズの発生を抑制することができる。

特開２００１−３５２７４８号公報（第５−７頁、第１−４図） 特開平６−２９１６３１号公報（第３−７頁、第１−１０図）

複数のゲート抵抗を設ける半導体駆動回路は、ゲート抵抗を変えるために一旦装置の電源を落とす必要があり、またゲート抵抗を取り替えるために手間がかかる。また、回路的にゲート抵抗を切り替えることを可能とした半導体駆動回路を構成しても、ゲート抵抗を連続的に変えることは困難であり、段階的にしかゲート抵抗を切り替えられない。さらに、この半導体駆動回路では、切り替える段階の数だけゲート抵抗が必要となり、回路的にも大がかりなものになる問題があった。

また、特許文献１に示す半導体駆動回路では、トランジスタの閾値電圧以上のゲート電圧を複数のステップに分けて印加している。そのため、この半導体駆動回路では、トランジスタをターンオンさせるための時間が長くなり、他の半導体駆動回路に比べてスイッチングが遅くなる問題があった。

また、特許文献２に示す半導体駆動回路では、トランジスタのエミッタ・コレクタ間の電圧を検出してゲート電圧を制御しているが、このゲート電圧自体の制御方法は、複数ゲート抵抗を設け切り替える半導体駆動回路と同じである。そのため、ゲート抵抗を連続的に変えることは困難であり、段階的にゲート抵抗を切り替えることしかできない問題点があった。

そこで、本発明は、トランジスタのターンオン時での電流サージ及びノイズの発生を抑制するとともに、連続的にゲート電圧を変化させ、スイッチング損失を低減しつつ最適なスイッチング時間で駆動することができる半導体駆動回路を提供することを目的とする。

本発明に係る解決手段は、絶縁ゲート型のトランジスタを駆動する半導体駆動回路であって、トランジスタにゲート電圧を印加する駆動部と、駆動部のタイミングを制御するタイミング制御部とを備え、駆動部は、ゲート電圧として、トランジスタの閾値より小さい電圧である第１ゲート電圧と、トランジスタを駆動する規定電圧である第２ゲート電圧とをトランジスタに印加可能であり、タイミング制御部は、第１ゲート電圧を第２ゲート電圧に先立ちトランジスタに印加するように駆動部を制御する。

本発明に係る別の解決手段は、絶縁ゲート型のトランジスタを駆動する半導体駆動回路であって、トランジスタの主電流に基づいてトランジスタに印加するゲート電圧を生成する電圧供給部と、電圧供給部で生成されたゲート電圧をトランジスタに印加する駆動部と、駆動部がトランジスタにゲート電圧を印加するタイミングを制御するタイミング制御部とを備える。

本発明に記載の半導体駆動回路は、絶縁ゲート型のトランジスタを駆動する半導体駆動回路であって、トランジスタにゲート電圧を印加する駆動部と、駆動部のタイミングを制御するタイミング制御部とを備え、駆動部は、ゲート電圧として、トランジスタの閾値より小さい電圧である第１ゲート電圧と、トランジスタを駆動する規定電圧である第２ゲート電圧とをトランジスタに印加可能であり、タイミング制御部は、第１ゲート電圧を第２ゲート電圧に先立ちトランジスタに印加するように駆動部を制御するので、ゲート・エミッタ間に、予めトランジスタがスイッチングしない程度の第１ゲート電圧を印加する状態を作り、スイッチングを行いたいタイミングで規定電圧である第２ゲート電圧を印加しスムーズにターンオンでき、トランジスタのターンオン時での電流サージ及びノイズの発生を抑制するとともに、スイッチング損失及びスイッチング時間を低減することができる効果がある。

本発明に記載の半導体駆動回路は、絶縁ゲート型のトランジスタを駆動する半導体駆動回路であって、トランジスタの主電流に基づいてトランジスタに印加するゲート電圧を生成する電圧供給部と、電圧供給部で生成されたゲート電圧をトランジスタに印加する駆動部と、駆動部がトランジスタにゲート電圧を印加するタイミングを制御するタイミング制御部とを備えるので、トランジスタのターンオン時での電流サージ及びノイズの発生を抑制するとともに、スイッチング損失も低減しつつ最適なスイッチング時間で駆動することができ、且つコレクタ電流に基づくことにより連続的にゲート電圧を変化させることができる。また、電圧供給部とタイミング制御部とは別々に設けられているため、ターンオンのタイミングを一定に保つことができ、常に適切なタイミングでゲート電圧を変化させることができる効果がある。

（実施の形態１）
図１に、本実施の形態に係る半導体駆動回路の回路図を示す。本実施の形態に半導体駆動回路は、絶縁ゲート型のトランジスタ１と、トランジスタ１を駆動するための駆動部２と、駆動部２のタイミングを制御するタイミング制御部３とにより構成されている。図１では、トランジスタ１はＩＧＢＴが用いられている。なお、トランジスタ１はＭＯＳＦＥＴでも良い。駆動部２は、１段目のドライブ回路２１と２段目のドライブ回路２２とが設けられている。そして、ドライブ回路２１には、トランジスタ１の閾値電圧より低い電圧Ｖａと負バイアス値（−５Ｖ）とが供給され、ドライブ回路２１の出力が、トランジスタ１のゲート電極に接続している。また、ドライブ回路２２は、トランジスタ１に印加される規定電圧（＋１５Ｖ）と負バイアス値（−５Ｖ）とが供給され、ドライブ回路２２の出力が、トランジスタ１のゲート電極に接続している。

タイミング制御部３には、信号電圧に傾きを持たせるための抵抗３１とコンデンサー３２とが設けられており、抵抗３１が正の基準電圧（＋５Ｖ）とコンデンサー３２が負の基準電圧（−５Ｖ）とそれぞれ接続されている。さらに、タイミング制御部３には、１段目のシュミットトリガ３３と２段目のシュミットトリガ３４とが設けられている。シュミットトリガ３３の正側の入力部は、抵抗３５を介して負の基準電圧（−５Ｖ）と接続され、さらに抵抗３６を介してシュミットトリガ３４の正側の入力部に接続されている。シュミットトリガ３４の正側の入力部は、抵抗３６を介して正の基準電圧（＋５Ｖ）にも接続されている。

シュミットトリガ３３とシュミットトリガ３４との負側の入力は、抵抗３１とコンデンサー３２とで傾きを持たせた信号電圧が入力される。シュミットトリガ３３の出力は、ドライブ回路２１に入力されている。シュミットトリガ３４の出力は、ドライブ回路２２に入力されている。

次に、本実施の形態に係る半導体駆動回路の動作について説明する。図２に、本実施の形態に係るタイミング制御部３のタイミングチャートを示す。まず、トランジスタ１を駆動するための信号電圧が、タイミング制御部３に供給される。供給される信号電圧は、立ち上がりの波形である。この信号電圧に、抵抗３１とコンデンサー３２とで傾きを持たせる。図２（ａ）に、信号電圧に傾きを持たせた後の電圧波形Ｖｓを示す。電圧波形Ｖｓは、シュミットトリガ３３とシュミットトリガ３４との負側の入力に入力される。

入力された電圧波形Ｖｓは、それぞれのシュミットトリガ３３，３４の正側の入力部に入力される電圧と比較される。ここで、シュミットトリガ３３，３４の正側の入力部には、基準電圧を抵抗３５，３６，３７で分圧した電圧が入力される。なお、シュミットトリガ３３の正側に入力される電圧Ｖ１より、シュミットトリガ３４の正側に入力される電圧Ｖ２の方が高くなる。図２（ａ）には、電圧Ｖ１と電圧Ｖ２とが記載されている。

シュミットトリガ３３において、電圧波形Ｖｓと電圧Ｖ１を比較する。そして、電圧波形Ｖｓが電圧Ｖ１以上になった時点で、シュミットトリガ３３から電圧が出力されドライブ回路２１に印加される。図２（ａ）においては、電圧波形Ｖｓが電圧Ｖ１と交差した時点で、図２（ｂ）に示すように、シュミットトリガ３３から電圧が出力される。

同様に、シュミットトリガ３４において、電圧波形Ｖｓと電圧Ｖ２を比較する。そして、電圧波形Ｖｓが電圧Ｖ２以上になった時点で、シュミットトリガ３４から電圧が出力されドライブ回路２２に印加される。図２（ａ）においては、電圧波形Ｖｓが電圧Ｖ２と交差した時点で、図２（ｃ）に示すように、シュミットトリガ３４から電圧が出力される。

ドライブ回路２１にシュミットトリガ３３から電圧が印加されると、ドライブ回路２１に供給されている電圧Ｖａがトランジスタ１のゲート電極に印加される。図３に、本実施の形態に係るトランジスタ１の動作のタイミングチャートを示す。図３（ａ）に、ゲート電極に印加されるゲート電圧が示されている。ドライブ回路２１からゲート電圧Ｖａが印加されると、ゲート・エミッタ間の電圧が増加する。図３（ｂ）に、ゲート・エミッタ間の電圧が示されている。しかし、ゲート電圧Ｖａは、トランジスタの閾値電圧より低い値であるため、ゲート電圧Ｖａが印加されてもトランジスタを流れる主電流（以下、コレクタ電流という）は流れない。図３（ｃ）に、コレクタ電流が示されている。

次に、ドライブ回路２２にシュミットトリガ３４から電圧が印加されると、ドライブ回路２２に供給されている規定電圧（＋１５Ｖ）がトランジスタ１のゲート電極に印加される。図３（ａ）に示すように、電圧Ｖａから規定電圧（＋１５Ｖ）へステップ状にゲート電圧が印加される。規定電圧（＋１５Ｖ）がゲート電極に印加されることにともない、ゲート・エミッタ間の電圧も増加し、コレクタ電流も流れる。図３（ｂ）及び図３（ｃ）に、ゲート・エミッタ間の電圧及びコレクタ電流が増加する様子が示されている。

図３（ｃ）でコレクタ電流がピークに達した時点から、ゲート・エミッタ間の電圧が一時的に増加しなくなるが、トランジスタ１のミラー効果によるものであり、この期間をミラー効果時間と呼ぶ。このミラー効果時間内において、コレクタ・エミッタ間の電圧は減少する。図３（ｄ）に、コレクタ・エミッタ間の電圧が減少する様子が示されている。また、図３（ｃ）に示すコレクタ電流の斜線部は、リカバリー電流を示している。

以上のように、本実施の形態に記載の半導体駆動回路は、絶縁ゲート型のトランジスタ１を駆動する半導体駆動回路であって、トランジスタ１にゲート電圧を印加する駆動部２と、駆動部２のタイミングを制御するタイミング制御部３とを備え、駆動部２が、ゲート電圧として、トランジスタ１の閾値より小さい電圧であるゲート電圧Ｖａと、トランジスタ１を駆動する規定電圧であるゲート電圧（＋１５Ｖ）とをトランジスタ１に印加可能であり、タイミング制御部３が、ゲート電圧Ｖａを規定電圧（＋１５Ｖ）に先立ちトランジスタ１に印加するように駆動部２を制御するので、ゲート・エミッタ間に、予めトランジスタ１がスイッチングしない程度の電圧Ｖａを印加する状態を作り、スイッチングを行いたいタイミングに規定電圧（＋１５Ｖ）を印加した際にスムーズにターンオンでき、トランジスタ１のターンオン時での電流サージ及びノイズの発生を抑制するとともに、スイッチング損失及びスイッチング時間を低減することができる。

（実施の形態２）
図４に、本実施の形態に係る半導体駆動回路の回路図を示す。本実施の形態に半導体駆動回路も、絶縁ゲート型のトランジスタ１と、トランジスタ１を駆動するための駆動部２と、駆動部２のタイミングを制御するタイミング制御部３とにより構成されている。図４では、トランジスタ１はＩＧＢＴが用いられている。駆動部２は、１段目のドライブ回路２３と２段目のドライブ回路２４と３段目のドライブ回路２５とが設けられている。そして、ドライブ回路２３には、トランジスタ１の閾値電圧より低い電圧Ｖａと負バイアス値（−５Ｖ）とが供給され、ドライブ回路２３の出力が、トランジスタ１のゲート電極に接続している。

また、ドライブ回路２５は、トランジスタ１に印加される規定電圧（＋１５Ｖ）と負バイアス値（−５Ｖ）とが供給され、ドライブ回路２５の出力が、トランジスタ１のゲート電極に接続している。さらに、ドライブ回路２４には、電圧Ｖａより大きく規定電圧（＋１５Ｖ）より小さい電圧Ｖｃと負バイアス値（−５Ｖ）とが供給され、ドライブ回路２４の出力が、トランジスタ１のゲート電極に接続している。なお、電圧Ｖｃは、例えば以下のように決定される。まず、トランジスタ１をターンオンした後のある時間に、トランジスタの駆動において得たいコレクタ電流を流すことができるゲート電圧値を決める。次に、スイッチングを速く行いたい場合は、決定したゲート電圧値に５Ｖ程度を加算した電圧を電圧Ｖｃとすれば良い。また、スイッチングを遅く行いたい場合は、決定したゲート電圧値に１Ｖ程度を加算した電圧を電圧Ｖｃとすれば良い。

タイミング制御部３には、信号電圧に傾きを持たせるための抵抗４１とコンデンサー４２とが設けられており、抵抗４１が正の基準電圧（＋５Ｖ）とコンデンサー４２が負の基準電圧（−５Ｖ）とそれぞれ接続されている。さらに、タイミング制御部３には、１段目のシュミットトリガ４３と２段目のシュミットトリガ４４と３段目のシュミットトリガ４５とが設けられている。シュミットトリガ４３の正側の入力部は、抵抗４６を介して負の基準電圧（−５Ｖ）と接続され、さらに抵抗４７を介してシュミットトリガ４４の正側の入力部に接続されている。シュミットトリガ４４の正側の入力部は、抵抗４８を介してシュミットトリガ４５の正側の入力部にも接続されている。シュミットトリガ４５の正側の入力部は、抵抗４９を介して正の基準電圧（＋５Ｖ）にも接続されている。

シュミットトリガ４３乃至シュミットトリガ４５の負側の入力は、抵抗４１とコンデンサー４２とで傾きを持たせた信号電圧が入力される。シュミットトリガ４３の出力は、ドライブ回路２３に入力されている。シュミットトリガ４４の出力は、ドライブ回路２４に入力されている。シュミットトリガ４５の出力は、ドライブ回路２５に入力されている。

次に、本実施の形態に係る半導体駆動回路の動作について説明する。図５に、本実施の形態に係るタイミング制御部３のタイミングチャートを示す。まず、トランジスタ１を駆動するための信号電圧が、タイミング制御部３に供給される。供給される信号電圧は、立ち上がりのパルス波形である。この信号電圧に、抵抗４１とコンデンサー４２とで傾きを持たせる。図５（ａ）に、信号電圧に傾きを持たせた後の電圧波形Ｖｓを示す。電圧波形Ｖｓは、シュミットトリガ４３乃至シュミットトリガ４５の負側の入力に入力される。

入力された電圧波形Ｖｓは、それぞれのシュミットトリガ４３乃至シュミットトリガ４５の正側の入力部に入力される電圧と比較される。ここで、シュミットトリガ４３乃至シュミットトリガ４５の正側の入力部には、基準電圧を抵抗４６，４７，４８，４９で分圧した電圧が入力される。なお、シュミットトリガ４３の正側に入力される電圧Ｖ１より、シュミットトリガ４４の正側に入力される電圧Ｖ２の方が高くなる。また、シュミットトリガ４４の正側に入力される電圧Ｖ２より、シュミットトリガ４５の正側に入力される電圧Ｖ３の方が高くなる。図５（ａ）には、電圧Ｖ１乃至電圧Ｖ３が記載されている。

シュミットトリガ４３において、電圧波形Ｖｓと電圧Ｖ１を比較する。そして、電圧波形Ｖｓが電圧Ｖ１以上になった時点で、シュミットトリガ４３から電圧が出力されドライブ回路２３に印加される。図５（ａ）においては、電圧波形Ｖｓが電圧Ｖ１と交差した時点で、図５（ｂ）に示すように、シュミットトリガ４３から電圧が出力される。

同様に、シュミットトリガ４４において、電圧波形Ｖｓと電圧Ｖ２を比較する。そして、電圧波形Ｖｓが電圧Ｖ２以上になった時点で、シュミットトリガ４４から電圧が出力されドライブ回路２４に印加される。図５（ａ）においては、電圧波形Ｖｓが電圧Ｖ２と交差した時点で、図５（ｃ）に示すように、シュミットトリガ４４から電圧が出力される。

同様に、シュミットトリガ４５において、電圧波形Ｖｓと電圧Ｖ３を比較する。そして、電圧波形Ｖｓが電圧Ｖ３以上になった時点で、シュミットトリガ４５から電圧が出力されドライブ回路２５に印加される。図５（ａ）においては、電圧波形Ｖｓが電圧Ｖ３と交差した時点で、図５（ｄ）に示すように、シュミットトリガ４５から電圧が出力される。

ドライブ回路２３にシュミットトリガ４３から電圧が印加されると、ドライブ回路２３に供給されている電圧Ｖａがトランジスタ１のゲート電極に印加される。図６に、本実施の形態に係るトランジスタ１のタイミングチャートを示す。図６（ａ）に、ゲート電極に印加されるゲート電圧が示されている。ドライブ回路２３からゲート電圧Ｖａが印加されると、ゲート・エミッタ間の電圧が増加する。図６（ｂ）に、ゲート・エミッタ間の電圧が示されている。しかし、ゲート電圧Ｖａは、トランジスタの閾値電圧より低い値であるため、ゲート電圧Ｖａが印加されてもコレクタ電流は流れない。図６（ｃ）に、コレクタ電流が示されている。

次に、ドライブ回路２４にシュミットトリガ４４から電圧が印加されると、ドライブ回路２４に供給されている電圧Ｖｃがトランジスタ１のゲート電極に印加される。図６（ａ）に示すように、電圧Ｖａから電圧Ｖｃへステップ状にゲート電圧が印加される。電圧Ｖｃがゲート電極に印加されることにともない、ゲート・エミッタ間の電圧も増加し、コレクタ電流も流れる。図６（ｂ）及び図６（ｃ）に、ゲート・エミッタ間の電圧及びコレクタ電流が増加する様子が示されている。

次に、ドライブ回路２５にシュミットトリガ４５から電圧が印加される。なお、ミラー効果時間内であってコレクタ電流のリカバリー電流終了後のタイミングに、ドライブ回路２５に規定電圧（＋１５Ｖ）が印加される。これらのタイミングは、タイミング制御部３の抵抗４１，４６，４７，４８，４９やコンデンサー４２の値を例えば実験的に求めることで調整することができる。図６（ａ）に示す規定電圧（＋１５Ｖ）を印加するタイミングは、斜線のリカバリー電流が終了した後で、且つミラー効果時間内である。

ドライブ回路２５に供給されている規定電圧（＋１５Ｖ）がトランジスタ１のゲート電極に印加されると、ゲート・エミッタ間の電圧は増加するが、コレクタ電流は増加せず一定値である。図６（ｂ）及び図６（ｃ）に、ゲート・エミッタ間の電圧及びコレクタ電流の変化の様子が示されている。

以上のように、本実施の形態に記載の半導体駆動回路は、駆動部２が、ゲート電圧Ｖａより大きく規定電圧（＋１５Ｖ）より小さい電圧であるゲート電圧Ｖｃをさらにトランジスタ１に印加可能であり、タイミング制御部３が、ゲート電圧Ｖａを印加後にゲート電圧Ｖｃをトランジスタ１に印加し、トランジスタのミラー効果時間内であってトランジスタ１のコレクタ電流のリカバリー電流終了後に規定電圧（＋１５Ｖ）をトランジスタ１に印加するように駆動部２を制御するので、トランジスタのターンオン時での電流サージ及びノイズの発生を抑制するとともに、スイッチング損失及びスイッチング時間を低減できる。また、トランジスタ１のターンオン時の駆動を３段階に分けることにより、トランジスタ１がオン状態のときに生じる定常ロスの増大を防ぐことができる。さらに、本実施の形態のゲート電圧印加は、実施の形態１では発生する可能性があったリカバリー電流のリンギングに対して、その発生のタイミングにゲート・エミッタ間電圧を大きくなるように駆動している。そのため、トランジスタ１のコレクタ電流を流す方向に作用してリカバリー電流のゆり戻しを防ぎ、コレクタ電流を安定させることができる。

（実施の形態３）
本実施の形態に係る半導体駆動回路は、実施の形態２で示した図４の２段目のドライブ回路２４に、トランジスタ１のコレクタ電流に基づく電圧Ｖｃを生成し供給する電圧供給部が設けられた回路である。図７に、本実施の形態に係る電圧供給部５の回路図を示す。図７に示す電圧供給部５は、トランジスタ１でのコレクタ電流を検出することにより、ドライブ回路２４に供給する電圧Ｖｃを制御している。この電圧供給部５は、シャットダウン回路部６、電圧保持回路部８及び電圧調整部９により構成されている。

まず、シャットダウン回路部６について説明する。シャットダウン回路部６では、トランジスタ１のコレクタ電流をオペアンプ６１の正側入力部に入力している。このオペアンプ６１の負側入力部はグランドに接続され、さらに抵抗６２を介してオペアンプ６１の正側入力部にも接続されている。オペアンプ６１を制御して、コレクタ電流を電圧として電圧保持回路部８に出力する。電圧保持回路部８とオペアンプ６１とは抵抗６３を介して接続されている。

オペアンプ６１の制御は、信号電圧により制御される。まず信号電圧に傾きを持たせるための抵抗６４とコンデンサー６５とが設けられており、抵抗６４が正の基準電圧（＋５Ｖ）とコンデンサー６５が負の基準電圧（−５Ｖ）とそれぞれ接続されている。傾きを持たせた信号電圧は、シュミットトリガ６６の負側の入力部に入力される。シュミットトリガ６６の正側の入力部には、抵抗６７を介して正の基準電圧（＋５Ｖ）と接続され、さらに抵抗６８を介して負の基準電圧（−５Ｖ）と接続されている。シュミットトリガ６６の出力は、抵抗６９を介してトランジスタ７０のベース電極に接続されている。

トランジスタ７０のエミッタ電極は、負の基準電圧（−５Ｖ）に接続されている。トランジスタ７０のコレクタ電極は、オペアンプ６１を制御するために接続されている。また、トランジスタ７０のコレクタ電極は、抵抗７１を介して正の基準電圧（＋５Ｖ）に接続されている。

次に、電圧保持回路部８について説明する。この電圧保持回路部８は、コレクタ電流から得られた電圧を保持し、電圧調整部９に保持した電圧を出力している。電圧保持回路部８は、コンデンサー８１とゲイン可変アンプ８２とで構成されている。コンデンサー８１は、オペアンプ６１の出力とグランドとの間に設けられ、ゲイン可変アンプ８２の入力と接続されている。ゲイン可変アンプ８２は、外部電圧が供給され、出力が電圧調整部９と接続されている。

次に、電圧調整部９について説明する。この電圧調整部９は、電圧保持回路部８から得られた電圧をドライブ回路２４へ供給する電圧に調整する部分である。ゲイン可変アンプ８２の出力は、オペアンプ９１の正側の入力部に入力されている。一方、オペアンプ９１の負側の入力部は、抵抗９２を介して正側の外部電圧と接続され、さらに抵抗９３を介して負の基準電圧（−５Ｖ）と接続されている。また、オペアンプ９１の負の入力部とオペアンプ９１の出力部との間には抵抗９４と抵抗９５とが並列に接続され、さらに抵抗９５と直列にツェナーダイオード９６が接続されている。

オペアンプ９１の出力部は、抵抗９７を介してトランジスタ９８のベース電極に接続されている。トランジスタ９８のエミッタ電極は、ドライブ回路２４と接続され、さらにコンデンサー９９を介してグランドに接地されている。トランジスタ９８のコレクタ電極は、正の基準電圧（＋５Ｖ）と接続されている。

次に、本実施の形態に係る半導体駆動回路の動作について説明する。図８に、本実施の形態に係るタイミング制御部３及び電圧供給部５の動作のタイミングチャートを示す。まず、トランジスタ１を駆動するための信号電圧は、抵抗４１とコンデンサー４２とで傾きを持たせる。図８（ａ）に、信号電圧に傾きを持たせた後の電圧波形Ｖｓを示す。同様に、シャットダウン回路部６にも同じ信号電圧が供給され、抵抗６４とコンデンサー６５とで傾きを持たせる。傾きを持たせた信号電圧は、図８（ａ）に示す電圧波形Ｖｓとなる。

この電圧波形Ｖｓは、シュミットトリガ４３乃至シュミットトリガ４５の負側の入力に入力されことにより、ドライブ回路２３乃至ドライブ回路２５を駆動するタイミングを制御している。詳細については、実施の形態２で説明をしているため省略する。

一方、シャットダウン回路部６に入力された電圧波形Ｖｓは、シュミットトリガ６６の負側の入力部に入力され、正側の入力部に入力される電圧と比較される。ここで、シュミットトリガ６６の正側の入力部には、基準電圧を抵抗６７，６８で分圧した電圧が入力される。なお、シュミットトリガ４５の正側に入力される電圧Ｖ３より、シュミットトリガ６６の正側に入力される電圧Ｖ４の方が高くなる。図８（ａ）には、電圧Ｖ１乃至電圧Ｖ４が記載されている。

シュミットトリガ６６において、電圧波形Ｖｓと電圧Ｖ４を比較する。そして、電圧波形Ｖｓが電圧Ｖ４以上になった時点で、シュミットトリガ６６から電圧が出力され抵抗６９を介してトランジスタ７０に印加される。図８（ａ）においては、電圧波形Ｖｓが電圧Ｖ４と交差した時点で、図８（ｅ）に示すように、シュミットトリガ６６から電圧が出力される。

シュミットトリガ６６からの出力がトランジスタ７０に印加されることにより、トランジスタ７０のエミッタ・コレクタ間に電流が流れオペアンプ６１のシャットダウン状態が解除される。オペアンプ６１がシャットダウン状態の場合は、トランジスタ１のコレクタ電流から得られた電圧を電圧保持回路部８に供給することはできない。しかし、オペアンプ６１のシャットダウン状態が解除されると、コレクタ電流から得られた電圧が電圧保持回路部８に供給される。つまり、コレクタ電流から得られた電圧は、コンデンサー８１に保持されることになる。

図９に、シュミットトリガ６６の出力と、コンデンサー８１の電圧と、トランジスタ１のコレクタ電流との関係を示したタイミングチャートを示す。図９では、シュミットトリガ６６から電圧が出力されると、コンデンサー８１の電圧はコレクタ電流の増加に従って増加している。次に、シュミットトリガ６６から電圧が印加されなくなると、コンデンサー８１の電圧はコレクタ電流の変化と無関係に一定値となる。なお、シュミットトリガ６６から電圧が出力されている期間が、シャットダウン解除期間であり、それ以外のシュミットトリガ６６から電圧が出力されていない期間が、シャットダウン期間である。

シャットダウン解除期間を詳しく説明するため、図１０に、コレクタ電流のタイミングチャートを示す。図１０では、コレクタ電流の立ち上がり部分とコレクタ電流の立ち下がり部分を不感時間として表している。この不感時間はコレクタ電流が不安定であるため、電圧供給部５でコレクタ電流の検出は行わない。図１０に示すコレクタ電流がほぼ単調に増加する期間をサンプルホールド期間とする。このサンプルホールド期間が、図９に示すシャットダウン解除期間に該当し、この期間に検出されたコレクタ電流に基づき、ドライブ回路２４に供給される電圧が決定される。本実施の形態では、シャットダウン回路６を制御することにより、コレクタ電流が安定する期間のみコレクタ電流を検出している。

次に、シャットダウン解除期間においてシュミットトリガ６１から出力された電圧が、コンデンサー８１に保持される。コンデンサー８１に最終的に保持される電圧は、図９に示すシャットダウン解除期間の最大値である。コンデンサー８１に保持された電圧は、ゲイン可変アンプ８２により入出力比を変更した後に電圧調整部９に入力される。なお、コンデンサー８１に保持された電圧は、次回スイッチング時のドライブ回路２４に供給される電圧として利用される。その後、次のシャットダウン解除期間における最大値が、コンデンサー８１に保持されることになる。

電圧調整部９に入力された電圧は、コレクタ電流を変数とする所定の関数に従う電圧に調整される。本実施の形態では、コレクタ電流をＩｃとすると、電圧調整部９から出力される電圧Ｖｇは、Ｖｇ＝０．８８８４×（Ｉｃ）^1/2＋８．０８５となる。なお、以上のようなコレクタ電流の平行根に比例する電圧に調整するためには、図７に示した電圧調整部９の回路構成となる。さらに、係数が０．８８８４、定数が８．０８５とするためには、１７Ｖのツェナーダイオード９６、４．７ｋΩの抵抗９５、９１ｋΩの抵抗９４、３３ｋΩの抵抗９３、１５ｋΩの抵抗９２と構成する必要がある。

図７に示した電圧調整部９の回路構成で、出力電圧がコレクタ電流の平行根に比例するように調整される理由を定性的に述べる。オペアンプ９１の入出力電位差が一定値（ツェナー電位）未満の場合、ツェナーダイオード９６は絶縁体として働き、抵抗９４のみでゲインが決まる。この入出力電位差が一定値（ツェナー電位）以上になると、ツェナーダイオード９６に電流が流れ、抵抗９４と抵抗９５との合成抵抗でゲインが決まる。この合成抵抗は、抵抗９４のみよりも小さい値となりゲインは小さくなる。しかし、ツェナーダイオード９６に電流が流れると、ツェナーダイオード９６に直列に接続されている抵抗９５にも電流が流れるため、その分だけ電圧が低下する。これにより、ツェナーダイオード９６にかかっている電圧が一定値（ツェナー電位）未満となり絶縁することになる。これを繰り返すことにより、入出力電位差が大きいほどゲインが小さくなり、近似的に出力電圧がコレクタ電流の平方根に比例することとなる。

なお、本実施の形態では所定の関数がコレクタ電流の平行根に比例する関数であったが、本発明はこれに限られず他の関数であっても良い。電圧調整部９の出力電圧Ｖｇはトランジスタ９８のエミッタ電極よりドライブ回路２４に供給される。つまり、電圧調整部９の出力電圧Ｖｇは、ドライブ回路２４に供給される電圧Ｖｃとなる。そして、最終的に電圧Ｖｃがトランジスタ１に印加される。図１１に、検出されたコレクタ電流と電圧Ｖｃとの関係を示す。

以上のように、本実施の形態に記載の半導体駆動回路は、絶縁ゲート型のトランジスタ１を駆動する半導体駆動回路であって、トランジスタ１のコレクタ電流に基づいてトランジスタ１に印加するゲート電圧を生成する電圧供給部５と、電圧供給部５で生成されたゲート電圧をトランジスタ１に印加する駆動部２と、駆動部２がトランジスタ１にゲート電圧を印加するタイミングを制御するタイミング制御部３とを備えるので、トランジスタ１のターンオン時での電流サージ及びノイズの発生を抑制するとともに、スイッチング損失も低減しつつ最適なスイッチング時間で駆動することができ、且つコレクタ電流に基づくことにより連続的にゲート電圧を変化させることができる。また、電圧供給部５とタイミング制御部３とが別々に設けられているため、ターンオンのタイミングを一定に保つことができ、常に適切なタイミングでゲート電圧を変化させることができる。

また、本実施の形態に記載の半導体駆動回路は、コレクタ電流に基づいてゲート電圧Ｖｃを生成し、駆動部２に供給する電圧供給部５をさらに備えるので、ターンオン時に段階的にゲート電圧を変化させるとともに、コレクタ電流に基づいた電圧Ｖｃをトランジスタ１に供給することができ、よりスイッチング損失も低減しつつ最適なスイッチング時間で駆動することができる。

さらに、本実施の形態に記載の半導体駆動回路は、電圧供給部５が、コレクタ電流を変数とする所定の関数からゲート電圧を生成するので、ゲート電圧を一定値とした場合に比べて、コレクタ電流の平方根の関数としてゲート電圧を調整した方が、よりスイッチング損失も低減しつつ最適なスイッチング時間で駆動することができる。

また、本実施の形態に記載の半導体駆動回路は、電圧供給部５が、トランジスタ１がターンオン又はターンオフする際のコレクタ電流を除くコレクタ電流に基づいてゲート電圧を生成するので、ターンオン又はターンオフする際のコレクタ電流は不安定であり、これをゲート電圧に反映さないことにより、スイッチング時のコレクタ電流のサージやリンギングの影響による誤動作を防止できる。

さらに、本実施の形態に記載の半導体駆動回路は、電圧供給部５が、トランジスタ１の駆動期間内においてコレクタ電流の最大値を保存し、最大値に基づいて次のトランジスタ１の駆動期間に印加するゲート電圧を生成するので、瞬時検出ではノイズの影響を受け易い上、コレクタ電流の検出精度が低いことによる不安定性の影響を排除できる。

なお、本実施の形態では、実施の形態２で示した３段階のゲート電圧をトランジスタ１に印加する半導体駆動回路において、２段目のゲート電圧の生成を電圧供給部５で行っているが、本発明はこれに限られない。例えば、１段階のゲート電圧をトランジスタ１に印加する半導体駆動回路において、ゲート電圧の生成を電圧供給部５で行っても良い。また、３段階のゲート電圧をトランジスタ１に印加する半導体駆動回路において、全ての段階におけるゲート電圧の生成を電圧供給部５で行っても良い。

また、本実施の形態では、電圧供給部５においてコレクタ電流の平方根に比例するゲート電圧に調整するなどの複雑な処理を行っていた。しかし、本発明は、単純に電圧供給部５がコレクタ電流が大きくなるに従い、ゲート電圧が大きくなるように生成しても良い。この場合、エネルギー損失の大きいコレクタ電流の大電流時には、スイッチングを速くしエネルギー損失を抑え、エネルギー損失の小さいコレクタ電流の小電流時には、スイッチングを遅くしノイズを抑えることができる。

さらに、本発明は、電圧供給部５が所定の値より小さいコレクタ電流の場合、トランジスタ１のスイッチングが緩やかになるようにゲート電圧を調整しても良い。具体的には、コレクタ電流が電流定格の１％以下の場合に、ターンオン及びターンオフの時間を通常の時間の２倍以上に長くする。この場合、ノイズに強い影響があるといわれる微小電流時にスイッチングを遅くすることで、ノイズの低減を行うことができる。

ここで、本実施の形態における駆動は、コレクタ電流が大きくなると、これに従いゲート電圧が大きくなり、コレクタ電流が小さくなると、これに従いゲート電圧が小さくなる傾向がある。図１２に、コレクタ電流の変化におけるゲート電圧及びコレクタ・エミッタ間の電圧の変化を示す。図１２（ａ）は、コレクタ電流が小さい場合である。この場合、２段目のゲート電圧の変化が小さくなるとともに、コレクタ・エミッタ間の電圧の変化が緩やかになっている。また、図１２（ｂ）は、コレクタ電流が大きい場合である。この場合、２段目のゲート電圧の変化が大きくなるとともに、コレクタ・エミッタ間の電圧の変化が大きくなっている。

また、本実施の形態では、電圧供給部５が、トランジスタ１の駆動期間内においてコレクタ電流の最大値を保存していたが、本発明はこれに限られない。例えば、電圧供給部５は、トランジスタ１の複数回の駆動におけるコレクタ電流の平均値を算出し、平均値に基づいて次のトランジスタ１の駆動期間に印加するゲート電圧を生成する。この場合、本実施の形態で示した、トランジスタ１の駆動期間内の最大値を保存する場合に比べて、平均値とすることでノイズによる影響をさらに受けづらく、コレクタ電流の検出精度を向上させることができる。なお、コレクタ電流の平均値を算出するためには、図７で示した電圧保持回路部８に代えて、メモリと演算部を備えた回路構成等に変更する必要がある。

本発明の実施の形態１に係る半導体駆動回路の回路図である。 本発明の実施の形態１に係る半導体駆動回路の動作のタイミングチャートである。 本発明の実施の形態１に係る半導体駆動回路の動作のタイミングチャートである。 本発明の実施の形態２に係る半導体駆動回路の回路図である。 本発明の実施の形態２に係る半導体駆動回路の動作のタイミングチャートである。 本発明の実施の形態２に係る半導体駆動回路の動作のタイミングチャートである。 本発明の実施の形態３に係る半導体駆動回路の回路図である。 本発明の実施の形態３に係る半導体駆動回路の動作のタイミングチャートである。 本発明の実施の形態３に係る半導体駆動回路の動作のタイミングチャートである。 本発明の実施の形態３に係るコレクタ電流の波形図である。 本発明の実施の形態３に係るコレクタ電流に対するゲート電圧の変化を示す図である。 本発明の実施の形態３に係る半導体駆動回路の動作のタイミングチャートである。

符号の説明

１ 絶縁ゲート型トランジスタ、２ 駆動部、３ タイミング制御部、５ 電圧供給部、６ シャットダウン回路部、８ 電圧保持回路部、９ 電圧調整部、２１，２２，２３，２４，２５ ドライブ回路、３１，３５，３６，３７，４１，４６，４７，４８，４９，６２，６３，６４，６７，６８，６９，７１，９２，９３，９４，９５，９７ 抵抗、３２，４２，６５，８１，９９ コンデンサー、３３，３４，４３，４４，４５ ，６６シュミットトリガ、６１，９１ オペアンプ、７０，９８ トランジスタ、８２ ゲイン可変アンプ、９６ ツェナーダイオード。

Claims (10)

1. 絶縁ゲート型のトランジスタを駆動する半導体駆動回路であって、
   前記トランジスタにゲート電圧を印加する駆動部と、
   前記駆動部のタイミングを制御するタイミング制御部とを備え、
   前記駆動部は、前記ゲート電圧として、前記トランジスタの閾値より小さい電圧である第１ゲート電圧と、前記トランジスタを駆動する規定電圧である第２ゲート電圧とを前記トランジスタに印加可能であり、
   前記タイミング制御部は、前記第１ゲート電圧を前記第２ゲート電圧に先立ち前記トランジスタに印加するように前記駆動部を制御する、半導体駆動回路。
2. 請求項１に記載の半導体駆動回路であって、
   前記駆動部は、前記第１ゲート電圧より大きく前記第２ゲート電圧より小さい電圧である第３ゲート電圧をさらに前記トランジスタに印加可能であり、
   前記タイミング制御部は、前記第１ゲート電圧を印加後に前記第３ゲート電圧を前記トランジスタに印加し、前記トランジスタのミラー効果時間内であって前記トランジスタの主電流のリカバリー電流終了後に前記第２ゲート電圧を前記トランジスタに印加するように前記駆動部を制御する、半導体駆動回路。
3. 請求項２に記載の半導体駆動回路であって、
   前記主電流に基づいて前記第３ゲート電圧を生成し、前記駆動部に供給する電圧供給部をさらに備える、半導体駆動回路。
4. 絶縁ゲート型のトランジスタを駆動する半導体駆動回路であって、
   前記トランジスタの主電流に基づいて前記トランジスタに印加するゲート電圧を生成する電圧供給部と、
   前記電圧供給部で生成された前記ゲート電圧を前記トランジスタに印加する駆動部と、
   前記駆動部が前記トランジスタに前記ゲート電圧を印加するタイミングを制御するタイミング制御部とを備える、半導体駆動回路。
5. 請求項３又は請求項４に記載の半導体駆動回路であって、
   前記電圧供給部は、前記主電流を変数とする所定の関数から前記ゲート電圧を生成する、半導体駆動回路。
6. 請求項３乃至請求項５のいずれかに記載の半導体駆動回路であって、
   前記電圧供給部は、前記トランジスタがターンオン又はターンオフする際の前記主電流を除く前記主電流に基づいて前記ゲート電圧を生成する、半導体駆動回路。
7. 請求項３乃至請求項６のいずれかに記載の半導体駆動回路であって、
   前記電圧供給部は、前記トランジスタの駆動期間内において前記主電流の最大値を保存し、前記最大値に基づいて次の前記トランジスタの駆動期間に印加する前記ゲート電圧を生成する半導体駆動回路。
8. 請求項３乃至請求項６のいずれかに記載の半導体駆動回路であって、
   前記電圧供給部は、前記トランジスタの複数回の駆動における前記主電流の平均値を算出し、前記平均値に基づいて次の前記トランジスタの駆動期間に印加する前記ゲート電圧を生成する半導体駆動回路。
9. 請求項３乃至請求項８のいずれかに記載の半導体駆動回路であって、
   前記電圧供給部は、前記主電流が大きくなるに従い、前記ゲート電圧が大きくなるように前記ゲート電圧を生成する、半導体駆動回路。
10. 請求項３乃至請求項８のいずれかに記載の半導体駆動回路であって、
    前記電圧供給部は、所定の値より小さい前記主電流の場合、前記トランジスタのスイッチングが緩やかになるように前記ゲート電圧を調整する、半導体駆動回路。
    

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