JP2005045788A - 直交周波数分割多重を使用するデジタル受信機のシングルチップｖｌｓｉ実施 - Google Patents

Abstract

【課題】 本発明は、直交周波数分割多重により送信されるマルチキャリア信号のためのデジタル受信機のシングルチップ実施を提供する。
【解決手段】改良されたチャンネル推定及び補正回路が提供される。受信機は高度に正確なサンプリングレート制御と周波数制御の回路を有する。小型のガロア体乗算器を含む構成を伴う最小の資源により、ｔｐｓデータキャリアのＢＣＨ復号化が達成される。信号のアクティブフレームとともに送信されるガード区間の境界を決定するために、改良されたＦＦＴウィンドウ同期回路が再サンプリング回路に接続される。リアルタイムパイプラインＦＦＴプロセッサがＦＦＴウィンドウ同期回路と動作可能に関連付けられ、減少したメモリ要求で動作する。
【選択図】 なし

Description

本発明は、マルチキャリア変調を使用する電磁信号の受信機に関する。特に、本発明はデジタル受信機に関し、その受信機は、直交周波数分割多重を使用する伝送を受信するためのシングルＶＬＳＩチップとして実施され、デジタルビデオ放送の受信に適する。

符号化直交周波数分割多重（“ＣＯＦＤＭ”）はデジタルオーディオ及びデジタルビデオ放送について提案され、それらは両方とも制限された帯域の効率的利用及びいくつかの影響に対して信頼性の高い伝送方法を必要とする。例えば、典型的なチャンネルのインパルス応答は、異なる遅延を有する複数のディラック（Ｄｉｒａｃ）パルスの和としてモデル化することができる。各パルスは乗算係数の対象となり、そこにおいて一般的に振幅はレイリー（Ｒａｙｌｅｉｇｈ）の法則に従う。そのようなパルス列は数マイクロ秒以上にわたることがあり、高ビットレートにおける未符号化伝送を信頼性の低いものとする。ランダムノイズ、インパルスノイズ、及びフェージングに加え、高データレートにおけるデジタル地上伝送の他の主要な問題は、マルチパス伝送及び隣接チャンネル干渉を含み、近接する周波数は高度な相関を持つ信号変動を有する。ＣＯＦＤＭはこれらの応用に特に適している。実際のＣＯＦＤＭ構成では、比較的少量のデータが、周波数上で接近した間隔を有する多数のキャリア各々に変調される。データシンボル期間はキャリア又はサブチャンネル数と同じ比率で増加し、その結果符号間干渉が顕著に減少する。
ＣＯＦＤＭに従う多重が図１及び図２に示され、単一のＣＯＦＤＭキャリア又はサブチャンネルのスペクトルが線２により示される。キャリア周波数のセットが上書きされた波形で図２に示され、直交条件が満足されている。一般的に、

の時、２つの実数関数は直交し、ここでＫは定数であり、ｐ≠ｑならＫ＝０であり、ｐ＝ｑならＫ≠０である。ＣＯＦＤＭに従う信号の実際の符号化及び復号化は、以下の式からわかるように、高速フーリエ変換（“ＦＦＴ”）に大きく依存する。
キャリアｃの信号は、

で与えられ、Ａ_ｃは時刻ｔにおけるデータであり、ω_ｃはキャリア周波数であり、φ_ｃは位相である。ＣＯＦＤＭ信号中のＮ個のキャリアは

により与えられる。１シンボル期間にわたりサンプリングすると、

となる。１／Ｔのサンプリング周波数で、結果として得られる信号は、

と示される。ω_０＝０で、１データシンボル期間Ｔ＝ＮＴをサンプリングすると、

となり、これは逆離散的フーリエ変換の一般的形式と対照する：

上記の式において、Ａ_ｎｅ^ｊφ _ｎはサンプリングされた周波数領域における入力信号であり、ｓ_ｓ（ｋＴ）は時間領域表示である。ＦＦＴのサイズを増加することは、より長いシンボル期間を提供し、ガード区間の長さを超えるエコーに関するシステムの耐性を改善する。しかし、Ｎｌｏｇ_２Ｎに従って演算の複雑さが増加し、実際上の制限となる。
伝送チャンネルにより生じる符号間干渉の存在下では、信号間の直交性が維持されない。この問題に対する１つのアプローチは、チャンネルのメモリを超える間隔及びあらゆるマルチパス遅延を時間領域内の各シンボルに優先することにより、放射されたエネルギーのある部分を意図的に犠牲にすることであった。そのように選択された“ガード区間”は、あらゆるシンボル間干渉を吸収するのに十分な程度に大きく、各シンボルの前にそれ自身の一部の複製を置くことにより確立される。複製は、典型的にシンボルの末端部の周期的延長である。図３を参照すると、データシンボル４はアクティブ区間６を有し、それはシンボル中で伝送された全てのデータを含む。アクティブ区間６の末端部８が、ガード区間１０としてシンボルの最初に反復される。ＣＯＦＤＭ信号が実線１２で示される。アクティブ区間６の初期部分をシンボルの最後に周期的に反復することが可能である。
ＣＯＦＤＭデータの伝送は、図４に示す既知の一般的スキームに従って行うことができる。シリアルデータストリーム１４は、シリアル−パラレル変換器１８内で一連のパラレルストリーム１６に変換される。各パラレルストリーム１６はｘビットにグループ化されて各々が複素数を形成し、ここでｘは関連するパラレルストリームの信号のコンステレーション（集団）を決定する。ブロック２０における外部符号化及びインターリーブの後、信号マッパ２２を介して、受信機内での同期及びチャンネル推定のために使用するパイロットキャリアが挿入される。パイロットキャリアは典型的に２つのタイプを有する。継続的パイロットキャリアは、同一の位相及び振幅で、各シンボルの同一位置において伝送される。受信機内では、これらは位相雑音除去、自動周波数制御、及び時間／サンプリング同期のために利用される。分散パイロットキャリアはシンボル全体に分配され、それらの位置は典型的にシンボル間で変化する。それらは主としてチャンネル推定において有用である。次に、ブロック２４において、逆高速フーリエ変換（“ＩＦＦＴ”）によりベースバンドで複素数が変調される。次に、ブロック２６でガード区間が挿入される。離散的シンボルは次に、ブロック２８で、アナログに変換され、典型的には低域フィルタされ、それから無線周波数へアップコンバートされる。次に、信号はチャンネル３０を介して送信され、受信機３２で受信される。従来技術において周知であるように、受信機は送信プロセスの逆を適用し、送信された情報を得る。特に、ＦＦＴを適用して信号を復調する。
ＣＯＦＤＭの現代的な適用が欧州電気通信規格ＥＴＳ３００７４４（１９９７年３月）において提案され、それはフレーミング構造、チャンネル符号化及びデジタル地上テレビジョンの変調を明記する。その詳細記述は、デジタル地上テレビジョンをアナログ伝送のための既存のスペクトル割り当て内に取り入れるために設計され、さらに高レベルの共チャンネル干渉及び隣接チャンネル干渉に対する適切な保護を提供する。柔軟なガード区間が規定され、高いスペクトル効率と、既存のＰＡＬ／ＳＥＣＡＭサービスからの共チャンネル及び隣接チャンネル干渉に対する十分な保護を維持しつつ、システムは多様なネットワーク構成を支援可能である。上記欧州電気通信規格は２つの動作モードを規定する。“２Ｋモード”は、単一送信機動作及び制限された送信機距離を有する小型単一周波数ネットワークに適する。“８Ｋモード”は、単一送信機動作又は大型単一周波数ネットワークに使用可能である。耐性に対してビットレートをバランスさせるために種々のレベルの横軸振幅変調（“ＱＡＭ”）が異なる内部符号レートとして支持される。システムはムービング・ピクチャー・エキスパーツ・グループ（“ＭＰＥＧ”）に従うトランスポート層を適合させることを意図し、ＭＰＥＧ−２により符号化されＴＶ信号（ＩＳＯ／ＩＥＣ １３８１８）と直接的な互換性を有する。
上記の欧州電気通信規格のＣＯＦＤＭフレーム中のデータキャリアは横軸位相偏移変調（“ＱＰＳＫ”）、１６−ＱＡＭ、６４−ＱＡＭ、不均一１６−ＱＡＭ、又はグレーマッピングを使用する不均一６４−ＱＡＭのいずれかとすることができる。
ＣＯＦＤＭ伝送の受信における重要な問題は、伝送前のアップコンバート、受信機におけるダウンコンバート、及び典型的には電圧制御発振器であるチューナー内のフロントエンド発振器により生じる位相雑音及びジッタに起因する同期維持の困難性にある。変調中の同期を補助するためにパイロットキャリアを提供することを除いて、これらの問題は上記欧州電気通信規格においては具体的に取り扱われておらず、実施者が解決すべきこととして残されている。
基本的に、位相外乱には２つのタイプがある。第１に、マルチキャリアシステムにおいて隣接キャリアを妨害する雑音成分は“外来雑音寄与”（“ＦＮＣ”）と呼ばれる。第２に、自身のキャリアを妨害する雑音成分は“自己雑音寄与”と呼ばれる。
図５を参照すると、理想的なコンステレーションサンプルの位置は“ｘ”シンボル３４で示される。外来雑音寄与の影響は確率的であり、ガウス性雑音を生じる。こうして摂動したサンプルが図５で円３６として示される。自己雑音寄与の影響は、全てのコンステレーションポイントの共通の回転であり、各“ｘ”シンボル３４とその関連する円３６との間の変位として示される。これは、“共通位相誤差”と呼ばれ、シンボル間で著しく変化し、よって各シンボル期間Ｔ_ｓで再計算しなければならない。また、共通位相誤差はシンボル期間Ｔ_ｓ中の平均位相偏差と解釈することができる。
受信機３２が実際のシステム中でデータシンボルを処理するために、各データシンボルを示す複素信号に対して数学的演算が実行される。一般的にこれはＦＦＴである。有効な結果を得るため、ＦＦＴ間隔を受信データシンボルと整列させるために、特定の形態のタイミング同期が要求される。

従って、本発明の主要な目的は、地上デジタルビデオ放送などのデジタル放送の受信のための、高度に集積化された低コストな装置であって、単一のＶＬＳＩチップ上に実施される装置を提供することにある。
本発明の別の目的は、ＣＯＦＤＭに従って伝送される信号において、受信データシンボルをＦＦＴウィンドウと同期させるための改善された方法及び装置を提供することにある。
本発明のさらに別の目的は、チャンネル推定に関してデジタルマルチキャリア受信機の安定性を改善することにある。
本発明のさらに別の目的は、マルチキャリアデジタル受信機において使用される自動周波数制御回路を改善することにある。
本発明のさらに別の目的は、マルチキャリアデジタル受信機において使用される自動サンプリングレート制御回路を改善することにある。

本発明は、直交周波数分割多重により伝送されるマルチキャリア信号のためのデジタル受信機を提供する。マルチキャリア信号は、アクティブ区間及びガード区間を有するデータシンボルストリームを運び、ガード区間はアクティブ区間の一部の複製である。受信機においては、アナログ−デジタル変換器がフロントエンド増幅器に接続される。Ｉ／Ｑ復調器はアナログーデジタル変換器によりサンプルされたデータから同相及び直角位相成分を再生するために設けられ、自動利得制御回路がアナログーデジタル変換器に接続される。Ｉ／Ｑ復調器からＩ及びＱデータを受け取るローパスフィルタ回路内では、Ｉ及びＱデータが間引かれ、再サンプリング回路へ与えられる。再サンプリング回路中の補間器は第１のレートで間引きされたＩ及びＱデータを受け取り、第２のレートで再サンプリングされたＩ及びＱデータを出力する。ＦＦＴウィンドウ同期回路は、ガード区間の境界を位置決めするために再サンプリング回路へ接続される。リアルタイムパイプラインＦＦＴプロセッサがＦＦＴウィンドウ同期回路と動作可能に関連付けされる。ＦＦＴプロセッサの各ステージは複素係数乗算器と、複素係数乗算器内で乗算される被乗数について規定されるルックアップテーブルを有する関連するメモリと、を備える。ルックアップテーブル内の各被乗数は固有の値である。ＦＦＴウィンドウ同期回路に応答するモニタ回路は、アクティブシンボルとガード区間との境界が決定されたことの所定の表示を検出する。
本発明の１つの観点によれば、ＦＦＴウィンドウ同期回路は、現在到来中の再サンプルＩ及びＱデータを受け取り、遅延した再サンプルデータを出力する第１の遅延要素を有する。減算器は、現在到来中の再サンプルＩ及びＱデータと、遅延された再サンプルＩ及びＱデータとの差を示す信号を生成する。第１の回路では、減算器の出力信号は、単極性の大きさを有する信号に変換され、その信号は好ましくは減算器により提供された信号の絶対値である。第２の遅延要素は第１の回路の出力信号を記憶し、第３の遅延要素は第２の遅延要素の遅延出力を受け取る。第２の回路では、第２の遅延要素に記憶されたデータと第３の遅延要素とに記憶されたデータとの間の統計的関係が計算される。ＦＦＴウィンドウ同期回路の出力は、その統計的関係を示す。好ましくは、統計的関係はＦ比である。ＦＦＴプロセッサは２Ｋモードと８Ｋモードで動作可能である。
ＦＦＴプロセッサは、各ステージのメモリのためのアドレス発生器を有し、それは現在要求される被乗数の順序依存度を受け取り、現在要求される被乗数が記憶されたメモリアドレスを発生する。本発明のさらなる観点においては、各被乗数は、複素乗算器による乗算のための個々の順序依存度の順序でルックアップテーブル内に記憶され、その結果、被乗数の順序依存度は増加シーケンスを規定する。アドレス発生器は、それにより発生された以前のアドレスを記憶するアキュームレータと、増加シーケンスに応じて現在要求される被乗数の増加値を計算するための回路と、増加値を以前のアドレスに加算するための加算器と、を有する。
本発明の別の観点では、複数の増加シーケンスが存在する。被乗数は列の順序で記憶され、第１列では第１増加シーケンスは０であり、第２列では第２増加シーケンスは１であり、第３列では第３増加シーケンスの第１及び第３区切り点Ｂ１、Ｂ２はそれぞれ、

の関係により決定され、第４列では第３増加シーケンスの第３区切り点が、

の関係により決定され、ここでＭ_ＮはＦＦＴプロセッサの第Ｎステージのメモリを示す。
受信機はチャンネル推定及び補正回路を提供する。パイロット位置決定回路はフレームを示す変換されたデジタル信号をＦＦＴプロセッサから受け取り、それに含まれるパイロットキャリアの位置を識別する。パイロットキャリアは、変換されたデジタル信号のキャリアスペクトル中で間隔Ｋだけ離隔し、所定の大きさを有する。パイロット位置決定回路は、変換されたデジタル信号中のキャリアの順序を計算する第１の回路を有し、前記キャリアの位置はＫを法として計算される。変換されたデジタル信号中のキャリアの大きさを累算するための第２の回路に接続されたＫ個のアキュームレータが存在し、累算された大きさは１つのセットを規定する。相関回路は、累算された大きさ値のＫ個のセットを所定の大きさと相関付けるために設けられる。相関においては、Ｋ個のセットの各々におけるをＫを法として計算された位置を有する第１のメンバーはフレームの開始位置から独自にオフセットしている。
本発明の別の観点によれば、パイロット位置決定回路は、変換されたデジタル信号のビット順序を反転するためのビット反転回路をも有する。
本発明のさらに別の観点によれば、キャリアの大きさを示すために振幅が使用される。好ましくは、キャリアの大きさ及び所定の大きさは絶対値である。
本発明のさらなる観点においては、相関回路は、累算された大きさのＫ個のセットの第１ピークと第２ピークとの間の間隔を決定するためのピーク追跡回路を有し、そこで第１ピークは最大の大きさであり、第２ピークは２番目に大きい大きさである。
また、チャンネル推定及び補正回路は、パイロットキャリア間のチャンネル応答を推定するための補間フィルタと、ＦＦＴプロセッサが出力したデータキャリアに補間フィルタが生成した補正係数を乗算する乗算回路と、を有する。
また、チャンネル推定及び補正回路は、ＦＦＴプロセッサから位相未補正のＩ及びＱデータのデータストリームを受け取り、未補正データの位相角を示す信号を生成する位相抽出回路を有する。位相抽出回路は、連続する位相未補正Ｉ及びＱデータの位相角のアキュームレータを含む。
本発明の１つの観点によれば、チャンネル推定及び補正回路は、位相抽出回路に接続された自動周波数制御回路を含み、そこでメモリは、位相未補正のＩ及びＱデータ中に保持される第１のシンボルの累算された共通位相誤差を記憶する。アキュームレータがメモリに接続され、第２のシンボル中の複数のパイロットキャリアの共通位相誤差と、第１のシンボル中の対応するパイロットキャリアの共通位相誤差との差を累算する。アキュームレータの出力はフィルタされ、Ｉ／Ｑ復調器へ送られる。
本発明の別の観点によれば、自動周波数制御回路のアキュームレータの接続された出力は、Ｉ／Ｑ復調器において、そのガード区間の受信中にのみ使用可能とされる。
本発明のさらに別の観点によれば、チャンネル推定及び補正回路は、位相抽出回路に接続された自動サンプリングレート制御回路をも有し、そこでメモリは、位相未補正のＩ及びＱデータ中に保持される第１のシンボル中のパイロットキャリアの個別の累算位相誤差を記憶する。アキュームレータはメモリに接続され、第２のシンボル中の個々のパイロットキャリアの位相誤差と、第１のシンボル中の対応するパイロットキャリアの位相誤差との間の差を累算し、複数の累算シンボル間キャリア位相誤差微分を規定する。第１の累算シンボル間キャリア位相微分と第２の累算シンボル間キャリア位相微分との差により位相傾斜が規定される。アキュームレータの出力はフィルタされ、Ｉ／Ｑ復調器に接続される。
本発明の１つの観点によれば、サンプリングレート制御回路は、複数の累算シンボル間キャリア位相誤差微分を記憶し、それらの間に最も適合するラインを計算する。
本発明の別の観点によれば、自動サンプリングレート制御回路のアキュームレータの接続された出力信号は、再サンプリング回路において、ガード区間の受信中においてのみ使用可能とされる。
本発明の１つの観点によれば、位相抽出回路の出力を記憶する共通メモリは、自動周波数制御回路及び自動サンプリングレート制御回路へ接続される。
本発明の別の観点によれば、位相抽出回路は、行列：

に従って回転角のアークタンジェントを反復的に計算するパイプライン回路をも有し、ここで、ｘは位相未補正のＩ及びＱデータの比である。
パイプライン回路は、一定係数乗算器と、行列の複数の一定係数から１つを選択するマルチプレクサとを含む。マルチプレクサの出力は一定係数乗算器の入力に接続される。
本発明のさらに別の観点によれば、パイプライン回路は、乗算器と、量ｘ^２を記憶する第１のメモリと、乗算器の出力を保持する第２のメモリとを有し、第１のメモリは乗算器の第１の入力に接続される。第２のメモリと、乗算器の第２の入力との間にフィードバック接続が設けられる。また、パイプライン回路は、行列の値を記憶するための第３のメモリを有する。第３のメモリに接続された制御回路の管理下で、パイプライン回路は行列のＮ個の項を計算し、また行列のＮ＋１個の項を計算する。平均化回路は第３のメモリにも接続され、行列のＮ個の項とＮ＋１個の項との平均を計算する。
マルチキャリア信号のパイロットキャリア中で送信されたデータは、符号生成多項式ｈ（ｘ）に従ってＢＣＨ符号化される。ＢＣＨ符号化データを処理可能な復調器が設けられ、それは反復的パイプラインＢＣＨ復号化回路を含む。ＢＣＨ復号化回路は復調器に接続される。それはガロア体の多項式を生成し、その複数のシンドロームを計算する。ＢＣＨ復号化回路は、各々が個々のシンドロームを記憶する複数の記憶レジスタと、各々が個々の記憶レジスタからデータを受け取る複数のフィードバックシフトレジスタと、を有する。ＢＣＨ復号化回路は、複数のガロア体乗算器を有する。各乗算器は個々のフィートバックシフトレジスタを介してフィードバックループ内に接続され、その関連するフィードバックシフトレジスタの出力にガロア体のアルファ値を乗算する。出力ガロア体乗算器は、２つのフィードバックシフトレジスタの出力を乗算する。
論理ネットワークは、フィードバックシフトレジスタとガロア体乗算器の出力とに接続された誤差検出回路を形成する。誤差検出回路の出力はデータの現在ビットの誤差を示し、フィードバックは誤差検出論理により使用可能とされ、記憶レジスタに接続される。フィードバックラインを使用して、フィードバックシフトレジスタが出力したデータは、第２の反復において使用するために、記憶レジスタへ書き戻される。
本発明の１つの観点によれば、出力ガロア体乗算器は、最初に第１の被乗数Ａを記憶する第１のレジスタと、値αの乗算のために第１のレジスタに接続される一定係数乗算器と、を有する。一定係数乗算器の出力は第１のレジスタに接続されて第１のフィードバックループを規定し、そこで第１レジスタのクロックされた動作の第ｋ番目のサイクルはガロア体の積Ａα^ｋを含む。第２のレジスタは、第２の被乗数Ｂを記憶するために設けられる。ＡＮＤゲートは、第２のレジスタと、一定係数乗算器の出力とに接続される。加算器は、ＡＮＤゲートの出力に接続された第１の入力を有する。アキュームレータは加算器の第２の入力に接続され、ガロア体の積ＡＢが加算器から出力される。
本発明はチャンネルの周波数応答の推定方法を提供する。それは、チャンネルから、複数のデータキャリアと分散パイロットキャリアとを有するアナログマルチキャリア信号を受信することにより実行される。分散パイロットキャリアは間隔Ｎだけ離隔し、データキャリアの送信パワーと異なるパワーで送信される。アナログマルチキャリア信号は、そのデジタル表示に変換される。マルチキャリア信号のデジタル表示に対してフーリエ変換が実行され、変換されたデジタル信号が生成される。変換されたデジタル信号のビット順序を反転し、ビット順反転信号を生成する。ビット順反転信号中のキャリアの大きさは、Ｎ個のアキュームレータに繰り返し累算され、累算された大きさが分散パイロットキャリアのパワーと相関付けされる。相関に応じて、マルチキャリア信号、好ましくはアクティブキャリアのキャリア位置を識別する同期信号が生成される。
本発明の別の観点によれば、大きさを累算する工程は、ビット順反転信号の実数成分の絶対値を、その虚数成分の個々の絶対値に加算して和を生成し、その和をＮ個のアキュームレータにそれぞれ記憶することにより実行される。
本発明のさらに別の観点によれば、累算された大きさを相関付けする工程は、第１のキャリアを位置を示す、記憶されたＮ個の値の最大のものを有する第１のアキュームレータを特定し、第２のキャリア位置を示す、記憶されたＮ個の値の２番目に大きいものを有する第２のアキュームレータを特定することにより行われる。続いて、第１のキャリア位置と第２のキャリア位置との間隔が決定される。
キャリア位置の特定の一致を確認するために、ビット順反転信号中の第１のシンボルのキャリア位置が、その信号中の第２のシンボルの対応するキャリア位置と比較される。
好ましくは、パイロットキャリア間で補間を実行してそれらの間に配置された個々の中間データキャリアについて相関係数を決定し、相関係数に従って中間データキャリアの大きさを個別に調整する。
本発明の１つの観点によれば、変換されたデジタル信号中の連続するシンボルの対応するパイロットキャリア間で平均位相差が決定される。平均位相差を示す第１の制御信号は、マルチキャリア信号の受信周波数を制御するために提供される。第１の制御信号は、ガード区間の受信中にのみ使用可能とされる。
好ましくは、複数のキャリアのシンボル間位相差について最適なラインを決定し、位相傾斜を規定する。

ＦＦＴウィンドウの整列
図３及び４を再度参照すると、本発明により、統計的手法をＣＯＦＤＭ信号に適用してガード区間１０の最後を見つける。この手法は、上記の欧州電気通信規格を参照して説明されるが、前置又は後置されたガード区間を有する多くの形態の周波数分割多重に連用可能である。それは、受信機３２により、受信サンプル複素信号（実線１２）及びアクティブ区間６の大きさから、ガード区間の最後を見つける。その方法は、ガード区間１０がデータシンボル４の最後の部分のコピーであるという事実による。受信機３２では、チャンネルからのエコー及び雑音並びに局部発振器中の誤差に起因し、ガード区間１０とデータシンボル４の最後の部分とは相違する。導入された誤差がランダムであれば、統計的手法が適用できる。本発明によれば、受信された複素信号は、送信機で使用されたのとほぼ等しいレートでサンプルされる。アクティブ区間６に可能な限り近い期間により分離された１対の受信サンプルから差信号が見いだされる。この期間は、適用される高速フーリエ変換（“ＦＦＴ”）（即ち、２０４８又は８１９２サンプル）の大きさと等しくすべきである。

とし、ここでＳ_ｉが差信号であるとすると、Ｓ_ｉとＳ_{ｉ−ｆｆｔｓｉｚｅ}は、係数を得る現在及び先行する複素入力サンプルである。即ち、添え字“ｉ”は入力値の線形時間シーケンスを示す。入力信号がランダムであると仮定すると、Ｓ_ｉもランダムである。ガード区間内ではチャンネルの影響によりＳ_ｉとＳ_{ｉ−ｆｆｔｓｉｚｅ}は同一ではないが類似しているであろう。よってＳ_ｉは小さいばらつきを有するランダム信号である。ここで使用する用語“ばらつき”は一般的に値の広がりを指し、特定の数学的定義に限定されるものではない。一般的に、１つのシンボルのアクティブ部分は次のシンボルのアクティブ部分と無関係である。ガード区間外では、Ｓ_ｉはランダムでありかなり大きなばらつきを有する。ガード区間の最後を見つけるために、差信号Ｓ_ｉのばらつきを監視し、ガード区間１０とアクティブ区間６の境界で生じるであろう顕著な増加を探す。また、発明者等はガード区間１０の最初にもばらつきの大きな増加がみられることを見いだした。
本発明の好適な実施形態によれば、入力信号のサンプルが少なくとも１つのシンボル期間Ｔ_ｓを含む区間にわたり記憶される。差信号Ｓ_ｉのばらつきがサンプルの１つのブロックにわたり計算される。そのブロックは多数のサンプルｎにわたり経時的に戻り、ばらつきが再度計算される。これら２つのブロックは以下“比較ブロック”と呼ばれる。先行する比較ブロック中のばらつきに対する第１の比較ブロック中の現在のばらつきの比が得られる。次に、Ｆ比重要度テストを使用して２つの比較ブロックのばらつきにおける顕著な差異を見つける。Ｆ比は、

と定義され、ｎは正の整数であり、ｉは入力サンプルを示し、ＶＡＲ（ｉ）はＮサンプルの長さの値のブロックの分散である。分散は、

で定義される。この好適な実施形態ではＦ比重要度テストを使用するが、ばらつきの変化に関する信号を与える２つのばらつき値の他の関数を使用することができる。そのような関数はたくさんある。Ｆ比の長所は、それがランダムな入力信号について既知の確率分布を有し、性能解析及びシステム設計のための便利な統計的分析を可能とすることである。また、Ｆ比は本来的に信号を正規化し、信号レベルと独立な結果を作る。
その方法は図６を参照して記述され、図６において現在の評価ブロック内の１対のサンプルの第１のメンバーがステップ３８で測定される。ステップ４０でアクティブ区間６（図３）の遅延が経験される。これは、ＦＩＦＯなどのデジタル遅延器、又は等価的にアクティブ区間のサンプルをメモリにバッファし、メモリの適切なセルにアクセスすることにより実現される。ステップ４２で１対のサンプルの第２のメンバーが測定され、ステップ４４で第１及び第２のメンバーの差が決定され、記憶される。決定ステップ４６で現在のブロックの最後かどうかがテストされる。評価ブロックのサイズはガード区間の長さを超えるべきではなく、相当小さくすることができる。現在のブロックの最後に未だ到達していない場合、ステップ４８で別のサンプルを捕捉し、制御はステップ３８へ戻る。
現在のブロックの最後に到達した場合、ステップ５０で現在のブロックのばらつきが測定され、データの２つの比較ブロックの１つとして扱われる。決定ステップ５２で２つの比較ブロックの１つのグループが評価されたかどうかを決定するテストが行われる。このテストが否定的である場合、ステップ５４で別のデータブロックを捕捉し、その後制御はステップ３８へ戻る。別のデータブロックは、ちょうど完了したブロックと連続的である必要はない。
決定ステップ５２におけるテストが肯定的である場合、ステップ５６で２つの比較ブロックのグループについてＦ比が計算される。ステップ５６で得られた結果は、ステップ６０でピーク検出へ与えられる。後に説明するように、ピーク検出は任意的に重要度の統計的テストを含む。
ピークが検出されると、次に、さらなる信号再構成に必要なＦＦＴウィンドウの同期のために、ステップ６２でガード区間の境界が確立される。ピークが検出されない場合、データストリームの他の部分からのサンプルブロックで上記のプロセスが繰り返される。
例１：
図７を参照すると、上記の欧州電気通信規格に従い、乱数発生器を使用して複素信号を生成し、付加された白色ガウス雑音（ＳＮＲ＝３．７）とともにライシアン（Ｒｉｃｅａｎ）チャンネルモデルを通じて送信した。次に、データシンボルを上記の方法に従って分析した。結果の６個のデータシンボルを図７に示し、それぞれガード区間の開始と最後のスパイク６６、６８は非常に大きいため、Ｆ比は図示の便宜上線６４として対数軸上に示した。
図７からは、既知のいくつかのピーク検出器のいずれを使用してもガード区間の最後は容易に見つけることができることがきわめて明らかであるが、統計的テストを適用して、２つのサンプルブロックは同一のばらつきを有するか？という質問に対してより正確に答えることができる。これは、Ｈ_０、即ち、ばらつきが同一であり、Ｆ中に観察されたスパイクがランダムな変動のみによるものであるとする統計的仮説である。Ｈ_０が拒絶される非常に低い確率を有するならば、それはガード区間の開始及び最後の検出に対応するであろう。ＣＯＦＤＭシンボルが構成される方法からは、Ｈ_０は、ガード区間又はアクティブ区間内に完全に含まれる比較ブロックについて真であると予測されるが、比較ブロックがガード区間の開始又は最後の境界にまたがる時は偽であると予測される。ランダムなサンプルの比較ブロックが同一の母集団から導かれるならば、Ｆの確率は、

として与えられ、ここで１（）は不完全ベータ関数

であり、ｖ_１とｖ_２は自由度の数であり、それにより第１及び第２のばらつきが推定される。この例では、ｎ＞＝Ｎならばｖ_１＝ｖ_２＝（Ｎ−１）である。その関数の形状を図８に示す。統計的観点からは、２つのブロックが重ならないようにｎは十分に大きく、即ち、ｎ＞＝Ｎとすべきである。ブロックが重なると、第２の分散の計算が第１の分散の計算に使用したサンプルを使用することになる。これは自由度の数を大きく減少させ、それにより結果の重要度を低下させる。ｎ＝Ｎの設定がうまくゆくことが決定された。
式（１３）の関数Ｑ（）は、実際に末尾がワンテールの（ｏｎｅ−ｔａｉｌｅｄ）確率を与える。Ｆが非常に大きいか非常に小さい場合、Ｈ_０は拒絶でき、その場合、ツーテール（ｔｗｏ−ｔａｉｌｅｄ）テストが必要となる。実際、２つの末尾は同一であり、よってツーテールテストについては確率は式（１３）に与えるものの２倍となる。しかし、これは、Ｆ＜１についてのものより大きな確率値を生じる。従って、確率ｐは以下のように計算され、

よって、（ｐ＞１）ならばｐ＝２−ｐである。この確率はＨ_０の生存度を反映する。こうして、ｐが小さければ、Ｈ_０を拒絶することができ、指定された確からしさをもって、比較ブロックが異なるばらつきを有するサンプルの母集団からきたということができる。上記の欧州電気通信規格の仕様は、ブロックサイズｎを相関アルゴリズムのために３２とすべきであるとしている。Ｎ＝｛３２、６４｝を試し、成功であった。Ｎについてのこれらの値を使用して得られた確率関数を図９に示す。好適な実施形態では、Ｈ_０の拒絶のためにｐ＜＝０．０５が設定された。
正確な実施は、Ｆを計算し、ｘを計算し、次に不完全ベータ関数を計算し、次にｐを計算し、次いで閾値テストを適用する。ベータ関数は非常に複雑であるので、このアルゴリズムはハードウェアで実現することは非常に難しい。好適な実施形態では、それはより単純であり、同一の結果を与え、受容閾値及びＮパラメータを設定し、そうしてＦの上限値及び下限値を規定する。次に、Ｆを計算し、それを上限値及び下限値と比較することのみが必要である。単純にガード区間の終わりを見つけるため、安全にＦ＞１とみなすことができる。Ｆの上限値のみが必要である。Ｆの限界値を正確に計算するため、ニュートン−ラプソンなどの適当な根発見（ｒｏｏｔ−ｆｉｎｄｉｎｇ）方法を利用することができる。典型的な値が表１に示される。

この方法は、指定されたチャンネルモデルで、白色ガウス雑音（ＳＮＲ＝３．７）を付加してテストし、成功した。
式（１２）に与えられたばらつきの式は、シリコン中での実施のために乗算器を必要とする。Ｆの計算は除算であり、その計算では、２つのブロックが同一のサイズを有する限り、（Ｎ−１）の正規化定数が相殺する。シリコン中では、正確な乗算及び除算は高価となりうる。好適な実施形態では、単純化が実施され、それは正確さは劣るがそれでも使用できるＦの値を与える。Ｓｉはゼロ平均を有するとみなすことができ、よってサンプルブロックから平均を計算する必要は無い。これはまた、自由度の数を（Ｎ−１）からＮへと増加させる。標準的な平方和の式を使用して分散を計算する代わりに、平均絶対偏差によりばらつきを推定することができる。ＶＡＲ（ｉ）の式は、

となる。２つのブロックが同一のサイズを有するならば、（１／Ｎ）係数はＦの計算中に除算される。しかし、それでも２つのばらつきの除算と平方が要求される。これらは、２を底とする対数を使用して対応することができる。式（１６）から式（１１）への代入は、

を与える。２を底とする対数をとると、

となる。次に、ｙを計算し、それをＦの上限値の２を底とする対数と比較することのみが必要である。その比較は、上限値の対数を２（ｌｏｇ２ｓ_ａ−ｌｏｇ２ｓ_ｂ）から減算し、ゼロと比較することにより行うことができる。係数２は限界値へ吸収することができる。
２を底とする対数の計算は、その数が固定小数点分数として記憶されたならば、ハードウェアでは比較的簡単である。分数は指数と分数仮数に分けることができる：ｘ＝Ａ２^Ｂ。２を底とする対数をとると、ｌｏｇｘ＝ｌｏｇＡ＋Ｂである。Ａは分数であるので、ルックアップテーブルを使用してその対数を得ることが実際的である。指数ＢはＭＳＢの位置から見つけることができる（ｓ_ａとｓ_ｂは両方とも正の数であるので）。
こうして、計算を減らして、加算及び減算の演算処理のみを必要とするようにすることができる。この方法を使用するなら、ｖ１＝ｖ２＝Ｎを使用して限界値を再計算すべきである。実際、特定の応用について重要度レベルを経験的に設定することができ、好ましくはｐ＝０．０５である。
例えば、標準偏差、スキュー、種々のモーメント、ヒストグラム、その他の既知の計算など、本発明の精神から逸脱することなく、ばらつきの種々の測定値が使用可能であることが当業者には理解されるであろう。
本発明の第１の代替的実施形態においては、係数の代わりに信号の実部又は虚部のいずれかを使用して上記の方法が使用される。この実施形態は、ハードウェアにおける経済性を達成する。
本発明の第２の代替的実施形態においては、式（１１）のｎパラメータが最適化される。ガード区間の最後では２つのブロックは、アクティブ区間へのより多くの遷移にまたがり、ばらつきの明確な増加を与える。ｎ＞２のあらゆる値を使用することは、後のブロックが境界に近づくにつれていくつかの連続点が顕著な増加を与えるという欠点を有する。この小さな問題は、境界の検出後に無意味な期間を導入することにより容易に克服できる。即ち、一度スパイクが検出されると、別のスパイクを位置決めせんとするさらなる試みがなされる前にＦＦＴウィンドウのサイズに等しいサンプルのセットが受け取られる。無意味な期間は、誤ったスパイクを導入しないという付加的な利益を有する。より大きなｎの値を使用すると、Ｈ_０の雑音性のＦ信号がほぼ同一となり、スパイク６６、６８（図７）は増加する。
例２：
ｎの関数としての最大Ｆ−スパイク高さが、Ｆにおける背景変化とともに系統的に測定された。その結果を表２に示す。

表２は、図７において分析された信号の最初の５フレームを使用して作られた。表２のカラム（２）と（３）の統計値は、計算からスパイクを除外するためにＦ＞＝３．０であるあらゆる点を除外して作られた。そうしなければ、スパイクが異なる統計的母集団からのものである場合でさえ、スパイクが平均及び標準偏差の値に影響を与える。
その結果は、Ｆにおける背景変化Ｆ_ｓ．ｄがｎにより影響を受け、約０．２８の値へ漸近的に増加することを示す。これは、重なったブロックの影響であることが多い。例えば、Ｎ＝６４及びｎ＜６４について、ばらつきを計算したブロックは同じ値のいくつかを含み、よって相関付けされるであろう。この原理をテストするために、Ｆ_ｓ．ｄをｎ＞Ｎについて評価し、その結果を表３に示した。

依存関係はｎ＞＝Ｎ／２において線形となる。Ｆが、各サンプル毎でなく、ｎ個のサンプル毎に計算されるなら、この依存関係を減らすことができる。しかし、これは、ガード区間内に完全に第１のブロックを有さず、アクティブ区間内に完全に第２のブロックを有しない小さなガード区間のリスクを作る。
本発明の第３の代替的実施形態が図１０を参照して記述され、それはタイミング同期回路７０を概略的に示す。その回路は複素入力信号７２を受け取り、ノード８３から得られる入力の絶対値を作る回路モジュール７４を含む。回路モジュール７４は、その後に処理される値が無符号であることを保証する。回路モジュール７４への入力は差信号であり、それは、入力として入力信号７２と入力信号７２の遅延バージョンとを取得する減算器７５により作られる。入力信号７２の遅延バージョンは、好ましくは長さＬのＦＩＦＯ７７により実現される遅延回路７９を通じて処理され、ここでＬはＦＦＴウィンドウのサイズである。上述のように、入力信号７２が、実数、虚数、又は複素数、若しくは複素数の絶対値である場合でも、この回路を動作させることができる。入力信号７２が実数又は虚数の場合、回路係数７４を変形し、減算器７５の出力の符号を除去するいずれかの既知の回路とし、又は等価的に符号を設定して出力が単調に累算する、即ち、回路が単極性出力を有するようにすることができる。回路モジュール７４の出力は究極的にデジタル遅延器へクロック入力され、それは好ましくはＦＩＦＯ７８として実施される。ＦＩＦＯ７８が一杯の場合、信号ＳＩＧ１ ８０が断定され、ＡＮＤゲート８２により示されるようにＦＩＦＯ７８の出力が使用可能となる。加減算回路８４はノード７６にも接続され、その出力はレジスタ８６に記憶される。加減算器８４の出力の遅延バージョンがレジスタ８６から得られ、線８８上を第２の入力として加減算回路８４へ帰還する。信号ＳＩＧ１ ８０が断定された時、第１の所定間隔だけ遅延された回路モジュール７４の出力の１つのバージョンがノード７６上の信号から減算され、ここでＮは比較ブロック中のサンプル数である。
線８８上の信号は、好ましくはリード・オンリー・メモリ（“ＲＯＭ”）により実施されＲＯＭ９０として示されるルックアップテーブルへのインデックスである。ＲＯＭ９０のアドレスは、線８８上の信号の大きさの２を底とする対数を含み、それは次にノード９２に現れる。ノード９２は、減算器９４と、ＦＩＦＯ９８で示される遅延回路とに接続され、ＦＩＦＯ９８は式（１７）の中部の項の分母を作るために使用される。
減算器９４は、比較回路１０６において所定の閾値Ｆ_{ＬＩＭＩＴ}のｌｏｇ_２と比較される信号を作り、その比較回路１０６は簡単のため比較器１１０に接続された加算器１０８として示される。出力信号ＳＹＮＣ１１２は、ガード区間の境界が位置決めされた時に断定される。
現在好適な実施形態では実施されないが、ＦＩＦＯ７７のサイズを動的に構成し、評価される区間のサイズを動作条件に応じて調整することもできる。これは、ばらつきの計算のためにノード９２上の値をＲＡＭ１１４に記憶することにより便利に実行することができる。
図１１を参照して説明される本発明の第４の代替的実施形態においては、図１０に示す実施形態の構成要素と類似の構成要素には同一の参照番号を付している。タイミング同期回路１１６はタイミング同期回路７０と類似しており、遅延回路７９がＦＩＦＯ７７と別のＦＩＦＯ１００により実現され、その一方がマルチプレクサ１０２により選択される点が異なる。ＦＩＦＯ７７、１００は同一の遅延を提供する；しかし、それら２つの容量は異なる。ＦＩＦＯ１００はＦＦＴウィンドウのサイズと等しい区間において得られたサンプルを記憶し、ガード区間の境界を位置決めするためにシンボル全体の評価が必要な時に、例えばチャンネル捕捉中などの動作の第１のモードにおいて通常選択される。上記欧州電子通信規格では、８Ｋまでのデータ記憶が同量の資源要求事項とともに必要とされる。その後の処理中に、ガード区間の境界のおよその位置が先行するシンボルの履歴からわかる。動作の第２のモードでは、従って、ガード区間の境界の正確な位置を確認するために、より小さい区間を評価することのみが必要である。ばらつきの計算に使用されるサンプル数は、小さい数、好ましくは３２から６４に維持することができ、従って計算された値を維持するためにはかなり小さいＦＩＦＯ７７が選択される。それにより節約された資源を復調器内の他の機能に利用することができ、より大きなＦＩＦＯ１００により使用されるメモリも他の目的のために再割り当てすることができる。
制御ブロック８１は、連続的シンボルのデータストリーム中のシンボルの境界に対する区間の評価を任意に進め、また、無意味な期間のための遅延に使用することができる。結果的に、移動する評価区間は現在のシンボルのガード区間の境界をまたぎ、次に同期が決定される。評価区間のサイズは、メモリの使用を最小化し、それでもなお評価区間中の統計的重要度を達成するのに十分に大きくなるように選択される。評価区間とＦＩＦＯ７７のサイズは静的又は動的に構成することができる。
ＣＯＦＤＭ復調器のシングルチップ実施
概要
最初に図１２を参照すると、本発明によるマルチキャリアデジタル受信機１２６の高レベルブロック図が示される。以下に説明する実施形態はＥＴＳ３００７４４電気通信規格（２Ｋモード）に適合するが、当業者により本発明の精神から離れることなく他の規格とともに動作することができる。無線周波数信号がアンテナ１２８などのチャンネルからチューナー１３０へ受信され、そのチューナー１３０は従来型の、好ましくは第１及び第２の中間周波数増幅器を有するものである。第２の中間周波数増幅器（図示せず）の出力は線１３２上でアナログ−デジタル変換器１３４へ伝導される。アナログ−デジタル変換器１３４のデジタル出力はブロック１３６へ送られ、そこでＩ／Ｑ復調、ＦＦＴ、チャンネル推定及び補正、内部及び外部デインターリーブ、及び前方誤差補正が行われる。キャリア及びタイミング再生がブロック１３６内で完全にデジタル領域で実行され、チューナ１３０への唯一のフィードバックは自動利得制御（“ＡＧＣ”）信号であり、それは線１３８上に提供される。線１４０上の安定した２０ＭＨｚクロックがサンプリングクロックとして使用するために外部アナログ−デジタル変換器１３４へ提供される。ホストマイクロプロセッサインタフェース１４２はパラレル又はシリアルのいずれかとすることができる。システムは、ホストプロセッサの最小のサポートで動作するように構成される。特に、チャンネル捕捉はホストプロセッサが介在することなく実現される。
ブロック１３６内で実行される機能は、表示の便宜のため、フロントエンド（図１３）、ＦＦＴ及びチャンネル補正グループ（図１４）及びバックエンド（図１５）にグループ化される。
図１３に示すように、Ｉ／Ｑサンプルは、ＩＱ復調器１４４によりアナログ−デジタル変換器１３４（図１２）からバス１４６上を毎秒２０メガサンプルのレートで受信される。ＡＧＣ回路１４８もバス１４６からの入力を得る。周波数レート制御ループは数値制御発振器１５０を使用して実施され、それは線１５２上で周波数誤差信号を受信し、線１５４上で周波数誤差更新情報を受信する。周波数及びサンプリングレート制御は、周波数領域で、パイロットキャリア情報に基づいて達成される。パイロットキャリアから得られる周波数誤差信号と、周波数誤差更新情報は、いずれもさらなる詳細についてじきに記述する。ＩＱ復調器１４４から出力されたＩ及びＱデータ出力はいずれも同一のローパスフィルタ１５６を通過し、毎秒１０メガサンプルに間引きされ、シンク補間器１５８へ提供される。サンプルレート制御は、数値制御発振器１６０を使用して達成され、その発振器１６０は、線１６２上でパイロット信号から得られるサンプルレート制御情報を受け取るとともに、線１６４上でサンプル誤差更新タイミング情報を受け取る。
図１４に示すように、ＦＦＴウィンドウの捕捉及び制御はブロック１６６で行われ、それはシンク補間器１５８（図１３）からの信号を受け取る。ＦＦＴ計算はＦＦＴ計算回路１６８内で実行される。チャンネル推定及び補正は、チャンネル推定及び補正ブロック１７０内で行われ、以下に詳細に説明するようにパイロットキャリアの配置を含む。パイロット配置中に得られるｔｐｓ情報はｔｐｓシーケンス抽出ブロック１７２内で処理される。未補正パイロットキャリアは、チャンネル推定及び補正ブロック１７０の回路により補正回路１７４へ提供され、その回路１７４は数値制御発振器１５０、１６０（図１３）にフィードバックされるサンプリングレート誤差及び周波数誤差信号を作る。
図１５を参照すると、チャンネル推定及び補正ブロック１７０から出力される補正されたＩ及びＱデータがデマッピング回路１７６へ提供される。また、ｔｐｓデータから得られる現在コンステレーション及び階層的コンステレーションパラメータも線１７８、１８０上で入力される。結果として生じるシンボルはシンボルデインタリーバ１８２内で１５１２×１３メモリ記憶装置を使用してデインタリーブされる。メモリ記憶装置内の各セルの１ビットは、信頼できるチャンネル補正のために不十分な信号強度を有するキャリアにフラグ付けするために使用される。次に、ビットデインタリーバ１８４はビタビデコーダ１８６へデインタリーブされたＩ及びＱデータを提供し、ビタビデコーダ１８６はフラグ付けされたキャリアを破棄し、それにより信頼できないキャリアがトレースバックメトリックに影響することはない。フォーネーデインタリーバ１８８はビタビデコーダ１８６の出力を受け取り、リードソロモンデコーダ１９０に接続される。ビタビ及びリードソロモンデコーダにより提供される前方誤差補正は、フラグ付けされたキャリアの場合に失ったデータを再生するために利用される。
図１６を参照すると、現在の好適な実施形態において、先行するシンボルを参照して未補正キャリアのために平均値がブロック１９２で計算される。補間されたチャンネル応答がこの平均のある分数、好ましくは０．２未満となるデータキャリアは、ｂａｄ＿ｃａｒｒｉｅｒ フラグ１９４と記される。ｂａｄ＿ｃａｒｒｉｅｒ フラグ１９４は、デマッピング回路１７６、シンボルデインタリーバ１８２及びビットデインタリーバ１８４を通ってビタビデコーダ１８６へ運ばれ、そこで信頼性の低いキャリアに関するデータを破棄するために使用される。ｂａｄ ｃａｒｒｉｅｒ フラグ１９４を設定するために使用されるパラメータはマイクロプロセッサインタフェース１４２により変化される。
出力インタフェース１９６は、ＭＰＥＧ−２トランスポートストリームとすることができる出力を生成する。シンボルデインタリーバ１８２及びビットデインタリーバ１８４は従来のものである。ビタビデコーダ１８６、フォーネーデインタリーバ１８８、リードソロモンデコーダ１９０、及び出力インタフェース１９６は従来のものである。それらは、係属中の出願日１９９６年４月２６日の出願番号第６３８，２７３の「復号化データストリームのための誤差検出及び補正システム」、出願日１９９５年６月７日の出願番号第４８０，９７６の「信号処理システム」、及び出願日１９９５年６月７日の出願番号第４８１，１０７の「信号処理装置及び方法」に記載されており、それら全てはここに一般的に譲渡され、ここに参考文献として取り入れる。マルチキャリアデジタル受信機１２６（図１２）の動作はシステムコントローラ１９８により制御される。
任意に、階層的コンステレーションパラメータを、ｔｐｓデータから得るのではなく、プログラムしてチャンネル捕捉を速くすることができる。
マルチキャリアデジタル受信機１２６の入力及び出力信号並びにレジスタマップはそれぞれ表４及び５に示される。
自動利得制御
ＡＧＣ回路１４８（図１３）の目的は、装置へのＣＯＦＤＭ入力信号の利得を、それがアナログ−デジタル変換される前に変化させるための制御信号を生成することである。図１７に詳細に示すように、シグマデルタ変調器２００を使用して、利得制御に使用できる信号を、それが外部ＲＣネットワークでローパスフィルタされた後にチューナへ提供する。
制御電圧信号２０２の大きさは、

で与えられ、ここで、

であり、ＫはＡＧＣ制御ループの利得を決定する定数（通常、Ｋ＜＜１）である。平均値をガウス雑音の統計値から決定することができ、それはＣＯＦＤＭ入力信号の性質の近似であり、入力データは＋／−１に調整される。信号ｒｅｓｙｎｃ２０４がローに設定されると、制御電圧信号２０２はその初期値に戻され、再同期が必要なチャンネル変更又は他のイベントを示す。
ＡＧＣ回路１４８のマイクロプロセッサインタフェース１４２のための入力及び出力信号並びにレジスタは、それぞれ表６、７及び８に示されている。
ＩＱ復調器
ＩＱ復調器１４４（図１３）の機能は、受信されたサンプルデータの同相及び直角位相成分を再生することである。それは、図１８にさらに詳細に示される。
数値制御発振器１５０は、レート（３２／７）ＭＨｚで同相及び直角位相の正弦波を生成し、それらは乗算器２０６でデータサンプルと乗算される。アドレス発生器２０８は位相を線形に進める。周波数誤差入力２１０は位相促進値を増加又は減少させる。サンプルは、１０ビット×１０ビットの乗算処理を使用して、乗算器２０６において正弦波と乗算される。１つの実施形態では、ＩＱ復調器１４４は２０ＭＨｚで動作し、次に再タイミングブロック２１２で４０ＭＨｚに再度時間調整される。好適な実施形態では、ＩＱ復調器１４４は４０ＭＨｚで動作し、その場合再タイミングブロック２１２は省略される。
正弦波はアドレス発生器２０８により、線２１４、２１６上に生成される。位相値は、ルックアップテーブルＲＯＭ２１８へのアドレスとして使用される。領域を節約するため、１／４サイクルのみがルックアップテーブルＲＯＭ２１８に記憶される。ＲＯＭ２１８からのデータを処理し、負のサイクルの場合にはそのデータを反転することにより、記憶された１／４サイクルから全サイクルが生成される。入力サンプル毎に２つの値、コサイン及びサインがルックアップテーブルＲＯＭ２１８から読み出され、それらは位相が９０度異なる。
ＩＱ復調器１４４の入力及び出力信号は表９及び１０にそれぞれ示される。
ローパスフィルタ
ローパスフィルタ１５６（図１３）の目的は、ＩＱ復調後のエーリアス周波数を除去することである−３２／７ＭＨｚの第２ＩＦを超える周波数を４０ｄＢ抑制する。Ｉ及びＱデータは別にフィルタされる。フィルタは元の２０Ｍｓｐｓサンプリングレートの１／４を超えるあらゆる周波数を除去するので、出力データは毎秒１０メガサンプル（“Ｍｓｐｓ”）に間引かれる。フィルタは、中心に対して対称なほぼ６０のタップを有して構成され、乗算器２２０の数を減少させるようにフィルタ構造を最適化することを可能とする。図１９は、１つのローパスフィルタ１５６のブロック図であり、他のものも同一である。図１９は、代表的な対称タップ２２２と、センタータップ２２４を示す。ローパスフィルタ１５６の要求されるフィルタ応答が図２０に示される。
ローパスフィルタ１５６の入力及び出力信号は、それぞれ表１１及び１２に示される。
再サンプリング
図１３を参照すると、再サンプリングの目的は、ローパスフィルタ１５６から出力される１０Ｍｓｐｓのデータを、送信機における地上デジタルビデオ放送（“ＤＶＢ−Ｔ”）変調器の公称サンプリングレートであるレート（６４／７）に下げることである。再サンプリングはシンク補間器１５８と、数値制御発振器１６０とにより達成される。後者は、公称６４／７ＭＨｚの信号を生成する。再サンプリング回路は、図２１にさらに詳細に示される。数値制御発振器１６０は線２２６上に有効パルスを生成し、６４／７ＭＨｚサンプルを生成すべき各４０ＭＨｚクロックサイクルのための補間距離を示す信号２２８を生成する。補間距離は、補間フィルタ係数の適当なセットを選択するために使用され、その係数は係数ＲＯＭ２３０に記憶される。図２１にはＩデータについてのシンク補間器のみが示されていることに留意すべきである。Ｑデータについての構造は同一である。
図２２は補間距離及び有効パルスの生成を示す。公称では、Ｔ_ｓ＝１／１０Ｍｓｐｓであり、Ｔ＝１／（６４／７）Ｍｓｐｓである。動作周波数の適切な調整を伴って、我々の上記出願第０８／６３８，２７３に記載のシンク補間回路が適当である。
シンク補間器１５８及び数値制御発振器１６０の入力及び出力信号はそれぞれ表１３及び１４に示される。
ＦＦＴウィンドウ
上に詳細に説明したように、ＦＦＴウィンドウ機能の機能は、ＣＯＦＤＭシンボルの“アクティブ区間”を、“ガード区間”と区別して位置決定することである。この機能を、以下、便宜上“ＦＦＴウィンドウ”と呼ぶ。本実施形態では、アクティブ区間はＦＦＴ自身により再生されるであろう２０４８キャリアの時間領域表示を含む。
ＦＦＴウィンドウは２つのモードで動作する：捕捉及び追跡。捕捉モードでは全入力サンプルストリームについてガード区間とアクティブ区間の境界を探す。これは、先に述べたように、Ｆ−比がピークに達した時に示される。この境界が位置決定されると、ウィンドウタイミングがトリガされ、再度入力シンプルストリームについて次のガード区間とアクティブ区間の境界を探す。これが位置決定されると、ガード区間の長さがわかり、次のガード区間とアクティブ区間の境界の予測位置が予想可能となる。次に、ＦＦＴウィンドウ機能は追跡モードに切り替わる。
この実施形態は、追跡モードに関しては先に述べた第４の代替的実施形態と類似している。追跡モードでは、ガード区間とアクティブ区間の境界があると予測される点の周りの入力サンプルストリームの小さな部分のみがサーチされる。アクティブ区間の位置は、ＦＦＴが計算される前のフロントエンドにおけるＩＦ周波数及びサンプリングレートのオフセットに応じてわずかにドリフトする。このドリフトが追跡され、ＦＦＴウィンドウタイミングが補正され、その補正はガード区間中のみに挿入される。
ここに述べられる実際のシングルチップ実施において、メモリはチップ領域の面において高価な資源であり、よって最小としなければならないことは当業者に理解されるであろう。図２３を参照すると、捕捉モードでは、ＦＦＴ計算プロセスはアクティブではなく、よってハードウェアはＦＦＴウィンドウとＦＦＴ計算とでシェアすることができ、特に１０２４×２２のＲＡＭ２３２がＦＦＴウィンドウによりＦＩＦＯとして使用され、マルチプレクサ２３６により線２３４上のＦＦＴデータの受信のために選択される。追跡モードにおいては、ＦＦＴ計算プロセスがアクティブになり、ＦＦＴデータ（例えばＣＯＦＤＭシンボル中のパイロット）に依存するサンプリングレート及び周波数を再生する他の制御ループが初期化できる。従って、追跡モードは専用の追跡ＦＩＦＯ２３８を必要とし、それはマルチプレクサ２４０により選択される。
入力及び出力信号、並びに図２３に示すＦＦＴウィンドウ回路のマイクロプロセッサインタフェース１４２に関連する信号は、それぞれ表１５、１６及び１７に示される。
１つの実施形態では、統計的考察により設定される閾値レベルがＦ比信号（図７参照）に適用され、それぞれガード区間の開始及び最後で生じる負及び正のスパイクを検出する。スパイク間の距離はガード区間のサイズを推定するために使用される。正のスパイクの反復的検出は正しい同期を確認するために使用できる。しかし、この方法では、雑音の大きい条件では、Ｆ比信号は雑音が多くなり、スパイクは常に高い信頼性で検出できるとは限らない。
別の実施形態では、Ｆ比中のスパイクを見つけるためにピーク検出が使用される。固定の閾値は、約１２ｄＢのキャリア対雑音比（“Ｃ／Ｎ”）と等しく又はそれを超える時にのみ信頼できることがわかっている。ピーク検出は、一般的に６〜７ｄＢの一般的に信頼できる動作で、一般的により高感度かつより詳細である。最大値はガード区間の終わりにおいて生じるべきである。２つの最大値の時間差が、起こり得るガード区間サイズに対してチェックされる。雑音の許容を伴い、時間差は最も多くはガード区間サイズを示し、最大値自身はシンボルのアクティブ部分の開始の良好な表示を与える。
好ましくは、このプロセスはいくつかのシンボルについて反復されて検出を確認し、Ｃ／Ｎ比が低い場合に性能を改善することが期待される。
データストリームはアキュームレータ２４２、２４４へ進み、各々は６４個の係数を保持する。ブロック２４６において、対数への変換と対数の減算が実行される。ピークはピーク検出ブロック２４８内で検出される。シンボルピークの平均化はブロック２５０で実行される。
雑音の多い条件では、雑音に起因して、最大値はガード区間の長さとアクティブシンボルの開始の不正確な表示を与えることがあり得る。これに対応する一般的な戦略は、制限された回数の再試行を行うことである。
現在、Ｆ比の計算は、“オン・ザ・フライ”、即ち、各点で一度だけ行われる。分散の推定値は６４個の値のみから計算される。雑音の多い条件では、分散の推定値は非常に雑音が多くなり、スパイクは不明瞭になりうる。任意の変形では、この問題は、分散の推定値についてより多くの値を取得し、記憶ブロック２５６内の可能なＴ＋Ｇ_ｍａｘ点の各々について捕捉中に分散の推定値を記憶することにより解決される。分散の推定値自体は、各点について分散を累算し、次に複数のシンボルに渡って時間的にフィルタリングすることにより形成できる。移動平均フィルタ又は有限インパルス応答（“ＩＩＲ”）フィルタが適当である。好ましくは１６及び３２のシンボルの移動実行がブロック２５２で積分され、それは雑音の多い条件下でのピーク検出の信頼性を増加させる。積分されたＦ比値を保持する記憶ブロック２５６をサーチして最大値を見つける。これは、長さＴ＋Ｇ_ｍａｘであり、Ｇ_ｍａｘは最大ガード区間サイズＴ／４である。好ましくは、記憶ブロック２５６のためのメモリを、捕捉モード又は追跡モードのいずれが動作しているかに応じて動的に割り当てる。あらゆる不使用メモリを他のプロセスへ解放する。同様に、追跡モードでは、積分されたデータストリームを追跡積分バッファ２５４へ記憶する。
この方法は４までのシンボルについて、ＩＩＲフィルタを用いずにテストされ、スパイクが再生できることがわかった。しかし、このアプローチは増加したメモリを必要としない。
ＦＦＴプロセッサ
離散的フーリエ変換（“ＤＦＴ”）は周知の式、

を有し、ここで、Ｎ＝ＤＦＴにおけるポイント数、
ｘ（ｋ）＝周波数領域における第ｋ番目の出力、
ｘ（ｎ）＝時間領域における第ｎ番目の入力、であり、

であって、Ｗも“ツウィドル係数”として既知である。
Ｎ＞１０００について、ＤＦＴは大きな計算の負担を与え、実際的ではない。その代わりに連続的フーリエ変換が使用され、

で与えられる。連続的フーリエ変換は、既知のＦＦＴアルゴリズムに従って計算されると、もとのＮポイントシーケンスを２つのより短いシーケンスに分ける。本発明では、ＦＦＴは図２４に示す基礎的バタフライユニット２５８を使用して実行される。出力Ｃ及びＤはＣ＝Ａ＋Ｂ、及び、Ｄ＝（Ａ−Ｂ）Ｗ^ｋの形式の等式を示す。バタフライユニット２５８は、パワーＷが実際はちょうど複素数の加算又は減算であるという事実を利用する。
ＦＦＴ計算回路１６８（図１４）として実現されるリアルタイムＦＦＴプロセッサは、マルチキャリアデジタル受信機１２６（図１２）の実施におけるキーとなる構成要素である。既知の８ＫのパイプラインＦＦＴチップは１．５Ｍのとレジスタを使用して実施されており、Ｂｉ及びジョーンズ（Ｊｏｎｅｓ）のアーキテクチャに基づく０．５μテクノロジー中の１００ｍｍ^２の領域を必要とする。３−トランジスタデジタルディレイライン技術によるメモリ実施を使用した場合でさえ、１Ｍを超えるトランジスタが必要とされる。これは、ＳｈｏｕｓｈｅｎｇＨｅ、Ｍａｔｓ Ｔｏｒｋｅｌｓｏｎ、Ｔｅｒａｃｏｍ Ｓｖｅｎｓｋ ＲｕｎｄＲａｄｉｏ、ＤＴＴＶ−ＳＡ １８０、ＴＭ １５４７の「パイプラインＦＦＴプロセッサへの新しいアプローチ」という文献に記載された０．６Ｍへの代替的アーキテクチャによりさらに減少させることができる。この文献は、ハードウェアに向けられた底−２^２アルゴリズムを提案し、底−４乗算の複雑性を有する。しかし、本発明におけるＦＦＴ計算の要求事項は底２^２＋２ＦＦＴプロセッサの実施を要求する。
図２５及び図２６を参照すると、上記のＴｏｒｋｅｌｓｏｎの刊行物から知られるバタフライ構造ＢＦ２Ｉ ２６０及びＢＦ２ＩＩ ２６２が示される。バタフライ構造ＢＦ２ＩＩ ２６２がバタフライ構造ＢＦ２Ｉ ２６０と異なるのは、それがロジック２６４を有し、実数及び虚数入力を交差させて−ｊの乗算を容易にするクロスオーバー２６６を有する点である。
図２７は、本発明による底が２２＋２ＦＦＴプロセッサ２６８の再度時間調整されたアーキテクチャを示し、それは完全にパイプラインされ、複数のステージ、ステージ０ ２７０からステージ６ ２７２を有する。ステージ０ ２７０を除いて、各ステージは１つのバタフライ構造ＢＦ２Ｉ ２６０と１つのバタフライ構造ＢＦ２ＩＩ ２６２、及びそれらに関連する記憶ＲＡＭ ２７４、２７６を有する。ステージ０ ２７０のみが単一のバタフライ構造ＢＦ２Ｉ ２６０を有する。このアーキテクチャは直接３２ポイントＦＦＴを実行する。ステージ６ ２７２はそれに関連する制御ロジックを有し、デマルチプレクサ２７８とマルチプレクサ２８０を含み、ステージ６をバイパスし、そうしてＦＦＴの２Ｋ実施を提供する。カウンタ２８２はバタフライ構造ＢＦ２Ｉ ２６０及びＢＦ２ＩＩ ２６２を構成して２つの可能な対角線計算のうちの１つを選択し、その間にデータは記憶ＲＡＭ２７４、２７６に同時に書き込み及び読みとりがされる。
図２８は底２^２＋２パイプラインアーキテクチャを使用するＦＦＴプロセッサ２６８の３２ポイントフロー図を示す。計算は、８個の４ポイントＦＦＴと４個の８ポイントＦＦＴを使用して実行される。これらは、交互に２つの４ポイントＦＦＴと４個の２ポイントＦＦＴに分解される。
図２９は、再度時間調整された、底２^２＋２シングルパス、ディレイフィードバックパイプラインＦＦＴプロセッサ２８４の構成可能なアーキテクチャを示し、図２７と同様の構成要素には同一の参照符号を付している。ステージは複数のパイプラインレジスタ２８６を有し、それらは種々のステージにおいてバタフライ構造ＢＦ２Ｉ ２６０とＢＦ２ＩＩ ２６２の正しいタイミングのために要求される。理解されるように、各パイプラインステージの付加はＦＦＴの範囲に係数４を乗算する。６個の複素乗算器２８８、２９０、２９２、２９４、２９６、２９８があり、それらは並列に動作する。このプロセッサは４個の高速クロックサイクル毎にＩ／Ｑデータポイントの１つのペアを計算し、そのサイクルはサンプルレートクロックと等価である。０．３５μｍ技術を使用して、最悪の場合のスループットは、２Ｋモード動作について１４０μｓ、８Ｋモードについて５５０μｓであり、ＥＴＳ３００７４４電気通信規格の要求を超えている。データは図２９の左側からパイプラインへ入り、右側から出てくる。中間記憶要求事項は、Ｉデータについて２Ｋ／８Ｋであり、Ｑデータについて２Ｋ／８Ｋであり、モードに依存する。実際、底−４ステージは２つの適応された底−２ステージのカスケードにより実施され、それは底−４アルゴリズムを利用して要求される複素乗算器数を減少させる。
図３０は、複素乗算Ｃ＝Ａ×Ｂを実行するための乗算器２８８、２９０、２９２、２９４、２９６、２９８の１つの実施形態の概略図であり、Ａはデータ、Ｂは係数である。ＦＦＴプロセッサ２８４は６個の複素乗算器を有し、各々は３個のハードウェア乗算器３００を要するので、合計１８個のハードウェア乗算器３００が必要となる。図３１に示す実施形態を使用することが好ましく、そこではいくつかのハードウェア乗算器３００がマルチプレクサ３０２、３０４で置き換えられている。
次に、図２９を再度参照すると、複数のＲＡＭ３０６、３０８、３１０、３１２、３１４、３１６があり、それらは好ましくはＲＯＭとして実現し、それぞれが乗算器２８８、２９０、２９２、２９４、２９６、２９８のためのコサインを有する複素係数を含むルックアップテーブルを含む。特定のアドレッシングスキームに従ってＲＡＭ３０６、３０８、３１０、３１２、３１４、３１６をアドレッシングすることにより、これらのＲＡＭのサイズを大幅に減少できることが見いだされた。アドレッシング回路の複雑性とＲＡＭのサイズの減少とのトレードオフは好都合であり、ステージ３ ３１８から始まる。図２８を再度参照すると、２つのカラム３２０、３２２がある。カラム３２０は値Ｗ^２〜Ｗ^１４を保持し、次にＷ^１〜Ｗ^７が続き、次にＷ^３〜Ｗ^２１が続く。これらの係数はＲＡＭ３０８に記憶され、特定の乗算器２９０により要求される。カラム３２２は値Ｗ^８、Ｗ^４、Ｗ^１２を含み、それらは３回繰り返す。値Ｗ^８、Ｗ^４とＷ^４、Ｗ^１２の間には、カラム３２８内に配置された先行するバタフライユニットへの接続３２４、３２６があることに注意を要する。実際には、接続３２４、３２６はＷ^０の乗算により実施される。図２９において左へ向かって乗数から乗数を移動すると、各ステージでルックアップテーブルスペースにパワー４が乗算される。図３２の表３３０において、乗数Ｍ^３についてのルックアップテーブルは５１２個のエントリーを有する。補外により、乗数Ｍ^５は８１９２個のツウィドル係数を含まなければならず、ＦＦＴプロセッサ２８４（図２９）により実行されているＦＦＴのサイズに対応する。
ルックアップテーブルスペースを詳細に調べる前に、複数の水平ライン３３２を考慮することが有益である。図２８の頂部から下方へ移動すると、ｘ（３）で始まるラインはＷ^８へ延び、それは要求される第１のツウィドル係数であり、フロー図の第３の有効ステップにある。図３２及び３３は各乗数についてのツウィドル係数の統合を示し、用語Ｍ_ｋは第ｋ番目のステージに関連する乗数を示す。よって、表３３４は乗数Ｍ_０に関する。Ｗ値（ツウィドル係数）のための記号がボックス３３６に示される。右下の添え字“Ｂ”はタイムスタンプを示し、それはツウィドル係数がパイプラインにより要求される順序依存度である。添え字“Ａ”はルックアップテーブル内でのツウィドル係数のアドレスを示す。添え字“Ｎ”はツウィドル係数のインデックスである。
こうして、表３３４において、Ｗ^０が時刻０で要求され、Ｗ^１が時刻１で要求され、Ｗ^０が時刻２で再度要求されることが分かる。図３３、３２の他の表のさらなる検査により、各表の半数のエントリーが重複していることが分かる。ルックアップテーブルについての記憶要求は重複するエントリーを除くことにより５０％減少させることができる。これはインデックスにより上昇する順序でＷ値を組織化することにより達成され、その結果、値はメモリに上昇する順序で記憶可能である。こうして、表３３８の場合、インデックス値は０〜２１の範囲となり、１１、１３、１６、１７、１９及び２０でギャップを有する。
ルックアップテーブルを組織化する処理と、ツウィドル係数にアクセスするためのアドレッシングスキームを表３３８を参照して説明するが、図３３の他の表にも適用可能である。（１）図示のように各列に１つのライン番号を割り当てる。（２）表３３８の個々のセルの右下に示す順序依存度を各ツウィドル係数に割り当てる。（３）表３３８はその減少した形態において、メモリアドレス空間内にインデックスが上昇する順序で唯一のツウィドル係数を含むとみなす。その結果、各ツウィドル係数は、個々のセルの左上に示すメモリアドレスを割り当てされる。
アドレス生成中、表３３８のライン３についてアドレスは単純に０に維持される。ライン１について、アドレスはラインの端部まで１増加する。しかし、ライン０及び２は非凡なアドレスシーケンスを含む。ライン０について、６４個の値を含む表３４０を見ると、アドレスシーケンスは間隔２、２、２、２に従って変化し、次に、１、１、２、１、１、２、．．．と変化する。ライン２について、アドレスは最初に３増加し、次に２増加し、最後に１増加する。アドレスの増分が変化する位置を以下“ブレイクポイント”と呼ぶ。ブレイクポイントのこれらの値は、ライン２の第１ポイントに対応する０からラインの最終位置の範囲となる。
検査により、第１のブレイクポイントの発生は表ごとに、以下の再起関係

に従って表ごとに変化することが分かっており、その初期条件は、

であり、ここでＭ_ＮはＦＦＴプロセッサ２８４の第Ｎステージの乗数である。再起関係の拡張により、

が得られる。同様に、ライン２についての第２ブレイクポイントＢ２は以下の再起関係から得られ、

初期条件は、

または、

である。
シーケンスが増分２、２、２、２、からパターン１、１、２、１、１、２．．．に変化するライン０についてのブレイクポイントＢ３は、表３３８、３４０及び３３０を検査することにより位置決定できる。表３３８では、ブレイクポイントＢ３はライン内で非常に遅く生じ、第２のシーケンスはその最初の２つの要素のみを示す。より大きい上記の表においてアドレス位置を調べることにより、ブレイクポイントＢ３の位置が、

として特定の表中のエントリー数に関係することが推論され、ここでＫは表のエントリーの数である。図２９の表では、Ｋ＝８、３２、１２８、２０４８、８１９２である。よって、第Ｎ’番目の複素乗算器の観点では、ブレイクポイントＢ３は、

アドレス発生器３４２、３４４、３４６、３４８は、ＲＡＭ３１０、３１２、３１４、３１６中のルックアップテーブルのために動作可能である。より小さい表３０８、３０６のためのシリコン領域の節約は、このスキームを有益とするためには小さすぎる。
図３４は、上述のアドレス生成スキームのためのアドレス発生器３４２を概略的に示し、それは表３４０及び乗数Ｍ_２に固有のものである。１２８個の可能な入力状態がライン内でｉｎ＿Ａｄｄｒ ３５０により受け取られ、マルチプレクサ３５２は２つの最上位ビットを選択して４個の値のうちの１個をデコードする。マルチプレクサ３５２の出力は、入力状態のライン番号に関連する。実際、その出力は、入力状態のライン番号に適用可能なアドレス増分であり、カウンタ３５４を制御するために使用され、そのカウンタ３５４の増加アドレスはライン３５６上の値に従って変化する。こうして、表３４０のライン３についての増分がライン３５８上のマルチプレクサ３５２に提供され、先に説明したように値０を有する。同様に、表３４０のライン１についての増分がライン３６０上のマルチプレクサ３５２へ提供され、値１を有する。
ライン０及びライン２の状況はもっと複雑である。ライン０については、デコードロジック３６２の出力は、マルチプレクサ３６４により提供され、増加する値２を有するか、又はマルチプレクサ３６６の出力のいずれかを有する。後者は、２ビットカウンタ３６８の状態に依存して１又は２のいずれかとなり、そのカウンタは０又は１の値を信号カウント値３７０としてフィードバックする。
デコードロジック３７２は表３４０のライン２についての状態をデコードする。ライン２の２つのブレイクポイントに対する現在の入力状態の関係が比較器３７４、３７６によりテストされる。ブレイクポイントは実際は比較器の出力より１サンプル早く設定され、再度の時間調整を可能とする。比較器３７４、３７６の出力はそれぞれマルチプレクサ３７８、３８０のためのセレクタである。
アキュームレータ３８２に保持された現在のアドレスは、加算器３８４によりマルチプレクサ３５２の出力だけ増加される。単純なロジック回路３８６は、表３４０の各ラインの完了時に、信号ｒｓｔ３９０を断定することによりレジスタＡＣＣ３８８に含まれる出力アドレスをリセットする。これにより、次のラインの開始においてアドレスがツウィドル係数Ｗ^０を指すことが確保される。新しいアドレスは６ビットバスｏｕｔ＿Ａｄｄｒｅｓｓ ３９２上に出力され、そのバス３９２は入力ｉｎ＿Ａｄｄｒ ３５０より１ビット少ない。
図３５は、アドレス発生器３４２（図３４）の一般化であり、そこにおいて入力アドレスはＢビットのパスを有する。図３４と３５で同様の構成要素には同一の参照符号が付してある。アドレス発生器３９４の構造は、入力ｉｎ＿ａｄｄｒ３９６及び出力ｏｕｔ＿ａｄｄｒ［Ｂ−２：０］がＢに関して示されている点を除いてアドレス発生器３４２と同一である。よって、図３５のマルチプレクサ３５２は入力ｉｎ＿ａｄｄｒ［Ｂ−１：Ｂ−２］ ４００により選択される。同様に、比較器３７４と比較器３７６の入力のうちの１つはｉｎ＿ａｄｄｒ［Ｂ−３：０］ ４０２である。Ｏｕｔ＿ａｄｄｒ［Ｂ−２：０］ ３９８は出力を形成する。この構造の長所は、ルックアップテーブルＲＡＭのサイズを５０％減少させることである。
ＦＦＴ計算回路１６８（図１４）がベリログ（Ｖｅｒｉｌｏｇ）コードリスト１〜１７に記載される。アドレス発生器３９４についてのベリログコードは総称的であり、あらゆるパワーが４の表の実施を可能とする。
チャンネル推定及び補正
チャンネル推定及び補正ブロック１７０（図１４）に示されるチャンネル推定及び補正回路の機能は、ＥＴＳ３００７４４電気通信規格において明記される継続的及び分散パイロットの受信値に基づいてチャンネルの周波数応答を推定し、チャンネルの影響を補正する補償係数を生成して送信スペクトルを再構成することにある。チャンネル推定及び補正ブロック１７０のより詳細なブロック図が図１６に示される。
捕捉モードでは、チャンネル推定及び補正ブロック１７０は、あらゆるチャンネル推定が行われる前にパイロットの位置を決定する必要がある。回路は２０４８のキャリアに渡ってたたみ込みを行って分散パイロットの位置を決定し、それらは通常は均一に１２キャリア離れて位置する。分散パイロットを検出すると、継続的パイロットを位置決定できる。これがなされると、ＦＦＴ計算回路１６８（図１４）の２０４８の出力中の１７０５のアクティブキャリアの正確な位置が分かる。次にブロック内のタイミング発生器４０４を初期化し、次にタイミング発生器４０４は基準タイミングパルスを生成して、チャンネル推定計算のため及び復調器の他の機能において使用するためにパイロットの位置を決定する。
チャンネル推定は、均一に離間した分散パイロットを使用し、次にそれらの間を補間してチャンネルの周波数応答を生成することにより実行される。受信キャリア（パイロット及びデータ）は複合体であり、補間されたチャンネル応答により分割されて補正されたスペクトルを作り出す。完全なシンボルはバッファ４０６に保持される。これはＦＦＴ計算回路１６８から受信したデータのビット反転した順序を補正する。周波数及びサンプリングレート誤差回路には未処理の、未補正データが要求されることに注意すべきである。
ＦＦＴ計算回路１６８（図１４）から受信した周波数領域のＯＦＤＭシンボルに同期するためのタスクは、分散及び継続的パイロットの位置決定により始まり、それはパイロット位置決定ブロック４０８で行われる。ＥＴＳ３００７４４電気通信規格に従って１２データサンプル毎に生じる分散パイロットは、連続する各フレーム中のフレームの先頭に対して３サンプルオフセットしている。パイロットキャリアのパワーがあらゆるデータキャリアの最大パワーの４／３であるなら、間隔１２で離間したキャリアのセットを使用して相関の承継が実行される。１２個の可能なセットの１つは、増強されたパイロットキャリアのパワーと高度に相関付けされる。
パイロットサーチ処理の第１の実施形態を図３６及び１６を参照して説明する。分散パイロットサーチ処理はオン・ザ・フライで行われ、以下に説明する継続的パイロットの位置決めのための後続ステップを実行するために必要な限りにおいてのみ記憶が要求される。ステップ４１０で、一般的にチャンネルの変更又は電源投入後に生じる信号ｒｅｓｙｎｃ２０４の断定後に、信号ｐｉｌｏｔ＿ｌｏｃｋ４１２がローに設定される。次に、ステップ４１４で、プロセスは、第１シンボルの開始を示すライン４１６上のＦＦＴ計算回路１６８（図１４）からの第１シンボルパルスを待つ。第１シンボルは受信され、記憶される。パイロットサーチ処理の１つの実施形態において、０〜２０４７の各ポイントが順に読みとられ、１２個のアキュームレータ（図示せず）のうちの１つに各値（｜Ｉ｜＋｜Ｑ｜）を累算する。アキュームレータは１２のサイクルで順に選択され、そうして可能な分散パイロットの位置をコンボルブ（ｃｏｎｖｏｌｖｅ）する。２つの周知のピーク追跡器は、最高値（ピーク１）を有するアキュームレータ及び２番目に大きい値（ピーク２）を有するアキュームレータを示す。最高値を有するアキュームレータは分散パイロット方向に対応する。２番目に大きい値が追跡され、最大ピークと２番目のピークの間の差を“品質”の尺度として使用することができる。決定ステップ４１８において、２つのピークがあまり離れていないならば、決定ステップ４２０で全範囲周波数掃引の完了のテストが行われる。テストが失敗ならば、分散パイロットサーチの失敗がステップ４２２で報告される。そうでなければ、ステップ４２４で、制御信号ｆｒｅｑ＿ｓｗｅｅｐ４２６の大きさを増加することにより、ＩＱ復調器のＬＯ周波数を１／８キャリア間隔だけ増加させる。次に、ステップ４２８で３シンボルの遅延後に分散パイロットのサーチが繰り替えされ、変化の影響についての時間がＦＦＴ計算回路１６８及びバッファを通じて伝搬することを可能とする。ピーク差閾値は、マイクロプロセッサインタフェース１４２及びブロック４３０を通じて制御マイクロプロセッサにより変更できる。
第１実施形態の変形においては、最高値を有するアキュームレータを示す単一のピーク追跡器のみが存在し、その最高値は分散パイロットの方向に対応する。こうして発見された真の分散パイロット方向は、可能な１２の方向のうちの１つである。
ステップ４１８におけるテストが成功ならば、ステップ４３２で、ＦＦＴデータを記憶しているＲＡＭ中の０位置からの初期パイロットオフセットを、

に従って確立することにより、継続的パイロットのサーチを開始する。こうして、分散パイロットのピークがアキュームレータ０、３、６又は９にある場合、パイロットのオフセットは０である。分散パイロットのピークがアキュームレータ１、４、７又は１０にある場合、パイロットのオフセットは１、その他である。次に、継続的パイロットについて予測される４５個のキャリア位置が読みとられ、アドレスにパイロットオフセット値を加算し、（｜Ｉ｜＋｜ｑ｜）値を累算する。第１の１１５個の継続的パイロットの開始位置がサーチされるまでこの処理を繰り返す。ＥＴＳ３００７４４電気通信規格からは、キャリア０〜キャリア２０４７の間の継続的ブロック中にあるアクティブキャリア中の可能な第１キャリア位置の数は、以下

る。こうして、アクティブ区間が第１の（２０４８−１７０５）キャリア位置内で開始することが保証される。記憶されたピーク値に対応するキャリアは、シンボル中の第１のアクティブキャリアである。
継続的パイロットのサーチの完了時に、ステップ４３４で、タイミング発生器４０４をリセットし、第１のアクティブキャリア及び分散パイロット位相に同期する。次に、信号ｐｉｌｏｔ＿ｌｏｃｋ４１２をステップ４３６でハイに設定してパイロットの位置決定が成功したことを示し、次にステップ４３６でタイミング発生器４０４をリセットして第１のアクティブキャリア及び分散パイロットの位相に同期する。
追跡モードの動作では、ステップ４３８に示すように、分散パイロットサーチが周期的に繰り返され、決定ステップ４４０で評価される。これは、伝搬条件に依存して、各シンボル毎に、又はそれより低い頻度で行うことができる。分散パイロットの相関ピークの予測される動きは、タイミング発生器４０４中の適当なタイミングにより反映され、タイミングが同期を維持することのテストとして使用することができる。決定ステップ４４０におけるテストの失敗はステップ４４２で報告され、信号ｐｉｌｏｔ＿ｌｏｋ４１２がローに設定される。
パイロットサーチ処理の第２の実施形態を図１６及び３７を参照して記述する。ステップ４４４で、一般的にはチャンネルの変更又は電源投入後に生じる信号ｒｅｓｙｎｃ２０４の断定時に、信号ｐｉｌｏｔ＿ｌｏｃｋ４１２がローに設定される。次に、ステップ４４６で評価のためにシンボルが受け取られる。上述の処理のいずれかに従って行われる分散パイロットのサーチがステップ４４８で実行される。次にステップ４５０で上述のように継続的パイロットのサーチが実行される。決定ステップ４５２で、２つのシンボルが処理されたかを決定する。テストが失敗なら、制御はステップ４４６へ戻り、別のシンボルが処理される。ステップ４５４でテストが成功ならば、２つのシンボル中の錯乱及び継続的パイロットの位置の一致についての別のテストが行われる。ステップ４５４のテストが失敗なら、決定ステップ４２０で始まる処理が、図３６を参照して上述したのと同一の方法で実行される。ステップ４５４でのテストが成功ならば、ステップ４５６でタイミング発生器４０４をリセットして第１のアクティブキャリア及び分散パイロット位相に同期させる。次に信号ｐｉｌｏｔ＿ｌｏｃｋ４１２をステップ４５８でハイに設定し、パイロットの位置決定が成功したことを示す。
ステップ４６０として示す追跡モードの動作では、分散パイロットサーチが周期的に繰り返され、決定ステップ４６２で評価される。これは、伝搬条件に依存して、各動作サイクル毎に、又はそれより低い頻度で行うことができる。分散パイロット相関ピークの予測される動きは、タイミング発生器４０４中の適当なタイミングにより反映され、タイミングが同期を維持したことのテストとして使用することができる。決定ステップ４６２におけるテストの失敗はステップ４６４で報告され、信号ｐｉｌｏｔ＿ｌｏｃｋ４１２がローに設定される。
分散パイロットが位置決定された後、継続的パイロットを位置決定するタスクが大幅に単純化されることが理解されるであろう。継続的パイロットは既知の位置のシーケンスに挿入されるので、ＥＴＳ３００７４４電気通信機関により明記されるように、その最初のものはフレームの開始に関して３の倍数の位置だけオフセットされる。従って、データ空間中に設定される３つの可能な位置のうちの２つを直ちに除外することができ、第３のセットをサーチすることのみが必要である。従って、継続的パイロットサーチが繰り返され、各反復は３キャリア高い位置で始まる。新しい累算値と現在の開始位置は、それらが先行する累算値より大きいならば、記憶される。これは、全ての継続的パイロット開始位置がサーチされるまで繰り返される。記憶された最大ピーク値に対応するキャリアは、シンボル中の第１のアクティブキャリアである。継続的パイロットの相関ピークの“品質”を評価する必要はない。分散パイロットサーチは１４２個のサンプルの相関を示し、４５個の継続的パイロットのサーチのそれよりも高い雑音に対する免疫を有する。継続的パイロットサーチは、分散パイロットサーチの実行が成功である場合には、ほとんど確実に成功する。
上記のシーケンスは分散パイロットの位置を、４０ＭＨｚでの累算と仮定すると、１／４シンボル期間内に位置決定し、１シンボル期間（４０ＭＨｚの動作と仮定すると４５×１１５クロックサイクル）未満の継続的パイロットを位置決定する。
Ｉ及びＱデータは、ＦＦＴ計算回路１６８（図１４）により、ライン４１６上のビット反転順でパイロット位置決定ブロック４０８へ提供される。これは、パイロットの位置決定中に相関を計算しつつＲＡＭの最小量を使用するという問題を複雑化させる。従って、入力アドレスはビット反転され、１２個のビンのいずれがデータを記憶すべきかを決定するために法を１２として計算される。キャリア振幅を近似するために必要な平方根関数を回避するために、代わりに実際的近似としてデータの絶対値を合計する。分散パイロットは“オン・ザ・フライ”で決定される。継続的パイロットはフレーム上に位置決定され、そのフレームは分散パイロットが位置決定されたフレームに続く。
タイミング発生器４０４の動作をさらに詳細に説明する。ＲＡＭバッファ４０６についてのアドレッシングシーケンスが、ＦＦＴ計算回路１６８（図１４）からのシンボルパルスにより同期される。ＦＦＴウィンドウ捕捉に続いて第１シンボルが受信されると、ＦＦＴ計算プロセスは継続的に実行される。アドレッシングは、継続的シンボルについて、ビット反転及び線形アドレッシングの間で交互に変化する。また、タイミング発生器４０４は全ての読みとり−書き込みタイミングパルスを生成する。
信号ｕ＿ｓｙｍｂｏｌ４６６とｃ＿ｓｙｍｂｏｌ４６８は、新しい未補正シンボル又は補正シンボルの開始を示すシンボルタイミングパルスである。信号ｕ＿ｓｙｍｂｏｌ４６６は補間フィルタ４７０と複素乗算器４７２の待ち時間だけ遅延され、補間フィルタ４７０と複素乗算器４７２はＲＡＭのアドレスシーケンスタイミングと同期する。
キャリアタイミングについては、信号ｃ＿ｃａｒｒｉｅｒ０ ４７４、パイロットタイミング信号ｕｓ＿ｐｉｌｏｔ（＋） ４７６、ｕｃ＿ｐｉｌｏｔ（＋） ４７８、ｃ＿ｔｐｓ＿ｐｉｌｏｔ（＊） ４８０及びｏｄｄ＿ｓｙｍｂｏｌパルス４８２が共通の開始パルスシーケンスヘ参照される。ベースタイミングカウンタ（図示せず）はパイロット位置決定シンクタイミングパルス４８４により同期され、よってシンボルタイミングからオフセットする。パイロットタイミング出力は、バッファ４０６から出力される未補正シンボル出力、又は補間フィルタ４７０及び複素乗算器４７２により遅延される補正シンボル出力にも同期する。信号ｒｅｓｙｎｃ２０４の断定時に、第１シンボルが受信されるまで、全てのタイミング出力は非アクティブ状態に設定される。キャリアｋでの送信パイロットをＰ_ｋとし、受信パイロットをＰ’_ｋとすると、

であり、ここでＰ_ｋは以下のように記述され、

ここで、ｋはパイロットキャリアを示し、Ｈ_ｋはチャンネル応答であり、Ｗ_ｋ基準シーケンスである。Ｈ_ｋを補間して受信データキャリアのための補償値を生成し、Ｄ’_ｋは、

であり、ここでｋはデータキャリアを示す。受信パイロットは、局部的に生成された基準シーケンスを使用して復調され、次に補間フィルタに通される。
本発明においては６個のタップと１２個の係数により実現される補間フィルタ４７０は、分散パイロット間のチャンネルの部分を推定するために使用される。上述のように、パイロットはデータキャリアと総体的な既知のパワーレベルで送信され、ＥＴＳ３００７４４電気通信規格に従って既知の基準シーケンスにより変調される。送信パイロットキャリアの振幅は公称データキャリアパワーの±４／３である（基準ビット１について＋４／３、基準ビット０について−４／３；いずれの場合も直角位相成分＝０）。補間係数は、データ利用可能性に同期したタイミング発生器４０４中の０〜１１の周期的カウントから選択される。適切な補正係数をデータポイントについて選択してオン・ザ・フライ補正を提供することができる。係数は分散パイロット位相に依存して変化する。基準パイロットの位置が変化するので、所定のデータキャリアを補償するための係数も変化する。
入力及び出力信号、並びにチャンネル推定及び補正ブロック１７０のマイクロプロセッサインタフェース１４２に関する信号は、それぞれ表１８、１９及び２０に記載される。チャンネル推定及び補正ブロック１７０の回路はベリログコードリスト１８及び１９に記述される。
ＴＰＳシーケンス抽出
表示上の明確のため別個のブロックとして示されているが、ｔｐｓシーケンス抽出ブロック１７２（図１４）は実際には部分的にチャンネル推定及び補正ブロック１７０に含まれる。それは６８シンボルのＯＦＤＭフレーム中に運ばれる６８ビットのＴＰＳデータを再生し、図３８にさらなる詳細が示される。各ビットは、ＣＯＦＤＭシンボル内の１７の差分バイナリ位相シフトキード（“ＤＢＰＳＫ”）変調キャリア、ｔｐｓパイロット、上で繰り返され、高度に堅実なトランスポートチャンネルを提供する。６８ビットのｔｐｓシーケンスはＢＣＨ符号により生成される１４のパリティビットを含み、それはＥＴＳ３００７４４電気通信規格に明記されている。もちろん、異なるＢＣＨ符号化及び２Ｋモード以外のモードを有する規格について当業者は適当な変形を行うことができる。
クリッパ４８６は入力される補正スペクトルデータを±１にクリップする。符号ビットを任意に評価してクリップ結果を得ることができる。比較ブロック４８８では、クリップされた受信ｔｐｓパイロットシンボルが基準シーケンス入力と比較される。記述された実施形態では、基準シーケンス中の値０がパイロット中の−１と適合し、基準シーケンス中の値１がパイロット中の＋１と適合する。過半数投票比較を使用して総体的な＋１又は−１の結果を提供する。結果＋１は基準シーケンスと同一の変調を示唆し、結果−１は逆の変調を示唆する。
ＤＢＰＳＫ復調器４９０は過半数投票形態からの＋／−１シーケンスを変換してバイナリ形態を形成する。現在及び先のシンボルの変調が同一であればシーケンスは値０に変換し、連続するシンボルの変調が反対であれば１に変換する。
初期化していない条件から、６８ビットｔｐｓシーケンス（４×６８ビット＝１スーパーフレーム）中の２つのシンクワードのいずれかのサーチがフレームシンクロナイザブロック４９２中で行われる。スーパーフレームのシンクワードは以下のようである：
００１１０１０１１１１０１１１０ フレーム１及び３のシンクワード
１１００１０１００００１０００１ フレーム２及び４のシンクワード
いずれかのシンクワードを捕捉すると、次のＯＦＤＭフレーム中の適当な位置で他方のサーチがなされる。第２のシンクワードを見つけると、信号ｔｐｓ＿ｓｙｎｃ４９４を上昇させることにより、同期が宣言される。次にデータがＢＣＨデコーダ４９６へ送られ、それはフレーム中の受信データに対してＯＦＤＭフレームの最後の１４のパリティビットに動作する。必要に応じてエラーが補正される。
デコードされたデータは出力記憶ブロック４９８へ送られ、それはＯＦＤＭフレーム全体中に見つけられたｔｐｓデータを記憶する。出力記憶ブロック４９８は、ＯＦＤＭフレームの最後においてのみ更新される。関心のある３０ビットのみが利用可能である。現在、これらのビットのいくつかは将来の使用のために残されている。長さの表示器は保持されない。
ＢＣＨデコーダ４９６は、ＢＣＨ復号化において従来のものであるベェーレカンプ（Ｂｅｒｌｅｋａｍｐ）アルゴリズム及びチェン（Ｃｈｉｅｎ）サーチを実行する必要を回避するように実施される。ＢＣＨデコーダ４９６において使用されるガロア体乗算器は、我々の係属中の米国出願Ｎｏ．０８／８０１，５４４に記載されているガロア体乗算器の改良である。
Ｔｐｓシーケンスを保護する特定のＢＣＨコードはＥＴＳ３００７４４電気通信規格において、ＢＣＨ（６７，５３，ｔ＝２）として明記され、符号生成多項式

または、等価的に

を有する。残された係数は、エラー検出に必要なガロア体の生成に使用される。図３９を参照すると、これはシンドローム計算ブロック５００において計算され、そのブロック５００はα値を生成するための従来のフィードバックシフトレジスタを使用して実施することができる。次に最初の３つのシンドロームを、ＢＣＨ復号化の技術において周知であるように、再度従来のフィードバックシフトレジスタを使用して、受信信号Ｒ（ｘ）を値α^１、α^２及びα^３で除算することにより計算する。それはシンドロームが、

と示される。
シンドロームの計算中、シンドロームは記憶レジスタＲ［２：０］５０２に記憶される。
Ｓ_０が０である場合、現在のｔｐｓシーケンスにはエラーはないと直ちに結論付けることができ、信号はライン５０４上に断定され、それは誤差検出ブロック５０６へ提供され、受信信号Ｒ（ｘ）のデータは、無変化で出力されるか、又はライン５０８上の誤差検出ブロック５０６の出力に従ってトグルされる。以下に説明するように、

ならば、正確に１つのエラーが存在し、条件はライン５１０上のエラー検出ブロック５０６へ通信される。そうでなければ、２つの誤差が存在するとみなされる。本実施によっては２つ以上のエラーは検出できない。
上記の３つの非線形等式のシステムを解決するために、フレームの最後を示す信号ＥＯＦ５１４によりレジスタＲ［２：０］５０２からサーチブロック５１２へのデータの流れが可能とされる。フィードバックループ内にα^−１−α^−３についての個別のガロア体乗算器５２２、５２４、５２６を有する３つのフィードバックシフトレジスタ５１６、５１８、５２０は、５０Ｈ、３０Ｈ及び３ｄＨをに初期化される（ここで記号“Ｈ”は１６進数である）。フィードバックシフトレジスタ５１６、５１８、５２０は新しいデータビビットが利用可能となるたびにクロックされる。シンドローム及びフィードバックシフトレジスタ５１６、５１８、５２０の出力はサーチモジュール中へクロックされ、そのサーチモジュールは、以下に説明する反復置換サーチ手法を使用してエラー位置のサーチを行う。フィードバックシフトレジスタ５１６、５１８の出力はガロア体乗算器５２８内で乗算される。
１つのエラーの場合を考えると、好ましくはＸＯＲゲート５３０のネットワークを使用してＳ_０がフィードバックシフトレジスタ５１６（α−ｇｅｎ_０）の出力に法を２として加算される。
関係、

が成り立つならば、現在のデータビットには１つのエラーがあることが結論付けられる。フレーム記憶装置から現在出力中のビットはトグルされる。サーチは停止され、データはフレーム記憶装置から出力される。
２つのエラーの場合を考えると、以下の関係が成り立つならば、フレーム記憶装置から出力中の現在ビット中に１つのエラーがある：

いま、直前の式において計算された３つの項を、以前シンドロームＳ_０〜Ｓ_２を記憶したレジスタＲ［２：０］５０２へ記憶する必要がある。これは、ライン５３２により示される。
処理は継続し、次に第２のエラーを探し、レジスタＲ［２：０］５０２中のデータを再利用し、それらは今では先の反復により調整されたシンドロームを含む。調整されたシンドロームはＳ’_０−Ｓ’_２と示され、

である。いま、

ならば、第２のエラーが見つけられ、フレーム記憶装置から現在出力中のビットはＸＯＲ５３４によりトグルされる。サーチが失敗すると、２つを超えるエラーがあり得、エラー信号（図示せず）が設定される。
ガロア体乗算器５２８は、クロックされたデジタル回路であり、図４０を参照して示される。Ｔｐｓデータは、マルチキャリアデジタル受信機１２６内で生じている他の処理に比べて非常にゆっくりと受信される。よって、反復置換サーチをゆっくりと実行することができ、ガロア体乗算器は最小スペースの使用のために設計される。それらはアルファ発生器を要しないが、要求されたアルファ値の生成のための反復的フィードバックを有する小型の一定係数乗算器に依存する。その構成は、ガロア体演算における関係

を利用する。マルチプレクサ５３８、５４０を選択する信号ＩＮＩＴ５３６による初期化後、被乗数Ａ ５４２がレジスタ５４４に累算され、乗算器５４６内で値α^１と繰り返し乗算される。ライン５４８上の出力は、シフトレジスタ５５０に保持された被乗数Ｂとビットで繰り返しＡＮＤされる。シフトレジスタの出力は１ビットライン５５２上をゲート５５４へ送られる。ゲート５５４の出力は加算器５５４を使用してレジスタ５５６内で累算される。
入力及び出力信号、並びにｔｐｓシーケンス抽出ブロック１７２のマイクロプロセッサインタフェース１４２に関連する信号は、表２１、２２及び２３に記載されている。Ｔｐｓシーケンス抽出ブロック１７２及びＢＣＨデコーダ４９６の回路は、ベリログコードリスト２０及び２１に記載される。
精密自動周波数制御及び自動サンプリングレート制御
直交周波数分割多重（“ＯＦＤＭ”）信号の送信連鎖中に存在する理想的でない発振器はＯＦＤＭシンボル中の全てのキャリアに影響を与える。ＯＦＤＭキャリアは、雑音の多い局部発振器から生じる同一の位相及び周波数外乱を取り入れる。局部発振器の周波数変動は位相シフトにつながり、結果としてＯＦＤＭシンボル内の直交性の喪失を生じる。従って、これらの位相シフトを最小化してそれにより直交性を維持するために、送信機に対する周波数オフセットに追従するための有能な自動周波数制御が受信機に必要である。
ＯＦＤＭシンボル内の全てのキャリアは位相シフトにより等しく影響される。これは、位相雑音により生じる共通の位相誤差と類似している。全てのキャリアに存在する共通の位相誤差を使用して自動周波数制御（“ＡＦＣ”）信号を生成する。Ｉ／Ｑ復調はデジタル領域で実行されるので、その自動周波数制御信号は完全にデジタル領域に属する。採用されるアプローチは、ＯＦＤＭシンボル毎の共通の位相誤差の計算である。これは、基準パイロットを使用して実現される。共通の位相誤差を経時的に測定して周波数オフセットを検出し、ＡＦＣ制御信号を得るために使用する。以下に説明するＡＦＣ制御ループ及び自動サンプリングレート制御ループのための一般的なアプローチが図４１に示される。
自動サンプリングレート制御は、受信機のマスタークロックが送信機のそれと整列していない時に必要となる。その不整列は２つの問題を生じさせる：（１）復調キャリアが不正確な空間を有する；及び、（２）ＦＦＴ計算の間隔も誤りとなる。
このタイミング誤差の影響は、復調ＯＦＤＭデータに位相傾斜を導入する。この位相傾斜はタイミング誤差と比例する。位相傾斜は、基準パイロットを使用して連続するＯＦＤＭシンボル間の位相差を計算し、これらの位相差の傾斜を推定することにより決定することができる。最小自乗アプローチがライン調整のために使用される。ＡＳＣ信号をローパスフィルタし、シンク補間器１５８（図１３）へフィードバックする。
後続のＯＦＤＭシンボル中の基準パイロット間の平均位相差を使用して周波数偏差を計算する。局部発振器の周波数偏差が一定であると仮定すると、位相はアルファ回転し、そこでα＝２πｆ_ｄｍＴ_ｔラジアンである。ここでｆ_ｄは周波数偏差であり、ｍは同一パイロット位置の反復間のシンボル数であり、Ｔ_ｔはアクティブ区間とガード区間の合計からなる期間である。ＡＦＣ信号は、αを経時的にローパスフィルタすることにより生成される。次に、周波数偏差の値を使用してＩ／Ｑ復調器１４４（図１３）を制御する。
ＡＦＣ及びＡＳＣ制御信号は、ライン１５４（図１３）上の信号ＩＱＧＩの断定によりガード区間の通過が示されている時のみ有効である。これは、シンボルが２つの異なる条件下で処理されることを防止する。
補正回路１７４（図１４）が図４２に詳細に示される。ライン５６０上に出力される周波数誤差値は、現在のシンボルと先のシンボルにおける対応するパイロットの位相値の差の平均を決定することにより計算される。結果として得られる周波数誤差値は、ＩＱ復調器１４４（図１３）にフィードバックされる前にローパスフィルタ５６２でフィルタされる。より大きな周波数誤差に対応するために、継続的パイロットを評価することも任意である。ライン５６４上に出力されるサンプリングレート誤差は、あるシンボル中のパイロットと先行するシンボル中の同一のパイロットとの間の位相差を見ることにより決定される。その差はシンボルごとで変化し、既知の最小自乗回帰の手法を使用して１つのラインが適合可能なポイント数を与える。このラインの傾斜はサンプリングレート誤差の大きさ及び方向を示す。こうして得られたサンプリングレート誤差を、シンク補間器１５８（図１３）にフィードバックする前にローパスフィルタ５６６でフィルタする。
４シンボル中に含まれる分散パイロットについての別個の記憶装置５６８は、周波数誤差セクション５７０とサンプリングレート誤差セクション５７２とで共用される。分散パイロット位相は４シンボル毎に繰り返すので、それにより分散パイロットシンボルの直接比較が容易化される。分散パイロットを使用して制御情報を提供する代替的実施形態では、記憶を４シンボル毎に提供しなければならない。制御情報が継続的パイロットから得られる好適な実施形態では、唯一のシンボルの記憶が必要である。
Ｉ及びＱデータからの回転角αの再生は、位相抽出ブロック５７４において達成され、そこで、

である。現在好ましい実施形態では、１４ビットの分解能で計算がなされる。位相抽出ブロック５７４を図４３に詳細に示す。まず、αのクアッドラントがブロック５７２で決定される。Ｉ又はＱが大きさゼロを有するか又はＩ＝Ｑである特殊な場合は、ライン５７８上の信号の断定により処理される。Ｑの大きさがＩのそれを超えるならば、制御信号５８２を使用してブロック５８０で商の反転が達成される。除算ブロック５８４で正の整数の除算が実行される。この演算は１１クロックサイクルを必要とするが、それに見合う位相抽出のための十分な時間が割り当てられている。商のアークタンジェントの計算は、以下のテーラー級数のブロック５８６内におけるパイプライントランケイティッド（ｔｒｕｎｃａｔｅｄ）反復計算により達成される：

ブロック５８６が図４４の概略図に詳細に示される。値ｘ^２は一度ブロック５８８で計算され、次の反復での使用のために記憶される。ｘのパワーは次にフィードバックライン５９０と乗算器５９２を使用して反復的に計算される。除算は一定の乗算器５９４を使用して計算され、その乗算器５９４において係数はハードワイヤされている。合計は加算器／減算器５９６を使用して累算される。全体の計算は４０ＨＭｚの４７〜４８クロックサイクルを要する。
再び図４３に戻ると、クアッドラントマッピング及び特殊なケースの出力がブロック５７６の制御下でブロック５９８において処理される。テーラー展開の結果の２乗誤差は、図４５及び図４６に示すようにαが４５度に近づくと急激に増加し、図４５及び図４６はそれぞれ３２及び３１項へのテーラー展開のαの異なる値における２乗誤差のプロットである。３１及び３２項へのテーラー展開は平均化され、その結果、図４７に示すように２乗誤差は劇的に低下する。ブロック５９８には、平均化計算のために直前の値を保持するメモリ（図示せず）が設けられる。
全ての分散パイロットに渡る一定位相誤差はＩＱ復調器における周波数オフセットに起因する。周波数誤差は、

と定義され、ここでα、ｍ及びＴ_ｔは先に述べたのと同じ意味を有する。αは、現在のシンボルと、ｍシンボル期間遅延されたシンボルの間の対応するパイロットの位相値の差の平均をとることにより決定される。上記の等式において、継続的パイロットの場合はｍ＝１である。この計算は累算ブロック６００を使用し、それは現在のシンボルマイナス４シンボル前のシンボルの合計を累算する。累算ブロック６０２はｘ個の乗算器を有し、ここでｘは１と１４２の最小値（ＥＴＳ３００７４４電気通信規格による２Ｋモードにおける）の間で変化する。ローパスフィルタ５６２、５６６は、１０〜２０個のタップを有する移動平均フィルタとして実施することができる。累算ブロック６０２から得られるデータは、各々がｍシンボル離れてサンプルされたパイロット位相の累算合計である。周波数誤差は、

から計算できる。
ＥＴＳ３００７４４電気通信規格による２Ｋモードと仮定すると、分散パイロットの場合Ｎ＝１４２であり、継続的パイロットでは４５である。サンプリングレート誤差を決定する手法を図４８に示し、４番目のシンボル毎の差から計算されたパイロットキャリアの位相差（Ｓ_ｎ−Ｓ_ｎ−４）がキャリア周波数に対してプロットされている。最適なライン６０４が示されている。傾斜０はサンプリングレート誤差がないことを示す。
パイロット位置決定ブロック４０８（図１４）からの制御信号６０６の受信時に、周波数掃引がブロック６０８により開始され、それは加算器６１０を使用して、ローパスフィルタされた周波数誤差出力にオフセットを挿入する。同様に、ブロック６１２により周波数掃引が開始され、それは加算器６１４を使用して、ローパスフィルタされたサンプリングレート誤差にオフセットを挿入する。周波数掃引は、制御信号値０ｘ０〜０ｘ７に対応する０〜３．５ｋＨｚのキャリア空間ステップの１／８の増加において線形である。
補正回路１７４（図１４）の好適な実施形態が図４９に詳細に示される。分散パイロットではなく、継続的パイロットが１４ビットの分解能でメモリ記憶装置６１６に保持される。上記のＥＴＳ３００７４４電気通信規格によると継続的パイロットは分散パイロットと同様に均一に離間していないので、累算ブロック６１８中の計算のための乗数ｘの生成はより複雑である。しかし、４５の継続的パイロットを評価することのみが必要である（ＥＴＳ３００７４４電気通信規格に従う２Ｋモードでは）。本実施形態では、１シンボルの継続的パイロットのみが記憶装置６１６内への記憶が必要である。シンボルＴ_ｔの全期間を計算するために必要なガード区間のサイズの包含は、ライン６２０上のＦＦＴウィンドウ回路（ブロック１６６、図１４）から受信される。
入力及び出力信号、並びに図４２に示す回路のマイクロプロセッサインタフェースに関する信号は、表２４、２５、２６及び表２７にそれぞれ記載されている。回路はさらにベリログコードリスト２４〜３５に記載されている。
デマッパ
デマッピング回路１７６（図１５）は明確のために別個のブロックとして示されるが、実際にはチャンネル推定及び補正回路に一体化される。それは、Ｉ及びＱデータを、各々が１２ビットの分解能を有するものを１２ビット符号化コンステレーションフォーマット（３ビットＩ、Ｉソフトビット、３ビットＱ、Ｑソフトビット）へ変換する。符号化コンステレーションが図５０及５１に示される。６４−ＱＡＭについては、Ｉ及びＱの値に３ビットが使用され、１６−ＱＡＭには２ビットが使用され、ＱＰＳＫには２ビット及び１ビットが使用される。
例えば、図５１では、Ｉ＝６．２、Ｑ＝−３．７の値が、Ｉデータ＝００１、Ｉソフトビット＝０１１、Ｑデータ＝１０１、Ｑソフトビット＝１０１にデマップされる。
デマッピング回路１７６の入力及び出力信号はそれぞれ表２８及び２９に記述される。
シンボルデインタリーバ
シンボルデインタリーバ１８２（図１５）は送信信号のシンボルインタリーブプロセスの逆を行う。図５２に示すように、デインタリーバは、ブロック６２２で示される１５１２×１３のメモリ記憶装置を要する。アドレス発生器６２４はインタリーブされたデータを書き込み、データを線形シーケンスで読み出すためのアドレスを発生する。実際には、アドレス発生器６２４は、読み取りアドレス発生器と別個の書き込みアドレス発生器として実現される。読み取り及び書き込みは、データフローのバースト性（ｂｕｒｓｔｉｎｅｓｓ）を減らすために異なる瞬時レートで生じる。アドレス発生器６２４はシンボルタイミングパルス６２６により新規なＣＯＦＤＭシンボル各々について再同期される。インデックス０のキャリアはｃａｒｒｉｅｒ０パルス６２８により示される。アドレスは、このキャリアが記憶されたアドレスと相対的に生成すべきである。
シンボルデインタリーバ１８２の入力及び出力信号はそれぞれ表３０及び３１に記述される。シンボルデインタリーバ１８２の回路はベリログコードリスト２２に記述される。
ビットデインタリーバ
図５４を参照すると、ビットデインタリーバ１８４（図１５）は、送信信号のビットのインタリーブプロセスの逆を行い、図５３にさらに詳細に示される。ソフト符号化回路６３０の入力データは符号化コンステレーションフォーマットから２４ビットソフトＩ／Ｑフォーマットへ再フォーマットされる。ソフト符号化回路６３０は明確のためにビットデインタリーバ１８４と共に示されるが、上述のシンボルデインタリーバの一部として実現される。デインタリーブアドレス発生器６３２は、ＥＴＳ３００７４４電気通信規格中のアドレスアルゴリズムに従って、１２６×２４のメモリ記憶装置６３４から６個の適当なソフトビットを読み出すためのアドレスを生成する。デインタリーブアドレス生成器６３２は、シンボルタイミングパルス６２６により、新規なＣＯＦＤＭシンボル各々について再同期される。
出力インタフェース６３６は、メモリ記憶装置６３４から読みとったソフトビットからＩ及びＱデータストリームを組み立てる。３個のＩソフトビット及び３個のＱソフトビットが各デインタリーブ動作でメモリ記憶装置６３４から抽出され、パラレル−シリアル変換されてビタビデコーダ１８６（図１５）への入力データストリームを提供する。
ビットデインタリーバ１８４の入力及び出力信号はそれぞれ表３２及び３３に記述される。ビットデインタリーバ１８４の回路はベリログコードリスト２３に記述される。
ホストマイクロプロセッサインタフェース
マイクロプロセッサインタフェース１４２の機能は、ホストマイクロコンピュータを、マルチキャリアデジタル受信機１２６（図１２）内の制御及び状態情報にアクセスさせることである。マイクロプロセッサインタフェース１４２は図５５に詳細に示される。シリアルインタフェース６３８とパラレルインタフェース６４０が設けられ、後者は主としてテスト及びデバッグのためのものである。シリアルインタフェース６３８は既知のタイプであり、１２Ｃと互換性を有する。マイクロプロセッサインタフェース１４２は、マスク可能な中断能力を有し、それにより受信機を、内部状態に依存してプロセッサの介在を要求するように構成することができる。マルチキャリアデジタル受信機１２６は、その通常の動作についてはマイクロプロセッサインタフェース１４２の介在に依存しないことに注意が必要である。
ホストプロセッサから見た中断の使用について説明する。“イベント”は、ユーザが観察したいと欲するチップ上の条件を記述するために使用される。イベントは誤差条件を示し、又はそれはユーザのソフトウェアに情報を与えるものとすることができる。中断及びイベントに関連する２つのシングルビットレジスタ（図示せず）が存在する。これらは条件イベントレジスタ及び条件マスクレジスタである。
条件イベントレジスタは１ビット読み取り／書き込みレジスタであり、その値は回路内で生じた条件により１に設定される。レジスタは、その条件が一時的にのみ存在する場合でさえも１に設定される。それから、条件イベントレジスタは、ユーザのソフトウェアがそれをリセットし、又はチップ全体がリセットされるまで１に設定された状態を維持することが保証される。条件イベントレジスタは、値１を書き込むことにより０へクリアされる。条件イベントレジスタに０を書き込むことは、レジスタを無変更に維持する。条件イベントレジスタは、条件の別の発生が観察されるまでは、ユーザのソフトウェアにより０に設定されなければならない。
条件マスクレジスタは１ビット読み取り／書き込みレジスタであり、それは対応する条件イベントレジスタが設定された場合に中断要求を生成可能である。条件マスクレジスタに１が書き込まれた時に条件イベントが既に設定されているならば、直ちに中断要求が生成される。値１は中断を可能とする。条件マスクレジスタはチップのリセット時に０へクリアされる。異なるように記述されない限り、ブロックは中断要求の発生後に動作を停止し、条件イベントレジスタ又は条件マスクレジスタのいずれかがクリアされた直後に再開する。
イベントビット及びマスクビットは、レジスタマップの連続的バイト中の対応するビット位置に常にグループ化される。これは、中断サービスソフトウェアがマスクレジスタから読みとった値を、どのイベントが中断を生成したかを識別するために使用するイベントレジスタ内の値のためのマスクとして使用することを可能とする。チップ上のイベント動作を要約する単一のグローバルイベントビットが存在する。チップイベントレジスタは、個々のマスクビットにおいて１を有する全てのチップ上のイベントのＯＲを示す。チップマスクビット中の値１は、チップが中断を発生することを可能とする。チップマスクビット中の値０は、チップ上のイベントが中断要求を発生することを防止する。チップイベントレジスタに１又は０を書き込むことは効果を有しない。チップイベントレジスタは、個々のマスクビット中の１によりイネーブルされる全てのイベントがクリアされた時のみクリアされる。
ＩＲＱ信号６４２は、チップイベントビットとチップイベントマスクの両方が設定された時に断定される。ＩＲＱ信号６４２は、チップ外のプルアップ抵抗を必要とするアクティブローの“オープンコレクタ”出力である。アクティブな時、ＩＲＱ出力は１００Ω以下のインピーダンスでプルダウンされる。約４ｋΩのプルアップ抵抗が適当である。
マイクロプロセッサインタフェース１４２の入力及び出力信号はそれぞれ表３４及び３５に記述される。
システムコントローラ
マルチキャリアデジタル受信機１２６（図１２）の動作、特にチャンネル捕捉及び誤差条件の処理を制御するシステムコントローラ１９８（図１５）が図５６にさらに詳細に示される。
図５７の状態図を参照すると、チャンネル捕捉シーケンスは４つの中断により駆動される。
（１）ＡＧＣ捕捉中断：ＡＣＧのための２０ｍｓ（８０シンボル）により、ＡＧＣは信号レベルを上昇させ、それはステップ６４４に示される。次に、ＦＦＴウィンドウを使用可能とし、ブロック６４６で捕捉サーチを開始する。
（２）シンボル捕捉中断：最大ガード区間プラスアクティブシンボル長である２００シンボル期間を割り当て、ステップ６４８でＦＦＴウィンドウを捕捉する。別の３５シンボル期間をステップ６５０のパイロット位置決定に割り当てる。２ＫのＯＦＤＭシンボルの処理に約５０ｍｓが要求される。オプションを設け、非常でない状態における捕捉時間を節約するためにパイロットの位置決めがされたら直ちにステップ６５０を出る。
（３）制御ループ安定中断：約４０シンボルを示すさらなる１０ｍｓが割り当てられ、制御ループがステップ６５２で安定することを可能とする。オプションを設け、制御ループ安定中断が生じ、パイロットが喪失されたならば、ステップ６５２を出て初期ステップｒｅｓｙｎｃ６５４へ戻る。
（４）ビタビ同期中断：ブロック６５６では、約１５０シンボル期間がｔｐｓ同期の最悪の場合のために割り当てられ、ステップ６５８で示され、ビタビデコーダ１８６（図１５）が送信パンクチャーレートに同期するための約１００シンボル期間がステップ６６０に示すように割り当てられる。これは、約６５ｍｓである。合理的な条件では、これほど長く待つ必要はない。ビタビ同期が確立されたらすぐにｓｙｓｔｅｍ＿ｌｏｃｋ状態６６２へ遷移する。受信機のパラメータレジスタ中のパラメータを設定し（以下の表を参照）、ｓｅｔ＿ｒｘ＿ｐａｒａｍｅｔｅｒを１に設定することにより、ｔｐｓ同期要求をバイパスすることができる。
いずれかのステージで捕捉に失敗したら、プロセスは自動的にｒｅｓｙｎｃ６５４のステップへ戻り、リトライする。
ロックが獲得されると、リードソロモンオーバーロードイベントが発生した場合、即ち、補正不能な誤差を有するリードソロモンパケット数が１秒間の間に所定値（ｒｓｏ＿ｌｉｍｉｔ値）を超えた場合以外はロック状態を維持する。チャンネル捕捉後に、捕捉シーケンス中の４個の同期状態の機械語、ＦＦＴウィンドウ（ステップ６４８）、パイロット位置決定（ステップ６５０）、ｔｐｓ同期（ステップ６５８）及びビタビ同期（ステップ６６０）の１つが同期を喪失したならば、ｒｓｏ＿ｅｖｅｎｔが生じステップｒｅｓｙｎｃ６５４が自動的にトリガされるまで何の動作もおこなわない。
信号状態が悪い場合、捕捉、特にビタビ同期は難しい。従って、マイクロプロセッサインタフェース１４２（図１２）中に１つのビットを任意的に設け、それが設定された時には中断を４倍延長する。
システムコントローラ１９８の入力及び出力信号、並びにマイクロプロセッサインタフェースレジスタはそれぞれ表３６、３７、３８及び３９に記述される。

本発明をここ々に記述した構造を参照して説明したが、それは記述された詳細に制限されるものではなく、本発明は請求の範囲の範囲内にあるあらゆる修正及び変更をカバーすることを意図している。

本発明のこれら及び他の目的のより良い理解のため、例として挙げる本発明の詳細な説明への参照が行われ、その説明は以下の図面との関連において読むべきであり、添付図面において、

図１は、ＣＯＦＤＭサブチャンネルのスペクトルを示し、 図２は、ＣＯＦＤＭ信号中の複数のキャリアの周波数スペクトルを示し、 図３は、ＣＤＦＤＭに従う信号の図であり、データシンボルのフォーマットを示し、 図４は、ＦＦＴを基礎としたＣＯＦＤＭシステムを示すブロック図であり、 図５は、ＣＯＦＤＭ信号コンステレーションにおける特定の摂動を示し、 図６は、本発明の好適な実施形態に従うタイミング同期方法のフロー図であり、 図７は、粗いタイミング同期のためのいくつかのデータシンボルについて実行されるＦ比テストのプロットであり、 図８は、異なる自由度についての不完全ベータ関数のプロットであり、 図９は、本発明による統計的重要度のテストの理解に役立つプロットであり、 図１０は、本発明の代替的実施形態に従う同期回路の電気的概略図であり、 図１１は、本発明の他の代替的実施形態に従う同期回路の電気的概略図であり、 図１２は、本発明によるデジタル受信機のシングルチップの実施形態のブロック図であり、 図１３は、図１２に示すデジタル受信機のフロントエンドをさらに詳細に示すブロック図であり、 図１４は、図１２に示すデジタル受信機のＦＦＴ回路とチャンネル推定及び補正回路を示すブロック図であり、 図１５は、図１２に示すデジタル受信機の他の部分を示すブロック図であり、 図１６は、図１４に示すチャンネル推定及び補正回路のさらに詳細なブロック図であり、 図１７は、図１２に示すデジタル受信機の自動利得制卸回路の概略図であり、 図１８は、図１２に示すデジタル受信機のＩ／Ｑ復調器の概略図であり、 図１９は、図１３に示すローパスフィルタの詳細を示し、 図２０は、図１９に示すローパスフィルタの応答を示し、 図２１は、図１２に示すデジタル受信機の再サンプリング回路を示し、 図２２は、図２１の再サンプリング回路中の補間器の部分を示し、 図２３は、図１４に示すＦＦＴウィンドウのより詳細なブロック図であり、 図２４は、図１４に示すＦＦＴ計算回路中のバタフライユニットの概略図であり、 図２５は、従来技術によるバタフライユニットの概略図であり、 図２６は、従来技術によるバタフライユニットの概略図であり、 図２７は、本発明による底２^２＋２ＦＦＴプロセッサの概略図であり、 図２８は、図２７に示すＦＦＴプロセッサの３２ポイントのフロー図であり、 図２９は、本発明による構成可能な２Ｋ／８Ｋ底２^２＋２シングルパス、遅延フィードバックパイプラインＦＦＴプロセッサの概略図であり、 図３０は、図２９に示す回路で使用される複素乗算器の詳細な概略図であり、 図３１は、図２９に示す回路で使用される複素乗算器の代替的実施形態の詳細な概略図であり、 図３２は、図２９に示す回路中の各乗算器についてのツウィドル（ｔｗｉｄｄｌｅ）係数の組織化を示す別の図であり、 図３３は、図２９に示す回路中の各乗算器についてのツウィドル係数の組織化を示し、 図３４は、図２９に示す回路で使用されるアドレス発生器の概略図であり、 図３５は、図３４に示すアドレス発生器の一般化の概略図であり、 図３６は、図１６に示すチャンネル推定及び補正回路により行われるパイロット位置決定プロセスを示すフローチャートであり、 図３７は、本発明によるパイロット配置処理の実施形態のフローチャートであり、 図３８は、図１４に示す回路のｔｐｓシーケンスブロックのより詳細なブロック図であり、 図３９は、図３８に示すｔｐｓ処理回路中で使用されるＢＣＨ復号化器の概略図であり、 図４０は、図３９に示すガロア体乗算器のより詳細な概略図であり、 図４１は、図１２に示すデジタル受信機の自動サンプリング制御ループ及び自動周波数制御ループを一般的に示すブロック図であり、 図４２は、図４１に示す自動サンプリング制御ループ及び自動周波数制御ループのより詳細なブロック図であり、 図４３は、図４２に示す回路の位相抽出ブロックのより詳細なブロック図であり、 図４４は、図４３に示すブロック図のアークタンジェントを計算するために使用される回路の概略図であり、 図４５は、３２項へのテーラー展開の異なるα値の２乗誤差のプロットであり、 図４６は、３１項へのテーラー展開の異なるα値の２乗誤差のプロットであり、 図４７は、３１項又は３２項へのテーラー展開の平均の異なるα値の２乗誤差のプロットであり、 図４８は、図示の最適ラインに対するパイロットキャリアの位相差のプロットであり、 図４９は、図４１に示す自動サンプリング制御ループ及び自動周波数制御ループの代替的実施形態のより詳細なブロック図であり、 図５０は、図１５のデマッピング回路で使用される符号化コンステレーションフォーマットを示し、 図５１は、図５０に示すフォーマットを使用する、Ｉ、Ｑデータのバイナリデータ値への変換を示し、 図５２は、図１５に示すシンボルデインタリーブ回路のより詳細なブロック図であり、 図５３は、図１５に示すビットデインタリーブ回路のより詳細なブロック図であり、 図５４は、図５３に示すビットデインタリーブ回路による、符号化コンステレーションフォーマットから２４ビットソフトＩ／Ｑフォーマットへの変換を示し、 図５５は、図１２に示す受信機のマイクロプロセッサインタフェースのより詳細なブロック図を示し、 図５６は、図１２に示す受信機のシステムコントローラのより詳細なブロック図であり、及び 図５７は、図５６に示す受信機のシステムコントローラ中のチャンネル捕捉に関連する状態図である。

Claims (35)

1. マルチキャリア信号のためのデジタル受信機において、
   アナログマルチキャリア信号を受け取る増幅器であって、前記マルチキャリア信号はシンボル期間Ｔ_ｓを有するデータシンボルのストリームを含み、前記シンボルは、アクティブ区間と、ガード区間と、アクティブ区間及びガード区間の間の境界とを含み、前記ガード区間は前記アクティブ区間の一部分の複製である増幅器と、
   前記増幅器に接続されたアナログ−デジタル変換器と、
   前記アナログ−デジタル変換器によりサンプルされたデータから同相及び直角位相成分を再生するＩ／Ｑ復調器と、
   前記アナログ−デジタル変換器に接続され、前記増幅器のための利得制御信号を提供する自動利得制御回路と、
   前記Ｉ／Ｑ復調器からＩ及びＱデータを受け取るローパスフィルタ回路であって、前記Ｉ及びＱデータは間引きされているローパスフィルタ回路と、
   第１のレートで前記Ｉ及びＱデータを受け取り、第２のレートで再サンプルされたＩ及びＱデータを出力する再サンプリング回路と、
   前記再サンプリング回路に接続され、前記ガード区間の境界を位置決定するＦＦＴウィンドウ同期回路と、
   前記ＦＦＴウィンドウ同期回路と動作可能に関連付けされたリアルタイムパイプラインＦＦＴプロセッサであって、前記ＦＦＴプロセッサは少なくとも１つのステージを含み、前記ステージは、
   複素係数乗算器と、及び
   前記複素係数乗算器内で乗算される被乗数のために規定されたルックアップテーブルを有するメモリであって、前記被乗数の各々は前記ルックアップテーブル内で固有であるメモリと、を含むＦＦＴプロセッサと、及び
   前記ＦＦＴウィンドウ同期回路に応答し、所定のイベントを検出するモニタ回路であって、前記イベントはアクティブシンボルとガード区間との間の境界が位置決定されたことを示すモニタ回路と、を備えるデジタル受信機。
2. 前記ＦＦＴウィンドウ同期回路は、
   現在到来している再サンプルＩ及びＱデータを受け取り、遅延された再サンプルＩ及びＱデータを出力する第１の遅延素子と、
   前記現在到来している再サンプルＩ及びＱデータと前記遅延された再サンプルＩ及びＱデータとの間の差を示す差信号を生成する減算器と、
   前記減算器の前記差信号を示す単極性の大きさを有する出力信号を生成する第１の回路と、
   前記第１の回路の前記出力信号を記憶する第２の遅延素子と、
   前記第２の遅延素子の遅延された出力を受け取る第３の遅延素子と、及び
   前記第２の遅延素子に記憶されたデータと前記第３の遅延素子に記憶されたデータの間の統計的関係を計算し、前記統計的関係を示す出力を有する第２の回路と、を備える請求項１に記載の受信機。
3. 前記統計的関係はＦ比を含む請求項２に記載の受信機。
4. 前記ＦＦＴプロセッサは８Ｋモードで動作する請求項１に記載の受信機。
5. 前記ＦＦＴプロセッサは前記メモリのためのアドレス発生器をさらに含み、前記アドレス発生器は、現在要求されている被乗数の順序依存度を示す信号を受け取り、前記現在要求されている被乗数が記憶された前記メモリのアドレスを出力する請求項１に記載の受信機。
6. 前記被乗数の各々は、前記複素係数乗算器による乗算についてのそれぞれの順序依存度の順序で前記ルックアップテーブル内に記憶され、前記被乗数の前記順序依存度は増加シーケンスを規定し、前記アドレス発生器は、
   前記アドレス発生器により生成された以前のアドレスを記憶するアキュームレータと、
   前記現在要求されている被乗数の増分値を計算する回路と、及び
   前記増分値を前記以前のアドレスに加算する加算器と、を備える請求項５に記載の受信機。
7. 前記ルックアップテーブルは複数の列を含み、前記増加シーケンスは複数の増加シーケンスを含み、前記被乗数は列の順序で記憶されており、
   第１の列において第１の増加シーケンスは０であり、
   第２の列において第２の増加シーケンスは１であり、
   第３の列において第３の増加シーケシスの第１及び第２のブレイクポイントＢ１、Ｂ２はそれぞれ以下の関係により決定され：
   

   

   第４の列において第３の増加シーケンスの第３のブレイクポイントＢ３は以下の関係により決定され：
   

   

   Ｍ_Ｎは前記ＦＦＴプロセッサの第Ｎ番目のステージのメモリを示す請求項６に記載の受信機。
8. チャンネル推定及び補正回路をさらに備え、前記チャンネル推定及び補正回路は、
   前記ＦＦＴプロセッサからフレームを示す変換されたデジタル信号を受け取ってパイロットキャリアの位置を決定するパイロット位置決定回路を含み、前記パイロットキャリアは、間隔Ｋで前記変換されたデジタル信号のキャリアスペクトル内で離間していると共に所定の大きさを有し、前記パイロット位置決定回路は、
   Ｋを法とする前記変換されたデジタル信号中のキャリアの順序を計算する第１の回路と、
   前記第２の回路に接続され、前記変換されたデジタル信号中の前記キャリアの大きさを追跡するＫ個のアキュームレータであって、前記累算された大きさは１つのセットを規定するアキュームレータと、及び
   累算された大きさの値のＫ個のセットを所定の大きさに相関付けする相関回路であって、前記Ｋ個のセットの各々の法をＫとして計算された位置を有する第１のメンバーは前記フレームの開始位置から独自にオフセットされている請求項１に記載の受信機。
9. 前記パイロット位置決定回路は、前記変換されたデジタル信号のビット順を反転するビット反転回路をさらに備える請求項８に記載の受信機。
10. 前記キャリアの前記大きさ並びに前記所定の大きさは振幅である請求項７に記載の受信機。
11. 前記キャリアの前記大きさ並びに前記所定の大きさは絶対値である請求項７に記載の受信機。
12. 前記相関回路は、前記累算された大きさのＫ個のセットの第１のピークと第２のピークの間の間隔を決定するピーク追跡回路をさらに備える請求項７に記載の受信機。
13. 前記チャンネル推定及び補正回路は、
    前記パイロットキャリア間のチャンネル応答を推定する補間フィルタと、及び
    前記ＦＦＴプロセッサにより出力されたデータキャリアに、前記補間フィルタにより生成された補正係数を乗算する乗算回路と、をさらに備える請求項７に記載の受信機。
14. 前記チャンネル推定及び補正回路は、
    前記ＦＦＴプロセッサから位相未補正のＩ及びＱデータのデータストリームを受け取り、前記未補正データの位相角を示す信号を生成する位相抽出回路をさらに備え、前記位相抽出回路は、連続する位相未補正のＩ及びＱデータの位相角を累算するアキュームレータを含む請求項７に記載の受信機。
15. 前記チャンネル推定及び補正回路は、前記位相抽出回路及び前記アキュームレータに接続された自動周波数制御回路をさらに含み、前記自動周波数制御回路は、前記位相未補正のＩ及びＱデータ中に含まれる第１のシンボルの累算された共通位相誤差を記憶するメモリを有し、前記アキュームレータは前記メモリに接続され、第２のシンボル中の複数のパイロットキャリアの共通位相誤差と前記第１のシンボル中のパイロットキャリアに対応する共通位相誤差との差を累算し、前記アキュームレータの出力は前記Ｉ／Ｑ復調器へ接続される請求項１４に記載の受信機。
16. 前記アキュームレータの前記接続された出力は、ガード区間の受信中にのみ前記Ｉ／Ｑ復調器内で使用可能とされる請求項１５に記載の受信機。
17. 前記チャンネル推定及び補正回路は、前記位相抽出回路に接続された自動サンプリングレート制御回路をさらに備え、前記自動サンプリングレート制御回路は、前記位相未補正のＩ及びＱデータに含まれる第１のシンボル中のパイロットキャリアの累算された位相誤差を記憶するメモリを備え、前記アキュームレータは前記メモリに接続され、第２のシンボル中のパイロットキャリアの位相誤差と前記第１のシンボル中の対応するパイロットキャリアの位相誤差との差を累算して複数の累算シンボル間キャリア位相誤差微分を規定し、位相傾斜は、第１の累算シンボル間キャリア位相微分と第２の累算シンボル間キャリア位相微分との差により規定され、前記アキュームレータの出力は前記Ｉ／Ｑ復調器に接続される請求項１４に記載の受信機。
18. 前記サンプリングレート制御回路は複数の累算シンボル間キャリア位相誤差微分を記憶し、それらに最適に適合するラインを計算する請求項１７に記載の受信機。
19. 前記アキュームレータの前記接続された出力信号は、前記再サンプリング回路内において、ガード区間が受信されている間のみ動作可能とされる請求項１７に記載の受信機。
20. 前記位相抽出回路の出力を記憶する共通メモリが、前記自動周波数制御回路及び前記自動サンプリングレート制御回路に接続される請求項１７に記載の受信機、
21. 前記位相抽出回路は、級数：
    

    

    に従って回転角のアークタンジェントを反復的に計算するパイプライン回路を含み、ここでｘは前記位相未補正のＩ及びＱデータの比である請求項１４に記載の受信機。
22. 前記パイプライン回路は、
    一定係数乗算器と、及び
    前記級数の複数の一定係数の１つを選択するマルチプレクサを、を含み、前記マルチプレクサの出力は、前記一定係数乗算器の入力に接続されている請求項２１に記載の受信機。
23. 前記パイプライン回路は、
    乗算器と、
    量ｘ^２を記憶する第１のメモリであって、前記第１のメモリは前記乗算器の第１の入力に接続されているメモリと、
    前記乗算器の出力を保持する第２のメモリと、及び
    前記第２のメモリと前記乗算器の第２の入力との間のフィードバック接続と、を含む請求項２１に記載の受信機。
24. 前記パイプライン回路は、
    前記級数の値を記憶する第３のメモリと、
    前記第３のメモリに接続された制御回路であって、前記パイプライン回路は前記級数のＮ個の項を計算し、前記パイプライン回路は前記級数のＮ＋１個の項を計算し、ここでＮは整数である制御回路と、
    前記第３のメモリに接続され、前記級数の前記Ｎ個の項と前記Ｎ＋１個の項との平均を計算する平均化回路と、を含む請求項２１に記載の受信機。
25. 前記マルチキャリア信号のパイロットキャリア中で送信されるデータは符号生成多項式ｈ（ｘ）に従ってＢＣＨ符号化され、
    前記ＢＣＨ符号化データについて動作可能な復調器と、
    反復的パイプラインＢＣＨ復号化回路と、をさらに備え、前記ＢＣＨ復号化回路は、
    前記復調器に接続され、前記多項式のガロア体を形成し、複数のシンドロームを計算する回路と、
    複数の記憶レジスタであって、前記記憶レジスタの各々は前記シンドロームの個々の１つを記憶するレジスタと、
    複数のフィードバックレジスタであって、前記フィードバックレジスタの各々は前記記憶レジスタの個々の１つからデータを受け取り、１つの出力を有するフィードバックレジスタと、
    複数のガロア体乗算器であって、前記乗算器の各々は前記フィードバックシフトレジスタの個々の１つにわたってフィードバックループ内に接続され、関連するフィードバックシフトレジスタの出力に前記ガロア体のアルファ値を乗算する乗算器と、
    ２つの前記フィードバックシフトレジスタの前記出力を乗算する出力ガロア体乗算器と、
    前記フィードバックシフトレジスタ及び前記出力ガロア体乗算器に接続された誤差検出回路であって、前記誤差検出回路の出力信号は現在ビットデータ中の誤差を示す誤差検出回路と、及び
    前記誤差検出回路により動作可能とされ、前記記憶レジスタに接続されたフィードバックラインと、を備え、前記フィードバックシフトレジスタの出力は前記記憶レジスタに書き込まれる請求項１に記載の受信機。
26. 前記出力ガロア体乗算器は、
    最初に第１の被乗数Ａを記憶する第１のレジスタと、
    前記レジスタに接続され、値αを乗算する一定係数乗算器であって、前記一定係数乗算器の出力は前記第１のレジスタに接続されて第１のフィードバックループを規定し、前記第１のレジスタはクロックされた動作の第ｋ番目のサイクルにおいてガロア体の積Ａα^ｋを含む一定係数乗算器と、
    第２の被乗数Ｂを記憶する第２のレジスタと、
    前記第２のレジスタ及び前記一定係数乗算器の前記出力に接続されたＡＮＤゲートと、
    前記ＡＮＤゲートの出力に接続された第１の入力を有する加算器と、
    前記加算器の第２の入力に接続されたアキュームレータと、を備え、前記加算器の出力は前記アキュームレータに接続されて第２のフィードバックループを規定し、ガロア体の積ＡＢが前記加算器から出力される請求項２５に記載の受信機。
27. チャンネルの周波数応答を推定する方法において、
    複数のデータキャリア及び分散パイロットキャリアを有するマルチキャリア信号をチャンネルから受け取る工程であって、前記分散パイロットキャリアは第１の間隔Ｎで離間しているとともに前記データキャリアの送信パワーと異なるパワーで送信される工程と、
    前記マルチキャリア信号をデジタル表示に変換する工程と、
    前記マルチキャリア信号の前記デジタル表示にフーリエ変換を実行して変換されたデジタル信号を生成する工程と、
    前記変換されたデジタル信号のビット順を反転してビット順反転信号を生成する工程と、
    前記ビット順反転信号中のキャリアの大きさをＮ個のアキュームレータに周期的に累算する工程と、
    前記累算された大きさを前記分散パイロットキャリアの前記パワーに相関付けする工程と、
    前記相関付けする工程に応答して、前記マルチキャリア信号のキャリアを識別する同期信号を生成する工程と、を有する方法。
28. 前記大きさを累算する工程は、
    前記ビット順反転信号の実数成分の絶対値をその虚数部分の個々の絶対値に加算して和を生成する工程と、
    前記和をそれぞれ前記アキュームレータに記憶する工程と、を有する請求項２７に記載の方法。
29. 前記累算された大きさを相関付けする工程は、第１のキャリア位置を示す、記憶された最高値を有する第１のアキュームレータを識別する工程をさらに有する請求項２７に記載の方法。
30. 前記累算された大きさを相関付けする工程は、第２のキャリア位置を示す、記憶された２番目に大きい値を有する第２のアキュームレータを識別する工程と、及び
    前記第１のキャリア位置と前記第２のキャリア位置との間の間隔を決定する工程と、をさらに有する請求項２９に記載の方法。
31. 前記ビット順反転信号中の第１のシンボルのキャリアの位置を、第２のシンボルのキャリアの位置と比較する工程をさらに有する請求項２７に記載の方法。
32. パイロットキャリア間を補間し、その間の個々の中間データキャリアについての補正係数を決定する工程と、及び
    前記補正係数に従って前記中間データキャリアの大きさを個別に調整する工程と、をさらに有する請求項２７に記載の方法。
33. 前記変換されたデジタル信号中の送信された連続的シンボルの対応するパイロットキャリア間の平均位相差を決定する工程と、
    前記平均位相差に応じて第１の制御信号を生成する工程と、及び
    前記第１の制御信号に応じて前記マルチキャリア信号の受信周波数を調整する工程と、をさらに有する請求項２７に記載の方法。
34. 前記送信されたデータキャリア中の第１のシンボルの第１のデータキャリアと第２のシンボルの前記第１のデータキャリアとの間の第１の位相差を決定する工程と、
    前記第１のシンボルの第２のデータキャリアと前記第２のシンボルの前記第２のデータキャリアとの間の第２の位相差を決定する工程と、
    前記第１の位相差と前記第２の位相差との差を決定して前記第１のデータキャリアと前記第２のデータキャリアとの間の位相傾斜を規定する工程と、
    前記位相傾斜に応じて第２の制御信号を生成する工程と、及び
    前記第２の制御信号に応じて前記マルチキャリア信号のサンプリング周波数を調整する工程と、をさらに有する請求項３３に記載の方法。
35. 前記第１の位相差と前記第２の位相差との間の差を決定する前記工程は、最も適合するラインを計算することを含む請求項３４に記載の方法。

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