KR20000052956A - 직교 주파수 분할 멀티플렉싱을 사용한 디지털 수신기의 단일칩 ｖｌｓｉ 실행 - Google Patents

Abstract

본 발명은 직교 주파수 분할 멀티플렉싱 (orthogonal frequency division multiplexing)에 의해 전송되는 멀티캐리어 (multicarrier) 신호를 위한 디지털 수신기의 단일칩 실행을 제공한다. 개선된 채널 평가 및 정정 회로가 제공된다. 수신기는 매우 정확한 샘플링 비율 제어 및 주파수 제어 회로를 갖는다. tps 데이터 캐리어의 BCH 복호화는 작은 갈로이스 필드 곱셈기 (Galois field multiplier)를 포함하는 배열을 갖추어 최소의 자원으로 실행된다. 개선된 FFT 윈도우 (window) 동기화 회로는 신호의 활성화 프레임으로 전송된 보호 간격의 경계 위치를 정하는 재샘플링 (resampling) 회로에 연결된다. 실시간 파이프라인 FFT 프로세서 (real-time pipelined FFT processor)는 FFT 윈도우 동기화 회로와 동작되게 연관되고, 감소된 메모리 요구로 동작한다.

Description

직교 주파수 분할 멀티플렉싱을 사용한 디지털 수신기의 단일칩 ＶＬＳＩ 실행{SINGLE CHIP VLSI IMPLEMENTATION OF A DIGIGAL RECEIVER EMPLOYING ORTHOGONAL FREQUENCY DIVISION MULTIPLEXING}

코드화 직교 주파수 분할 멀티플렉싱 ("COFDM")은 제한된 대역폭의 효율적인 사용을 요구하는 디지털 오디오 및 디지털 비디오 방송과, 몇가지 효과에 대해서도 확실한 전송 방법에 제안된다. 예를 들면, 전형적인 채널의 임펄스 응답 (impulse response)은 다른 지연을 갖는 다수의 디락 펄스 (Dirac pulse)의 합으로 모델링될 수 있다. 각 펄스에는 그 크기가 일반적으로 레일리 법칙 (Rayleigh law)에 따르는 곱셈 계수가 가해진다. 이러한 펄스 트레인은 수 μs에 걸쳐 확장될 수 있으므로, 높은 비트 비율에서의 부호화되지 않은 전송을 불확실하게 만든다. 랜덤 잡음, 임펄스 잡음, 및 패이딩 (fading)에 부가하여, 높은 비트 비율에서의 디지털 지상 전송의 다른 주요 어려움은 다중경로 전파와 인접 채널 간섭을 포함하고, 여기서 근접한 주파수는 매우 상관된 신호 변화를 갖는다. COFDM은 특히 이러한 응용에 적합하다. 실질적인 COFDM 배열에서는 비교적 작은 양의 데이터가 주파수에서 가깝게 간격을 두는 많은 수의 캐리어 각각으로 변조된다. 데이터 심볼의 기간은 캐리어나 서브채널의 수와 같은 비율로 증가되므로, 심볼간 간섭은 현저하게 감소된다.

COFDM에 따른 멀티플렉싱은 도 1 및 도 2에 도시되고, 여기서는 단일 COFDM 캐리어나 서브채널의 스펙트럼이 라인(2)으로 나타내진다. 도 2에서 캐리어 주파수의 세트는 직교성 조건이 만족되어 포개진 파형으로 나타내진다. 일반적으로, 다음과 같으면, 2개의 실수 함수는 직교한다.

여기서, K는 상수로, p ≠ q이면 K = 0이고; p = q이면 K ≠ 0이다. 다음 식으로부터 알 수 있는 바와 같이, COFDM에 따른 실질적인 신호 부호화 및 복호화는 고속 푸리에 변환 (fast Fourier transform, "FFT")에 많이 의존한다.

캐리어(c)의 신호는 다음과 같이 주어진다.

여기서, A_c는 시간 t에서의 데이터이고, ω_c는 캐리어의 주파수이고, Φ_c는 위상이다. COFDM 신호에서의 N 캐리어는 다음과 같이 주어진다.

한 심볼 주기에 걸쳐 샘플링하면,

샘플링 주파수가 1/T이면, 결과의 신호는 다음과 같이 주어진다.

ω₀= 0으로, 한 데이터 심볼의 주기 T = NT에 걸쳐 샘플링하면,

역 이산 푸리에 변환의 일반적인 형태와 비교하면:

상기의 식에서, A_ne^jΦ _n은 샘플링된 주파수 정의역에서의 입력 신호이고, s_s(kT)는 시간 정의역 표시이다. FFT의 크기를 증가시키면 심볼 기간이 더 길어지고 보호 간격의 길이를 넘는 반향을 고려할 때 시스템의 거친 정도를 개선하는 것으로 공지되어 있다. 그러나, 계산적인 복잡성은 Nlog₂N에 따라 증가되어 실질적인 제한이 된다.

전송 채널에 의해 발생되는 심볼간 간섭이 주어지면, 신호간의 직교성이 유지되지 않는다. 이 문제점에 대한 한가지 접근법은 다중 경로 지연과, 채널의 메모리를 넘는 간격 만큼 각 심볼을 시간 정의역에서 선행시킴으로서 방사된 에너지 일부를 고의로 희생시킨다. 그렇게 선택된 "보호 간격"은 심볼간 간섭을 흡수하기에 충분히 크고, 그 자체의 일부분을 복제하여 각 심볼을 선행시킴으로서 이루어진다. 복제는 전형적으로 심볼의 단말부를 주기적으로 확장하는 것이다. 도 3을 참고로, 데이터 심볼(4)은 심볼에서 전송된 모든 데이터를 포함하는 활성화 간격(6)을 갖는다. 활성화 간격(6)의 단말부(8)는 심볼의 시작부에서 보호 간격(10)으로 반복된다. COFDM 신호는 실선(12)으로 나타내진다. 심볼의 끝부분에서는 활성화 간격(6)의 초기부를 주기적으로 반복하는 것이 가능하다.

COFDM 데이터의 전송은 도 4에 도시되는 공지된 일반적인 구조에 따라 이루어질 수 있다. 직렬 데이터 스트림(14)은 직렬-대-병렬 변환기(18)에서 일련의 병렬 스트림(16)으로 변환된다. 병렬 스트림(16) 각각은 복소수를 형성하도록 각기 x 비트로 그룹화되고, 여기서 x는 연관된 병렬 스트림의 신호 배치 (signal constellation)를 결정한다. 블록(20)에서의 외부 부호화 (outer coding) 및 인터리빙 (interleaving) 이후에는 수신기에서 동기화 및 채널 평가에 사용되도록 파일럿 캐리어 (pilot carrier)가 신호 맵퍼 (signal mapper)(22)를 통해 삽입된다. 파일럿 캐리어는 전형적으로 두 종류이다. 계속적인 파일럿 캐리어는 같은 위상 및 진폭을 가지고 각 심볼내의 같은 위치에서 전송된다. 수신기에서는 이들이 위상 잡음 소거, 자동 주파수 제어, 및 시간/샘플링 동기화에 사용된다. 흩어진 파일럿 캐리어는 심볼을 통해 분포되고, 그들의 위치는 전형적으로 심볼에 따라 변한다. 이들은 주로 채널 평가에 사용된다. 다음에는 블록(24)의 역 고속 푸리에 변환 ("IFFT")에 의해 기저대에서 복소수가 변조된다. 이어서, 블록(26)에서는 보호 간격이 삽입된다. 이때, 이산적 심볼은 블록(28)에서 아날로그로 변환되고, 전형적으로 저역통과 필터 처리되고, 또한 무선주파수로 역변환된다. 신호는 채널(30)을 통해 전송되어 수신기(32)에서 수신된다. 종래 기술에서 이미 공지된 바와 같이, 수신기는 전송된 정보를 구하도록 전송 처리의 역처리를 적용한다. 특히, 신호를 복조하기 위해서는 FFT가 적용된다.

COFDM의 현대 응용은 디지털 지상 텔레비젼에 대한 프레임 구조, 채널 부호화, 및 변조를 지정하는 유럽 전기통신 표준 ETS 300 744 (1997년 3월)에서 제안된다. 아날로그 전송에 대해 현존하는 스펙트럼 할당내에서 디지털 지상 텔레비젼을 수용하지만, 인접한 채널 간섭과 공일채널 간섭의 고레벨에 대한 충분한 보호를 제공하도록 설계되었다. 탄력적인 보호 간격이 지정되므로, 시스템은 현존하는 PAL/SECAM 서비스로부터 인접한 채널 간섭과 동일채널 간섭에 대한 충분한 보호 및 높은 스펙트럼 효율성을 유지하면서, 다양한 네트워크 구성을 지지할 수 있다. 언급된 유럽 전기통신 표준은 2가지 모드의 동작을 정의한다. "2K 모드"는 제한된 전송기 거리를 갖는 단일 전송기 동작 및 작은 단일 주파수 네트워크에 적합하다. "8K 모드"는 단일 전송기 동작이나 큰 단일 주파수 네트워크에 대해 사용될 수 있다. 거친 정도에 대해 비트 비율의 균형을 맞추기 위해, 다른 내부 코드 비율에 따라, 다양한 레벨의 직각 진폭 변조 (quadrature amplitude modulation, "QAM")가 지지된다. 시스템은 MPEG (Moving Picture Experts Group)에 따라 수송층을 수용하도록 의도되고, MPEG-2 부호화 TV 신호 (ISO/IEC 13818)와 직접적으로 호환가능하다.

언급된 유럽 전기통신 표준에서, COFDM 프레임의 데이터 캐리어는 그레이 맵핑 (Gray mapping)을 사용해 QPSK (Quadrature Phase Shift Keyed), 16-QAM, 64-QAM, 비균일 16-QAM, 또는 비균일 16-QAM이 될 수 있다.

COFDM 전송의 수신에서의 중요한 문제점은 전송 이전의 상향변환, 수신기에서의 하향변환, 및 전형적으로 전압 제어 발진기인 동조기내의 전치 발진기로부터 생기는 위상 잡음 및 지터 (jitter)로 인해 동기화를 유지하기 어렵다는 점이다. 복조하는 동안 동기화에 도움이 되는 파일럿 캐리어를 제공하는 것을 제외하면, 이들은 언급된 유럽 전기통신 표준에서 특별히 해결되지 않고 해결될 요소로 남겨져 있다.

기본적으로 위상 분포는 두 종류이다. 먼저, 멀티캐리어 시스템에서 인근 캐리어를 방해는 잡음 성분은 "외래 잡음 기여" (foreign noise contribution, FNC)라 칭하여진다. 두 번째로, 자체 캐리어를 방해하는 잡음 성분은 "자체 잡음 기여" (own noise contribution)라 칭하여진다.

도 5를 참고로, 이상적인 배치 샘플의 위치는 "x" 심볼(34)로 나타내진다. 외래 잡음 기여의 효과는 확률론적이므로, 가우시안 (Gaussian)과 같은 잡음이 된다. 이 방식으로 교란된 샘플은 도 5에서 원(36)으로 나타내진다. 자체 잡음 기여의 효과는 각 "x" 심볼(34)과 그에 연관된 원(36) 사이의 변위로 나타내지는, 모든 배치점의 공통된 회전이다. 이는 "공통 위상 에러" (common phase error)라 칭하여지고, 심볼에 따라 현저히 변하므로 각 심볼 주기(T_s)에서 재계산되어야 한다. 공통 에러 위상은 또한 심볼 주기(T_s) 동안의 평균 위상 표준편차로 해석될 수 있다.

수신기(32)가 실제 시스템에서 데이터 심볼을 처리하기 위해, 각 데이터 심볼을 나타내는 복소수 신호에는 수학적인 동작이 실행된다. 일반적으로, 이것은 FFT이다. 구해지는 유효한 결과에 대해서는 FFT 간격을 수신된 데이터 심볼과 정렬시키기 위해 특정한 형태의 타이밍 동기화가 유도된다.

본 발명은 멀티캐리어 (multicarrier) 변조를 사용한 전자기 신호의 수신기에 관한 것이다. 특히, 본 발명은 직교 주파수 분할 멀티플렉싱 (orthogonal frequency division multiplexing)을 사용한 전송을 수신하기 위해 단일 VLSI 칩상에 실행되고, 디지털 비디오 방송의 수신에 적합한 디지털 수신기에 관한 것이다.

도 1은 COFDM 서브채널의 스펙트럼을 도시하는 도면.

도 2는 COFDM 신호에서 다수의 캐리어에 대한 주파수 스펙트럼을 도시하는 도면.

도 3은 COFDM에 따른 신호도로, 데이터 심볼 포맷을 도시하는 도면.

도 4는 COFDM 시스템을 근거로 하는 FFT를 도시하는 블록도.

도 5는 COFDM 신호 배치에서 특정한 혼란을 도시하는 도면.

도 6은 본 발명의 바람직한 실시예에 따른 타이밍 동기화 방법의 흐름도.

도 7은 거친 (coarse) 타이밍 동기화를 위해 수개의 데이터 심볼에 실행되는 F비 (F ratio) 테스트의 플롯.

도 8은 다른 자유도에 대한 불완전한 베타 함수의 플롯.

도 9는 본 발명에 따른 통계적인 유의성 테스트를 이해하는데 도움이 되는 플롯.

도 10은 본 발명의 다른 실시예에 따른 동기화 회로의 전기적 구조도.

도 11은 본 발명의 또 다른 실시예에 따른 동기화 회로의 전기적인 구조도.

도 12는 본 발명에 따른 디지털 수신기의 단일칩 실시예의 블록도.

도 13은 도 12에 도시된 디지털 수신기의 전치부를 더 상세히 도시하는 블록도.

도 14는 도 12에 도시된 디지털 수신기의 FFT 회로, 채널 평가 및 정정 회로를 도시하는 블록도.

도 15는 도 12에 도시된 디지털 수신기의 또 다른 부분을 도시하는 블록도.

도 16은 도 14에 도시된 채널 평가 및 정정 회로의 보다 상세한 블록도.

도 17은 도 12에 도시된 디지털 수신기의 자동 이득 제어 회로의 구조도.

도 18은 도 12에 도시된 디지털 수신기의 I/Q 복조기의 구조도.

도 19는 도 13에 도시된 저역통과 필터를 보다 상세히 도시하는 도면.

도 20은 도 19에 도시된 저역통과 필터의 응답을 도시하는 도면.

도 21은 도 12에 도시된 디지털 수신기의 재샘플링 (resampling) 회로를 도시하는 도면.

도 22는 도 21의 재샘플링 회로에서 인터폴레이터 (interpolator) 부분을 도시하는 도면.

도 23은 도 14에 도시된 FFT 윈도우 (window) 회로의 보다 상세한 블록도.

도 24는 도 14에 도시된 FFT 계산 회로에서 버터플라이 (butterfly) 유닛의 구조도.

도 25 및 도 26은 종래 기술에 따른 버터플라이 유닛의 구조도.

도 27은 본 발명에 따른 기수 (radix) 2²+ 2 FFT 프로세서의 구조도.

도 28은 도 27에 도시된 FFT 프로세서의 32개 포인트의 흐름도.

도 29는 본 발명에 따른 구성가능한 2K/8K 기수 2²+ 2 단일 경로, 지연 피드백 파이프라인 (delay feedback pipelined) FFT 프로세서의 구조도.

도 30은 도 29에 도시된 회로에서 사용되는 복소수 곱셈기의 상세한 구조도.

도 31은 도 29에 도시된 회로에서 사용되는 복소수 곱셈기의 다른 실시예의 상세한 구조도.

도 32는 도 29에 도시된 회로에서 각 곱셈기에 대한 트위들 계수 (twiddle factor)의 방위를 도시하는 또 다른 도면.

도 33은 도 29에 도시된 회로에서 각 곱셈기에 대한 트위들 계수의 방위를 도시하는 도면.

도 34는 도 29에 도시된 회로에서 사용되는 어드레스 발생기의 구조도.

도 35는 도 34에 도시된 어드레스 발생기의 일반화된 구조도.

도 36은 도 16에 도시된 채널 평가 및 정정 회로에 의해 행해지는 파일럿 위치결정 처리를 도시하는 흐름도.

도 37은 본 발명에 따른 파일럿 위치측정 과정의 실시예에 대한 흐름도.

도 38은 도 14에 도시된 회로 중 tps 시퀀스 블록의 보다 상세한 블록도.

도 39는 도 38에 도시된 tps 처리 회로에서 사용되는 BCH 디코더의 구조도.

도 40은 도 39에 도시된 갈로이스 필드 곱셈기 (Galois field multiplier)의 보다 상세한 구조도.

도 41은 도 12에 도시된 디지털 수신기의 자동 샘플링 제어 및 자동 주파수 제어 루프를 일반적으로 도시하는 블록도.

도 42는 도 41에 도시된 자동 샘플링 제어 및 자동 주파수 제어 루프의 보다 상세한 블록도.

도 43은 도 42에 도시된 회로 중 위상 추출 블록의 보다 상세한 블록도.

도 44는 도 43에 도시된 블록도에서 아크탄젠트 (arctangent)를 계산하는데 사용되는 회로의 구조도.

도 45는 32개 항에 대한 테일러 전개 (Taylor expansion)에서 다른 α 값에서의 제곱 에러의 플롯.

도 46은 31개 항에 대한 테일러 전개 (Taylor expansion)에서 다른 α 값에서의 제곱 에러의 플롯.

도 47은 31 및 32개 항에 대한 테일러 전개의 평균치에서 다른 α 값에서의 제곱 에러의 플롯.

도 48은 최상으로 피팅 (fitting)된 선으로 도시되는 파일럿 캐리어의 위상차의 플롯.

도 49는 도 41에 도시된 자동 샘플링 제어 및 자동 주파수 제어 루프의 다른 실시예의 보다 상세한 블록도.

도 50은 도 14의 디맵핑 (demapping) 회로에서 사용되는 코드화 배치 포맷을 도시하는 도면.

도 51은 도 50에 도시된 포맷을 사용하여 I, Q 데이터를 이진수 데이터로 변환하는 것을 도시하는 도면.

도 52는 도 15에 도시된 시스템 디인터리빙 (symbol deinterleaving) 회로의 보다 상세한 블록도.

도 53은 도 15에 도시된 비트 디인터리빙 (bit deinterleaving) 회로의 보다 상세한 블록도.

도 54는 도 53에 도시된 비트 디인터리빙 회로에 의해 코드화 배치 포맷에서 24 비트 소프트 I/Q 포맷으로 변환하는 것을 도시하는 도면.

도 55는 도 12에 도시된 수신기의 마이크로프로세서 인터페이스의 보다 상세한 블록도.

도 56은 도 12에 도시된 수신기의 시스템 제어기의 보다 상세한 블록도.

도 57은 도 56에 도시된 수신기의 시스템 제어기에서 채널 포착에 관련된 상태도.

본 발명의 주요 목적은 지상 디지털 비디오 방송과 같은 디지털 방송의 수신을 위해 고도로 집적된 저비용 장치를 제공하는 것으로, 이는 단일 VLSI 칩에 실행된다.

본 발명의 또 다른 목적은 COFDM에 따라 전송된 신호에서 수신된 데이터 심볼을 FFT 윈도우 (window)와 동기화시키기 위해 개선된 방법 및 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 채널 평가에 응답해 디지털 멀티캐리어 수신기의 안정도를 개선하는 것이다.

본 발명의 또 다른 목적은 멀티캐리어 디지털 수신기에서 사용되는 자동 주파수 제어 회로를 개선하는 것이다.

본 발명의 또 다른 목적은 멀티캐리어 디지털 수신기에서 사용되는 자동 샘플링 비율 제어 회로를 개선하는 것이다.

본 발명은 직교 주파수 분할 멀티플렉싱에 의해 전송되는 멀티캐리어 신호에 대한 디지털 수신기를 제공한다. 멀티캐리어 신호는 활성화 간격과, 활성화 간격 일부의 복제인 보호 간격을 갖는 데이터 심볼의 스트림을 운송한다. 수신기에서, 아날로그 대 디지털 변환기는 전치 증폭기에 연결된다. I/Q 복조기는 아날로그 대 디지털 변환기에 의해 샘플링된 데이터로부터 동위상 (in phase) 및 직각 (quadrature) 성분을 회복하기 위해 제공되고, 아날로그 대 디지털 변환기에는 자동 이득 제어 회로가 연결된다. I/Q 복조기로부터 I 및 Q 데이터를 수용하는 저역통과 필터 회로에서는 I 및 Q 데이터가 데시매이트 (decimate)되어 재샘플링 회로에 제공된다. 재샘플링 회로의 인터폴레이터 (interpolator)는 데시매이트된 I 및 Q 데이터를 제1 비율로 수용하고 재샘플링된 I 및 Q 데이터를 제2 비율로 출력한다. FFT 윈도우 동기화 회로는 보호 간격 경계의 위치를 정하도록 재샘플링 회로에 연결된다. 실시간 파이프라인 FFT 프로세서는 FFT 윈도우 동기화 회로와 동작되게 연결된다. FFT 프로세서의 각 스테이지는 복소 계수 곱수를 갖고, 승수로 정의된 룩업 테이블 (lookup table)과 연관된 메모리가 복소 계수 곱수에 곱하여진다. 룩업 테이블에서 각 승수는 유일한 값이다. FFT 윈도우 동기화 회로에 응답하는 모니터 회로는 활성화 심볼과 보호 간격 사이의 경계가 위치하는 소정의 표시를 검출한다.

본 발명의 특성에 따라, FFT 윈도우 동기화 회로는 현재 도착되는 재샘플링된 I 및 Q 데이터를 수용하고, 지연되는 재샘플링된 I 및 Q 데이터를 출력하는 제1 지연 소자를 갖는다. 감산기는 현재 도착되는 재샘플링된 I 및 Q 데이터와 지연되는 재샘플링된 I 및 Q 데이터간의 차이를 나타내는 신호를 산출한다. 제1 회로에서, 감산기 출력 신호는 바람직하게 감산기에 의해 산출된 신호의 절대값인 단극의 크기를 갖는 신호로 변환된다. 제1 지연 소자는 제1 회로의 출력 신호를 저장하고, 제3 지연 소자는 제2 지연 소자의 지연된 출력을 수신한다. 제2 회로에서는 제2 지연 소자에 저장된 데이터와 제3 지연 소자에 저장된 데이터 사이에서 통계적인 관계가 계산된다. FFT 윈도우 동기화 회로의 출력은 통계적인 관계를 나타낸다. 바람직하게, 통계적인 관계는 F 비율이다. FFT 프로세서는 2K 모드와 8K 모드에서 동작될 수 있다.

FFT 프로세서는 각 스테이지의 메모리에 대한 어드레스 발생기를 갖고, 이는 현재 요구되는 승수의 순서 의존도를 나타내는 신호를 수용하고, 현재 요구되는 승수가 저장된 메모리의 어드레스를 발생한다. 본 발명의 또 다른 특성에서, 각 승수는 복소 계수 곱수에 의한 곱셈에서 각 순서 의존도의 순서로 룩업 테이블에 저장되므로, 승수의 순서 의존도는 증분 시퀀스를 정의한다. 어드레스 발생기는 그에 의해 발생되었던 이전 어드레스를 저장하는 어큐뮬레이터 (accumulator), 증분 시퀀스에 응답해 현재 요구되는 승수의 증분값을 계산하는 회로, 및 이전 어드레스에 증분값을 더하는 가산기를 갖는다.

본 발명의 또 다른 특성으로는 다수의 증분 시퀀스가 있다. 승수는 로우 (row) 순서로 저장되어, 제1 로우에서는 제1 증분 시퀀스가 0이고, 제2 로우에서는 제2 증분 시퀀스가 1이고, 제3 로우에서는 제3 증폭 시퀀스의 제1 및 제2 브레이크포인트 (break point)(B1), (B2)가 각각 다음의 관계로 결정된다.

제4 로우에서는 제3 증폭 시퀀스의 제3 브레이크 포인트(B3)이 다음의 관계로 결정된다.

여기서, M_N은 FFT 프로세서 중 제N 스테이지의 메모리를 나타낸다.

수신기는 채널 평가 및 정정 회로를 제공한다. 파일럿 위치 회로는 FFT 프로세서로부터 프레임을 나타내는 변환된 디지털 신호를 수신하고, 거기서 파일럿 캐리어의 위치를 식별한다. 파일럿 캐리어는 변환된 디지털 신호의 캐리어 스펙트럼에서 간격 K로 떨어져 있고 소정의 크기를 갖는다. 파일럿 위치 회로는 변환된 디지털 신호에서 캐리어의 순서를 계산하는 제1 회로를 갖고, 상기 캐리어의 위치는 K에 대해 계산된다. 변환된 디지털 신호에서 캐리어의 크기를 누적시키기 위해 제2 회로에 연결된 K 어큐뮬레이터가 있고, 누적된 크기는 세트로 정의된다. 상관관계 회로는 K 세트의 누적된 크기값을 소정의 크기와 서로 상관시키도록 제공된다. 상관관계에서, K 세트 각각에서 K에 대해 계산된 위치를 갖는 제1 멤버는 프레임의 시작 위치로부터 유일하게 오프셋 (offset)된다.

본 발명의 또 다른 특성에 따라, 파일럿 위치 회로는 또한 변환된 디지털 신호의 비트 순서를 반전시키는 비트 반전 회로를 갖는다.

본 발명의 또 다른 특성에 따라, 진폭은 캐리어의 크기를 나타내는데 사용된다. 바람직하게, 캐리어의 크기와 소정의 크기들은 절대값이다.

본 발명의 또 다른 특성에서, 상관관계 회로는 또한 K 세트의 누적된 크기 중 최고 크기인 제1 피크와 두 번째로 높은 크기인 제2 피크 사이의 공간을 결정하는 피크 트래킹 (peak tracking) 회로를 갖는다.

채널 평가 및 정정 회로는 또한 파일럿 캐리어 사이의 채널 응답을 평가하는 보간 필터, 및 보간 필터에 의해 주어지는 정정 계수와 FFT 프로세서에 의해 출력된 데이터 캐리어를 곱하는 곱셈 회로를 갖는다.

채널 평가 및 정정 회로는 또한 FFT 프로세서로부터 위상 정정되지 않은 I 및 Q 데이터의 데이트 스트림을 수용하고 정정되지 않은 데이터의 위상각을 나타내는 신호를 산출하는 위상 추출 회로를 갖는다. 위상 추출 회로는 이어지는 위상 정정되지 않은 I 및 Q 데이터의 위상각에 대한 어큐뮬레이터를 포함한다.

본 발명의 특성에 따라, 채널 평가 및 정정 회로는 위상 추출 회로에 연결된 자동 주파수 제어 회로를 포함하고, 여기서 메모리는 위상 정정되지 않은 I 및 Q 데이터에서 운송되는 제1 심볼의 누적된 공통 위상 에러를 저장한다. 어큐뮬레이터는 메모리에 연결되어 제2 심볼에서 다수의 파일럿 캐리어의 공통 위상 에러와 제1 심볼에서 대응하는 파일럿 캐리어의 공통 위상 에러간의 차이를 누적한다. 어큐뮬레이터의 출력은 필터처리되어 I/Q 복조기에 연결된다.

본 발명의 또 다른 특성에 따라, 자동 주파수 제어 회로의 어큐뮬레이터에 연결된 출력은 보호 간격의 수신 동안에만 I/Q 복조기에서 인에이블된다.

본 발명의 또 다른 특성에 따라, 채널 평가 및 정정 회로는 또한 위상 추출 회로에 연결된 자동 샘플링 비율 제어 회로를 갖고, 여기서 메모리는 위상 정정되지 않은 I 및 Q 데이터에서 운송되는 제1 심볼 중 파일럿 캐리어의 각기 누적된 위상 에러를 저장한다. 어큐뮬레이터는 메모리에 연결되어 제2 심볼에서 각 파일럿 캐리어의 위상 에러와 제1 심볼에서 대응하는 파일럿 캐리어의 위상 에러간의 차이를 누적하여 다수의 누적된 심볼간 캐리어 위상 에러 미분치를 정의한다. 위상 기울기는 제1 누적된 심볼간 캐리어 위상 미분치와 제2 누적된 심볼간 캐리어 위상 미분치간의 차이로 정의된다. 어큐뮬레이터의 출력은 필터처리되어 I/Q 복조기에 연결된다.

본 발명의 한 특성에 따라, 샘플링 비율 제어 회로는 다수의 누적된 심볼간 캐리어 위상 에러 미분치를 저장하고 그들 사이를 최상으로 연결한 선을 계산한다.

본 발명의 또 다른 특성에 따라, 자동 샘플링 비율 제어 회로 중 어큐뮬레이터의 연결된 출력 신호는 보호 간격을 수신하는 동안에만 재샘플링 회로에서 인에이블된다.

본 발명의 한 특성에 따라, 위상 추출 회로의 출력을 저장하는 공통 메모리는 자동 주파수 제어 회로와 자동 샘플링 비율 제어 회로에 연결된다.

본 발명의 또 다른 특성에 따라, 위상 추출 회로는 또한 다음의 급수에 따라 회전 각도의 아크탄젠트(arctangent)를 반복적으로 계산하는 파이프라인 회로 (pipelined circuit)를 갖는다.

여기서, x는 위상 정정되지 않은 I 및 Q 데이터의 비율이다.

파이프라인 회로는 일정한 계수의 곱셈기와 다수의 상수 계수의 급수 중 하나를 선택하는 멀티플렉서를 포함한다. 멀티플렉서의 출력은 상수 계수의 곱셈기의 입력에 연결된다.

본 발명의 또 다른 특성에 따라, 파이프라인 회로는 곱셈기, x²양을 저장하기 위해 곱셈기의 제1 입력에 연결된 제1 메모리, 및 곱셈기의 출력을 보유하는 제2 메모리를 갖는다. 제2 메모리와 곱셈기의 제2 입력 사이에는 피드백 연결이 제공된다. 파이프라인 회로는 또한 급수의 값을 저장하기 위한 제3 메모리를 갖는다. 제3 메모리에 연결된 제어 회로의 지시하에서, 파이프라인 회로는 N개 항의 급수를 계산하고, 또한 N+1개 항의 급수를 계산한다. 평균화 회로는 또한 제3 메모리에 연결되고 N개 항과 N+1개 항 급수의 평균치를 계산한다.

멀티캐리어 신호의 파일럿 캐리어에서 전송된 데이터는 코드 발생기 다항식 h(x)에 따라 부호화된 BCH이다. BCH 부호화 데이터에 동작되는 복조기는 반복적인 파이프라인 BCH 복호화 회로를 포함하여 제공된다. BCH 복호화 회로는 복조기에 연결된 회로이다. 이는 다항식의 갈로이스 필드 (Galois Field)를 형성하고, 다수의 신드롬 (syndrome)을 계산한다. BCH 복호화 회로는 각각이 하나의 신드롬을 각기 저장하는 다수의 저장 레지스터와, 각각이 하나의 저장 레지스터로부터 각기 데이터를 수용하는 다수의 피드백 레지스터를 포함한다. BCH 복호화 회로는 다수의 갈로이스 필드 곱셈기를 갖는다. 각 곱셈기는 피드백 루프에서 각각의 피드백 쉬프트 레지스터에 걸쳐 연결되고, 연관된 피드백 쉬프트 레지스터의 출력을 갈로이스 필드의 알파값으로 곱한다. 갈로이스 필드 곱셈기의 출력은 두 개의 피드백 쉬프트 레지스터의 출력을 곱한다.

논리적 네트워크는 피드백 쉬프트 레지스터와 출력 갈로이스 필드 곱셈기에 연결된 에러 검출 회로를 형성한다. 에러 정정 회로의 출력은 현재 데이터 비트에서의 에러를 나타내고, 피드백 라인은 에러 검출 논리에 의해 인에이블되어 저장 레지스터에 연결된다. 피드백 라인을 사용해, 피드백 쉬프트 레지스터에 의해 출력되는 데이터는 제2 반복에서 사용되도록 저장 레지스터에 다시 기록된다.

본 발명의 한 특성에 따라, 출력 갈로이스 필드 곱셈기는 초기에 제1 승수 (A)를 저장하는 제1 레지스터를 갖고, 상수 계수의 곱셈기는 값 α로 곱하도록 제1 레지스터에 연결된다. 상수 계수 곱셈기의 출력은 제1 피드백 루프를 정의하도록 제1 레지스터에 연결되고, 그에 의해 클럭화된 동작의 제k 싸이클에서는 제1 레지스터가 갈로이스 필드곱 Aα^k를 포함한다. 제2 레지스터는 제2 승수 (B)를 저장하기 위해 제공된다. 제2 레지스터와 상수 계수 곱셈기의 출력에는 AND 게이트가 연결된다. 가산기는 AND 게이트의 출력에 연결된 제1 입력을 갖는다. 어큐뮬레이터는 가산기의 제2 입력에 연결되고, 가산기에 의해 갈로이스 필드곱 AB이 출력된다.

본 발명은 채널의 주파수 응답을 평가하는 방법을 제공한다. 이는 다수의 데이터 캐리어와 분산된 파일럿 캐리어를 갖는 아날로그 멀티캐리어 신호를 채널로부터 수신함으로서 실행된다. 분산된 파일럿 캐리어는 간격(N)으로 떨어져 있고 데이터 캐리어의 전송 전력과 다른 전력으로 전송된다. 아날로그 멀티캐리어 신호는 디지털 표시로 변환된다. 변환된 디지털 신호를 발생하기 위해, 멀티캐리어 신호의 디지털 표시에는 푸리에 변환이 실행된다. 변환된 디지털 신호의 비트 순서는 비트 순서가 반전된 신호를 발생하도록 반전된다. 비트 순서가 반전된 신호에서 캐리어의 크기는 주기적으로 N개 어큐뮬레이터에 누적되고, 누적된 크기는 분산된 파일럿 캐리어의 전력과 상관된다. 상관관계에 응답하여, 멀티캐리어 신호의 캐리어 위치, 바람직하게 활성화 캐리어를 식별하는 동기화 신호가 발생된다.

본 발명의 또 다른 특성에 따라, 크기를 누적시키는 단계는 비트 순서가 반전된 신호 중 실수 성분의 절대값을 허수 성분의 절대값에 더하여 그 합을 발생시키고, 그 합들을 각각 N개 어큐뮬레이터에 저장함으로서 실행된다.

본 발명의 또 다른 특성에 따라, 누적된 크기를 상관시키는 단계는 또한 저장된 N개 값 중 가장 높은 값을 가지며 제1 캐리어 위치를 나타내는 제1 어큐뮬레이터를 식별하고, 저장된 N개 값 중 두 번째로 높은 값을 가지며 제2 캐리어 위치를 나타내는 제2 어큐뮬레이터를 식별함으로서 실행된다. 이어서, 제1 캐리어 위치와 제2 캐리어 위치 사이의 간격이 결정된다.

캐리어 위치 식별의 일관성을 확인하기 위해, 비트 순서가 반전된 신호에서 제1 심볼의 캐리어 위치는 제2 심볼에서 대응하는 캐리어의 위치와 비교된다.

바람직하게, 파일럿 캐리어 사이에서는 그들 사이에 놓인 각 중간 데이터 캐리어에 대해 정정 계수를 결정하도록 보간이 실행되어, 정정 계수에 따라 중간 데이터 캐리어의 크기를 각기 조정한다.

본 발명의 한 특성에 따라, 변형된 디지털 신호에서 연속되는 심볼 중 대응하는 파일럿 캐리어 사이에는 평균 위상차가 결정된다. 평균 위상차를 나타내는 제1 제어 신호는 멀티캐리어 신호의 수신 주파수를 제어하도록 제공된다. 제1 제어 신호는 보호 간격이 수신되는 동안에만 인에이블된다.

바람직하게, 위상 기울기를 결정하도록 다수의 캐리어의 심볼간 위상차에 대해 최상으로 피트 (fit)된 직선이 결정된다.

FFT 윈도우 얼라인먼트

다시 도 3 및 도 4를 참고로, 본 발명에 따라, COFDM 신호에는 통계적인 방법이 적용되어 보호 간격(10)의 끝부분을 찾는다. 이 방법은 상술된 유럽 전기통신 표준을 참고로 설명되지만, 접두 또는 접미 보호 간격을 갖는 많은 형태의 주파수 분할 멀티플렉싱에 적용될 수 있다. 이는 수신기(32)가 활성화 간격(6)의 크기와 수신된 샘플링 복소수 신호 (실선 12)에만 주어지는 보호 간격의 끝부분을 찾는 것을 허용한다. 그 방법은 보호 간격(10)이 데이터 심볼(4)의 마지막 부분을 복사한 것이라는 사실에 의존한다. 수신기(32)에서는 국부 발진기에서의 에러와 채널로부터의 반향 및 잡음으로 인해 보호 간격(10)과 데이터 심볼(4)의 마지막 부분이 다르다. 주어진 에러가 랜덤한 것이면, 통계적 방법이 적용될 수 있다. 본 발명에 따라, 수신된 복소수 신호는 전송기에서 사용된 것과 거의 동일한 비율로 샘플링된다. 활성화 간격(6)에 가능한한 근접한 시간 주기로 분리된 한쌍의 수신 샘플에서는 차이 신호가 찾아진다. 이 주기는 적용되는 고속 푸리에 변환 ("FFT")과 같아야 한다 (즉, 2048 또는 8192 샘플).

여기서, S_i는 차이 신호이고; s_i및 s_i-fftsize는 모듈러스가 취해진 현재 및 이전 복소수 입력 샘플이다. 즉, 첨자 "i"는 입력값의 선형적 시간 시퀀스의 인덱스이다. 입력 신호가 랜덤하다고 가정하면, S_i도 또한 랜덤하다. 보호 간격내에서는 채널의 효과로 인해 동일하지는 않더라도 s_i및 s_i-fftsize가 유사하다. 그러므로, S_i는 작은 분산을 갖는 랜덤 신호가 된다. 여기서 사용되는 바와 같이, "분산 (dispersion)"이란 말은 일반적으로 값의 확산을 나타내지만, 특정한 수학적 정의에 제한되지는 않는다. 일반적으로, 한 심볼의 활성화 부분은 다음 심볼의 활성화 부분과 관련되지 않는다. 보호 간격 밖에서는 S_i가 더 큰 분산을 갖는 랜덤 신호이다. 보호 간격의 끝부분을 찾기 위해, 차이 신호(S_i)의 분산은 보호 간격(10)과 활성화 간격(6)의 경계에서 발생되는 현저한 증가를 찾도록 모니터된다. 본 발명자는 또한 보호 간격(10)의 시작부에서 분산이 크게 감소됨을 관찰하였다.

본 발명의 바람직한 실시예에 따라, 입력 신호의 샘플은 적어도 하나의 심볼 주기(T_s)를 포함하는 간격에 걸쳐 저장된다. 차이 신호(S_i)의 분산은 한 블록의 샘플에 걸쳐 계산된다. 블록은 시간상으로 다수의 샘플(n)에 걸쳐 다시 이동되어, 분산이 재계산된다. 이들 두 블록은 여기서 "비교 블록"이라 칭하여진다. 이전 비교 블록에서의 분산에 대한 제1 비교 블록에서의 현재 분산의 비가 발견된다. 이때, F비 유의 테스트는 두 비교 블록의 분상에서의 상당한 차이를 발견하는데 사용된다. F비는 다음과 같이 정의된다.

여기서, n은 양의 정수이고, i는 입력 샘플의 인덱스이고, 또한 VAR(i)는 한 블록의 길이 N 샘플값의 편차이다. 편차는 다음과 같이 정의될 수 있다.

바람직한 실시예에서는 F비 유의 테스트가 사용되지만, 분산 변화에 관련된 신호를 제공하는 두 개의 분산값의 다른 함수가 사용될 수 있다. 이러한 함수는 많이 있다. F비의 이점은 랜덤 입력 신호에 대해 공지된 확률 분포를 가지므로, 실행도 분석 및 시스템 설계를 위해 편리한 통계적 분석을 허용한다는 점이다. 또한, F비는 본질적으로 신호를 표준화시키므로, 신호 레벨에 독립적인 결과를 만든다.

도 6을 참고로 설명되는 방법에서, 현재 평가 블록내의 샘플쌍 중 제1 멤버는 단계(38)에서 측정된다. 단계(40)에서는 한 활성화 간격(6)(도 3)이 지연된다. 이는 FIFO와 같은 디지털 지연기로, 또는 활성화 간격 동안의 샘플을 메모리에서 버퍼링하고 적절한 메모리 셀 (cell)을 억세스함으로서 이루어질 수 있다. 샘플쌍 중 제2 멤버는 단계(42)에서 측정되고, 제1 및 제2 멤버 사이의 차이는 단계(44)에서 결정되어 저장된다. 현재 블록의 끝부분은 결정 단계(46)에서 테스트된다. 평가 블록의 크기는 보호 간격의 길이를 넘지 말아야 하므로, 상당히 더 작을 수 있다. 현재 블록의 끝부분에 아직 이르지 못한 경우, 단계(48)에서는 또 다른 샘플이 수용되고, 제어는 단계(38)로 복귀한다.

현재 블록의 끝부분에 이르면, 단계(50)에서는 현재 블록의 분산이 측정되어 데이터의 두 비교 블록 중 하나로 다루어진다. 결정 단계(52)에서는 두 비교 블록의 그룹이 평가되었나를 결정하는 테스트가 이루어진다. 이 테스트가 부정적이면, 단계(54)에서 또 다른 데이터 블록이 수용되고, 이어서 제어는 단계(38)로 복귀된다. 다른 데이터 블록이 막 완료된 블록과 인접될 필요는 없다.

결정 단계(52)에서의 테스트가 긍정적인 경우, 단계(56)에서는 두 비교 블록의 그룹에 대해 F비가 계산된다. 단계(56)에서 구해진 결과에는 단계(60)에서 피크 검출이 행해진다. 피크 검출은 이후 설명되는 바와 같이, 선택적으로 통계적인 유의 테스트를 포함한다.

피크가 검출되면, 단계(62)에서는 또 다른 신호 재구성에 필요한 FFT 윈도우의 동기화를 위해 보호 간격의 경계가 정해진다. 피크가 검출되지 않으면, 상기의 처리는 또 다른 데이터 스트림의 일부분으로부터 취해진 샘플의 블록으로 반복된다.

실시예 1

이제는 도 7을 참고로, 랜덤수 발생기를 사용해 상술된 유럽 전기통신 표준에 따라 복소수 신호가 발생되고, 부가된 백색 가우시안 잡음 (SNR = 3.7)과 함께 라이션 채널 모델 (Ricean channel model)을 통해 전송되었다. 이때, 데이터 심볼은 상술된 방법에 따라 분석된다. 도 7에는 결과의 6 데이터 심볼이 도시되고, 여기서 F비는 보호 간격의 시작부와 끝부분에 각각 있는 스파이크 (66), (68)가 매우 크기 때문에 편의상 대수축상에 선(64)으로 그려진다.

도 7로부터 보호 간격의 끝부분이 몇가지 이미 공지된 피크 검출기를 사용해 발견되기 쉬움이 매우 명백하지만, 다음 질문에 보다 정확히 응답하도록 통계적인 테스트를 적용하는 것이 가능하다: 두 샘플 블록이 같은 분산을 갖는가? 이는 공가정으로, H₀, 즉 분산은 똑같고 F에서 관찰되는 스파이크는 단지 랜덤한 변동에 의한다. H₀가 매우 낮은 확률을 가지면, 이는 거절될 수 있어, 보호 간격의 시작 또는 끝부분의 검출에 대응하게 된다. COFDM 시스템이 구성되는 방법으로부터, H₀는 보호 간격내에 또는 활성화 간격내에 완전히 놓이는 비교 블록에 대해서는 참 (true)이지만, 비교 블록의 경계가 보호 간격의 시작 또는 끝부분에 걸터 있을 때는 거짓 (false)인 것으로 기대된다. 랜덤 샘플의 비교 블록이 같은 집단으로부터 벗어나면, F의 확률은 다음과 같이 주어진다.

여기서, I( )는 불완전 베타 함수 (incomplete Beta function)이고,

v₁및 v₂는 제1 및 제2 분산이 평가된 자유도의 수이다. 본 예에서는 n >= N이면 v₁= v₂= (N-1)이다. 함수의 형상은 도 8에 도시된다. 통계적인 관점에서 볼 때, n은 두 블록이 오버랩되지 않도록 충분히 커야 한다. 즉, n >= N이다. 블록이 오버랩되면, 제2 분산의 계산은 제1 분산의 계산에 사용되는 샘플을 사용하게 된다. 이는 자유도의 수를 효과적으로 줄이므로, 결과의 유의도를 줄인다. n = N으로 설정한 것은 잘된 것으로 결정된다.

수식(13)에서 함수 Q( )는 실제적으로 한가지 확률을 제공한다. F가 매우 크거나 매우 작으면, H₀는 거절될 수 있으므로, 두가지 테스트가 요구된다. 실질적으로는 양쪽이 동일하므로, 두가지 테스트에 대해 확률은 수식(13)에서 주어지는 것의 두배이다. 그러나, 이는 F < 1에 대한 것 보다 더 큰 확률값을 제공하게 된다. 그러므로, 확률, p는 다음과 같이 계산된다:

이때, (p > 1)이면, p = 2 - p이다. 이 확률은 H₀의 실행가능성을 반영한다. 그래서, p가 작으면, H₀는 거절될 수 있고, 지정된 확실도로, 비교 블록은 다른 분산을 갖는 같은 집단으로부터 전해졌다고 말할 수 있다. 기술된 유럽 전기통신 표준 지정서에서는 상관관계 알고리즘에 대해 블록 크기, N이 32가 되어야 한다고 말한다. N = {32, 64}가 성공적으로 시도되었다. 구해진 확률 함수는 N에 대한 이러한 값들을 사용해 도 9에서 도시된다. 바람직한 실시예에서는 H₀의 거절을 위해 p <= 0.05로 설정되었다.

정확한 실행은 F, 이어서 x, 이어서 불완전 베타 함수, 이어서 p를 계산하고 한계값 테스트를 적용하는 것이다. 이 알고리즘은 베타 함수가 매우 복잡하기 때문에 하드웨어로 실현되기가 매우 어렵다. 바람직한 실시예에서는 수용 한계값과 N 매개변수를 설정하는 것이 훨씬 더 간단하고 똑같은 결과를 제공하므로, F에 대해 상단 및 하단 제한치를 정의한다. 이때는 F를 계산하고 이를 제한치와 비교할 필요만 있다. 간단히 보호 간격의 끝부분을 찾기 위해, F > 1인 것으로 안전하게 가정한다. F에 대한 상단 제한치만이 필요하다. F에 대한 제한치를 정확히 계산하기 위해서는 뉴턴-랩슨 (Newton-Raphson)과 같이 적절한 루트-발견법이 사용될 수 있다. 전형적인 값들은 표 1에 주어진다.

이 방법은 부가적 백색 가우시안 잡음 (SNR = 3.7)을 갖는 지정된 채널 모델을 사용해 성공적으로 테스트된다.

식(12)에서 주어진 분산에 대한 공식은 실리콘으로 실행되기 위해 곱셈기를 요구한다. F의 계산은 두 블록이 같은 크기를 갖는한 (N-1) 표준화 상수가 소거되는 나눗셈이다. 실리콘으로 정확한 곱셈 및 나눗셈을 실행하는 것은 비용이 많이 들 수 있다. 바람직한 실시예에서는 간단하게 F에 대하여 덜 정확하지만 실행가능한 값들이 주어지도록 실행된다. S_i는 샘플 블록으로부터 평균을 계산할 필요가 없도록 0의 평균을 갖는다고 가정할 수 있다. 이는 또한 (N-1)에서 N으로 자유도의 수를 증가시킨다. 제곱 공식의 표준적인 합을 사용해 편차를 계산하는 대신에, 분산은 평균 절대 표준편차에 의해 평가될 수 있다. VAR(i)에 대한 공식은

(1/N) 계수는 두 블록이 같은 크기를 가지면 F의 계산에서 나뉜다. 그러나, 아직까지는 두 분산의 나눗셈과 제곱이 요구된다. 이들은 2를 밑으로 하는 로그를 사용해 처리될 수 있다. 식(16)에서 식(11)으로 대입하면,

밑이 2인 로그를 취하면,

이때는 단지 y를 계산하고 이를 F 상단 제한치의 밑을 2로 한 로그값과 비교할 필요만 있다. 비교는 2(log2sa-log2sb)로부터 제한치의 로그값을 감산하고 0과 비교함으로서 이루어질 수 있다.

2를 밑으로 하는 로그값의 계산은 숫자가 고정 소수로 저장된 경우 하드웨어로 비교적 간단하다. 소수는 지수와 분수의 가수로 나뉠 수 있다: x = A2^B. 밑이 2인 로그를 취하면, logx = logA + B가 된다. A는 분수이므로, 룩업 테이블을 사용해 로그값을 찾는다. 지수 B는 MSB의 위치로부터 찾아질 수 있다 (s_a및 s_b가 모두 양수이므로).

그래서, 덧셈과 뺄셈 동작만을 요구하여 계산이 줄어들 수 있다. 이 방법을 사용하면, 제한치는 또한 v1 = v2 = N을 사용해 재계산되어야 한다. 실질적으로, 유의 레벨은 특정한 어플리케이션에 대해 경험적으로 설정될 수 있고, 바람직하게 p = 0.05이다.

종래 기술에 숙련된 자는 본 발명의 의도에서 벗어나지 않고, 예를 들면 표준편차, 비대칭, 다양한 모멘트, 히스토그램, 및 종래 기술에서 공지된 다른 계산과 같은 다양한 분산 측정이 사용될 수 있음을 이해하게 된다.

본 발명의 다른 제1 실시예에서는 상술된 방법이 모듈러스 대신에 신호의 실수 또는 허수부 중 하나를 사용해 이용된다. 본 실시예는 경제적으로 하드웨어를 사용해 달성한다.

본 발명의 다른 제2 실시예에서는 식(11)의 n 매개변수가 최적화된다. 보호 간격의 끝부분에서, 두 블록은 활성화 간격으로의 전이 이상으로 걸터져 있어, 잘 정의된 분산의 증가를 제공한다. n > 2 중 임의의 값을 사용하면, 나중 블록이 경계로 이동될 때 수개의 연속된 점이 상당한 증가를 제공하게 되는 결점이 생긴다. 이 작은 문제점은 경계를 검출한 이후 데드 주기 (dead period)를 제시함으로서 쉽게 극복된다. 즉, 일단 스파이크가 검출되면, FFT 윈도우의 크기와 같은 샘플 세트는 또 다른 스파이크의 위치를 정하는 또 다른 시도가 이루어지기 이전에 수용된다. 데드 주기는 허위 스파이크가 제시되지 않는 부가된 이점을 갖는다. 더 큰 n의 값을 사용할 때는 스파이크 (66, 68) (도 7)가 증가되는 반면, H₀잡음 F 신호는 똑같이 유지된다.

실시예 2

n의 함수인 최대 F-스파이크 높이는 F에서의 배경 변화와 함께 구조적으로 측정된다. 그 결과는 표 2에 도시된다.

표 2는 도 7에서 분석된 신호의 처음 5개 프레임을 사용해 전개되었다. 표 2의 (2) 및 (3)에서의 통계는 계산에서 스파이크를 배제하도록 F >= 3.0의 점들을 배제하여 이루어졌다. 그렇지 않은 경우, 스파이크는 다른 통계적 집단이더라도 평균 및 표준 편차의 값에 영향을 주게 된다.

결과에서는 F의 배경 변화, F_s.d.가 n에 의해 영향을 받아 대략 0.28의 값으로 점근적으로 증가되는 것으로 나타난다. 예를 들면, N = 64이고 N < 64일 때, 분산이 계산되는 블록은 일부 똑같은 값들을 포함하므로 상관된다. 이러한 이론을 테스트하기 위해서, n > N에 대해 F_s.d.가 평가되고, 그 결과는 표 3에 도시된다.

n >= N/2에서, 의존도는 선형이 된다. F가 모든 샘플 보다는 매 n개 샘플마다 계산되면, 이 의존도는 감소된다. 그러나, 이는 작은 보호 간격이 제1 블록을 전체적으로 보호 간격내에 갖지 않고 제2 블록을 전체적으로 활성화 간격내에 갖지 않을 위험성을 생성한다.

본 발명의 다른 제3 실시예는 타이밍 동기화 회로(70)를 도시하는 도 10을 참고로 설명된다. 회로는 복소수 입력 신호(72)를 수용하고, 노드(83)에서 취해지는 입력의 모듈러스를 전개하는 회로 모듈(74)을 포함한다. 회로 모듈(74)은 순차적으로 처리되는 값이 비부호 숫자임을 확인한다. 회로 모듈(74)로의 입력은 바람직하게 길이가 FFT 윈도우의 크기인 L의 FIFO(77)로 실현되는 지연 회로(79)를 통해 처리된 입력 신호(72)의 지연된 버전과 입력 신호(72)를 입력으로 취하는 감산기(75)에 의해 전개되는 차이 신호이다. 상술된 바와 같이, 입력 신호(72)가 실수, 허수, 또는 복소수이거나 복소수의 모듈러스인 경우에도 이 회로를 동작시키는 것이 가능하다. 입력 신호(72)가 실수이거나 허수인 경우, 회로 모듈(74)은 수정되어, 감산기(75)의 출력 부호를 제거하거나, 출력이 단조적으로 누적되도록, 즉 회로가 단극 출력을 갖도록 부호를 동일하게 설정하는 공지된 회로가 될 수 있다. 회로 모듈(74)의 출력은 결국 바람직하게 FIFO(78)로 실행되는 디지털 지연으로 클럭화된다. FIFO(78)가 채워질 때, 신호(SIG1)(80)가 주어지고, FIFO(78)의 출력은 AND 게이트(82)에서 이용가능해진다. 가산기/감산기 회로(84)는 또한 노드(76)에 연결되고, 그 출력은 레지스터(86)에 저장된다. 가산기/감산기 회로(84) 출력의 지연된 버전은 레지스터(86)로부터 취해져, 라인(88)에서 다시 가산기/감산기 회로(84)에 제2 입력으로 공급된다. 신호(SIG1)(80)가 주어진 경우, 소정의 제1 간격 N (N은 비교 블록에서의 샘플수) 만큼 지연된 회로 모듈(74) 출력의 버전은 노드(76)상의 신호로부터 감산된다.

라인(88)상의 신호는 바람직하게 판독 전용 메모리 ("ROM")로 실행되고 ROM(90)으로 도시된 룩업 테이블로의 인덱스이다. ROM(90)의 어드레스는 라인(88)상의 신호 크기에 대한 밑이 2인 로그값을 포함하고, 이는 노드(92)에서 나타난다. 노드(92)는 감산기(94)와 FIFO(98)로 도시된 지연 회로에 연결되고, 식(17)의 중간항 분모를 전개하는데 사용된다.

감산기(94)는 간략하게 비교기(110)에 연결된 가산기(108)로 도시된 비교 회로(106)에서 소정의 한계값(F_LIMIT)의 log₂에 대해 비교되는 신호를 제공한다. 출력 신호(SYNC)(112)는 보호 간격의 경계가 위치 결정될 때 주어진다.

비록 주어진 바람직한 실시예에서는 실행되지 않았지만, FIFO(77)의 크기를 동적으로 구성하는 것이 또한 가능하므로, 평가되는 간격의 크기가 동작 조건에 따라 조정될 수 있다. 이는 분산의 계산을 위해 노드(92)상의 값들을 RAM(114)에 저장함으로서 편리하게 행해질 수 있다.

도 11을 참고로 설명되는 본 발명의 다른 제4 실시예에서, 도 10에 도시된 실시예와 유사한 구성성분은 같은 참고 번호를 갖는다. 타이밍 동기화 회로(116)는 지연 회로(79)가 FIFO(77)와 또 다른 FIFO(100)로 실행되어 그들 중 하나가 멀티플렉서(102)에 의해 선택되는 것을 제외하면, 타이밍 동기화 회로(70)와 유사하다. FIFO (77, 100)는 모두 같은 지연을 갖지만, 둘의 용량은 다르다. FIFO(100)는 FFT 윈도우의 크기와 같은 간격에서 취해진 샘플의 저장을 위해 제공되고, 보호 간격의 경계 위치를 정하기 위해 전체 심볼을 평가할 필요가 있을 때, 예를 들면 채널 포착 동안 일반적으로 제1 동작 모드로 선택된다. 언급된 유럽 전기통신 표준에서는 적절한 자원 요구 조건으로, 8K 까지의 데이터 저장이 요구된다. 이어지는 동작 동안에, 보호 간격 경계의 적절한 위치는 이전 심볼의 내력으로부터 알려진다. 그러므로, 제2 동작 모드에서는 보호 간격 경계의 정확한 위치를 확인하기 위해 훨씬 적은 간격을 평가할 필요만 있다. 분산의 계산에서 사용되는 샘플의 수는 작은 수, 바람직하게 32나 64로 유지될 수 있고, 그에 따라 계산된 값을 유지시키도록 훨씬 작은 FIFO(77)가 선택된다. 그에 의해 절약되는 자원은 복조기에서 다른 기능을 위해 사용될 수 있고, 더 큰 FIFO(100)에 의해 사용되는 메모리는 또한 다른 목적을 위해 재할당될 수 있다.

제어 블록(81)은 선택적으로 연속적인 심볼내의 데이터 스트림에서 심볼 경계에 관한 평가 간격을 진전시키고, 또한 데드 주기 동안 지연되도록 사용될 수 있다. 결국, 이동하는 평가 간격은 현재 심볼의 보호 간격의 경계에 걸터 있고, 이어서 동기화가 결정된다. 평가 간격의 크기는 메모리의 사용을 최소화하지만, 평가 간격에서 통계적 유의성을 이루기에 충분히 크도록 선택된다. 평가 간격의 크기와 FIFO(77)는 정적 또는 동적으로 구성될 수 있다.

COFDM 복조기의 단일칩 실행

개요

먼저 도 12를 참고로, 본 발명에 따른 멀티캐리어 디지털 수신기(126)의 고레벨 블록도가 도시된다. 이후 설명되는 실시예는 ETS 300 744 전기통신 표준(2K 모드)에 따르지만, 본 발명의 의도에서 벗어나지 않고 다른 표준으로 동작되도록 종래 기술에 숙련된 자에 의해 적용될 수 있다. 무선 주파수 신호는 안테나(128)와 같은 채널로부터 종래와 같이 제1 및 제2 중간 주파수 증폭기를 갖는 동조기(130)로 수신된다. 제2 중간 주파수 증폭기 (도시되지 않은)의 출력은 라인(132)에서 아날로그 대 디지털 변환기(134)로 전해진다. 아날로그 대 디지털 변환기(134)의 디지털화된 출력은 I/Q 복조, FFT, 채널 평가와 정정, 내부 및 외부 역인터리빙 (deinterleaving), 및 전방 에러 정정이 행해지는 블록(136)으로 제공된다. 캐리어 및 타이밍 회복은 전체적으로 디지털 정의역으로 블록(136)에서 실행되고, 라인(138)에서 제공되는 자동 이득 제어 ("AGC") 신호만이 동조기(130)로 피드백된다. 라인(140)에서는 외부 아날로그 대 디지털 변환기(134)에 대한 샘플링 클럭으로 사용되도록 정상 20 MHz 클럭이 제공된다. 호스트 마이크로프로세서 인터페이스 (host microprocessor interface)(142)는 병렬이나 직렬이 될 수 있다. 시스템은 호스트 프로세서의 지지를 최소로 하여 동작되도록 배열된다. 특히, 채널 포착은 호스트 프로세서의 중재 없이 이루어질 수 있다.

블록(136)에서 실행되는 기능은 편의상 전치부 (도 13), FFT와 채널 정정 그룹 (도 14), 및 후미부 (도 15)로 그룹화된다.

도 13에 도시된 바와 같이, I/Q 샘플은 초당 20 메가샘플의 비율로 버스(146)에서 아날로그 대 디지털 변환기(134) (도 12)로부터 IQ 복조기(144)에 의해 수신된다. AGC 회로(148)는 또한 버스(146)로부터 입력을 취한다. 주파수 비율 제어 루프는 라인(152)에서 주파수 에러 신호를 수신하고 라인(154)에서 주파수 에러 업데이트 정보를 수신하는 수적으로 제어된 발진기(150)를 사용해 실행된다. 주파수 및 샘플링 비율 제어는 파일럿 캐리어 정보를 근거로 주파수 정의역에서 이루어진다. 파일럿 캐리어로부터 유도되는 주파수 에러 신호와 주파수 에러 업데이트 정보는 모두 지금 더 상세하게 설명된다. IQ 복조기(144)로부터 출력되는 I 및 Q 데이터는 모두 이상적인 저역통과 필터(156)를 통과하여 초당 10 메가샘플로 격감되고, 싱크 인터폴레이터 (sinc interpolator)(158)로 제공된다. 샘플 비율 제어는 라인(162)에서 파일럿 신호로부터 유도된 샘플 비율 제어 정보를 수신하고 라인(164)에서 샘플 에러 업데이트 타이밍 정보를 수신하는 수적으로 제어되는 발진기(160)를 사용해 이루어진다.

도 14에 도시된 바와 같이, FFT 윈도우의 포착 및 제어는 싱크 인터폴레이터(158) (도 13)로부터 신호를 수신하는 블록(166)에서 실행된다. FFT 계산은 FFT 계산 회로(168)에서 실행된다. 채널 평가 및 정정은 채널 평가 및 정정 블록(170)에서 실행되고, 이후 더 상세히 설명될 바와 같이 파일럿 캐리어의 위치 측정을 포함한다. 파일럿 위치 측정 동안 구해지는 tps 정보는 tps 시퀀스 추출 블록(172)에서 처리된다. 상관되지 않은 파일럿 캐리어는 채널 평가 및 정정 블록(170)의 회로에 의해 정정 회로(174)로 제공되고, 이 회로는 수적으로 제어되는 발진기 (150, 160) (도 13)로 피드백되는 샘플링 비율 에러 및 주파수 에러 신호를 전개시킨다.

도 15를 참고로, 채널 평가 및 정정 블록(170)으로부터 출력된 상관되는 I 및 Q 데이터는 디맵핑 (demapping) 회로(176)에 제공된다. tps 데이터로부터 유도되는 현재 배치 및 계층구조 배치 매개변수는 또한 라인 (178, 180)에서 입력된다. 결과의 심볼은 1512 x 13 메모리 저장을 사용해 심볼 디인터리버 (symbol deinterleaver)(182)에서 역인터리브 처리된다. 메모리 저장기내의 각 셀 중 한 비트는 확실한 채널 정정에 충분하지 않은 신호 강도를 갖는 플래그 캐리어로 사용된다. 이어서, 비트 디인터리버 (bit deinterleaver)(184)는 플래그 캐리어를 없애는 비터비 디코더 (Viterbi Decoder)(186)에 역인터리브 처리된 I 및 Q 데이터를 제공하므로, 불확실한 캐리어는 추적 매트릭스에 영향을 주지 않는다. 포니 디인터리버 (Forney deinterleaver)(188)는 비터비 디코더(186)의 출력을 수용하고 리드-솔로몬 디코더 (Reed-Solomon decoder)(190)에 연결된다. 비터비 및 리드-솔로몬 디코더에 의해 제공되는 전방 에러 정정은 플래그 캐리어의 경우에 손실된 데이터를 회복하는데 의존된다.

도 16을 참고로, 주어진 바람직한 실시예에서는 평균값이 이전 심볼을 참고로 상관되지 않은 캐리어에 대해 블록(192)에서 계산된다. 보간된 채널 응답이 이 평균의 일부 소수, 바람직하게 0.2 이하에 드는 데이터 캐리어는 bad_carrier 플래그(194)로 표시된다. bad_carrier 플래그(194)는 디맵핑 회로(176), 심볼 디인터리버(182), 및 비트 디인터리버(184)를 통해 불확실한 캐리어에 관련된 데이터를 없애는데 사용되는 비터비 디코더(186)로 운반된다. bad_carrier 플래그(194)를 설정하는데 사용되는 매개변수는 마이크로프로세서 인터페이스(142)에 의해 변할 수 있다.

출력 인터페이스(196)는 MPEG-2 운송 스트림이 될 수 있는 출력을 제공한다. 심볼 디인터리버(182)와 비트 디인터리버(184)는 종래에 주어진다. 비터비 디코더(186), 포니 디인터리버(188), 리드-솔로몬 디코더(190), 및 출력 인터페이스(196)도 종래에 주어진다. 이들은 여기서 참고로 포함되고 공통적으로 지정된 현재 진행중인 1996년 4월 26일 출원된 "부호화된 데이터 스트림에 대한 에러 검출 및 정정 시스템 (An Error Detection and Correction System for a Stream of Encoded Data)"명의 출원 No. 638,273, 1995년 6월 7일 출원된 "신호 처리 시스템 (Signal Processing System)"명의 출원 No. 480,976, 및 1995년 6월 7일 출원된 "신호 처리 장치 및 방법 (Signal Processing Apparatus and Method)"명의 출원 No. 481,107에서 설명되는 구성성분이 될 수 있다. 멀티캐리어 디지털 수신기(126) (도 12)의 동작은 시스템 제어기(198)에 의해 제어된다.

선택적으로, 계층구조 배치 매개변수는 tps 데이터로부터 유도되기 보다, 채널 포착의 속도를 상승시키도록 프로그램될 수 있다.

멀티캐리어 디지털 수신기(126)의 입력 및 출력 신호와 레지스터 맵은 각각 표 4 및 표 5에서 설명된다.

자동 이득 제어

AGC 회로(148) (도 13)의 목적은 아날로그에서 디지털로 변환되기 이전에 디바이스로 입력되는 COFDM 신호의 이득을 변화시키도록 제어 신호를 발생하는 것이다. 도 17에 더 상세히 도시된 바와 같이, 시그마-델타 변조기 (Sigma-Delta modulator)(200)는 일단 외부 R-C 네트워크에 의해 저역통과 필터 처리되면 동조기에 대한 이득 제어로 사용될 수 있는 신호를 제공하는데 사용된다.

제어 전압 신호(202)의 크기는 다음과 같이 주어진다:

여기서,

K는 AGC 제어 루프에서 이득을 결정하는 상수 (일반적으로 K << 1)이다. 평균값은 입력 데이터가 +/-1로 스케일 조정되는 경우, COFDM 입력 신호의 특성에 대략 근접한 가우시안 잡음의 통계로부터 결정될 수 있다. 제어 전압 신호(202)는 신호(RESYNC)(204)가 저상태로 설정될 때 초기값으로 다시 설정되므로, 채널 변화나 일부 다른 사건이 재동기화를 요구함을 나타낸다.

AGC 회로(148)의 마이크로프로세서 인터페이스(142)에 대한 입력 및 출력 신호와 레지스터는 각각 표 6, 표 7, 및 표 8에서 설명된다.

IQ 복조기

IQ 복조기(144) (도 13)의 기능은 수신된 샘플 데이터 중에서 동위상 및 직각 구성성분을 회복하는 것이다. 이는 도 18에서 더 상세히 도시된다.

수적으로 제어되는 발진기(150)는 곱셈기(206)에서 데이터 샘플과 곱하여지는 동위상 및 직각 싸인파를 (32/7) MHz의 비율로 발생한다. 어드레스 발생기(208)는 선형적으로 위상을 진전시킨다. 주파수 에러 입력(210)은 위상 진전값을 감소 또는 증가시킨다. 샘플은 10 비트 x 10 비트 곱셈을 사용해 곱셈기(206)에서 싸인파와 곱하여진다. 한 실시예에서는 IQ 복조기(144)가 20 MHz에서 동작되므로, 재시간조정 블록(212)에서 40 MHz로 시간이 재조정된다. 바람직한 실시예에서는 IQ 복조기(144)가 40 MHz에서 동작되므로, 재시간조정 블록(212)은 생략된다.

싸인파는 어드레스 발생기(208)에 의해 라인 (214, 216)에서 발생된다. 위상값은 룩업 테이블 ROM(218)에서 어드레스로 사용된다. 면적을 절약하도록 1/4 싸이클만이 룩업 테이블 ROM(218)에 저장된다. 전체 싸이클은 ROM(218)으로부터의 데이터를 조작하고 음의 싸이클인 경우 데이터를 반전시킴으로서 저장된 1/4 싸이클로부터 발생될 수 있다. 매 입력 샘플에 대해 2개의 값이 룩업 테이블 ROM(218)으로부터 판독된다 - 90도 만큼 위상이 다른 코싸인파 및 싸인파.

IQ 복조기(44)의 입력 및 출력 신호는 각각 표 9 및 표 10에서 설명된다.

저역통과 필터

저역통과 필터(156) (도 13)의 목적은 32/7 MHz초 IF 이상의 IQ 복조기-주파수가 40 dB 만큼 억제된 이후에 앨리어싱 (aliasing)된 주파수를 제거하는 것이다. 필터가 원래 20 Msps 샘플링 비율의 1/4 이상의 주파수를 제거하기 때문에, 출력 데이터는 초당 10 메가샘플 ("Msps")로 감소된다. 필터는 중심에 대해 대칭인 대략 60개의 탭 (tap)으로 구성되므로, 필터 구성은 곱셈기(220)의 수를 줄이는데 최적화되도록 허용한다. 도 19는 서로 동일한 저역통과 필터들(156) 중 하나의 블록도이다. 도 19는 각각 대칭탭 (symmetrical tap)(222)과 중심탭 (center tap)(224)을 도시한다. 저역통과 필터(156)의 요구되는 필터 응답은 도 20에 도시된다.

저역통과 필터(156)의 입력 및 출력 신호는 각각 표 11 및 표 12에서 설명된다.

재샘플링

도 13을 참고로, 재샘플링의 목적은 저역통과 필터(156)로부터 출력된 10 Msps 데이터 스트림을 전송기에서 지상 디지털 비디오 방송 ("DVB-T")의 명목상 샘플 비율인 (64/7) Msps의 비율로 낮추는 것이다.

재샘플링은 싱크 인터폴레이터(158)와 수적으로 제어되는 발진기(160)에서 이루어진다. 발진기는 명목상 64/7 MHz 신호를 발생한다. 재샘플링 회로는 도 21에 더 상세히 도시된다. 수적으로 제어되는 발진기(160)는 64/7 MHz 샘플이 만들어져야 하는 각 40 MHz 클럭 싸이클에 대한 보간 거리를 나타내는 신호(228)와 라인(226)상의 유효한 펄스를 발생한다. 보간 거리는 계수 ROM(230)에 저장된 적절한 세트의 보간 필터 계수를 선택하는데 사용된다. 도 21에서는 I 데이터에 대한 싱크 인터폴레이터만이 도시되었음을 주목하여야 한다. Q 데이터를 위한 구조는 동일하다.

도 22는 보간 거리와 유효한 펄스의 발생을 설명한다. 명목상 T_s= 1/10 Msps이고, T = 1/(64/7) Msps이다. 기술된 출원 No. 08/638,273에서 설명된 싱크 인터폴레이터 회로가 동작 주파수를 적합하게 조정하는데 적절하다.

싱크 인터폴레이터(158)와 수적으로 제어되는 발진기(160)의 입력 및 출력 신호는 각각 표 13 및 표 14에서 설명된다.

FFT 윈도우

상기에 상세히 설명된 바와 같이, FFT 윈도우 함수의 기능은 "보호 간격"과 별개인 COFDM 심볼의 "활성화 간격" 위치를 정하는 것이다. 이 함수는 여기서 편의상 "FFT 윈도우"라 칭하여진다. 본 실시예에서, 활성화 간격은 FFT 자체에 의해 회복되는 2048 캐리어의 시간 정의역 표시를 포함한다.

FFT 윈도우는 두 모드로 동작된다; 포착 (Acquisition) 및 트래킹 (Tracking). 포착 모드에서는 전체 들어오는 샘플 스트림이 보호 간격/활성화 간격 경계에 대해 탐색된다. 이는 상기에서 논의된 바와 같이 F비가 피크에 이를 때 나타난다. 일단 이 경계의 위치가 정해지면, 윈도우 타이밍은 트리거 (trigger)되고, 들어오는 샘플 스트림은 다시 다음 보호 간격/활성화 간격 경계에 대해 탐색된다. 위치가 정해질 때, 보호 간격의 길이가 알려져 다음 보호/활성화 경계의 기대 위치가 예측될 수 있다. 이어서, FFT 윈도우 함수는 트래킹 모드로 교환된다.

본 실시예는 트래킹 모드에 대해 상술된 다른 제4 실시예와 유사하다. 트래킹 모드에서는 보호/활성화 경계가 기대되는 위치 부근의 입력 샘플 스트림의 작은 부분만이 탐색된다. 활성화 간격의 위치는 IF 주파수에 응답해 약간 드리프트 (drift)되고, FFT 이전의 전치부에서 샘플링 비율의 오프셋이 계산된다. 이 드리프트는 트래킹되어 FFT 윈도우 타이밍 정정되고, 이러한 정정은 보호 간격 동안에만 삽입된다.

종래 기술에 숙련된 자는 여기서 설명된 실질적인 단일칩 실행에서, 칩 면적에 대해 메모리가 값비싼 자원이므로, 최소화되어야 함을 이해하게 된다. 도 23을 참고로, 포착 모드 동안에는 FFT 계산 처리가 활성화되지 않으므로, FFT 윈도우에 의해 FIFO로 사용되는 1024 x 22 RAM(232)인 하드웨어가 FFT 윈도우와 FFT 계산 사이에 공유되어 멀티플렉서(236)에 의해 라인(234)에서 FFT 데이터를 수신하도록 선택될 수 있다. 일단 트래킹 모드에서는 FFT 데이터 (예를 들면, COFDM 심볼에서의 파일럿)에 의존하는 샘플링 비율과 주파수를 회복하는 다른 제어 루프가 초기화될 수 있도록 FFT 계산 처리가 활성화된다. 그러므로, 트래킹 모드는 멀티플렉서(240)에 의해 선택되는 전용 트래킹 FIFO(238)를 요구한다.

도 23에 도시된 FFT 윈도우 회로의 마이크로프로세서 인터페이스(142)에 관련된 신호와 입력 및 출력 신호는 각각 표 15, 표 16, 및 표 17에서 설명된다.

한 실시예에서, 통계적으로 고려하여 설정되는 한계값 레벨은 보호 간격의 시작부와 끝부분에서 각각 발생되는 음과 양의 스파이크를 검출하도록 F비 신호 (도 7을 참고)에 적용된다. 스파이크 사이의 거리는 보호 간격 크기를 평가하는데 사용된다. 양의 스파이크를 반복적으로 검출하는 것은 정확한 동기화를 확인하는데 사용된다. 그러나, 이 방법으로는 잡음 조건하에서 F비 신호가 잡음이 있게 되어 스파이크가 항상 확실하게 검출되지 못한다.

또 다른 실시예에서는 피크 검출이 F비에서 스파이크를 찾는데 사용된다. 고정된 한계값은 12 dB의 캐리어 대 잡음비 ("C/N")에서만 또는 그 이상에서 확실한 것으로 발견되었다. 피크 검출은 일반적으로 6 - 7 dB에서의 확실한 동작으로 보다 민감하고 보다 특별하다. 최대치는 보호 간격의 끝부분에서 발생되어야 한다. 두 최대치 사이의 시간상 차이는 가능한 보호 간격 크기에 대해 점검된다. 잡음의 허용으로, 시간상 차이는 가장 가능성있는 보호 간격 크기를 나타내고, 최대치 자체는 심볼의 활성화 부분에서 시작부의 양호한 표시를 제공한다.

바람직하게, 이 처리는 검출을 확인하도록 수개의 심볼에 대해 반복되고, C/N비가 낮을 때 실행도를 개선하는 것으로 기대된다.

데이터 스트림은 각각 64개 모듈러스를 갖는 누적기 (242, 244)로 전해진다. 로그값으로의 변환과 로그값의 감산은 블록(246)에서 실행된다. 피크는 피크 검출기 블록(248)에서 검출된다. 심볼 피크의 평균화는 블록(250)에서 실행된다.

잡음 조건에서, 최대치는 보호 간격 길이와 활성화 심볼의 시작을 부정확하게 나타낼 가능성이 있는 잡음에 인한 것이다. 이를 처리하는 일반적인 방법은 시도 회수를 제한되게 실행하는 것이다.

현재, F비의 계산은 "진행중으로", 즉 각 포인트에서 한번씩 행해진다. 편차 평가는 64개 값으로부터만 계산된다. 잡음 조건하에서, 편차 평가는 매우 잡음이 있게 되어, 스파이크가 애매해질 수 있다. 선택적인 변형으로, 이 문제점은 편차 평가를 위해 보다 많은 값을 구하고, 가능한 T + G_max포인트 각각에 대한 포착 동안의 편차 평가를 저장 블록(256)에 저장함으로서 해결된다. 편차 평가 자체는 각 포인트의 편차를 누적하고 다수의 심볼에 걸쳐 시간상으로 필터링함으로서 형성될 수 있다. 이동 평균 필터나 무한 펄스 응답 ("IIR") 필터가 적절하다. 바람직하게 16과 32 사이인 이동하는 심볼의 런 (run)은 블록(252)에서 집적되어, 잡음 조건하에서 피크 검출의 확실성을 증가시킨다. 집적된 F비값을 유지하는 저장 블록(256)은 최대값을 찾도록 탐색된다. 이는 T + G_max길이이고, G_max는 최대 보호 간격 크기, T/4이다. 바람직하게, 저장 블록(256)의 메모리는 포착 모드 또는 트래킹 모드가 동작되는가 여부에 의존해 동적으로 할당된다. 사용되지 않은 메모리는 다른 처리에 주어진다. 유사하게, 트래킹 모드에서는 집적된 데이터 스트림이 트래킹 집적 버퍼(254)에 저장된다.

이 방법은 IIR 필터 없이 4개까지의 심볼로 테스트되었고, 스파이크가 회복될 수 있는 것으로 발견되었다. 그러나, 이 접근법은 증가된 메모리를 요구한다.

FFT 프로세서

이산적인 푸리에 변환 ("DFT")은 다음의 공지된 공식을 갖는다.

여기서, N = DFT에서의 포인트수;

x(k) = 주파수 정의역에서 제k 출력;

x(n) = 시간 정의역에서 제n 출력이고,

W는 또한 "트위들 계수 (twiddle factor)"라 공지된다.

N > 1000에서는 DFT가 과중한 계산을 부가하여 실행불가능해진다. 그 대신에, 다음과 같이 주어지는 연속 푸리에 변환이 사용된다.

연속 푸리에 변환은 이미 공지된 FFT 알고리즘에 따라 계산할 때 원래 N-포인트 시퀀스를 2개의 더 짧은 시퀀스로 나눈다. 본 발명에서는 FFT가 도 24에 도시된 바와 같이 기본적인 버터플라이 (butterfly) 유닛(258)을 사용해 실행된다. 출력 C 및 D는 C = A + B 및 D = (A - B)W^k형태의 식을 나타낸다. 버터플라이 유닛(258)은 W의 멱 (power)이 실제로 복소수 덧셈 또는 뺄셈이라는 사실을 이용한다.

FFT 계산 회로(168) (도 14)로 실현되는 실시간 FFT 프로세서는 멀티캐리어 디지털 수신기(126) (도 12)의 실행에 있어서 주요 구성성분이다. 공지된 8K 파이프라인 FFT 칩은 Bi and Jones의 설계를 근거로 0.5 μ 기술에서 100 mm²의 면적을 요구하는 1.5M 트랜지스터로 실행된다. 3-트랜지스터 디지털 지연선 기술로 실행된 메모리를 사용하더라도, 1M 이상의 트랜지스터가 필요하다. 이는 파이프라인 FFT 프로세서에 대한 새로운 접근법 (A New Approach to Pipiline FFT Processor), Shousheng He 및 Mats Torkelson, Teracom Svensk RundRadio. DTTV-SA 180, TM 1547의 문서에서 보고된 바와 같이 다른 설계로 0.6M 까지 더 줄어든다. 이 문서는 기수(radix)-4 곱셈 복합성을 갖는 하드웨어-지향의 기수-2²알고리즘을 제안한다. 그러나, 본 발명에서 FFT 계산을 요구하는 것은 기수 2²+2 FFT 프로세서의 실행을 요구한다.

도 25 및 도 26을 참고로, 언급된 Torkelson 발표내용으로부터 공지된 버터플라이 구조 BF21(260) 및 BF211(262)가 도시된다. 버터플라이 구조 BF211(262)는 논리부(264)를 갖고 -j에 의한 곱셈을 용이하게 하도록 실수 및 허수 입력을 교차시키는 크로스오버 (crossover)(266)를 갖는다는 점에서 버터플라이 구조 BF21(260)과 다르다.

도 27은 본 발명에 따른 기수 2²+2 FFT 프로세서(268)의 재시간조정된 설계를 도시하고, 이는 파이프라인 연결되어 다수의 스테이지 stage-0 (270) 내지 stage-6 (272)를 구비한다. stage-0 (270)을 제외하고, 각 스테이지는 하나의 버터플라이 구조 BF21(260)과 하나의 버터플라이 구조 BF211(262), 및 그와 연관된 저장 RAM (274, 276)을 구비한다. stage-0 (270)은 단일 버터플라이 구조 BF21(260)만을 갖는다. 이 설계는 간단한 32-포인트 FFT를 실행한다. stage-6 (272)은 디멀티플렉서(278)와 멀티플렉서(280)를 포함하여 연관된 제어 논리부를 가지고 stage-6 (272)이 통과되도록 허용하므로, FFT의 2K 실행을 제공한다. 카운터(282)는 가능한 두가지 대각선 계산 중 하나를 선택하도록 버터플라이 구조 BF21(260) 및 BF211(262)를 구성하고, 계산하는 동안에 데이터는 저장 RAM (274, 276)에서 동시에 기록 및 판독된다.

도 28은 기수 2²+2 파이프라인 설계를 사용한 FFT 프로세서(268)의 32 포인트 흐름도를 도시한다. 계산은 8개의 4-포인트 FFT와 4개의 8-포인트 FFT를 사용해 실행된다. 이들은 차례로 2개의 4-포인트 FFT와 4개의 2-포인트 FFT로 분해된다.

도 29는 구성가능한 2K/8K 기수 2²+2 단일 경로, 지연 피드백 파이프라인 FFT 프로세서(284)의 재시간조정된 설계를 도시하고, 여기서는 도 27과 같은 소자에 같은 참고 번호가 주어진다. 스테이지는 다양한 스테이지에서 버터플라이 구조 BF21(260) 및 BF211(262)의 적절한 타이밍에 요구되는 다수의 파이프라인 레지스터(286)를 갖는다. 볼 수 있는 바와 같이, 각 파이프라인 스테이지의 부가는 FFT의 범위를 4의 계수로 곱한다. 거기에는 평행하게 동작되는 6개의 복소수 곱셈기 (288, 290, 292, 294, 296, 298)가 있다. 이 프로세서는 샘플 비율 클럭과 동일한 4개의 고속 클럭 싸이클마다 한쌍의 I/Q 데이터점을 계산한다. 0.35 μm 기술을 사용해, 최악의 경우 처리량은 2K 동작 모드에 대해 140 μs이고 8K 모드에 대해 550 μs이므로, 이들은 ETS 300 744 전기통신 표준의 요구조건을 넘는다. 데이터는 도 29의 좌측으로부터 파이프라인에 들어가 우측으로 나온다. 중간 저장 요구조건은 I 데이터에 대해 2K/8K, Q 데이터에 대해 2K/8K이고, 모드에 의존적이다. 실제로, 기수-4 스테이지는 요구되는 복소수 곱셈기의 수를 줄이도록 기수-4 알고리즘을 사용하는 2개의 적응된 기수-2 스테이지를 직렬 연결해 실행된다.

도 30은 복소수 곱셈 C = A x B를 실행하기 위한 곱셈기 (288, 290, 292, 294, 296, 298)의 한 실시예 구조이고, 여기서 A는 데이터이고 B는 계수이다. FFT 프로세서(284)는 각각이 3개의 하드웨어 곱셈기(300)를 요구하는 6개의 복소수 곱셈기를 갖기 때문에, 총 18개의 하드웨어 곱셈기(300)가 요구된다. 하드웨어 곱셈기(300) 일부가 멀티플렉서 (302, 304)로 대치되는 도 31의 실시예를 사용하는 것이 바람직하다.

다시 도 29를 참고로, 거기에는 바람직하게 ROM으로 실현되고 각각 곱셈기 (288, 290, 292, 294, 296, 298)에 대해 코싸인을 구비하는 복소수 계수를 포함하는 룩업 테이블을 갖춘 다수의 RAM (306, 308, 310, 312, 314, 316)이 있다. 특정한 어드레싱 구조에 따라 RAM (306. 308, 310, 312, 314, 316)의 어드레스를 지정함으로서, 이들 RAM의 크기는 현저하게 감소될 수 있는 것으로 발견되었다. 어드레싱 회로의 복잡성과 RAM 크기의 감소 사이의 균형은 stage-3 (318)에서 시작되어 유리해진다. 다시 도 28을 참고로, 거기에는 2개의 컬럼 (column) (320, 322)이 있다. 컬럼(320)은 값 W²- W¹⁴를 유지하고, 이는 W¹- W⁷과, 이어서 W³- W²¹로 이어진다. 이들 계수는 RAM(308)에 저장되고, 특정한 곱셈기(290)에 의해 요구된다. 컬럼(322)은 값 W⁸, W⁴, W¹²을 포함하고, 이들은 3회 반복된다. 값 W⁸, W⁴와 W⁴, W¹²사이에는 컬럼(328)에 놓인 선행하는 버터플라이 유닛으로의 연결 (324, 326)이 있음을 더 주목한다. 실제로는 연결 (324, 326)이 W⁰에 의한 곱셈으로 실행된다. 도 29의 좌측으로 곱셈기에서 곱셈기로 이동할 때, 룩업 테이블 공간은 각 스테이지에서 4의 멱으로 곱하여진다. 도 32의 테이블 330에서, 곱셈기 M³에 대한 룩업 테이블은 512개 엔트리 (entry)를 포함한다. 곱셈기 M⁵가 8192개의 트위들 계수를 포함하여야 하고 FFT 프로세서(284) (도 29)에 의해 실행되는 FFT의 크기에 대응한다는 것은 외삽법 (extrapolation)에 의해 추론될 수 있다.

룩업 테이블 공간을 더 상세히 조사하기 이전에, 다수의 수평선(332)을 고려해보는 것이 도움이 된다. 도 28의 상단으로부터 아래쪽으로 이동하면, x(3)에서 시작되는 선은 요구되는 제1 트위들 계수인 W⁸로 확장되고, 흐름도에서는 제3 실효 단계에 있다. 도 33 및 도 32는 각 곱셈기에 대한 트위들 계수의 조직을 도시하고, 여기서 용어 M_k는 제k 스테이지와 연관된 곱셈기를 나타낸다. 그래서, 테이블(334)는 곱셈기 M₀에 관련된다. W값 (트위들 계수)에 대한 표시는 박스(336)에 도시된다. 하단 우측에 있는 첨자 "B"는 시간 스탬프 (time stamp), 즉 파이프라인에 의해 트위들 계수가 요구되는 순서 의존도를 나타낸다. 첨자 "A"는 룩업 테이블에서 트위들 계수의 어드레스를 나타낸다. 첨자 "N"은 트위들 계수의 인덱스이다.

그래서, 테이블(334)에서는 W⁰가 시간(0)에 요구되고, W¹이 시간(1)에 요구되고, 또한 W⁰가 다시 시간(2)에 요구됨을 볼 수 있다. 도 33 및 도 32에서 다른 테이블을 더 조사해보면, 각 테이블에서 엔트리의 반은 여분인 것으로 드러난다. 룩업 테이블에 대한 저장 요구는 여분 엔트리를 제거함으로서 50% 만큼 줄어들 수 있다. 이는 인덱스에 의해 올림차순으로 W 값들을 조직함으로서 이루어지므로, 값들은 올림차순으로 메모리에 저장될 수 있다. 그래서, 테이블(338)의 경우에, 인덱스값은 (11, 13, 16, 17, 19, 및 20)에서 갭을 갖는 0 내지 21의 범위에 있다.

룩업 테이블을 조직하는 과정과 트위들 계수를 억세스하는 어드레싱 구조는 테이블(338)을 참고로 설명되지만, 도 33에서 다른 테이블에도 적용가능하다. (1) 각 로우 (row)는 도시된 바와 같이 라인 번호로 지정된다. (2) 각 트위들 계수는 테이블(338)에서 각 셀의 하단 우측에 기술되는 순서 의존도로 지정된다. (3) 감소된 형태의 테이블(338)은 메모리 어드레스 공간내에서 인덱스에 의해 올림차순으로 유일한 트위들 계수만을 포함하는 것으로 가정한다. 결과적으로, 각 트위들 계수는 각 셀의 상단 좌측에 도시된 바와 같이 메모리 어드레스로 지정된다.

어드레스 발생 동안, 테이블(338)의 라인(3)에 대해, 어드레스는 간단히 0으로 유지된다. 라인(1)에서, 어드레스는 라인의 끝부분쪽으로 1 만큼 증가된다. 그러나, 라인(0)과 라인(2)는 평범하지 않은 어드레스 시퀀스를 포함한다. 라인(0)에 대해, 64개 값을 포함하는 테이블(340)을 보면, 어드레스 시퀀스는 간격 2, 2, 2, 2와, 이어서 나중에는 1, 1, 2, 1, 1, 2, ...에 따라 변하는 것으로 관찰된다. 라인(2)에 대해, 어드레스는 먼저 3 만큼 증가되고, 이어서는 2 만큼, 또한 마지막에는 1 만큼 증가된다. 어드레스가 변화를 증가시키는 위치는 여기서 "브레이크-포인트 (break-point)"라 칭하여진다. 브레이크 포인트의 값들은 라인(2)에서 제1 포인트에 대응하는 0과 라인에서의 최종 위치 사이의 범위에 있다.

조사해보면, 제1 브레이크 포인트의 발생은 다음의 재현 관계에 따라 테이블에서 테이블로 변하는 것으로 볼 수 있다.

초기 조건으로,

여기서, MN은 FFT 프로세서(284) 중 제N 스테이지의 곱셈기이다. 재현 관계를 확장하면:

유사하게, 라인(2)에 대한 제2 브레이크 포인터(B2)는 재현 관계로부터 결정된다.

초기 조건으로,

시퀀스가 2, 2, 2, 2의 증가로부터 패턴 1, 1, 2, 1, 1, 2, ...로 변하는 라인(0)에 대한 브레이크 포인트(B3)는 조사 테이블 (338), (340), 및 (330)에 의해 위치 지정될 수 있다. 테이블(338)에서, 브레이크 포인트(B3)는 라인에서 매우 늦게 발생되므로, 제2 시퀀스만이 처음 두 소자를 나타내게 된다. 더 많이 언급된 테이블에서 어드레스 위치를 조사함으로서, 브레이크 포인트(B3)의 위치는 다음과 같이 특정한 테이블에서 엔트리의 수에 관련되는 것으로 추론될 수 있다.

여기서, K는 엔트리의 수이다. 도 29의 테이블에서, K = 8, 32, 128, 2048, 8192이다. 그러므로, 제N 복소수 곱셈기에 대해, 브레이크 포인트(B3)는 다음과 같이 표시될 수 있다.

여기서, N ≥ 0이다.

어드레스 발생기 (342, 344, 346, 348)는 RAM (310, 312, 314, 316)내의 룩업 테이블에 대해 동작된다. 더 작은 테이블 (308, 306)로 절약되는 실리콘 면적은 너무 작으므로 이 구조에서는 가치가 없다.

도 34는 상술된 어드레스 발생 구조에 대한 어드레스 발생기(342)를 도시하고, 테이블(340)과 곱셈기(M₂)에 대해 구체적인 것이다. 라인 in_Addr (350)에서는 128개의 가능한 입력 상태가 수용되고, 멀티플렉스(352)는 4개 값 중 하나를 복호화하도록 2개의 최상위 비트를 선택한다. 멀티플렉서(352)의 출력은 입력 상태의 라인 번호에 관련된다. 실제로, 그 출력은 입력 상태의 라인 번호에 적용가능한 어드레스 증가이고, 라인(356)상의 값에 따라 증가 어드레스가 변하는 카운터(354)를 제어하는데 사용된다. 그래서, 테이블(340)의 라인(3)에 대한 증가는 상술된 바와 같이, 라인(358)에서 멀티플렉서(352)로 제공되고 0의 값을 갖는다. 유사하게, 테이블(340)의 라인(1)에 대한 증가는 라인(360)에서 멀티플렉서(352)로 제공되고 1의 값을 갖는다.

라인(0)과 라인(2)의 상황은 더 복잡하다. 라인(0)에서, 복호화 논리부(362)의 출력은 멀티플렉서(364)에 의해 제공되고, 2의 증가값이나 멀티플렉서(366)의 출력 중 하나를 갖는다. 후자는 2개의 비트 카운터(368)의 상태에 의존해 1이나 2 중 하나를 갖고, 다시 0이나 1의 값을 신호 카운트(370)로 공급한다.

복호화 논리부(372)는 테이블(340)의 라인(2)에 대한 상태를 복호화한다. 라인(2)의 두 브레이크 포인트에 대한 현재 입력 상태의 관계는 비교기 (374, 376)에 의해 테스트된다. 브레이크 포인트는 실제로 재시간조정을 허용하도록 비교기 출력 보다 앞선 하나의 샘플로 설정된다. 비교기 (374, 376)의 출력은 각각 멀티플렉서 (378, 380)에 대한 선택자이다.

누적기(382)에 유지되는 현재 어드레스는 가산기(384)에 의해 멀티플렉서(352)의 출력 만큼 증가된다. 간단한 논리 회로(386)는 테이블(340)의 각 라인이 완료되면 신호 rst (390)를 전함으로서 레지스터(ACC)(388)에 포함된 나가는 어드레스를 재설정한다. 이는 다음 라인의 시작부에서 어드레스가 트위들 계수 (W⁰)을 지시하는 것을 보장한다. 새로운 어드레스는 입력 in_Addr (350) 보다 한 비트 더 작은 6 비트 버스 out_Address (392)에서 출력된다.

도 35는 어드레스 발생기(342) (도 34)를 일반화시킨 것으로, 여기서는 들어오는 어드레스가 B 비트의 경로를 갖는다. 도 34 및 도 35에서와 유사한 소자에는 같은 참고 번호가 주어진다. 어드레스 발생기(394)의 구조는 입력 in_addr (396) 및 출력 out_addr[B-2:0] (398)의 다양한 라인이 B에 대해 표시되는 것을 제외하면, 어드레스 발생기(342)의 구조와 유사하다. 그래서, 도 35의 멀티플렉서(352)는 입력 in_addr[B-1:B-2] (400)에 의해 선택된다. 유사하게, 비교기(374) 및 비교기(376)의 입력 중 하나는 in_addr[B-3:0] (402)이다. Out_addr[B-2:0] (398)은 출력을 형성한다. 이 구조의 이점은 룩업 테이블 RAM의 크기를 50%로 줄이는 것이다.

FFT 계산 회로(168) (도 14)는 베릴로그 코드 리스팅 (Verilog code listings) 1-17에서 설명된다. 어드레스 발생기(394)에 대한 베릴로그 코드는 포괄적인 것으로, 4개 테이블이 실행될 수 있게 한다.

채널 평가 및 정정

채널 평가 및 정정 블록(170) (도 14)에 도시된 채널 평가 및 정정 회로의 기능은 ETS 300 744 전기통신 표준에서 지정된 연속적이고 산란된 파일럿의 수신값을 근거로 채널의 주파수 응답을 평가하고, 채널 효과를 정정한 보상 계수를 발생하여 전송 스펙트럼을 재구성하는 것이다. 채널 평가 및 정정 블록(170)의 더 상세한 블록도는 도 16에 도시된다.

포착 모드에서, 채널 평가 및 정정 블록(170)은 채널 평가가 일어날 수 있기 전에 파일럿의 위치를 정할 필요가 있다. 회로는 항상 균일하게 공간을 두고 떨어져 있는 12 캐리어인 산란 파일럿의 위치를 정하기 위해 2048 캐리어에 걸쳐 콘볼루션 (convolution)을 실행한다. 산란된 파일럿을 발견하면, 연속된 파일럿의 위치가 정해질 수 있다; 일단 이것이 행해지면, FFT 계산 회로(168) (도 14)의 2048 출력내에서 1705 활성화 캐리어의 정확한 위치가 알려진다. 이어서, 블록내의 타이밍 발생기(404)가 초기화될 수 있어, 채널 평가 계산과 복조기의 다른 기능에서 사용되는 파일럿의 위치를 정하도록 기준 타이밍 펄스를 발생하게 된다.

채널 평가는 균일하게 공간을 둔 산란 파일럿을 사용하고, 채널의 주파수 응답을 발생하도록 그 사이를 보간함으로서 실행된다. 수신된 캐리어 (파일럿 및 데이터)는 정정된 스펙트럼을 만들도록 보간된 채널 응답으로 복소수 나눗셈된다. 완전한 심볼은 버퍼(406)에 유지된다. 이는 FFT 계산 회로(368)로부터 수신된 비트 반전된 순서의 데이터를 정정한다. 정정되지 않은 원래 데이터는 주파수 및 샘플링 비율 에러 회로에 의해 요구됨을 주목하여야 한다.

FFT 계산 회로(168) (도 14)로부터 수신된 데이터를 주파수 정의역에서 OFDM 심볼에 동기화하는 작업은 파일럿 위치결정 블록(408)에서 일어나는 분산된 연속 파일럿의 측정으로 시작된다. ETS 300 744 전기통신 표준에 따라 매 12개 데이터 샘플 마다 일어나는 산란 파일럿은 이어지는 각 프레임에서 프레임의 시작부에 대해 3개 샘플 만큼 오프셋된다. 파일럿 캐리어의 전력은 데이터 캐리어의 최대 전력의 4/3이므로, 상관관계의 지속은 12의 간격으로 공간을 둔 캐리어의 세트를 사용해 실행된다. 가능한 12개 세트 중 하나가 부스트 (boost)된 파일럿 캐리어 전력과 많이 상관된다.

이제는 도 36 및 도 16을 참고로, 파일럿 탐색 과정의 제1 실시예가 설명된다. 산란 파일럿 탐색 과정은 진행중에 행해지고, 지금은 이후 논의될 연속 파일럿 위치결정 단계를 이어서 실행하는데 필요한 저장만이 요구됨을 주목하여야 한다. 단계(410)에서, 일반적으로 채널 변화나 전력 상승 후에 발생되는 신호 resync (204)를 전한 이후에, 신호 pilot_lock (412)는 저레벨로 설정된다. 단계(414)에서는 처리 과정이 제1 심볼의 시작을 나타내는 라인(416)에서 FFT 계산 회로(168) (도 14)로부터의 제1 심볼 펄스를 대기한다. 제1 심볼은 수신되어 저장된다. 파일럿 탐색 과정의 제1 실시예에서는 0에서 2047까지의 각 포인트가 차례로 판독되고, 각 값 (｜I｜ + ｜Q｜)을 12개 누적기 (도시되지 않은) 중 하나에 누적시킨다. 누적기는 12의 싸이클로 차례차례 선택되므로, 가능한 산란 파일럿 위치를 연관시킨다. 2개의 공지된 피크 트래커 (peak tracker)는 가장 높은 값 (Peak1)을 갖는 누적기와 두 번째로 높은 값 (Peak2)을 갖는 누적값을 나타낸다. 가장 높은 값을 갖는 누적기는 산란 파일럿 방위에 대응한다. 두 번째로 높은 값은 가장 높은 피크와 두 번째로 높은 피크 사이의 차이가 "질" 측정으로 사용될 수 있도록 트래킹된다. 결정 단계(418)에서, 두 피크가 충분히 멀리 떨어져 있지 않으면, 결정 단계(420)에서는 전체 범위 주파수 스위프 (sweep)의 완료를 위한 테스트가 보고된다. 테스트가 실패하면, 단계(422)에서는 산란 파일럿 탐색의 실패가 보고된다. 그렇지 않은 경우에는 단계(424)에서, IQ 복조기 LO 주파수가 제어 신호 freq_sweep (426)의 크기를 증가시킴으로서 +1/8 캐리어 공간 만큼 증가된다. 이어서, 단계(428)에서는 변화 효과에 대한 시간이 FFT 계산 회로(168)와 버퍼를 통해 전파되는 것을 허용하도록 3개 심볼을 지연시킨 이후에 산란 파일럿에 대한 탐색이 반복된다. 피크 차이 한계값은 마이크로프로세서 인터페이스(142) 및 블록(430)을 통해 제어 마이크로프로세서에 의해 변경될 수 있다.

제1 실시예의 변형으로, 가장 높은 값을 갖는 누적기를 나타내고 분산된 파일럿 방위에 대응하는 피크 트래커가 단 하나 있다. 이와 같이 발견된 진짜 산란 파일럿 방위는 가능한 12개 방위 중 하나이다.

결정 단계(418)에서의 테스트가 성공적이면, 단계(432)에서는 다음 공식에 따라 RAM에서 0 위치로부터 초기 파일럿 오프셋 정하고, FFT 데이터를 저장함으로서 연속 파일럿에 대한 탐색이 시작된다.

그래서, 산란된 파일럿 피크가 누적기 0, 3, 6, 또는 9에 있으면, 파일럿 오프셋은 0이다. 산란된 파일럿 피크가 누적기 1, 4, 7, 또는 10에 있으면, 파일럿 오프셋은 1이다. 이어서, 연속 파일럿으로 기대되는 45개 캐리어 위치가 판독되고, 파일렛 오프셋값을 어드레스에 더하여 (｜I｜ + ｜Q｜)값을 누적시킨다. 이 과정은 처음 115개 연속 파일럿 시작 위치가 탐색될 때까지 반복된다. ETS 300 744 전기통신 표준으로부터, 캐리어(0)과 캐리어(2047) 사이의 연속 블록에 놓인 활성화 캐리어 중에서 가능한 제1 캐리어 위치의 수는 이후 설명될 바와 같이, (2048 - 1705) / 3 ≒ 115로 쉽게 계산될 수 있다. 그래서, 활성화 간격이 처음 (2048 - 1705)개 캐리어 위치내에서 시작됨을 보장한다. 저장된 피크값에 대응하는 캐리어는 심볼에서 제1 활성화 캐리어이다.

연속 파일럿 탐색이 완료되면, 단계(434)에서는 제1 활성화 캐리어와 산란된 파일럿 위상에 동기화되도록 타이밍 발생기(404)가 재설정된다. 이때, 단계(436)에서는 파일럿이 성공적으로 위치결정되었음을 나타내는 신호 pilot_lock (412)가 설정되어, 단계(436)에서 타이밍 발생기(404)가 제1 활성화 캐리어와 산란된 파일럿 위상에 동기화되도록 재설정된다.

단계(438)로 도시된 트래킹 동작 모드에서, 산란 파일럿 탐색은 주기적으로 반복되고, 결정 단계(440)에서 평가된다. 이는 전파 조건에 의존해 각 심볼에서, 또는 덜 빈번하게 행해질 수 있다. 산란 파일럿 정정 피크의 예측되는 이동은 타이밍 발생기(404)에서의 적절한 타이밍에 의해 반영되고, 타이밍이 동기화되어 유지되는 것에 대한 테스트로 사용될 수 있다. 결정 단계(440)에서의 테스트가 단계(442)에서 실패된 것으로 보고되면, 신호 pilot_lock (412)는 저레벨로 설정된다.

이제는 파일럿 탐색 과정의 제2 실시예가 도 16 및 도 37을 참고로 설명된다. 단계(444)에서 일반적으로 채널 변경이나 전력 상승 이후에 발생되는 신호 resync (204)가 주어지면, 신호 pilot_lock (204)는 저레벨로 설정된다. 이어서, 단계(446)에서는 평가를 위해 심볼이 수용된다. 상술된 과정에 따라 행해지는 산란 파일럿 탐색은 단계(448)에서 실행된다. 이어서, 연속 파일럿에 대한 탐색이 단계(450)에서 상술된 바와 같이 실행된다. 단계(452)에서는 두 심볼이 처리되었나 여부를 결정한다. 테스트가 실패되었으면, 제어는 단계(446)로 복귀되어 또 다른 심볼이 처리된다. 테스트가 성공적이면, 단계(454)에서는 두 심볼내의 산란 및 연속 파일럿 위치에서 일관성에 대한 또 다른 테스트가 행해진다. 단계(454)에서의 테스트가 실패되면, 결정 단계(420)에서 시작되는 과정이 도 36을 참고로 앞서 설명된 것과 같은 방식으로 실행된다. 단계(454)에서의 테스트가 성공적이면, 단계(456)에서는 제1 활성화 캐리어와 산란 파일럿 위상에 동기화되도록 타이밍 발생기(404)가 재설정된다. 이어서, 단계(458)에서는 신호 pilot_lock (412)가 고레벨로 설정되어, 파일럿이 성공적으로 위치결정되었음을 나타낸다.

단계(460)로 도시된 트래킹 동작 모드에서는 산란 파일럿 탐색이 주기적으로 반복되고, 결정 단계(462)에서 평가된다. 이는 전파 조건에 의존해 각 심볼에서, 또는 덜 빈번하게 행해질 수 있다. 산란 파일럿 정정 피크의 예측되는 이동은 타이밍 발생기(404)에서의 적절한 타이밍에 의해 반영되고, 타이밍이 동기화되어 유지되는 것에 대한 테스트로 사용될 수 있다. 결정 단계(462)에서의 테스트가 단계(462)에서 실패된 것으로 보고되면, 신호 pilot_lock (412)는 저레벨로 설정된다.

산란된 파일럿이 위치 결정된 이후에, 연속 파일럿의 위치를 정하는 작업은 상당히 간략한 것으로 생각된다. 연속 파일럿은 ETS 300 744 전기통신 표준에 의해 지정된 바와 같이 처음 위치가 프레임의 시작에 대해 3 위치의 배수 만큼 오프셋된 공지된 위치 시퀀스에 삽입된다. 그러므로, 데이터 공간에서 가능한 3개의 위치 세트 중 두 개는 바로 배제될 수 있어, 제3 세트만을 탐색할 필요가 있다. 따라서, 연속 파일럿 탐색은 각 반복이 3 캐리어 더 높은 위치에서 시작하여 반복된다. 새로 누적된 값과 현재 시작 위치는 이들이 이전 누적값 보다 더 큰 경우 저장된다. 이는 모든 연속 파일럿 시작 위치가 탐색될 때까지 반복된다. 저장된 가장 큰 피크값에 대응하는 캐리어는 심볼에서 제1 활성화 캐리어가 된다. 연속 파일럿 상관관계 피크의 "질"을 평가할 필요는 없다. 산란 파일럿 탐색은 142 샘플의 상관관계를 나타내고, 45 연속 파일럿의 탐색 보다 더 높은 잡음 면역성을 갖는다. 연속 파일럿 탐색은 산란 파일럿 탐색이 성공적으로 완료되었으면 거의 확실히 성공된다.

상기 시퀀스는 40 MHz에서 누적된다고 가정하면, 1/4 심볼 주기내에서 산란 파일럿 위치를 정하고, 1 심볼 주기 (40 MHz 동작이라 가정하면 45 x 115 클럭 싸이클) 이하에서 연속 파일럿의 위치를 정한다.

I 및 Q 데이터는 라인(416)에서 비트 반전된 순서로 FFT 계산 회로(168) (도 14)에 의해 파일럿 위치결정 블록(408)으로 제공된다. 이는 파일럿 위치측정 동안 상관관계를 계산하면서 최소량의 RAM을 사용하는 문제점을 복잡하게 만든다. 그러므로, 들어오는 어드레스는 비트 반전되고, 12개의 가능한 비트 중 데이터를 저장하여야 하는 것을 결정하기 위해 12에 대해 계산된다. 캐리어 진폭의 근사치를 구하는데 필요한 제곱근 함수를 방지하기 위해, 실질적인 근사치 대신에 데이터의 절대값이 합산된다. 산란된 파일럿은 "진행중에" 결정된다. 연속 파일럿의 위치는 산란된 파일럿의 위치가 정해진 프레임에 이어지는 프레임에서 정해진다.

이제는 타이밍 발생기(404)의 동작이 더 상세히 설명된다. RAM 버퍼(406)에 대한 어드레싱 시퀀스는 FFT 계산 회로(168) (도 14)로부터의 심볼 펄스에 의해 동기화된다. FFT 계산 처리는 FFT 윈도우 포착에 이어서 수신된 제1 심볼에서 연속으로 운행된다. 어드레싱은 연속되는 심볼에 대해 비트 반전된 어드레싱과 선형 어드레싱 사이에서 번갈아 실행된다. 타이밍 발생기(404)는 또한 모든 판독-기록 타이밍 펄스를 발생한다.

신호 u_symbol (466) 및 c_symbol (468)은 새롭게 정정되지 않은 심볼이나 정정된 심볼의 시작을 나타내는 심볼 타이밍 펄스이다. 신호 u_symbol (466)은 RAM 어드레스 시퀀스 타이밍에 동기화된 보간 필터(470)와 복소수 곱셈기(472)의 잠재시간 만큼 지연된다.

캐리어 타이밍에서, 신호 c_carrier0 (474), 파일럿 타이밍 신호 us_pilot(+) (476), uc_pilot(+) (478), 및 odd_symbol pulse (482)는 공통 시작 펄스 시퀀스로 참고된다. 베이스 타이밍 카운터 (도시되지 않은)는 파일럿 위치결정 싱크 타이밍 펄스(484)에 의해 동기화되므로, 심볼 타이밍으로부터 오프셋된다. 파일럿 타이밍 출력은 또한 버퍼(406)로부터 출력된 정정되지 않은 심볼이나 보간 필터(470) 및 복소수 곱셈기(472)에 의해 지연되어 출력되는 정정된 심볼에 동기화된다. 신호 resync (204)가 주어지면, 모든 타이밍 출력은 제1 심볼이 수신될 때까지 비활성 상태로 설정된다. 캐리어(k)에서 전송된 파일럿을 P_k라 하고, 수신된 파일럿을 P'_k라 한다.

여기서, P_k는 아래와 같이 기술된다.

여기서, k는 파일럿 캐리어의 인덱스이고, H_k는 채널 응답이고, w_k는 기준 시퀀스이다. 수신된 데이터 캐리어 D'_k에 대한 보상값을 발생하도록 H_k를 보간한다:

여기서, k는 데이터 캐리어의 인덱스이다. 수신된 파일럿은 국부적으로 발생된 기준 시퀀스를 사용해 복조될 수 있고, 이어서 보간 필터로 전달된다.

본 실시예에서 6개 탭과 12 계수로 실현된 보간 필터(470)는 산란된 파일럿 사이에서 채널 부분을 평가하는데 사용된다. 상술된 바와 같이, 파일럿은 데이터 캐리어에 대해 공지된 전력 레벨로 전송되고, ETS 300 744 전기통신 표준에 따라 공지된 기준 시퀀스에 의해 변조된다. 전송된 파일럿 캐리어 진폭은 명목상 데이터 캐리어 전력의 ±4/3 (기준 비트 1에 대해 +4/3, 기준 비트 0에 대해 -4/3; 두 경우에서 직각 성분 = 0)이다. 보간 계수는 데이터 이용가능성에 동기화된 타이밍 발생기(404)에서의 0-11 주기적 카운트로부터 선택된다. 적절한 정정 계수는 진행중 정정을 제공하도록 데이터 포인트에 대해 선택될 수 있다. 계수는 산란 파일럿 위상에 의존해 변한다. 기준 파일럿의 위치가 변하므로, 소정의 데이터 캐리어를 보상하는 계수도 또한 변한다.

입출력 신호와, 채널 평가 및 정정 블록(170)의 마이크로프로세서 인터페이스(142)에 관련된 신호는 각각 표 18, 표 19, 및 표 20에서 설명된다. 채널 평가 및 정정 블록(170)의 회로는 베릴로그 코드 리스팅 18 및 19에서 설명된다.

TPS 시퀀스 추출

tps 시퀀스 추출 블록(172) (도 14)은 비록 명확한 설명을 위해 분리된 블록으로 설정되었지만, 실제로는 채널 평가 및 정정 블록(170)에 부분적으로 포함된다. 이는 도 38에 더 상세히 도시되는 바와 같이, 68-심볼 OFDM 프레임에서 운반되는 68-비트 TPS 데이터를 회복한다. 각 비트는 매우 확실한 운송 채널을 제공하도록 COFDM 심볼내에서 17 미분 이진수 위상 쉬프트 키 (differential binary phase shift keyed, "DBPSK") 변조 캐리어, tps 파일럿에 반복된다. 68-비트 tps 시퀀스는 ETS 300 744 전기통신 표준에서 지정되는, BCH 코드로 발생된 14 패리티 비트 (parity bit)를 포함한다. 물론, 종래 기술에 숙련된 자에 의해 다른 BCH 부호화를 갖는 다른 표준과 2K 모드 이외의 모드에 대해 적절한 수정이 이루어질 수 있다.

클립퍼 (clipper)(486)는 들어오는 정정된 스펙트럼 데이터를 ±1로 잘라낸다. 부호 비트는 선택적으로 잘라낸 결과를 구하도록 평가될 수 있다. 비교 블록(488)에서, 잘라낸 수신 tps 파일럿 심볼은 기준 시퀀스 입력에 대해 비교된다. 기술된 실시예에서는 기준 시퀀스내의 0 값이 파일럿내의 -1과 정합되고, 기준 시퀀스내의 1 값이 파일럿내의 +1과 정합된다. 과반수의 비교는 전체적으로 +1 또는 -1 결과를 제공하는데 사용된다. +1의 결과는 기준 시퀀스와 같은 변조를 의미하고, -1의 결과는 역변조를 의미한다.

DBPSK 복조기(490)는 +/-1 시퀀스를 과반수의 형태로부터 이진수 형태로 변환한다. 시퀀스는 현재와 이전 심볼에서의 변조가 같으면 0의 값으로 변환되고, 이어지는 심볼 사이의 변조가 반전되면 1의 값으로 변환된다.

초기화되지 않은 조건으로부터, 68-비트 tps 시퀀스 (4 x 68-비트 = 1 수퍼프레임 (superframe))에서 두 싱크 워드 (sync word) 중 어느 하나에 대한 탐색은 프레임 동기화 블록(492)에서 행해진다. 한 수퍼프레임의 동기화 워드는 다음과 같다:

0011010111101110 프레임 1과 3에 대한 싱크 워드

1100101000010001 프레임 2와 4에 대한 싱크 워드

싱크 워드를 구했으면, 다음 OFDM 프레임의 적절한 위치에서 다른 것에 대한 탐색이 행해진다. 발견시, 제2 싱크 워드 동기화는 신호 tps_sync (494)를 상승시킴으로서 선언된다. 이어서, 데이터는 프레임으로 수신된 데이터에 대해 OFDM 프레임의 끝부분에 있는 14 패리티 비트에 동작하는 BCH 디코더(496)로 전해진다. 필요한 경우, 에러가 정정된다.

복호화된 데이터는 전체 OFDM 프레임으로 발견되는 tps 데이터를 저장하는 출력 저장 블록(498)으로 제공된다. 출력 저장 블록(498)은 OFDM 프레임의 끝부분에서만 업데이트된다. 관심있는 30 비트만이 이용가능해진다. 현재에는 이들 비트 중 일부가 나중에 사용되도록 지정된다. 길이 표시자는 유지되지 않는다.

BCH 디코더(496)는 BCH 복호화에서 종래에 사용되는 Berlekamp Algorithm과 Chien Search를 실행할 필요가 없는 방식으로 실행된다. BCH 디코더(496)에서 사용되는 갈로이스 필드 곱셈기 (Galois Field Multiplier)는 진행중인 미국 출원 No. 08/801,544에서 발표된 갈로이스 필드 곱셈기의 개선이다.

tps 시퀀스를 보호하는 특정한 BCH 코드는 ETS 300 744 전기통신 표준에서 다음의 코드 발생기 다항식을 갖는 BCH (67, 53, t = 2)로 지정된다.

h(x) = x¹⁴+ x⁹+ x⁸+ x⁶+ x⁵+ x⁴+ x²+ x + 1

또는 동일하게

h(x) = (x⁷+ x³+ 1)(x⁷+ x³+ x²+ x + 1)

좌측 계수는 에러 검출에 필요한 갈로이스 필드를 발생하는데 사용된다. 도 39를 참고로, 이는 α값을 발생하도록 종래 피드백 쉬프트 레지스터를 사용해 실행될 수 있는 신드롬 계산 블록(500)에서 계산된다. 처음 3개의 신드롬은 BCH 복호화의 기술에서 이미 공지된 바와 같이, 수신된 신호 R(x)를 값 α¹, α², 및 α³로 나누고, 다시 종래 피드백 쉬프트 레지스터 실행을 사용함으로서 계산된다. 신드롬은 다음과 같이 도시될 수 있다.

신드롬을 계산하는 동안, 신드롬은 저장 레지스터 R[2:0] (502)에 저장된다.

S₀이 0인 경우, 현재 tps 시퀀스에는 에러가 없는 것으로 즉시 결정할 수 있어, 에러 검출 블록(506)에 제공되는 라인(504)에 신호가 주어지고, 수신된 신호 R(x)의 데이터는 라인(508)상의 에러 검출 블록(506)의 출력에 따라 변하지 않거나 토글 (toggle)되어 출력된다. 이후 설명될 바와 같이,

이면, 정확하게 그 조건이 라인(510)에서 에러 검출 블록(506)으로 통신되는 에러가 주어진다. 그렇지 않은 경우에는 두 에러가 주어진다고 가정한다. 본 실행에서는 둘 이상의 에러가 검출될 수 없다.

상기에 도시된 3개의 비선형 방정식의 시스템을 풀기 위해서는 레지스터 R[2:0] (502)에서 탐색 블록(512)으로의 데이터 흐름이 프레임의 종료를 나타내는 신호 EOF (514)에 의해 인에이블된다. 피드백 루프에서 α^-1- α^-3에 대해 각기 갈로이스 필드 곱셈기 (522, 524, 526)을 갖는 3개의 피드백 쉬프트 레지스터 (516, 518, 520)는 50H, 20H, 및 3dH로 초기화된다 (여기서, H는 16진수임을 말한다). 피드백 쉬프트 레지스터 (516, 518, 520)는 새로운 데이터 비트가 이용가능할 때마다 클럭화된다. 피드백 쉬프트 레지스터 (516, 518, 520)의 출력 및 신드롬은 이후 설명될 반복적인 대입 탐색 기술을 사용해 에러 위치에 대한 탐색을 실행하는 탐색 모듈로 클럭화된다. 피드백 쉬프트 레지스터 (516, 518)는 갈로이스 필드 곱셈기(528)에서 곱하여진다.

한 에러의 경우를 고려해보면, S₀은 바람직하게 XOR 게이트(530)의 네트워크를 사용해 제1 피드백 쉬프트 레지스터(516)의 출력 (α-gen₀)으로 2에 대해 가산된다. 다음과 같은 관계를 가지면,

현재 데이터 비트에는 에러가 있는 것으로 결정된다. 프레임 저장기로부터 현재 출력되고 있는 비트는 토글된다. 탐색은 중단되고, 데이터는 프레임 저장기로부터 출력된다.

두 에러의 경우를 고려해볼 때, 다음의 관계를 가지면, 프레임 저장기로부터 출력되는 현재 비트에는 에러가 있다:

이제는 앞서 신드롬 S₀- S₂를 저장했던 레지스터 R[2:0] (502)에 바로 선행하는 식에서 계산된 3개 항을 저장할 필요가 있다. 이는 라인(532)으로 나타내진다.

처리과정은 계속하여 제2 에러를 찾고 앞선 반복에 의해 조정된 신드롬을 현재 포함하는 레지스터 R[2:0] (502)내의 데이터를 재사용한다. 조정된 신드롬은 S₀' - S₂'로 나타내진다.

이제는

이면, 제2 에러가 발견되고, 프레임 저장기로부터 지금 출력되고 있는 비트는 XOR 게이트(534)에 의해 토글된다. 탐색이 실패이면, 둘 이상의 에러가 주어질 수 있어 에러 신호 (도시되지 않은)가 설정된다.

갈로이스 필드 곱셈기(528)는 클럭화된 디지털 회로이고, 도 40을 참고로 설명된다. tps 데이터는 멀티캐리어 디지털 수신기(126)에서 일어나는 다른 처리와 비교해 매우 느리게 수신된다. 그래서, 반복적인 대입 탐색을 느리게 실행할 가능성이 있어, 갈로이스 필드 곱셈기는 최소 공간을 사용하도록 설계된다. 이들은 알파 발생기를 요구하지는 않지만, 작은 상수 계수 곱셈기에 의존하므로 반복적인 피드백으로 요구되는 알파값을 만든다. 그 배열은 갈로이스 필드 산술에서 다음 관계의 이점을 취한다.

곱셈기 (538, 540)을 선택하는 신호 init (536)에 의한 초기화 이후에, 승수 A (542)는 레지스터(544)에 누적되고 반복하여 곱셈기(546)에서 값 α¹으로 곱하여진다. 라인(548)상의 출력은 쉬프트 레지스터(550)에 유지되는 승수 B와 비트방향으로 반복하여 AND 처리된다. 쉬프트 레지스터의 출력은 한 비트 라인(552)에서 게이트(554)로 제공된다. 게이트(554)의 출력은 가산기(558)를 사용해 레지스터(556)에 누적된다.

tps 시퀀스 추출 블록(172)의 마이크로프로세서 인터페이스(142)에 관련된 신호와 입출력 신호는 표 21, 표 22, 및 표 23에서 설명된다. tps 시퀀스 추출 블록(172)과 BCH 디코더(496)의 회로는 베릴로그 코드 리스팅 20 및 21에서 설명된다.

자동 미세 주파수 제어 및 자동 샘플링 비율 제어

직교 주파수 분할 다중화 (orthogonal frequency division multiplexed, "OFDM")의 전송 고리에서 주어진 비이상적인 발진기는 OFDM 심볼에서 모든 캐리어에 영향을 준다. OFDM 캐리어는 잡음이 있는 국부 발진기로부터 기인한 같은 위상 및 주파수 방해를 승인한다. 국부 발진기의 주파수 변화는 위상 쉬프트를 발생시켜, 결과적으로 OFDM 심볼내에서 직교성을 손실시킨다. 그러므로, 이러한 위상 쉬프트를 최소화하여 직교성을 유지하기 위해서는 전송기에 관련된 주파수 오프셋을 추적하도록 수신기에서 우수한 자동 주파수 제어가 요구된다.

OFDM 심볼내의 모든 캐리어는 동일하게 위상 쉬프트에 의해 영향을 받는다. 이는 위상 잡음에 의해 발생되는 공통 위상 에러와 유사하다. 모든 캐리어에 주어지는 공통 위상 에러는 I/Q 복조가 디지털 정의역에서 실행되므로, 완전히 디지털 정의역에 있는 자동 주파수 제어 (Automatic Frequency Control, "AFC") 신호를 발생하는데 사용된다. 취해진 접근법은 OFDM 심볼 마다 공통 위상 에러를 계산하는 것이다. 이는 기준 파일럿을 사용해 이루어진다. 공통 위상 에러의 변화는 주파수 오프셋을 검출하는 시간에 걸쳐 측정되고 AFC 제어 신호를 유도하는데 사용된다. 이후 설명되는 AFC 제어 루프와 자동 샘플링 비율 제어 루프에 대해 일반적인 접근법은 도 41에 도시된다.

자동 샘플링 비율 제어는 수신기의 마스터 클럭이 전송기의 마스터 클럭과 정렬되지 않을 때 요구된다. 정렬되지 않으면, 두가지 문제점이 발생된다: (1) 캐리어를 복조하는 것이 정확하지 않은 공간을 갖는 것; (2) FFT 계산의 간격이 또한 잘못되는 것.

이 타이밍 에러의 효과는 복조된 OFDM 데이터에 위상 기울기를 제시하는 것이다. 이 위상 기울기는 타이밍 에러에 비례한다. 위상 기울기는 연속되는 OFDM 심볼 사이의 위상차를 계산하고, 기준 파일럿을 사용하고, 또한 이들 위상차의 기울기를 평가함으로서 결정될 수 있다. 라인 피팅 (line fitting)을 위해서는 최소 제곱 접근법이 사용된다. ASC 신호는 저역통과 필터 처리되어 싱크 인터폴레이터(158) (도 13)로 피드백된다.

이어지는 OFDM 심볼내의 기준 파일럿 사이의 평균 위상차는 주파수 편차를 계산하는데 사용된다. 국부 발진기의 주파수 편차가 상수라 가정하면, 위상은 α로 회전되고, α = 2πf_dmT_trads이다. 여기서, f_d는 주파수 편차이고, m은 동일한 파일럿 위치의 반복 사이에서 심볼의 수이고, T_t는 활성화 간격과 보호 간격의 합을 포함하는 주기이다. AFC 신호는 저역통과 필터링 α에 의해 시간에 걸쳐 발생된다. 이때, 주파수 편차의 값은 IQ 복조기(144) (도 13)를 제어하는데 사용된다.

AFC 및 ASC 제어 신호는 라인(154) (도 13)에 신호 IQGI가 주어지는 것으로 나타내지는 보호 간격이 통과되고 있을 때에만 유효한다. 이는 심볼이 2개의 다른 조건하에서 처리되는 것을 방지한다.

정정 회로(174) (도 14)는 도 42에 더 상세히 도시된다. 라인(560)에서 출력되는 주파수 에러값은 현재 심볼과 이전 심볼에서 대응하는 파일럿의 위상값 차이의 평균치를 결정함으로서 계산된다. 결과의 주파수 에러값은 IQ 복조기(144) (도 13)로 피드백되기 이전에 저역통과 필터(562)에서 필터 처리된다. 더 큰 주파수 에러를 처리하기 위해 연속 파일럿을 또한 평가하는 것은 선택적이다. 라인(564)에서 출력되는 샘플링 비율 에러는 심볼내의 파일럿과 이전 심볼내의 같은 파일럿 사이의 위상차를 봄으로서 결정된다. 그 차이는 심볼에 걸쳐 변화되고, 이미 공지된 최소 제곱 역행 방법을 사용해 라인이 고정될 수 있는 다수의 포인트를 제공한다. 이 라인의 기울기는 샘플링 비율 에러의 크기 및 방향을 나타낸다. 이 방법으로 유도된 샘플링 비율 에러는 싱크 인터폴레이터(158) (도 13)에 피드백되기 이전에 저역통과 필터(566)에서 필터 처리된다.

4개 심볼에 포함된 산란 파일럿의 분리된 저장기(568)는 주파수 에러 섹션(570)과 샘플링 비율 에러 섹션(572)에 의해 공유된다. 그에 의해, 산란 파일럿 위상이 4개 심볼 마다 반복되므로, 산란 파일럿 심볼의 직접적인 비교가 용이해진다. 산란 파일럿이 제어 정보를 제공하는데 사용되는 다른 실시예에서, 저장기는 4개 심볼에 대해 제공되어야 한다. 제어 정보가 연속 파일럿으로부터 유도되는 바람직한 실시예에서는 단 하나의 심볼에 대한 저장이 필요하다.

I 및 Q 데이터로부터 회전각 α을 회복하는 것은 위상 추출 블록(574)에서 이루어지고, 여기서

현재의 바람직한 실시예에서, 계산은 14 비트의 해상도로 행해진다. 위상 추출 블록(574)은 도 43에서 더 상세히 도시된다. 블록(576)에서는 먼저 α의 사분면이 결정된다. I 또는 Q가 0의 크기를 갖거나 I = Q인 특별한 경우는 라인(578)에 신호를 전함으로서 다루어진다. Q의 크기가 I의 크기를 넘으면, 블록(580)에서는 제어 신호(582)를 사용해 지수 반전이 이루어진다. 양의 정수 나눗셈 동작은 분할 블록(584)에서 실행된다. 비록 이동작은 11 클럭 싸이클을 요구하지만, 여유를 갖도록 위상 추출에 할당된 충분한 시간 그 이상이 있다. 지시의 아크탄젠트 계산은 테일러 급수 (Taylor Series)의 블록(586)에서 파이프라인 절단 반복 계산에 의해 이루어진다.

블록(586)은 도 44에 더 상세히 도시된다. 값 x²은 블록(588)에서 한번 계산되고 이어지는 반복에 사용되도록 저장된다. x의 멱은 피드백 라인(590)과 곱셈기(592)를 사용해 반복적으로 계산된다. 나눗셈은 계수가 하드웨어 연결된 상수 곱셈기(594)를 사용해 계산된다. 합은 가산기/감산기(596)를 사용해 누적된다. 전체적인 계산은 40 MHz에서 47 - 48 클럭 싸이클을 요구한다.

다시 도 43을 참고로, 사분면 맵핑과 특수 경우의 출력은 블록(576)의 제어하에 블록(598)에서 처리된다. 테일러 전개 결과의 제곱 에러는 각기 32 및 31개 항으로의 테일러 전개의 다른 α 값에서 제곱 에러의 플롯인 도 45 및 도 46에 도시된 바와 같이, α가 45도에 접근함에 따라 신속하게 상승됨을 주목한다. 31 및 32개 항으로의 테일러 전개는 평균화되고, 그 결과로 제곱 에러는 도 47에 도시된 바와 같이 극적으로 강하된다. 평균화 계산에 대한 중간값을 유지하는 메모리 (도시되지 않은)는 블록(598)에서 주어진다.

모든 산란 파일럿에 걸친 상수 위상 에러는 IQ 복조기에서의 주파수 오프셋으로 인한 것이다. 주파수 에러는 다음과 같이 정의될 수 있다:

여기서, α, m, 및 T_t는 상기에 주어진 것과 같은 의미를 갖는다. α는 현재 심볼과 m 심볼 주기 동안 지연된 심볼 사이에 대응하는 파일럿의 위상값 차이의 평균을 취함으로서 결정된다. 상기 식에서는 연속 파일럿의 경우 m = 1이다. 이 계산은 현재 심볼 - 4 만큼 선행된 심볼의 합을 누적하는 누적 블록(600)을 사용한다. 누적 블록(602)은 x개의 곱셈기를 갖고, 여기서 x는 1에서 142의 최소치까지 변한다 (ETS 300 744 전기통신 표준에 따른 2K 모드). 저역통과 필터(562, 566)는 10 - 20 탭을 갖는 이동 평균화 필터로 실행될 수 있다. 누적 블록(602)으로부터 이용가능한 데이터는 각각 m개 심볼 만큼 떨어져 샘플된 총 누적 파일럿 위상이다. 주파수 에러는 다음으로부터 계산될 수 있다.

ETS 300 744 전기통신 표준에 따른 2K 동작 모드라 가정하면, 산란된 파일럿의 경우 N = 142이고, 연속 위상의 경우에는 45이다. 샘플링 비율 에러를 결정하는 기술은 매 네 번째 심볼의 차이로부터 계산된 파일럿 캐리어의 위상차가 캐리어의 주파수에 대해 그려진 도 48에서 도시된다. 최상으로 피팅 (fitting)된 라인(604)이 나타내진다. 0의 기울기는 샘플링 비율 에러가 없음을 나타낸다.

파일럿 위치결정 블록(408) (도 14)으로부터 제어 신호(606)가 수신되면, 가산기(610)를 사용해 저역통과 필터처리된 주파수 에러 출력에 오프셋을 삽입하는 블록(608)에 의해 주파수 스위프가 초기화된다. 유사하게, 가산기(614)를 사용해 저역통과 필터처리된 샘플링 비율 에러 출력에 오프셋을 삽입하는 블록(612)에 의해 주파수 스위프가 초기화된다. 주파수 스위프는 0x0 - 0x7의 제어 신호값에 대응하는 0 - 3.5 kHz로부터 캐리어 공간 단계의 1/8로 증가되는 선형이다.

정정 회로(174) (도 14)의 바람직한 실시예는 도 49에 더 상세히 도시된다. 산란 파일럿 보다는 연속 파일럿이 14 비트의 해상도로 메모리 저장기(616)에 유지된다. 언급된 ETS 300 744 전기통신 표준에 따라, 연속 파일럿은 산란 파일럿 같이 균일하게 공간을 두지 않으므로, 누적 블록(618)에서의 계산을 위한 곱셈기(x)의 발생은 더 복잡하다. 그러나, 이제는 45개의 연속 파일럿을 평가할 필요만 있다 (ETS 300 744 전기통신 표준에 따른 2K 모드에서). 본 실시예에서는 한 심볼의 연속 파일럿만이 저장기(616)에 저장될 필요가 있다. 보호 간격 크기를 포함하는 것은 심볼의 총 기간 T_t를 계산할 필요가 있고, 이는 라인(620)에서 FFT 윈도우 회로 (블록 166, 도 14)로부터 수신된다.

도 42에 도시된 회로 중 마이크로프로세서 인터페이스(142)에 관련된 신호와 입출력 신호는 각각 표 24, 표 25, 표 26, 및 표 27에서 설명된다. 회로는 베릴로그 코드 리스팅 24 - 35에서 더 설명된다.

디맵퍼

디맵핑 회로(176) (도 15)는 명확하게 분리된 블록으로 도시되지만, 실제로는 채널 평가 및 정정 회로에 집적된다. 이는 I 및 Q 데이터를 각각 12-비트 해상도에서 디맵핑된 12-비트 부호화 배치 포맷 (3-비트 I, I 소프트-비트, 3-비트 Q, Q 소프트-비트)으로 변환한다. 부호화된 배치는 도 50 및 도 51에 도시된다. 64-QAM에서는 I 및 Q 값으로 3 비트가 사용되고, 16-QAM 2-비트에서는 2 비트가 사용되고, 또한 QPSK에서는 1 비트가 사용된다.

예를 들면, 도 51에서, I = 6.2, Q = -3.7의 값들은 다음에 디맵핑된다: I-데이터 = 001; I 소프트-비트 = 011; Q-데이터 = 101; Q 소프트-비트 = 101.

디맵핑 회로(176)의 입출력 신호는 각각 표 28 및 표 29에서 설명된다.

심볼 디인터리버

심볼 디인터리버(182) (도 15)는 전송된 신호의 심볼 인터리빙 처리를 역전시킨다. 도 52에 도시된 바와 같이, 디인터리버는 블록(622)으로 나타내지는 1512 x 13 메모리 저장기를 요구한다. 어드레스 발생기(624)는 선형 시퀀스로 인터리브 처리된 데이터를 기록하고 판독하는 어드레스를 발생한다. 실제로, 어드레스 발생기는 판독 어드레스 발생기와 분리된 기록 어드레스 발생기로 실현된다. 판독 및 기록은 데이터 흐름의 버스트를 줄이기 위해 다른 순간 비율로 일어난다. 어드레스 발생기(624)는 심볼 타이밍 펄스(626)에 의해 새로운 각 COFDM 심볼에 대해 재동기화된다. 인덱스 0의 캐리어는 캐리어0 펄스(628)로 표시된다. 어드레스는 그 캐리어가 저장되는 어드레스에 관련되어 발생되어야 한다.

심볼 디인터리버(182)의 입출력 신호는 각각 표 30 및 표 31에서 설명된다. 심볼 디인터리버(182)의 회로는 베릴로그 코드 리스팅 22에서 설명된다.

비트 디인터리버

도 54를 참고로, 비트 디인터리버(184) (도 15)는 도 53에 상세히 도시되는 바와 같이, 전송된 신호의 비트방향 인터리빙 처리를 역전시킨다. 소프트 부호화 회로(630)에서, 입력 데이터는 코드화 배치 포맷에서 24 비트 소프트 I/Q 포맷으로 재포맷된다. 소프트 부호화 회로(630)는 명백하게 비트 디인터리버(184)로 설명되지만, 상기에 논의된 심볼 디인터리버의 일부로 실현된다. 디인터리버 어드레스 발생기(632)는 ETS 300 744 전기통신 표준에서의 어드레스 알고리즘에 이어서, 126 x 24 메모리 저장기(634)로부터 6개의 적절한 소프트-비트를 판독하는 어드레스를 발생시킨다. 디인터리브 어드레스 발생기(632)는 심볼 타이밍 펄스(626)에 의해 새로운 각 COFDM 심볼에 대해 재동기화된다.

출력 인터페이스(636)는 메모리 저장기(634)로부터 판독된 소프트-비트로부터 I 및 Q 출력 데이터 스트림을 어셈블 (assemble) 처리한다. 3개의 I 소프트 비트 및 3개의 Q 소프트 비트는 각 디인터리브 동작시 메모리 저장기(634)로부터 추출되고, 비터비 디코더(186) (도 15)에 입력 데이터 스트림을 제공하도록 병렬-직렬 변환된다.

비트 디인터리버(184)의 입출력 신호는 각각 표 32 및 표 33에서 설명된다. 비트 디인터리버(184)의 회로는 베릴로그 코드 리스팅 23에서 설명된다.

호스트 마이크로컴퓨터 인터페이스

마이크로프로세서 인터페이스(142)의 기능은 호스트 마이크로프로세서가 멀티캐리어 디지털 수신기(126) (도 12)내에서 제어 및 상태 정보를 억세스하도록 허용하는 것이다. 마이크로프로세서 인터페이스(142)는 도 55에 더 상세히 도시된다. 직렬 인터페이스(638)와 병렬 인터페이스(640)가 제공되고, 후자는 주로 테스트와 디버깅 (debugging)을 위한 값의 인터페이스이다. 직렬 인터페이스(638)는 공지된 종류로서 I2C 호환가능하다. 마이크로프로세서 인터페이스(142)는 내부 조건에 의존해 수신기가 프로세서 개입을 요구하도록 구성되는 것을 허용하는 차폐가능 인터럽트 기능을 포함한다. 멀티캐리어 디지털 수신기(126)는 정상적인 동작에서 마이크로프로세서 인터페이스(142)의 개입에 의존하지 않음을 주목하여야 한다.

이제는 호스트 프로세서의 관점으로부터의 인터럽트 사용이 설명된다. "이벤트 (event)"란 말은 사용자가 관찰하기 원하는 칩상의 상태를 설명하는데 사용된다. 이벤트는 에러 상태를 나타내거나 사용자 소프트웨어에 대한 정보일 수 있다. 거기에는 2개의 단일 비트 레지스터 (도시되지 않은)가 각 인터럽트나 이벤트와 연관된다. 이들은 상태 이벤트 레지스터와 상태 마스크 레지스터이다.

상태 이벤트 레지스터는 그 값이 회로내에서 발생되는 상태에 의해 1로 설정되는 한 비트의 판독/기록 레지스터이다. 레지스터는 상태가 단지 일시적으로 존재하는 경우라도 1로 설정된다. 상태 이벤트 레지스터는 사용자의 소프트웨어가 재설정하거나 전체적인 칩이 재설정될 때까지 1로 설정되어 유지되도록 보장된다. 상태 이벤트 레지스터는 값 1을 기록함으로서 0으로 클리어된다. 상태 이벤트 레지스터에 0을 기록하면, 레지스터는 변하지 않는다. 상태 이벤트 레지스터는 또 다른 상태 발생이 관찰될 수 있기 이전에 사용자 소프트웨어에 의해 0으로 설정되어야 한다.

상태 마스크 레지스터는 대응하는 상태 이벤트 레지스터가 설정되면 인터럽트 요구의 발생을 가능하게 하는 한 비트 판독/기록 레지스터이다. 상태 마스크 레지스터에 1이 기록될 때 상태 이벤트가 이미 설정되면, 인터럽트 요구가 즉시 발생된다. 값 1은 인터럽트를 가능하게 한다. 상태 마스크 레지스터는 칩 재설정시 0으로 클리어된다. 그렇지 않은 경우, 블록은 인터럽트 요구를 발생한 이후 동작을 중단하고, 상태 이벤트 레지스터나 상태 마스크 레지스터가 클리어된 이후에 곧 다시 시작된다.

이벤트 비트와 마스크 비트는 항상 레지스터 맵의 연속적인 바이트에서 대응하는 비트 위치로 그룹화된다. 이는 어느 이벤트가 인터럽트를 발생하였나를 식별하도록 인터럽트 서비스가 이벤트 레지스터내의 값에 대한 마스크로 마스크 레지스터로부터 판독된 값을 사용하는 것을 허용한다. 거기에는 칩에 대한 이벤트 작용을 요약하는 단일 글로벌 이번트 비트가 있다. 칩 이벤트 레지스터는 각각의 마스크 비트에 1을 갖는 모든 온-칩 (on-chip) 이벤트의 OR을 제시한다. 칩 마스크 비트내의 값 1은 칩이 인터럽트를 발생하는 것을 허용한다. 칩 마스크 비트내의 값 0은 온-칩 이벤트가 인터럽트 요구를 발생하는 것을 방지한다. 칩 이벤트 레지스터에 1 또는 0을 기록하는 것은 아무런 효과가 없다. 칩 이벤트 레지스터는 각각의 마스크 비트에서 1로 인에이블된 모든 이벤트가 클리어되었을 때만 클리어된다.

칩 이벤트 비트와 칩 이벤트 마스크가 모두 설정되면, IRQ 신호(642)가 전해진다. IRQ 신호(642)가 활성화 저레벨이므로, "오픈 콜렉터 (open collector)" 출력은 오프-칩 풀-업 저항기 (off-chip pull-up resistor)를 요구한다. 활성화일 때, IRQ 출력은 100 Ω 이하의 임피던스에 의해 풀 다운 (pull down)된다. 대략 4 kΩ의 풀-업 저항기가 적절하다.

마이크로프로세서 인터페이스(142)의 입력 및 출력 신호는 각각 표 34 및 표 35에서 설명된다.

시스템 제어기

멀티캐리어 디지털 수신기(126) (도 12)의 동작, 특히 채널 포착과 에러 상태의 처리를 제어하는 시스템 제어기(198) (도 15)는 도 56에 더 상세히 도시된다.

도 57의 상태도를 참고로, 채널 포착 시퀀스는 4개의 타임아웃 (timeout)으로 구동된다.

(1) AGC 포착 타임아웃. AGC가 단계(644)에 도시된 신호 레벨을 올리는데 20 ms (80 심볼)가 허용된다. 이어서, 블록(646)에서 포착 탐색을 시작하도록 FFT 윈도우가 인에이블된다.

(2) 심볼 포착 타임아웃: 최대 보호 간격 + 활성화 심볼 길이인 200 심볼 주기가 단계(648)에서 FFT 윈도우를 수용하도록 할당된다. 또 다른 35 심볼 주기는 단계(650)에서 파일럿 위치결정에 할당된다. 2K OFDM 심볼을 처리하는데는 대략 50 ms가 요구된다. 맨끝이 아닌 상황에서 포착 시간을 절약하도록 파일럿의 위치가 결정되자마자 단계(650)를 빠져나오는 옵션이 제공된다.

(3) 제어 루프 정착 타임아웃: 대략 40 심볼을 나타내는 또 다른 10 ms는 단계(652)에서 제어 루프가 정착되는 것을 허용하도록 할당된다. 제어 루프 정착 타임아웃이 발생된 경우 파일럿이 손실되었으면 단계(652)를 빠져나와 초기 단계 resync (644)로 복귀하는 옵션이 제공된다.

(4) 비터비 동기화 타임아웃: 블록(656)에서는 대략 150 심볼 주기가 단계(658)로 나타내지는 tps 동기화의 최악의 경우에 대해 할당되고, 대략 100 심볼 주기는 비터비 디코더(186) (도 15)가 단계(660)에서 전송 파괴 비율로 동기화되도록 할당된다. 이는 대략 65 ms이다. 이상적인 상태에서는 이를 길게 대기할 필요가 없다. 비터비 동기화가 이루어지자마자, system_lock 상태(662)로 전이된다. 수신기 매개변수 레지스터에서 매개변수 (아래 표를 참고)를 설정하고 set_rx_parameters를 1로 설정함으로서 tps 동기화 요구를 우회하는 것이 가능하다.

임의의 스테이지에서 포착이 실패되면, 처리과정은 자동적으로 재시도를 위해 단계 resync (654)로 복귀된다.

폐쇄 상태인 시스템은 리드-솔로몬 오버로드 이벤트가 일어나지 않으면, 즉 정정될 수 없는 에러를 갖는 리드-솔로몬 패킷의 수가 1초 주기에서 소정의 값 (rso_limit 값)을 넘지 않으면 폐쇄 상태로 유지된다. 4개 동기화 상태 중 임의의 것이 포착 시퀀스로 기계화되면, FFT 윈도우 (단계 648), 파일럿 위치결정 (단계 650), tps 동기화 (단계 658), 및 비터비 동기화 (단계 660)는 채널 포착이 일어난 경우 동기화를 손실하여, 이벤트, rso_event가 발생되고 단계 resync (654)가 자동적으로 트리거될 때까지 아무런 작용도 취해지지 않는다.

양호하지 않은 신호 상태에서는 포착, 특히 비터비 동기화가 어렵다. 그러므로, 마이크로프로세서 인터페이스(142) (도 12)에는 설정될 때 4의 계수로 타임아웃을 확장하는 비트가 옵션으로 제공된다.

시스템 제어기(198)의 마이크로프로세서 인터페이스 레지스터와 입출력 신호는 각각 표 36, 표 37, 표 38, 및 표 39에서 설명된다.

부록

Claims (35)

1. 멀티캐리어 (multicarrier) 신호를 위한 디지털 수신기에 있어서

   아날로그 멀티캐리어 신호를 수신하는 증폭기 - 상기 멀티캐리어 신호가 심볼 주기 T_s를 갖는 데이터 심볼의 스트림을 포함하고, 상기 심볼이 활성 간격, 보호 간격, 및 그들 사이의 경계를 포함하고, 상기 보호 간격은 상기 활성 간격 일부의 복제임 - ;

   상기 증폭기에 연결된 아날로그 대 디지털 변환기;

   상기 아날로그 대 디지털 변환기에 의해 샘플링 (sampling)된 데이터로부터 동위상 (in phase) 및 직각 (quadrature) 성분을 복원하는 I/Q 복조기;

   상기 아날로그 대 디지털 변환기에 연결되어, 이득 제어 신호를 상기 증폭기에 제공하기 위한 자동 이득 제어 회로;

   상기 I/Q 복조기로부터 I 및 Q 데이터를 수신하기 위한 저역통과 필터 회로 - 상기 I 및 Q 데이터는 데시메이트됨(decimated) - ;

   상기 데시메이트된 I 및 Q 데이터를 제1 비율(rate)로 수신하고 재샘플링된 I 및 Q 데이터를 제2 비율로 출력하는 재샘플링 회로;

   상기 재샘플링 회로에 연결되어, 상기 보호 간격의 경계를 탐지(locating) 하기 위한 FFT 윈도우 (window) 동기화 회로;

   상기 FFT 윈도우 동기화 회로와 동작되게 연관된 실시간 파이프라인 FFT 프로세서 (real-time pipelined FFT processor) - 상기 FFT 프로세서는 적어도 한개의 스테이지를 구비하며, 상기 스테이지는 복소수 계수 곱셈기, 및 상기 복소수 계수 곱셈기에서 곱해지는 승수가 내부에 정의된 룩업 테이블 (lookup table)을 갖는 메모리를 포함하되, 상기 승수 각각의 값은 상기 룩업 테이블에서 유일함 - ; 및

   상기 FFT 윈도우 동기화 회로에 응답하여, 활성화 심볼과 보호 간격 사이의 경계가 탐지 되었음을 나타내는 소정의 이벤트 (event)를 검출하기 위한 모니터 회로

   를 포함하는 것을 특징으로 하는 수신기.
2. 제1항에 있어서, 상기 FFT 윈도우 동기화 회로는

   현재 도달하는 재샘플링된 I 및 Q 데이터를 수신하고, 지연된 재샘플링 I 및 Q 데이터를 출력하는 제1 지연 소자;

   상기 현재 도달하는 재샘플링된 I 및 Q 데이터와 상기 지연된 재샘플링 I 및 Q 데이터 사이의 차이를 나타내는 차이 신호를 발생하는 감산기;

   상기 감산기의 상기 차이 신호를 나타내는 단극 (unipolar) 크기를 갖는 출력 신호를 발생하는 제1 회로;

   상기 제1 회로의 상기 출력 신호를 저장하는 제2 지연 소자;

   상기 제2 지연 소자의 지연된 출력을 수신하는 제3 지연 소자; 및

   상기 제2 지연 소자에 저장된 데이터와 상기 제3 지연 소자에 저장된 데이터 사이의 통계 관계를 계산하고 상기 통계 관계를 나타내는 출력을 갖는 제2 회로

   를 포함하는 것을 특징으로 하는 수신기.
3. 제2항에 있어서, 상기 통계 관계는 F 비율 (F ratio)를 포함하는 것을 특징으로 하는 수신기.
4. 제1항에 있어서, 상기 FFT 프로세서는 8K 모드로 동작하는 것을 특징으로 하는 수신기.
5. 제1항에 있어서, 상기 FFT 프로세서는 상기 메모리에 대한 어드레스 발생기를 더 포함하고,

   상기 어드레스 발생기는 현재 요구되는 승수의 순서 의존도를 나타내는 신호를 수신하고, 상기 현재 요구되는 승수가 저장된 상기 메모리의 어드레스를 출력하는 것을 특징으로 하는 수신기.
6. 제5항에 있어서, 상기 각 승수는 상기 복소수 계수 곱셈기에 의한 곱셈을 위해 각 순서 의존도의 순서로 상기 룩업 테이블에 저장되고,

   상기 승수의 상기 순서 의존도는 증가 시퀀스를 정의하고,

   상기 어드레스 발생기는

   상기 어드레스 발생기에 의해 발생되었던 이전 어드레스를 저장하는 누적기;

   상기 현재 요구되는 승수의 증가값을 계산하는 회로; 및

   상기 이전 어드레스에 상기 증가값을 더하는 가산기

   를 포함하는 것을 특징으로 하는 수신기.
7. 제6항에 있어서, 상기 룩업 테이블은 다수의 로우 (row)를 포함하고,

   상기 증가 시퀀스는 다수의 증가 시퀀스를 포함하고,

   상기 승수는 로우 순서로 저장되되,

   제1 로우에서 제1 증가 시퀀스는 0이고;

   제2 로우에서 제2 증가 시퀀스는 1이고;

   제3 로우에서 제3 증가 시퀀스의 제1 및 제2 브레이크 포인트 (break point) B1, B2는 각각 다음의 관계

   에 의해 결정되고;

   제4 로우에서 제3 증가 시퀀스의 제3 브레이크 포인트 B3는 다음의 관계

   에 의해 결정되고,

   여기서, M_N은 상기 FFT 프로세서의 제N 스테이지의 메모리를 나타내는 것을 특징으로 하는 수신기.
8. 제1항에 있어서,

   상기 FFT 프로세서로부터의 프레임을 나타내는 변환된 디지털 신호를 수신하여, 내부의 파일럿 캐리어(pilot carrier)를 탐지하기 위한 파일럿 탐지 회로 - 상기 파일럿 캐리어는 상기 변환된 디지털 신호의 캐리어 스펙트럼에서 간격 K로 공간을 두고 떨어져 있고 소정의 크기를 가짐 - ,

   를 포함하는 채널 평가 및 정정 회로를 더 포함하되, 상기 파일럿 탐지 회로는,

   모듈로 K에 대해 상기 변환된 디지털 신호에서 캐리어의 순서를 계산하는 제1 회로;

   상기 제2 회로에 연결되어, 상기 변환된 디지털 신호에서 상기 캐리어의 크기를 누적하는 K 누적기 - 상기 누적된 크기는 한 세트를 정의함 - ; 및

   K 세트의 누적된 크기값을 상기 소정의 크기와 상관시키기 위한 상관 회로 - 상기 K 세트 각각에서 위치 계산된 모듈로 K를 갖는 제1 멤버가 상기 프레임의 시작 위치로부터 유일하게 오프셋 (offset)됨 -

   를 구비하는 것을 특징으로 하는 수신기.
9. 제8항에 있어서, 상기 파일럿 탐지 회로는 상기 변환된 디지털 신호의 비트 순서를 반전시키는 비트 반전 회로를 더 포함하는 것을 특징으로 하는 수신기.
10. 제7항에 있어서, 상기 캐리어의 상기 크기와 상기 소정의 크기는 진폭인 것을 특징으로 하는 수신기.
11. 제7항에 있어서, 상기 캐리어의 상기 크기와 상기 소정의 크기는 절대값인 것을 특징으로 하는 수신기.
12. 제7항에 있어서, 상기 상관 회로는 상기 K 세트의 누적된 크기 중 제1 피크와 제2 피크 사이의 공간을 결정하는 피크 트래킹 (peak tracking) 회로를 더 포함하는 것을 특징으로 하는 수신기.
13. 제7항에 있어서, 상기 채널 평가 및 정정 회로는

    상기 파일럿 캐리어 사이에서 채널 응답을 평가하는 보간 필터 (interpolating filter); 및

    상기 FFT 프로세서에 의해 출력된 데이터 캐리어를 상기 보간 필터에 의해 발생된 상관 계수와 곱하는 곱셈 회로

    를 더 포함하는 것을 특징으로 하는 수신기.
14. 제7항에 있어서, 상기 채널 평가 및 정정 회로는 상기 FFT 프로세서로부터 위상-정정되지(phase-corrected) 않은 I 및 Q 데이터의 데이터 스트림을 수신하여, 상기 정정되지 않은 데이터의 위상각을 나타내는 신호를 발생하는 위상 추출 회로를 더 포함하되, 상기 위상 추출 회로는 다음의 위상이 교정되지 않은 I 및 Q 데이터의 위상각을 누적하기 위한 누적기를 포함하는 것을 특징으로 하는 수신기.
15. 제14항에 있어서, 상기 채널 평가 및 정정 회로는 상기 위상 추출 회로와 상기 누적기에 연결되어, 상기 위상-정정되지 않은 I 및 Q 데이터에 운반된 제1 심볼의 누적된 공통 위상 에러를 저장하는 메모리를 포함하는 자동 주파수 제어 회로를 더 포함하되,

    상기 누적기는 상기 메모리에 연결되어, 제2 심볼에서 다수의 파일럿 캐리어의 공통 위상 에러와 상기 제1 심볼에서 대응하는 파일럿 캐리어의 공통 위상 에러 사이의 차이를 누적하고,

    상기 누적기의 출력이 상기 I/Q 복조기에 연결되는 것을 특징으로 하는 수신기.
16. 제15항에 있어서, 상기 누적기의 상기 연결된 출력은 내부에 보호 간격을 수신하는 동안에만 상기 I/Q 복조기에서 인에이블되는 것을 특징으로 하는 수신기.
17. 제14항에 있어서, 상기 채널 평가 및 정정 회로는 상기 위상 추출 회로에 연결되어 상기 위상-정정되지 않은 I 및 Q 데이터에서 운반된 제1 심볼내의 파일럿 캐리어의 누적된 위상 에러를 저장하는 메모리를 포함하는 자동 샘플링 비율 제어 회로를 더 포함하고,

    상기 누적기는 상기 메모리에 연결되어, 제2 심볼에서 파일럿 캐리어의 위상 에러와 상기 제1 심볼에서 대응하는 파일럿 캐리어의 위상 에러 사이의 차이를 누적하여 다수의 누적된 심볼간 캐리어 위상 에러 미분을 정의하고, 위상 기울기가 제1 누적 심볼간 캐리어 위상 미분과 제2 누적 심볼간 캐리어 위상 미분 사이의 차이에 의해 정의되고,

    상기 누적기의 출력이 상기 I/Q 복조기에 연결되는 것을 특징으로 하는 수신기.
18. 제17항에 있어서, 상기 샘플링 비율 제어 회로는 다수의 누적된 심볼간 캐리어 위상 에러 미분을 저장하고 그들 사이의 최상의 피팅된 선(a line of best fit)을 계산하는 것을 특징으로 하는 수신기.
19. 제17항에 있어서, 상기 누적기의 상기 연결된 출력 신호는 내부에 보호 간격을 수신하는 동안에만 상기 재샘플링 회로에서 인에이블되는 것을 특징으로 하는 수신기.
20. 제17항에 있어서, 상기 위상 추출 회로의 출력을 저장하는 공통 메모리가 상기 자동 주파수 제어 회로와 상기 자동 샘플링 비율 제어 회로에 연결되는 것을 특징으로 하는 수신기.
21. 제14항에 있어서, 상기 위상 추출 회로는 다음 급수

    에 따라 회전각의 아크탄젠트를 반복적으로 계산하는 파이프라인 회로를 더 포함하되, x가 상기 위상-정정되지 않은 I 및 Q 데이터의 비율인 것을 특징으로 하는 수신기.
22. 제21항에 있어서, 상기 파이프라인 회로는

    상수 계수 곱셈기; 및

    상기 급수의 다수의 상수 계수 중 하나를 선택하고, 그 출력이 상기 상수 계수 곱셈기의 입력에 연결되는 멀티플렉서

    를 포함하는 것을 특징으로 하는 수신기.
23. 제21항에 있어서, 상기 파이프라인 회로는

    곱셈기;

    x²량을 저장하고, 상기 곱셈기의 제1 입력에 연결되는 제1 메모리;

    상기 곱셈기의 출력을 보유하는 제2 메모리; 및

    상기 제2 메모리와 상기 곱셈기의 제2 입력 사이의 피드백 연결부

    를 포함하는 것을 특징으로 하는 수신기.
24. 제21항에 있어서, 상기 파이프라인 회로는

    상기 급수의 값을 저장하는 제3 메모리;

    상기 제3 메모리에 연결된 제어 회로 - 상기 파이프라인 회로는 상기 급수 중 N 항을 계산하고, 상기 파이프라인 회로는 상기 급수 중 N+1 항을 계산하며, N은 정수임 - ; 및

    상기 제3 메모리에 연결되어, 상기 급수 중 상기 N 항과 상기 N+1 항의 평균을 계산하기 위한 평균화 회로

    를 더 포함하는 것을 특징으로 하는 수신기.
25. 제1항에 있어서, 상기 멀티캐리어 신호의 파일럿 캐리어에서 전송되는 데이터는 코드 발생기 다항식 h(x)에 따라 BCH 부호화되고,

    상기 수신기는

    상기 BCH 부호화 데이터에 대해 동작하는 복조기; 및

    상기 복조기에 연결되어, 상기 다항식의 갈로이스 필드 (Galois Field)를 형성하고, 상기와 함께 다수의 신드롬 (syndrome)을 계산하기 위한 회로,

    각각이 상기 신드롬 중 하나를 각기 저장하는 다수의 저장 레지스터,

    각각이 상기 저장 레지스터 중 하나로부터 각기 데이터를 수신하고 출력을 갖는 다수의 피드백 쉬프트 레지스터,

    각각이 상기 피드백 쉬프트 레지스터 중 하나에 걸친 피드백 루프에서 연결되고, 연관된 피드백 쉬프트 레지스터의 출력을 상기 갈로이스 필드의 알파값으로 곱하는 다수의 갈로이스 필드 곱셈기,

    상기 피드백 쉬프트 레지스터 중 두 개의 상기 출력을 곱하는 출력 갈로이스 필드 곱셈기,

    상기 피드백 쉬프트 레지스터와 상기 출력 갈로이스 필드 곱셈기에 연결되고, 그의 출력 신호가 데이터의 현재 비트에서의 에러를 나타내는 에러 검출 회로; 및

    상기 에러 검출 회로에 의해 인에이블되고, 상기 저장 레지스터에 연결되어, 상기 피드백 쉬프트 레지스터의 출력이 상기 저장 레지스터에 기록되는 피드백 선

    을 포함하는 반복적인 파이프라인 BCH 복호화 회로

    를 더 포함하는 것을 특징으로 하는 수신기.
26. 제25항에 있어서, 상기 출력 갈로이스 필드 곱셈기는

    초기에 제1 승수 A를 저장하는 제1 레지스터;

    상기 레지스터에 연결되어 값 α로 곱하기 위한 상수 계수 곱셈기 - 상기 상수 계수 곱셈기의 출력은 제1 피드백 루프를 정의하도록 상기 제1 레지스터에 연결되어, 그에 의해 클럭된 동작의 제k 싸이클에서 상기 제1 레지스터가 갈로이스 필드곱 Aα^k를 포함함 - ;

    제2 승수 B를 저장하는 제2 레지스터;

    상기 제2 레지스터와 상기 상수 계수 곱셈기의 상기 출력에 연결된 AND 게이트;

    제1 입력이 상기 AND 게이트의 출력에 연결된 가산기; 및

    상기 가산기의 제2 입력에 연결된 누적기

    를 포함하되,

    상기 가산기의 출력은 제2 피드백 루프를 정의하도록 상기 누적기에 연결되고, 그에 의해 갈로이스 필드곱 AB가 상기 가산기에 의해 출력되는 것을 특징으로 하는 수신기.
27. 채널의 주파수 응답을 평가하는 방법에 있어서

    복수의 데이터 캐리어와 산란 파일럿 캐리어 (scattered pilot carrier)를 갖는 멀티캐리어 신호를 채널로부터 수신하는 단계 - 상기 산란 파일럿 캐리어는 제1 간격 N으로 공간을 두어 떨어져 있고 상기 데이터 캐리어의 전송 전력과 다른 전력으로 전송됨 - ;

    상기 멀티캐리어 신호를 디지털 표현으로 변환하는 단계;

    상기 멀티캐리어 신호의 상기 디지털 표현에 대해 푸리에 변환 (Fourier transform)을 실행하여 변환된 디지털 신호를 발생하는 단계;

    상기 변환된 디지털 신호의 비트 순서를 반전하여 비트 순서가 반전된 신호를 발생하는 단계;

    상기 비트 순서가 반전된 신호에서의 캐리어 크기를 N개 누적기에 주기적으로 누적시키는 단계;

    상기 누적된 크기를 상기 산란 파일럿 캐리어의 상기 전력과 상관시키는 단계; 및

    상기 상관 단계에 응답해서, 상기 멀티캐리어 신호의 캐리어를 식별하는 동기화 신호를 발생하는 단계

    를 포함하는 것을 특징으로 하는 방법.
28. 제27항에 있어서, 크기를 누적시키는 상기 단계는

    상기 비트 순서가 반전된 신호의 실수 성분의 절대값을 허수 성분의 각 절대값에 더하여 합을 발생하는 단계; 및

    상기 합을 상기 누적기에 각기 저장하는 단계

    를 포함하는 것을 특징으로 하는 방법.
29. 제27항에 있어서, 상기 누적된 크기를 상관시키는 단계는 제1 캐리어 위치를 나타내는 내부에 저장된 최고값을 갖는 제1 누적기를 식별하는 단계를 더 포함하는 것을 특징으로 하는 방법.
30. 제29항에 있어서, 상기 누적된 크기를 상관시키는 단계는 제2 캐리어 위치를 나타내는 내부에 저장된 두 번째의 최고값을 갖는 제2 누적기를 식별하는 단계; 및

    상기 제1 캐리어 위치와 상기 제2 캐리어 위치 사이의 간격을 결정하는 단계

    를 더 포함하는 것을 특징으로 하는 방법.
31. 제27항에 있어서, 상기 비트 순서가 반전된 신호에서 제1 심볼의 캐리어 위치를 내부의 제2 심볼의 캐리어 위치와 비교하는 단계를 더 포함하는 것을 특징으로 하는 방법.
32. 제27항에 있어서,

    파일럿 캐리어 간을 보간하여 그들 사이에 배치된 각각의 중간 데이터 캐리어에 대한 상관 계수를 결정하는 단계; 및

    상기 상관 계수에 따라 상기 중간 데이터 캐리어의 크기를 각기 조정하는 단계

    를 더 포함하는 것을 특징으로 하는 방법.
33. 제27항에 있어서,

    상기 변환된 디지털 신호로 전송된 연속하는 심볼의 대응하는 파일럿 캐리어 사이의 평균 위상차를 결정하는 단계;

    상기 평균 위상차에 응답해서 제1 제어 신호를 발생하는 단계; 및

    상기 제1 제어 신호에 응답해서 상기 멀티캐리어 신호의 수신 주파수를 조정하는 단계

    를 더 포함하는 것을 특징으로 하는 방법.
34. 제33항에 있어서,

    상기 전송된 데이터 캐리어에서 제1 심볼의 제1 데이터 캐리어와 내부의 제2 심볼의 상기 제1 데이터 캐리어 간의 제1 위상차를 결정하는 단계;

    상기 제1 심볼의 제2 데이터 캐리어와 상기 제2 심볼의 상기 제2 데이터 캐리어 간의 제2 위상차를 결정하는 단계;

    상기 제1 위상차와 상기 제2 위상차 간의 차이를 결정하여, 상기 제1 데이터 캐리어와 상기 제2 데이터 캐리어 간의 위상 기울기를 정의하는 단계;

    상기 위상 기울기에 응답해서 제2 제어 신호를 발생하는 단계; 및

    상기 제2 제어 신호에 응답해서, 상기 멀티캐리어 신호의 샘플링 주파수를 조정하는 단계

    를 더 포함하는 것을 특징으로 하는 방법.
35. 제34항에 있어서, 상기 제1 위상차와 상기 제2 위상차 사이의 차이를 결정하는 단계는 최상의 피팅된 선(a line of best fit)을 계산하는 단계를 포함하는 것을 특징으로 하는 방법.