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- 239000010409 thin film Substances 0.000 claims description 152
- 239000000758 substrate Substances 0.000 claims description 106
- 239000010408 film Substances 0.000 claims description 86
- 239000012535 impurity Substances 0.000 claims description 40
- 238000006243 chemical reaction Methods 0.000 claims description 34
- 239000004065 semiconductor Substances 0.000 claims description 34
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 86
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 40
- 229920005591 polysilicon Polymers 0.000 description 34
- 239000011521 glass Substances 0.000 description 29
- 239000011229 interlayer Substances 0.000 description 20
- 230000001681 protective Effects 0.000 description 16
- 239000004973 liquid crystal related substance Substances 0.000 description 14
- 239000004020 conductor Substances 0.000 description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- 206010034972 Photosensitivity reaction Diseases 0.000 description 5
- 230000036211 photosensitivity Effects 0.000 description 5
- 238000005224 laser annealing Methods 0.000 description 4
- 230000003287 optical Effects 0.000 description 4
- 238000004380 ashing Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000149 penetrating Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 210000002381 Plasma Anatomy 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000002093 peripheral Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910004682 ON-OFF Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N Silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N oxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
Description
本発明は、スイッチング素子を備えたアレイ基板およびその製造方法に関する。
近年、液晶表示素子などの構成材料であるアレイ基板は、従来の非晶質シリコン薄膜を用いた薄膜トランジスタに代わって、多結晶シリコン薄膜であるポリシリコン薄膜を用いた薄膜トランジスタが実用化されている。
そして、この種のアレイ基板は、絶縁性基板上に非晶質シリコン薄膜を成膜して堆積させた後、この非晶質シリコン薄膜をレーザアニールして再結晶化させて多結晶シリコン薄膜にしてから、この多結晶シリコン薄膜をパターニングして薄膜トランジスタの活性層とする。
次いで、この薄膜トランジスタの閾値電圧制御の目的のために、この薄膜トランジスタの活性層に、低濃度P型もしくはN型の不純物をドープして注入した後、これら低濃度P型もしくはN型の不純物がドープされた活性層を含む絶縁基板上にゲート絶縁膜を成膜する。
さらに、このゲート絶縁膜上に導電体膜を成膜して堆積した後に、この導電体膜をパターニングして薄膜トランジスタの活性層上にゲート電極を形成する。この後、このゲート電極をマスクとして、薄膜トランジスタの活性層にP型もしくはN型の不純物を高濃度ドープして注入して、薄膜トランジスタのソース領域およびドレイン領域を形成する。
次いで、ゲート電極を含むゲート絶縁膜上に層間絶縁膜を形成した後に、この層間絶縁膜に薄膜トランジスタのソース領域あるいはドレイン領域に貫通するコンタクトホールを開口する。この後、これらコンタクトホールを含む層間絶縁膜上に導電体膜を形成した後、この導電体膜をパターニングして信号線となるソース電極およびドレイン電極を形成する。
さらに、これらソース電極およびドレイン電極を含む層間絶縁膜上に保護層を形成した後、この保護膜に薄膜トランジスタのドレイン電極に貫通するコンタクトホールを開口して、このコンタクトホールを介してドレイン電極を外部に電気的に接続してアレイ基板を製造する。
次いで、アレイ基板のガラス基板上に入力機能を持ったデバイスを光センサ素子で実現するためには、光を受けると光電流を発生する光センサ素子をガラス基板上に設ける必要がある。そして、この光センサ素子としては、I層の低濃度不純物注入された領域において光電流が発生するPINダイオードが用いられている(例えば、特許文献1参照。)。
ここで、薄膜トランジスタの所望の特性を得るためには、この薄膜トランジスタの活性層に対して不純物を注入する必要がある。これに対して、光センサ素子としてPINダイオードを用いた場合には、このPINダイオードのI層に、光感度を向上させる点から不純物を注入しない方が好ましい。
ところが、これら薄膜トランジスタと光センサ素子とを同一工程でガラス基板上に形成しようとした場合には、これら薄膜トランジスタの活性層と光センサ素子のI層との不純物濃度を変えることができない。このため、所望の特性の薄膜トランジスタと、光感度を向上させた光センサ素子とのそれぞれを同時にガラス基板上に形成することは容易ではない。また、これら薄膜トランジスタと光センサ素子とを別々の工程で形成することによって、これら薄膜トランジスタの活性層と光センサ素子のI層との不純物濃度を変えることができるが、製造工程数が増加してしまい安価に製造することが容易ではない。
一方、多結晶シリコン薄膜としてポリシリコン薄膜を活性層に用いた複数の薄膜トランジスタが実装されたアレイ基板は、これら薄膜トランジスタのオン電流が高いため、画素スイッチング回路のみならず、周辺駆動回路を取り込むことができる。さらに、液晶表示装置の高解像度化に伴い、周辺駆動回路の動作周波数を高くすることが要求されるから、薄膜トランジスタのチャネル長を短くすることが要求される。
一般に、薄膜トランジスタのドレイン耐圧は、チャネル長が短くなると低くなる。すなわち、このチャネル長が短くなると、電界が集中しているドレイン端でのキャリア濃度が高くなり、ドレインアバランシェの発生する電圧が低くなるためである。ここで、回路動作周波数を上げる目的で、チャネル長を短くすることは、VLSI(Very Large Scale Integration)でもなされており、このVLSIでは耐圧の低下に伴い電源電圧を低くして使用している。
特許2959682号公報(第2−4頁、図1)
ところが、液晶表示素子や有機EL(ElectroLuminescence)素子においては、これら液晶あるいはEL素子の駆動に一定以上の電圧を必要とする。このため、これら液晶表示素子あるいは有機EL素子全体の電源電圧を下げることができない。例えば、液晶の駆動においては、10V以上の駆動電圧が要求される。
そして、高耐圧および高周波数での動作という相反する要求を満たすため、同一のガラス基板上にチャネル長の異なる複数の薄膜トランジスタを形成する。すなわち、高周波数での動作が要求される部分での薄膜トランジスタのチャネル長を短くして低い電圧で駆動させる。これに対し、高耐圧が要求される部分での薄膜トランジスタのチャネル長を長くする。
ここで、図27および図28に示すように、多結晶シリコン薄膜を活性層に用いた薄膜トランジスタで、チャネル長を変化させた場合のドレイン電流のゲート電圧依存性は、チャネル長を短くすることによって、閾値電圧の低下が起こるととともに、ゲート電圧0Vでのオフ電流が増大している。すなわち、活性層が多結晶シリコン薄膜であるために、ギャップ中準位を持つためである。ここで、オフ電流の増加は、回路の消費電流を増大させたり、回路を誤動作させたりする。したがって、単純にチャネル長を変化させるのみでは、高耐圧の薄膜トランジスタと、高周波で動作できる薄膜トランジスタとのそれぞれを作成できないという問題を有している。
本発明は、このような点に鑑みなされたもので、特性の異なるスイッチング素子や光電変換素子を容易かつ少ない工程数で製造できるアレイ基板およびその製造方法を提供することを目的とする。
本発明は、絶縁性基板と、この絶縁性基板の一主面に設けられ、多結晶半導体層である活性層を有するスイッチング素子と、前記絶縁性基板の一主面に設けられ、前記多結晶半導体層である光電変換部を有する光電変換素子とを具備し、前記スイッチング素子の活性層と、前記光電変換素子の光電変換部とは、同一工程で不純物がドープされ、これら活性層および光電変換部のドーピング濃度が異なるものである。
そして、絶縁性基板の一主面に設けたスイッチング素子の活性層と、この絶縁性基板の一主面に設けられた光電変換素子の光電変換部とのそれぞれを多結晶半導体層とする。これらスイッチング素子の活性層と、光電変換素子の光電変換部とに必要に応じて同一の工程で不純物をドープして、これら活性層と光電変換部との不純物のドーピング濃度を異ならせる。この結果、所望の特性のスイッチング素子と、光感度を向上させた光電変換素子とを、容易かつ少ない工程数で絶縁性基板の一主面に製造できる。
また、絶縁性基板と、この絶縁性基板の一主面に設けられ、多結晶半導体層である活性層を有する複数のスイッチング素子とを具備し、これら複数のスイッチング素子の活性層は、同一の工程で不純物がドープされ、これら複数のスイッチング素子の活性層のドーピング濃度が異なるものである。
そして、絶縁性基板の一主面に設けた複数のスイッチング素子の活性層を、多結晶半導体層とする。これら複数のスイッチング素子の活性層に対して同一の工程で不純物をドープして、これら複数のスイッチング素子の活性層の不純物のドーピング濃度を異ならせる。この結果、異なる特性を有するスイッチング素子を、容易かつ少ない工程で絶縁性基板の一主面に製造できる。
本発明によれば、所望の特性のスイッチング素子と、光感度を向上させた光電変換素子とを、容易かつ少ない工程数で絶縁性基板の一主面に製造できる。
また、異なる特性を有するスイッチング素子を、容易かつ少ない工程で絶縁性基板の一主面に製造できる。
以下、本発明のアレイ基板の第1の実施の形態の構成を図1ないし図13を参照して説明する。
図1ないし図13において、1は平面表示素子としての液晶表示素子1で、この液晶表示素子1は、略矩形平板状のアレイ基板2を備えている。このアレイ基板2は、略透明な矩形平板状の絶縁性基板であるガラス基板3を有している。このガラス基板3の一主面である表面上には、シリコン窒化膜や酸化シリコン膜などにて構成された図示しないアンダーコート層が積層されて成膜されている。
このアンダーコート層上には、液晶表示用のN型スイッチング素子である複数のNチャネル(N−ch)型の薄膜トランジスタ(TFT)4と、液晶表示用のP型スイッチング素子である複数のPチャネル(P−ch)の薄膜トランジスタ5と、複数の光電変換素子としての光センサ素子であるPINダイオード6とのそれぞれがマトリクス状に複数形成されている。
ここで、これら薄膜トランジスタ4,5のそれぞれは、アンダーコート層上に形成された活性層11を備えている。この活性層11は、非単結晶半導体である非晶質半導体としてのアモルファスシリコンのレーザアニールにより形成された多結晶半導体としてのポリシリコンにて構成されている。そして、この活性層11は、この活性層11の中央部に設けられたチャネル領域12を有している。このチャネル領域12の両側には、N+領域あるいはP+領域であるソース領域13およびドレイン領域14のそれぞれが対向して設けられている。
そして、これらチャネル領域12、ソース領域13およびドレイン領域14それぞれを含むアンダーコート層上には、絶縁性を有するシリコン酸化膜であるゲート絶縁膜15が積層されて成膜されている。さらに、各チャネル領域12に対向したゲート絶縁膜15上には、ゲート電極16が積層されて成膜されている。これらゲート電極16は、ゲート絶縁膜15を介して各薄膜トランジスタ4,5のチャネル領域12に対向しており、このチャネル領域12の幅寸法に略等しい幅寸法を有している。
一方、薄膜トランジスタ4,5に連続したアンダーコート層上には、ポリシリコンにて構成されたPINダイオード6が積層されて形成されている。
さらに、このPINダイオード6は、ガラス基板3上の薄膜トランジスタ4,5と同一平面状に配置されている。また、このPINダイオード6は、アモルファスシリコンのレーザアニールにより形成されたポリシリコンにて構成された光電変換部21を備えている。この光電変換部21は、各薄膜トランジスタ4,5の活性層11と同一工程にて形成されており、アンダーコート層上に積層されている。
ここで、この光電変換部21は、各薄膜トランジスタ4,5の活性層11と同一の工程でP型あるいはN型の不純物が必要に応じてドープされている。さらに、この光電変換部21と、各薄膜トランジスタ4,5の活性層11とは、不純物のドーピング濃度が異なる。そして、この光電変換部21は、この光電変換部21の中央部に設けられ、ポリシリコンにて構成された光電変換層としてのI型ポリシリコン部であるI層22を備えている。
このI層22の両側には、多結晶半導体層であるP+領域23と、多結晶半導体層であるN+領域24とが連続して設けられている。
そして、これらI層22、P+領域23およびN+領域24にて構成された光電変換部21を含むアンダーコート層上には、ゲート絶縁膜15が積層されて成膜されている。そして、光電変換部21のI層22に対向したゲート絶縁膜15上には、各薄膜トランジスタ4,5のゲート電極16と同一の工程で同一層に形成されたゲート電極25が積層されて形成されている。このゲート電極25は、光電変換部21のI層22の幅寸法に略等しい幅寸法を有している。
さらに、このゲート電極25および各薄膜トランジスタ4,5のゲート電極16のそれぞれを含むゲート絶縁膜15上には、絶縁性を有する酸化シリコン膜である層間絶縁膜31が積層されて成膜されている。そして、これら層間絶縁膜31およびゲート絶縁膜15には、これら層間絶縁膜31およびゲート絶縁膜15のそれぞれを貫通した導通部としての複数のコンタクトホール32,33,34,35,36,37が開口されて設けられている。
ここで、コンタクトホール32,33のそれぞれは、Nチャネル型の薄膜トランジスタ4のゲート電極16の両側である、この薄膜トランジスタ4のソース領域13およびドレイン領域14上に設けられている。そして、コンタクトホール32はNチャネル型の薄膜トランジスタ4のソース領域13に連通して開口しており、コンタクトホール33はNチャネル型の薄膜トランジスタ4のドレイン領域14に連通して開口している。
また、コンタクトホール34,35のそれぞれは、Pチャネル型の薄膜トランジスタ5のゲート電極16の両側である、この薄膜トランジスタ5のソース領域13およびドレイン領域14上に設けられている。そして、コンタクトホール34はPチャネル型の薄膜トランジスタ5のソース領域13に連通して開口しており、コンタクトホール35はPチャネル型の薄膜トランジスタ5のドレイン領域14に連通して開口している。
さらに、コンタクトホール36,37は、PINダイオード6のI層22の両側である、このPINダイオード6のP+領域23およびN+領域24上に設けられている。そして、コンタクトホール36はN+領域24に連通して開口しており、コンタクトホール37はP+領域23に連通して開口している。
そして、各薄膜トランジスタ4,5のソース領域13に連通したコンタクトホール32,34には、信号線であるソース電極41がそれぞれ積層されて設けられている。これらソース電極41は、コンタクトホール32,34を介して薄膜トランジスタ4,5のソース領域13に電気的に接続されて導通されている。
また、各薄膜トランジスタ4,5のドレイン領域14に連通したコンタクトホール33,35には、信号線であるドレイン電極42がそれぞれ積層されて設けられている。これらドレイン電極42は、コンタクトホール33,35を介して薄膜トランジスタ4,5のドレイン領域14に電気的に接続されて導通されている。
さらに、PINダイオード6のN+領域24に連通したコンタクトホール36には、ソース電極41が積層されて設けられている。このソース電極41は、コンタクトホール36を介してN+領域24に電気的に接続されて導通されている。また、PINダイオード6のP+領域23に連通したコンタクトホール37には、ドレイン電極42が積層されて設けられている。このドレイン電極42は、コンタクトホール37を介してP+領域23に電気的に接続されて導通されている。
一方、各薄膜トランジスタ4,5およびPINダイオード6それぞれのソース電極41およびドレイン電極42を含む層間絶縁膜31上には、これら薄膜トランジスタ4,5およびPINダイオード6のそれぞれを覆うように保護膜51が積層されて成膜されている。そして、この保護膜51には、この保護膜51を貫通した導通部としてのコンタクトホール52が開口されて設けられている。このコンタクトホース52は、Nチャネル型の薄膜トランジスタ4のソース電極41に連通して開口している。
そして、このコンタクトホール52を含む保護膜51上には、画素電極53が積層されて成膜されている。この画素電極53は、コンタクトホール52を介してNチャネル型の薄膜トランジスタ4のソース電極41に電気的に接続されて導通されている。そして、この画素電極53は、Nチャネル型の薄膜トランジスタ4によって制御される。さらに、この画素電極53を含んだ保護膜51上には、配向膜54が積層されて成膜されている。
一方、アレイ基板2に対向して矩形平板状の対向基板61が配設されている。この対向基板61は、略透明な矩形平板状の絶縁性基板であるガラス基板62を備えている。このガラス基板62のアレイ基板2に対向した側の一主面には、対向電極63が設けられている。また、この対向電極63上には配向膜64が積層されて成膜されている。そして、この対向基板61の配向膜64とアレイ基板2の配向膜54との間には、液晶65が介挿されて封止されている。
次に、上記第1の実施の形態のアレイ基板の製造方法を説明する。
まず、図2に示すように、ガラス基板3の表面上にアンダーコート層を成膜した後、このアンダーコート層上に、プラズマCVD(Chemical Vapor Deposition)法で50nm非晶質半導体層としてのアモルファスシリコン薄膜71を積層させて成膜する。
この後、このアモルファスシリコン薄膜71にエキシマレーザビームを照射して、このアモルファスシリコン薄膜71を溶融結晶化させて、ポリシリコン薄膜72にする。
次いで、このポリシリコン薄膜72の表面にポジ型のレジストをスピン塗布で2.0μm塗布して、フォトレジスト73を形成する。
この後、図3に示すように、PINダイオード6が形成される部分に位置し光が透過しない遮光部74と、各薄膜トランジスタ4,5が形成される部分に位置し光が一部透過する半透光部75とのそれぞれが設けられたマスク76を、フォトレジスト73上に対向させた状態で、このマスク76を介して図示しない露光機にてフォトレジスト73を露光する。
このとき、マスク76の半透光部75を、露光機の最高解像線幅より細いラインアンドスペースパターン、すなわち複数のスリット77を等間隔に形成して構成した。
この結果、フォトレジスト73には、完全に露光された部分と、全く露光されない部分と、その中間のエネルギで露光された部分とができる。
さらに、露光されたフォトレジスト73を現像液で現像する。このとき、完全に露光された部分と、まったく露光されない部分と、中間のエネルギで露光された部分とで溶解度が異なるため、図4に示すように、このフォトレジスト73の膜厚の相違に伴うレジストパターン78が形成される。
この後、このレジストパターン78をマスクとして、ガラス基板3上のポリシリコン薄膜72を、CF4をエッチングガスとしたドライエッチングにて島状にパターニング加工する。
次いで、図5に示すように、このポリシリコン薄膜72のドライエッチングをした同一の処理室である図示しないチャンバ内において、このドライエッチングに連続して、島状にパターニングされたポリシリコン薄膜72上のレジストパターン78をO2プラズマにてライトアッシングする。
そして、図6に示すように、マスク76の半透光部75で露光したレジストパターン78の膜厚が薄い部分、すなわち各薄膜トランジスタ4,5の活性層11となる部分の島状のポリシリコン薄膜72を露出させる。
このとき、マスク76の遮光部74で露光したレジストパターン78の膜厚が厚い部分、すなわちPINダイオード6の光電変換部21となる部分は、ライトアッシングによって薄くなるが、完全に除去させずに所定の膜厚でレジストパターン79を残す。
次いで、図7に示すように、この残したレジストパターン79をマスクとして、ガラス基板3上の島状のポリシリコン薄膜72にP型の低濃度不純物をドーピングして打ち込んで注入する。
この後、このガラス基板3上の島状のポリシリコン薄膜72から、残ったレジストパターン79を酸素プラズマによるアッシングにて除去する。
次いで、PINダイオード6のI層22およびP+領域23となる部分と、Pチャネル型の薄膜トランジスタ5のチャネル領域12、ソース領域13およびドレイン領域14となる部分と、Nチャネル型の薄膜トランジスタ4のチャネル領域12となる部分とのそれぞれの上方にレジスト81を形成する。
この状態で、図8に示すように、このレジスト81をマスクとして、PINダイオード6のN+領域24となる部分と、Nチャネル型の薄膜トランジスタ4のソース領域13およびドレイン領域14となる部分とのそれぞれのポリシリコン薄膜72にN型の不純物を高濃度でドーピングして打ち込んで注入する。
この後、このレジスト81を除去した後、図9に示すように、各島状のポリシリコン薄膜72を含むアンダーコート層上にゲート絶縁膜15および導電体膜82のそれぞれを順次成膜して堆積させてから、この導電体膜82をパターニングして各ゲート電極16,25を形成する。
このとき、このゲート電極16,25は、PINダイオード6のI層22およびN+領域24となる部分と、Pチャネル型の薄膜トランジスタ5のチャネル領域12となる部分と、Nチャネル型の薄膜トランジスタ4のチャネル領域12、ソース領域13およびドレイン領域14となる部分とのそれぞれの上方に形成されている。
この状態で、図10に示すように、これらゲート電極16,25をマスクとして、PINダイオード6のP+領域23となる部分と、Pチャネル型の薄膜トランジスタ5のソース領域13およびドレイン領域14となる部分とのそれぞれのポリシリコン薄膜72にP型の不純物を高濃度でドーピングして打ち込んで注入する。
この後、図11に示すように、各ゲート電極16,25をパターニングした後、これら各ゲート電極16,25を含むゲート絶縁膜15上に層間絶縁膜31を成膜して積層させてから、この層間絶縁膜31にコンタクトホール32,33,34,35,36,37を開口する。
次いで、図12に示すように、これらコンタクトホール32,33,34,35,36,37を含む層間絶縁膜31上に導電体膜83を成膜して積層させてから、この導電体膜83をパターニングして、各薄膜トランジスタ4,5およびPINダイオード6それぞれのソース電極41およびドレイン電極42を形成する。
この後、図13に示すように、これらソース電極41およびドレイン電極42を含む層間絶縁膜31上に保護膜51を成膜して積層させた後、この保護膜51にコンタクトホール52を形成する。
この後、このコンタクトホール52を含む保護膜51上に画素電極53を形成してから、この画素電極53を含む保護膜51上に配向膜54を形成してアレイ基板2が完成する。
上述したように、上記第1の実施の形態によれば、ガラス基板3上の薄膜トランジスタ4,5およびPINダイオード6ごとに、不純物のドーピング濃度を変えた。すなわち、これら薄膜トランジスタ4,5およびPINダイオード6の不純物のドーピング濃度を変える工程として、ガラス基板3上に塗布したフォトレジスト73を、透過率の異なる遮光部74および半透光部75を有するマスク76で露光する。
そして、ガラス基板3上のポリシリコン薄膜72の表面に、膜厚の異なる領域を有するレジストパターン78を形成する。さらに、このレジストパターン78をマスクとして、ポリシリコン薄膜72をエッチングした後に、このレジストパターン78をライトアッシングして、このレジストパターン78のうち、膜厚の薄い部分を露出させる。この状態で、膜厚の厚い部分のレジストパターン79をマスクとして、ポリシリコン薄膜72に不純物をドーピングしてから、このレジストパターン79をポリシリコン薄膜72から取り除く。
この結果、所望の特性を有する薄膜トランジスタ4,5と、光感度を向上させたPINダイオード6とを、容易かつ少ない工程数で同一のガラス基板3上に同時に作り込むことができる。特に、このガラス基板3上のポリシリコン薄膜72のエッチングとライトアッシングとを同一のチャンバ内で連続して処理したため、工程数の増加を最小限に留めることができる。このため、リソグラフィ回数が同一で工程数の増加が少ないから、これら薄膜トランジスタ4,5およびPINダイオード6を備えたアレイ基板2をより安価に製造できる。
次に、本発明の第2の実施の形態を図14ないし図26を参照して説明する。
この図14ないし図26に示す液晶表示素子1は、基本的には図1ないし図13に示す液晶表示素子1と同様であるが、ガラス基板3上に、チャネル長の異なる複数のスイッチング素子としてのNチャネル型の薄膜トランジスタ91,92,93を設けたものである。
すなわち、図15に示すように、ガラス基板3上にアモルファスシリコン薄膜71を形成した後に、このアモルファスシリコン薄膜71をレーザアニールにてポリシリコン薄膜にする。次いで、図16に示すように、チャネル長の短い薄膜トランジスタ91が形成される部分に位置する半透光部75と、チャネル長の長い薄膜トランジスタ92,93が形成される部分に位置する遮光部74とを備えたマスク76を、ガラス基板3上のフォトレジスト73に対向させて、このマスク76を介してフォトレジスト73を露光する。
さらに、図17に示すように、この露光されたフォトレジスト73を現像液で現像して、このフォトレジスト73の膜厚の相違に伴うレジストパターン78を形成する。この後、図18に示すように、このレジストパターン78をマスクとして、ガラス基板3上のポリシリコン薄膜72をドライエッチングして島状にパターニング加工する。
次いで、図19に示すように、島状にパターニングされたポリシリコン薄膜72上のレジストパターン78をライトアッシングする。この後、マスク76の半透光部75で露光したレジストパターン78の膜厚が薄い部分の島状のポリシリコン薄膜72を露出させるとともに、マスク76の遮光部74で露光したレジストパターン78の膜厚が厚い部分のレジストパターン79を残す。
さらに、図20に示すように、このレジストパターン79をマスクとして、ガラス基板3上の島状のポリシリコン薄膜72にP型あるいはN型の不純物をドーピングして打ち込んで注入する。すなわち、この不純物のドーピング濃度を調整することにより、チャネル長の短い薄膜トランジスタ91の閾値電圧を調整できる。具体的には、チャネル長の短い薄膜トランジスタ91の活性層11となる部分のポリシリコン薄膜72にボロン(B)をドーピングして、このチャネル長の短い薄膜トランジスタ91の閾値電圧をプラス側に0.3Vほどシフトさせる。
この後、図21に示すように、このガラス基板3上の島状のポリシリコン薄膜72からレジストパターン79を除去する。次いで、図22に示すように、各島状のポリシリコン薄膜72を含むアンダーコート層上にゲート絶縁膜15および導電体膜82のそれぞれを順次成膜する。次いで、図23に示すように、この導電体膜82をパターニングして各ゲート電極16を形成する。
この状態で、これらゲート電極16をマスクとして、各薄膜トランジスタ91,92,93のソース領域13およびドレイン領域14となる部分のポリシリコン薄膜72に、P型あるいはN型の不純物を高濃度でドーピングして打ち込んで注入する。具体的には、P型としてリン(P)をドーピングした後にアニールして各ポリシリコン薄膜72を活性化させる。この結果、これら複数の薄膜トランジスタ91,92,93の活性層11への不純物のドーピング濃度がゲート長ごとに異なる。
この後、各ゲート電極16をパターニングした後、これら各ゲート電極16を含むゲート絶縁膜15上に層間絶縁膜31を成膜する。さらに、図24に示すように、この層間絶縁膜31にコンタクトホール32,33,34,35,36,37を開口した後、これらコンタクトホール32,33,34,35,36,37を含む層間絶縁膜31上に導電体膜83を成膜する。次いで、図25に示すように、この導電体膜83をパターニングして、各薄膜トランジスタ91,92,93のソース電極41およびドレイン電極42を形成する。
この後、図26に示すように、これらソース電極41およびドレイン電極42を含む層間絶縁膜31上に保護膜51を成膜した後、この保護膜51にコンタクトホール52を形成する。次いで、このコンタクトホール52を含む保護膜51上に画素電極53を形成してから、この画素電極53を含む保護膜51上に配向膜54を形成してアレイ基板2とする。
上述したように、上記第2の実施形態によれば、チャネル長の異なる薄膜トランジスタ91,92,93ごとに、これら薄膜トランジスタ91,92,93の活性層11への不純物のドーピング量を異ならせることとができるから、これら薄膜トランジスタ91,92,93の閾値電圧を独立して調整できる。このため、高周波での動作が要求される薄膜トランジスタ91と、高耐圧が要求される薄膜トランジスタ92,93とのそれぞれを、所望の特性で同一のガラス基板3上に同時に同一工程で作り込むことができる。
したがって、チャネル長の異なる薄膜トランジスタ91,92,93の閾値電圧を独立に制御することが、容易にかつ少ない工程数で実現できる。よって、チャネル長が短く高周波で動作できる薄膜トランジスタ91と、チャネル長が長い高耐圧の薄膜トランジスタ92,93との両方を同一のガラス基板3上に作成できる。同時に、リソグラフィ回数が同一で工程数の増加が少ないから、これらチャネル長の異なる複数の薄膜トランジスタ91,92,93を備えたアレイ基板2をより安価に製造できる。
特に、同一のガラス基板3上にNチャネル型の薄膜トランジスタ4とPチャネル型の薄膜トランジスタ5のそれぞれを一度に作り込むCMOS構成のアレイ基板2の場合や、Nチャネル型の薄膜トランジスタ4とPチャネル型の薄膜トランジスタ5のそれぞれの閾値電圧を独立させて調整した場合や、同じチャネル長でも回路上でオフ特性を重視して閾値電圧の絶対値の大きな薄膜トランジスタ91,92,93を作成する場合など、同一のアレイ基板2上に特性の異なる薄膜トランジスタ91,92,93を作成する場合において、全て対応できる。
なお、上記第2の実施の形態では、チャネル長の短い薄膜トランジスタ91の活性層11となる部分のみに不純物をドーピングしたが、チャネル長の長い薄膜トランジスタ92,93の活性層11となる部分にも閾値制御が必要な場合には、レジストパターン78をマスクとして不純物をドーピングして残ったレジストパターン79を除去した後に、ガラス基板3の全面に不純物をドーピングすればよい。
また、Nチャネル型の薄膜トランジスタ91,92,93を作成したが、ゲート電極16をマスクに不純物をドーピングする際に、リン(P)などのP型の不純物をドーピングすればPチャネル型の薄膜トランジスタを作成できる。
さらに、上記各実施の形態では、液晶表示素子1に用いられるアレイ基板2について説明したが、有機EL(ElectroLuminescence)素子に用いられるアレイ基板であっても、対応させて用いることができる。
2 アレイ基板
3 絶縁性基板としてのガラス基板
4 スイッチング素子としてのNチャネル型の薄膜トランジスタ
5 スイッチング素子としてのPチャネル型の薄膜トランジスタ
6 光電変換素子としてのPINダイオード
11 活性層
21 光電変換部
72 多結晶半導体層としてのポリシリコン薄膜
73 フォトレジスト
76 マスク
78 レジストパターン
79 レジストパターン
91,92,93 スイッチング素子としての薄膜トランジスタ
3 絶縁性基板としてのガラス基板
4 スイッチング素子としてのNチャネル型の薄膜トランジスタ
5 スイッチング素子としてのPチャネル型の薄膜トランジスタ
6 光電変換素子としてのPINダイオード
11 活性層
21 光電変換部
72 多結晶半導体層としてのポリシリコン薄膜
73 フォトレジスト
76 マスク
78 レジストパターン
79 レジストパターン
91,92,93 スイッチング素子としての薄膜トランジスタ
Claims (6)
- 絶縁性基板と、
この絶縁性基板の一主面に設けられ、多結晶半導体層である活性層を有するスイッチング素子と、
前記絶縁性基板の一主面に設けられ、前記多結晶半導体層である光電変換部を有する光電変換素子とを具備し、
前記スイッチング素子の活性層と、前記光電変換素子の光電変換部とは、同一工程で不純物がドープされ、これら活性層および光電変換部のドーピング濃度が異なる
ことを特徴としたアレイ基板。 - スイッチング素子は、薄膜トランジスタであり、
光電変換素子は、PINダイオードである
ことを特徴とした請求項1記載のアレイ基板。 - 絶縁性基板と、
この絶縁性基板の一主面に設けられ、多結晶半導体層である活性層を有する複数のスイッチング素子とを具備し、
これら複数のスイッチング素子の活性層は、同一の工程で不純物がドープされ、これら複数のスイッチング素子の活性層のドーピング濃度が異なる
ことを特徴とするアレイ基板。 - 複数のスイッチング素子は、チャネル長の異なる薄膜トランジスタであり、
これら複数の薄膜トランジスタは、これら複数の薄膜トランジスタの活性層への不純物のドーピング濃度がゲート長ごとに異なる
ことを特徴とする請求項3記載のアレイ基板。 - 不純物のドーピング濃度が異なる活性層を有する複数のスイッチング素子と光電変換部を有する光電変換素子との少なくとも2つ以上を絶縁性基板の一主面に形成するアレイ基板の製造方法であって、
前記絶縁性基板の一主面に設けられた多結晶半導体層の一主面にフォトレジストを形成する工程と、
このフォトレジストを、透過率の異なる領域を有するマスクを介して露光して、前記多結晶半導体層の一主面に膜厚の異なる領域を有するレジストパターンを形成する工程と、
このレジストパターンをマスクとして前記多結晶半導体層の一主面をエッチングする工程と、
前記レジストパターンの膜厚の薄い部分を露出させる工程と、
この膜厚の薄い部分を露出させた前記レジストパターンをマスクとして、前記多結晶半導体層の一主面に不純物をドープする工程と、
この多結晶半導体層の一主面から前記レジストパターンを除去する工程と
を具備したことを特徴とするアレイ基板の製造方法。 - レジストパターンをマスクとして多結晶半導体層の一主面をエッチングする工程と、前記レジストパターンの膜厚の薄い部分を露出させる工程とを、同一の処理室内で連続処理する
ことを特徴とした請求項5記載のアレイ基板の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003277779A JP2005043672A (ja) | 2003-07-22 | 2003-07-22 | アレイ基板およびその製造方法 |
TW093119091A TWI284917B (en) | 2003-07-22 | 2004-06-29 | Circuit array substrate and method of manufacturing the same |
US10/888,755 US7061019B2 (en) | 2003-07-22 | 2004-07-12 | Semiconductor circuit array substrate with a photo-electric sensor portion |
KR1020040055398A KR100597915B1 (ko) | 2003-07-22 | 2004-07-16 | 어레이 기판 및 그 제조 방법 |
CNB200410058939XA CN1327285C (zh) | 2003-07-22 | 2004-07-22 | 电路阵列基板及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003277779A JP2005043672A (ja) | 2003-07-22 | 2003-07-22 | アレイ基板およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005043672A JP2005043672A (ja) | 2005-02-17 |
JP2005043672A5 true JP2005043672A5 (ja) | 2006-08-10 |
Family
ID=34074665
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003277779A Pending JP2005043672A (ja) | 2003-07-22 | 2003-07-22 | アレイ基板およびその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7061019B2 (ja) |
JP (1) | JP2005043672A (ja) |
KR (1) | KR100597915B1 (ja) |
CN (1) | CN1327285C (ja) |
TW (1) | TWI284917B (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006060191A (ja) * | 2004-07-23 | 2006-03-02 | Seiko Epson Corp | 薄膜半導体装置及びその製造方法、電気光学装置、電子機器 |
DE102004053077B4 (de) * | 2004-11-03 | 2006-11-02 | X-Fab Semiconductor Foundries Ag | Vertikale PIN-Fotodiode und Verfahren zur Herstellung, kompatibel zu einem konventionellen CMOS-Prozess |
JP4946083B2 (ja) * | 2006-02-10 | 2012-06-06 | ソニー株式会社 | 受光装置、電気光学装置及び電子機器 |
KR101309174B1 (ko) * | 2006-11-15 | 2013-09-23 | 삼성디스플레이 주식회사 | 표시 장치와 그 제조 방법 |
US20080185596A1 (en) * | 2007-02-02 | 2008-08-07 | Tpo Displays Corp. | System for displaying images |
JP5567770B2 (ja) * | 2007-09-21 | 2014-08-06 | 株式会社ジャパンディスプレイ | 表示装置及び表示装置の製造方法 |
WO2009038111A1 (ja) * | 2007-09-21 | 2009-03-26 | Sony Corporation | 表示装置及び表示装置の製造方法 |
JP5068149B2 (ja) * | 2007-11-29 | 2012-11-07 | 株式会社ジャパンディスプレイウェスト | 光センサ素子、光センサ素子の駆動方法、表示装置、および表示装置の駆動方法 |
DE102007058003B4 (de) | 2007-12-03 | 2019-12-05 | Infineon Technologies Ag | Halbleiterbauelement, Sensorelement, Verwendung eines Halbleiterbauelements sowie Verfahren zur Abwehr von Lichtangriffen |
JP5154365B2 (ja) * | 2007-12-19 | 2013-02-27 | 株式会社ジャパンディスプレイウェスト | 表示装置 |
US20110204374A1 (en) * | 2009-01-20 | 2011-08-25 | Sharp Kabushiki Kaisha | Thin film diode and method for fabricating the same |
DE102010004239B4 (de) * | 2010-01-08 | 2012-02-09 | Sebastian Golz | Schaltbares Untersetzungsgetriebe für Kart |
CN102859693B (zh) * | 2010-04-16 | 2015-12-16 | 夏普株式会社 | 半导体装置 |
KR101400282B1 (ko) | 2013-01-17 | 2014-05-28 | 실리콘 디스플레이 (주) | 엑스레이용 이미지 센서 및 그의 제조 방법 |
US9224768B2 (en) * | 2013-08-05 | 2015-12-29 | Raytheon Company | Pin diode structure having surface charge suppression |
CN107408510B (zh) * | 2015-03-25 | 2021-06-15 | 凸版印刷株式会社 | 薄膜晶体管、薄膜晶体管的制造方法及使用了薄膜晶体管的图像显示装置 |
CN109994426B (zh) * | 2019-04-08 | 2021-02-09 | 合肥鑫晟光电科技有限公司 | 阵列基板及其制备方法 |
CN110265435B (zh) * | 2019-05-30 | 2020-11-24 | 武汉华星光电半导体显示技术有限公司 | 显示面板及显示装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4665424A (en) * | 1984-03-30 | 1987-05-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
JP2959682B2 (ja) | 1991-03-20 | 1999-10-06 | 日本電信電話株式会社 | フォトダイオード |
DE4120394A1 (de) * | 1991-06-20 | 1992-12-24 | Bosch Gmbh Robert | Monolithisch integrierte schaltungsanordnung |
US5501989A (en) * | 1993-03-22 | 1996-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer |
US5616935A (en) * | 1994-02-08 | 1997-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit having N-channel and P-channel transistors |
JP3274081B2 (ja) * | 1997-04-08 | 2002-04-15 | 松下電器産業株式会社 | 薄膜トランジスタの製造方法および液晶表示装置の製造方法 |
JP4027465B2 (ja) | 1997-07-01 | 2007-12-26 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型表示装置およびその製造方法 |
JP2002072963A (ja) | 2000-06-12 | 2002-03-12 | Semiconductor Energy Lab Co Ltd | 発光モジュールおよびその駆動方法並びに光センサ |
JP3717784B2 (ja) | 2000-12-05 | 2005-11-16 | セイコーインスツル株式会社 | 光センサの製造方法 |
-
2003
- 2003-07-22 JP JP2003277779A patent/JP2005043672A/ja active Pending
-
2004
- 2004-06-29 TW TW093119091A patent/TWI284917B/zh not_active IP Right Cessation
- 2004-07-12 US US10/888,755 patent/US7061019B2/en not_active Expired - Fee Related
- 2004-07-16 KR KR1020040055398A patent/KR100597915B1/ko active IP Right Grant
- 2004-07-22 CN CNB200410058939XA patent/CN1327285C/zh not_active Expired - Fee Related
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