JP2004530287A - フォトレジストとｏｓｇの間の反応を除く方法 - Google Patents

フォトレジストとｏｓｇの間の反応を除く方法 Download PDF

Info

Publication number
JP2004530287A
JP2004530287A JP2002553242A JP2002553242A JP2004530287A JP 2004530287 A JP2004530287 A JP 2004530287A JP 2002553242 A JP2002553242 A JP 2002553242A JP 2002553242 A JP2002553242 A JP 2002553242A JP 2004530287 A JP2004530287 A JP 2004530287A
Authority
JP
Japan
Prior art keywords
layer
dielectric layer
photoresist
forming
etch stop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002553242A
Other languages
English (en)
Inventor
ダニエルズ，ブライアン・ジェイ
ケネディ，ジョセフ・ティー
ダン，ジュード・エイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Honeywell International Inc
Original Assignee
Honeywell International Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Honeywell International Inc filed Critical Honeywell International Inc
Publication of JP2004530287A publication Critical patent/JP2004530287A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/4763—Deposition of non-insulating, e.g. conductive -, resistive -, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

フォトレジストの毒作用を防止しながら、マイクロエレクトロニクスデバイスを形成する方法。導電性金属および誘電体材料の種々の層を、集積回路を形成するための選択的な順序で基板上へ被膜させる。フォトレジスト材料を露光およびパターニングすることによって、構造の全体にわたってバイアおよびトレンチを形成する。絶縁層の誘電体材料をフォトレジストから保護して、フォトレジスト毒作用の原因となる化学反応を防ぐ。これは、誘電体材料を覆うさらなる層を被膜させることによってか、またはプラズマもしくは化学処理にさらされた誘電体材料の表面を変更し、変更された表面層を誘電体材料上に形成することによって行う。

Description

【技術分野】
【０００１】
本発明は、集積回路デバイスなどのマイクロエレクトロニクスデバイスにおける構造の形成に関する。より詳細には、本発明は、マイクロエレクトロニクスデバイスの形成中のフォトレジスト毒作用の防止に関する。
【背景技術】
【０００２】
マイクロエレクトロニクスの製造では、当該技術分野において、集積回路（ＩＣ）を形成するための選択的な順序で、種々の金属層と絶縁層とを基板上に被膜させることが知られている。本明細書で用いる場合、用語「マイクロエレクトロニクスデバイス」には、集積回路、金属間誘電体などが含まれる。通常は、第１のレベルの金属層が基板上に被膜されて、１つまたは複数の絶縁層によって第２のレベルの金属層と分離される。その後の金属層も同様に、１つまたは複数のさらなる絶縁層によって分離されることがある。
【０００３】
絶縁層（通常は二酸化ケイ素、酸窒化ケイ素、フッ化ケイ酸塩ガラス（ＦＳＧ）、スピンオンガラス（ＳＯＧ）などの誘電体材料を含む）は、金属間誘電体層の間の電気絶縁として働く。これらの絶縁層は通常、化学蒸着法（ＣＶＤ）などの従来技術によって被膜され、基板の平坦化を実現するための保護層または間隙充填材として働く。金属層は通常、アルミニウム、銅、チタン、タンタル、タングステンなどの導電性金属を含む。
【０００４】
これらのマイクロエレクトロニクスデバイスの形成中に、標準的なフォトリソグラフィおよびエッチング技術を用いて誘電体の一部を除去する必要がある。トレンチ、バイアなどが誘電体内に形成され、導電性金属が充填されて、集積回路における金属接点との電気接続部が形成される。このようなプロセシングの際、誘電体は他の材料、たとえば（これに限定されないが）フォトレジストおよび反射防止コーティング（ＡＲＣ）と、接触する可能性がある。
【０００５】
この材料間の接触から生じる問題の１つは、フォトレジストとある種の誘電体との間で反応が起こり得るということである。これは、有機ケイ酸塩ガラス（ＯＳＧ）といわれる種類の誘電体材料の場合に、特に重要である。このガラスには、ＨＯＳＰ（商標）、Ｂｌａｃｋ Ｄｉａｍｏｎｄ（商標）、およびＣｏｒａｌ（商標）などの商標名の材料が含まれる。これらの材料はポーラスまたは非ポーラスの何れかであり得る。これらの材料は、産業において極めて魅力的である。と言うのは、これらの誘電率は二酸化ケイ素のそれよりも非常に低いからである。ＯＳＧとフォトレジスト／ＡＲＣとの間で起こる反応によって、エッチング、アッシング、および／または化学的ストリッピングによる除去が難しい反応生成物がバイア内に生じる。その結果、相互接続構造のその後のパターニングがもはやフォトレジストによっては規定されず、フォトレジストの再加工が困難または不可能になる場合がある。この現象は「フォトレジスト毒作用」、「レジスト毒作用」、「ネイルヘッディング」、および／または「マッシュルーミング」として知られている。現像の際、フォトレジスト毒作用によって、フォトレジスト層の露出したパターン領域が、非均一な側壁を伴うフォトレジストプロファイルまたは構造を有する。ポジティブフォトレジストを用いる場合には、フォトレジスト毒作用によって、フォトレジストフーチング（ｆｏｏｔｉｎｇ）が形成されるか、または基板のすぐ上のフォトレジストラインが広くなることが多い。ネガティブフォトレジストを用いる場合には、フォトレジストピンチングが起こることが考えられる。これは、フォトリソグラフィ露出および現像の後に、その下の基板上にフォトレジストプロファイルの非均一な側壁が形成されることである。エッチングの後、このようなフォトレジストフーチングまたはフォトレジストピンチングの問題によって、フォトレジストパターンの、その下の１つまたは複数の層への転写が不完全になる。いくつかの好ましい相互接続製造方法、特にデュアルダマシンプロセスにおいては、このＯＳＧ／フォトレジスト反応によって、相互接続の形成が困難または不可能となる場合がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
レジスト形成中のフォトレジスト層の毒作用を回避する、集積回路の形成方法を考案することが望ましいであろう。本発明の主題は、誘電体材料とフォトレジストとの間に中間層を被膜または形成することによって、フォトレジスト毒作用の原因となる反応を抑制することである。
【課題を解決するための手段】
【０００７】
本発明によれば、絶縁層の誘電体材料をフォトレジスト材料から保護して、フォトレジスト毒作用につながる化学反応を防止する。これは、誘電体材料を覆うさらなる層を被膜させるかまたはプラズマもしくは化学処理に対する誘電体材料の露出表面を変更し、変更された表面層を誘電体材料上に形成することによって行われる。
【０００８】
本発明は、
（ａ）基板上に第１の誘電体層を形成するステップと、
（ｂ）第１の誘電体層上に任意のエッチストップ層を形成するステップと、
（ｃ）第１の誘電体層または任意のエッチストップ層上に第２の誘電体層を形成するステップと、
（ｄ）第２の誘電体層の上面上にフォトレジスト層を被膜させて、第１の誘電体層に対する少なくとも１つのバイア（via)に対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｅ）それぞれの層の、フォトレジストの除去部分の下方にある部分を除去することによって、第１の誘電体層を下方に貫く少なくとも１つのバイアを形成し、フォトレジスト層の残りを除去するステップと、
（ｆ）第２の誘電体層の上面上とバイアの内壁および底面上とに保護材料を被膜させるステップと、
（ｇ）保護材料上にさらなるフォトレジスト層を被膜させて、第２の誘電体層に対する少なくとも１つのトレンチに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｈ）それぞれの層の、さらなるフォトレジスト層の除去部分の下方にある部分を除去することによって、第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成するステップと、
（ｉ）さらなるフォトレジスト層の残りと保護材料の残りとを除去するステップと、
（ｊ）トレンチの内壁および底面上と、バイアの内壁および底面上とに、バリア金属をライニングするステップと、
（ｋ）バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填するステップとを含む、マイクロエレクトロニクスデバイスを製造するプロセスを提供する。
【０００９】
本発明は、
（ａ）基板上に第１の誘電体層を形成するステップと、
（ｂ）第１の誘電体層上に任意のエッチストップ層を形成するステップと、
（ｃ）第１の誘電体層または任意のエッチストップ層上に第２の誘電体層を形成するステップと、
（ｄ）第２の誘電体層の上面上にフォトレジスト層を被膜させて、第２の誘電体層に対する少なくとも１つのバイアに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｅ）第２の誘電体層と任意のエッチストップ層との、フォトレジストの除去部分の下方にある部分を除去することによって、第２の誘電体層と任意のエッチストップ層とを下方に貫く少なくとも１つのバイアを形成し、フォトレジスト層の残りを除去するステップと、
（ｆ）第２の誘電体層の上面上とバイアの内壁および底面上とに保護材料を被膜させるステップと、
（ｇ）保護材料上にさらなるフォトレジスト層を被膜させ、第２の誘電体層に対する少なくとも１つのトレンチに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｈ）保護材料および第２の誘電体層の、さらなるフォトレジスト層の除去部分の下方にある部分を除去することによって、第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成し、第２の誘電体層内にあったバイアの下方にある第１の誘電体層の部分を除去することによって、第１の誘電体層を下方に貫くバイアを形成するステップと、
（ｉ）さらなるフォトレジスト層の残りを除去し、保護材料の残りを除去するステップと、
（ｊ）トレンチの内壁および底面上と、バイアの内壁および底面上とに、バリア金属をライニングするステップと、
（ｋ）バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填するステップとを含むマイクロエレクトロニクスデバイスを製造するプロセスを提供する。
【００１０】
本発明は、
（ａ）基板上に第１の誘電体層を形成するステップと、
（ｂ）第１の誘電体層上に任意のエッチストップ層を形成するステップと、
（ｃ）第１の誘電体層または任意のエッチストップ層上に第２の誘電体層を形成するステップと、
（ｄ）第２の誘電体層の上面上にフォトレジスト層を被膜させて、第２の誘電体層に対する少なくとも１つのトレンチに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｅ）フォトレジストの除去部分の下方にある第２の誘電体層の部分を除去することによって、第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成し、フォトレジスト層の残りを除去するステップと、
（ｆ）第２の誘電体層の上面上とトレンチの内壁および底面上とに保護材料を被膜させるステップと、
（ｇ）保護材料上にさらなるフォトレジスト層を被膜させて、第１の誘電体層に対する少なくとも１つのバイアに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｈ）それぞれの層の、さらなるフォトレジスト層の除去部分の下方にある部分を除去することによって、保護材料、任意のエッチストップ層、および第１の誘電体層を下方に貫く少なくとも１つのバイアを形成するステップと、
（ｉ）さらなるフォトレジスト層の残りを除去し、保護材料の残りを除去するステップと、
（ｊ）トレンチの内壁および底面上と、バイアの内壁および底面上とに、バリア金属をライニングするステップと、
（ｋ）バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填するステップとを含むマイクロエレクトロニクスデバイスを製造するプロセスをさらに提供する。
【００１１】
本発明は、
（ａ）基板上に第１の誘電体層を形成するステップと、
（ｂ）第１の誘電体層上に任意のエッチストップ層を形成するステップと、
（ｃ）第１の誘電体層または任意のエッチストップ層上に第２の誘電体層を形成するステップと、
（ｄ）第２の誘電体層の上面上にフォトレジスト層を被膜させて、第１の誘電体層に対する少なくとも１つのバイアに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｅ）それぞれの層の、フォトレジストの除去部分の下方にある部分を除去することによって、第２の誘電体層、任意のエッチストップ層、および第１の誘電体層を貫く少なくとも１つのバイアを形成し、フォトレジスト層の残りを除去するステップと、
（ｆ）第２の誘電体層の上面と、第２の誘電体層、任意のエッチストップ層、および第１の誘電体層を貫くバイアの内壁の表面とを変更し、それらの上に保護材料を形成するステップと、
（ｇ）第２の誘電体層の上面上の保護材料上と、第２の誘電体層、任意のエッチストップ層、および第１の誘電体層を貫くバイアの壁および底面上の保護材料上とに、さらなるフォトレジスト層を被膜させ、第２の誘電体層に対する少なくとも１つのトレンチに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｈ）第２の誘電体層の上面上の保護材料、第２の誘電体層、および第２の誘電体層内のバイアの壁の、さらなるフォトレジスト層の除去部分の下方にある部分を除去することによって、第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成し、さらなるフォトレジスト層の残りを除去するステップと、
（ｉ）トレンチの内壁および底面上と、バイアの内壁および底面上とに、バリア金属をライニングするステップと、
（ｊ）バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填するステップとを含む、マイクロエレクトロニクスデバイスを製造するプロセスをさらに提供する。
【００１２】
本発明は、
（ａ）基板上に第１の誘電体層を形成するステップと、
（ｂ）第１の誘電体層上に任意のエッチストップ層を形成するステップと、
（ｃ）第１の誘電体層または任意のエッチストップ層上に第２の誘電体層を形成するステップと、
（ｄ）第２の誘電体層の上面上にフォトレジスト層を被膜させて、第２の誘電体層と任意のエッチストップ層とに対する少なくとも１つのバイアに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｅ）第２の誘電体層と任意のエッチストップ層との、フォトレジストの除去部分の下方にある部分を除去することによって、第２の誘電体層と任意のエッチストップ層とを下方に貫く少なくとも１つのバイアを形成し、フォトレジスト層の残りを除去するステップと、
（ｆ）第２の誘電体層の上面と、第２の誘電体層および任意のエッチストップ層を貫くバイアの内壁および底面の表面とを変更し、それらの上に保護材料を形成するステップと、
（ｇ）第２の誘電体層の上面上の保護材料上と、第２の誘電体層および任意のエッチストップ層を貫くバイアの壁および底面上の保護材料上とに、さらなるフォトレジスト層を被膜させ、第２の誘電体層に対する少なくとも１つのトレンチに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｈ）第２の誘電体層の上面上の保護材料、第２の誘電体層、および第２の誘電体層内のバイアの壁上の保護材料の、さらなるフォトレジスト層の除去部分の下方にある部分を除去することによって、第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成し、第２の誘電体層内にあったバイアの底面上の保護材料の部分と第２の誘電体層内にあったバイアの下方にある第１の誘電体層の部分とを除去することによって、第１の誘電体層を貫く少なくとも１つのバイアを形成するステップと、
（ｉ）さらなるフォトレジスト層の残りを除去するステップと、
（ｊ）トレンチの内壁および底面上と、バイアの内壁および底面上とに、バリア金属をライニングするステップと、
（ｋ）バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填するステップとを含むマイクロエレクトロニクスデバイスを製造するプロセスをさらに提供する。
【００１３】
本発明は、
（ａ）基板上に第１の誘電体層を形成するステップと、
（ｂ）第１の誘電体層上に任意のエッチストップ層を形成するステップと、
（ｃ）第１の誘電体層または任意のエッチストップ層上に第２の誘電体層を形成するステップと、
（ｄ）第２の誘電体層の上面上にフォトレジスト層を被膜させて、第１の誘電体層に対する少なくとも１つのバイアに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｅ）それぞれの層の、フォトレジストの除去部分の下方にある部分を除去することによって、第２の誘電体層、任意のエッチストップ層、および第１の誘電体層を貫く少なくとも１つのバイアを形成し、フォトレジスト層の残りを除去するステップと、
（ｆ）第２の誘電体層の上面上と、第２の誘電体層、任意のエッチストップおよび第１の誘電体層を貫くバイアの内壁および底面の表面上とに、バリア材料を被膜させることによって、それらの上にバリア材料層を形成するステップと、
（ｇ）第２の誘電体層の上面上と、第２の誘電体層、任意のエッチストップ層、および第１の誘電体層を貫くバイアの壁および底面上とのバリア材料層上に、さらなるフォトレジスト層を被膜させ、第２の誘電体層に対する少なくとも１つのトレンチに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｈ）第２の誘電体層の上面上のバリア材料層、第２の誘電体層、および第２の誘電体層内のバイアの壁上のバリア材料層の、さらなるフォトレジスト層の除去部分の下方にある部分を除去することによって、第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成し、さらなるフォトレジスト層の残りを除去するステップと、
（ｉ）トレンチの内壁および底面上と、バイアの内壁および底面上とに、バリア金属をライニングするステップと、
（ｊ）バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填するステップとを含むマイクロエレクトロニクスデバイスを製造するプロセスをさらに提供する。
【００１４】
本発明は、
（ａ）基板上に第１の誘電体層を形成するステップと、
（ｂ）第１の誘電体層上に任意のエッチストップ層を形成するステップと、
（ｃ）第１の誘電体層または任意のエッチストップ層上に第２の誘電体層を形成するステップと、
（ｄ）第２の誘電体層の上面上にフォトレジスト層を被膜させて、第２の誘電体層と任意のエッチストップ層とに対する少なくとも１つのバイアに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｅ）第２の誘電体層と任意のエッチストップ層との、フォトレジストの除去部分の下方にある部分を除去することによって、第２の誘電体層と任意のエッチストップ層とを下方に貫く少なくとも１つのバイアを形成し、フォトレジスト層の残りを除去するステップと、
（ｆ）第２の誘電体層の上面上と、第２の誘電体層および任意のエッチストップ層を貫くバイアの内壁および底面の表面上とに、バリア材料を被膜させることによって、それらの上にバリア材料層を形成するステップと、
（ｇ）第２の誘電体層の上面上と第２の誘電体層および任意のエッチストップ層を貫くバイアの壁および底面上とのバリア材料層上に、さらなるフォトレジスト層を被膜させ、第２の誘電体層に対する少なくとも１つのトレンチに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｈ）第２の誘電体層の上面上のバリア材料層、第２の誘電体層、および第２の誘電体層内のバイアの壁上のバリア材料層の、さらなるフォトレジスト層の除去部分の下方にある部分を除去することによって、第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成し、第２の誘電体層内にあったバイアの底面からのバリア材料層の部分と、第２の誘電体層内にあったバイアの下方にある第１の誘電体層の部分とを除去することによって、第１の誘電体層を下方に貫く少なくとも１つのバイアを形成するステップと、
（ｉ）さらなるフォトレジスト層の残りを除去するステップと、
（ｊ）トレンチの内壁および底面上と、バイアの内壁および底面上とに、バリア金属をライニングするステップと、
（ｋ）バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填するステップとを含むマイクロエレクトロニクスデバイスを製造するプロセスをさらに提供する。
【００１５】
本発明は、
（ａ）基板上に第１の誘電体層を形成するステップと、
（ｂ）第１の誘電体層上に任意のエッチストップ層を形成するステップと、
（ｃ）第１の誘電体層または任意のエッチストップ層上に第２の誘電体層を形成するステップと、
（ｄ）第２の誘電体層の上面上にフォトレジスト層を被膜させて、第２の誘電体層に対する少なくとも１つのトレンチに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｅ）フォトレジストの除去部分の下方にある第２の誘電体層の部分を除去することによって、第２の誘電体層を貫く少なくとも１つのトレンチを形成し、フォトレジスト層の残りを除去するステップと、
（ｆ）第２の誘電体層の上面と、トレンチの内壁および底面の表面とを変更し、それらの上に保護材料を形成するステップと、
（ｇ）第２の誘電体層の上面上の保護材料上と、トレンチの壁および底面上の保護材料上とに、さらなるフォトレジスト層を被膜させ、第１の誘電体層に対する少なくとも１つのバイアに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｈ）それぞれの層の、さらなるフォトレジスト層の除去部分の下方にある部分を除去することによって、第１の誘電体層を下方に貫く少なくとも１つのバイアを形成し、さらなるフォトレジスト層の残りを除去するステップと、
（ｉ）トレンチの内壁および底面上と、バイアの内壁および底面上とに、バリア金属をライニングするステップと、
（ｊ）バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填するステップとを含むマイクロエレクトロニクスデバイスを製造するプロセスをさらに提供する。
【００１６】
本発明は、
（ａ）基板上に第１の誘電体層を形成するステップと、
（ｂ）第１の誘電体層上に任意のエッチストップ層を形成するステップと、
（ｃ）第１の誘電体層または任意のエッチストップ層上に第２の誘電体層を形成するステップと、
（ｄ）第２の誘電体層の上面上にフォトレジスト層を被膜させて、第２の誘電体層に対する少なくとも１つのトレンチに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｅ）フォトレジストの除去部分の下方にある、第２の誘電体層の部分を除去し、もしあるのならエッチストップ層を随意に除去することによって、第２の誘電体層を貫きかつ随意にエッチストップ層を貫く少なくとも１つのトレンチを形成し、フォトレジスト層の残りを除去するステップと、
（ｆ）第２の誘電体層の上面と、トレンチの内壁および底面の表面とにバリア材料を被膜させることによって、それらの上にバリア材料層を形成するステップと、
（ｇ）第２の誘電体層の上面上とトレンチの内壁および底面上とのバリア材料層上に、さらなるフォトレジスト層を被膜させ、第１の誘電体層に対する少なくとも１つのバイアに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｈ）トレンチの底面上のバリア材料層、エッチストップ層のわずかでも残存している部分、および第１の誘電体層の部分のそれぞれの、さらなるフォトレジスト層の除去部分の下方にある部分を除去することによって、トレンチの底面上のバリア材料層、任意のエッチストップ層、および第１の誘電体層を下方に貫く少なくとも１つのバイアを形成し、さらなるフォトレジスト層の残りを除去するステップと、
（ｉ）トレンチの内壁および底面上のバリア材料層上と、バイアの内壁および底面上とに、バリア金属をライニングするステップと、
（ｊ）バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填するステップとを含むマイクロエレクトロニクスデバイスを製造するプロセスをさらに提供する。
【００１７】
本発明は、
（ａ）基板上に第１の誘電体層を形成するステップと、
（ｂ）第１の誘電体層上に任意のエッチストップ層を形成するステップと、
（ｃ）第１の誘電体層または任意のエッチストップ層上に第２の誘電体層を形成するステップと、
（ｄ）第２の誘電体層上に第１のハードマスク層を形成するステップと、
（ｅ）第１のハードマスク層上に第２のハードマスク層を形成するステップと、
（ｆ）第２のハードマスク層の上面にフォトレジスト層を被膜させて、第２のハードマスク層に対する少なくとも１つのバイアに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｇ）第２のハードマスク層の、フォトレジストの除去部分の下方にある部分を除去することによって、第２のハードマスク層を貫く少なくとも１つのバイアを形成し、フォトレジスト層の残りを除去するステップと、
（ｈ）第２のハードマスク層の上面上と、第２のハードマスク内のバイアの内壁および底面上とにさらなるフォトレジスト層を被膜させ、第２のハードマスク層に対する少なくとも１つのトレンチに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｉ）第１のハードマスク層と第２の誘電体層との、第２のハードマスク層内のバイアの下方にある部分を除去することによって、第１のハードマスク層と第２の誘電体層とを下方に貫く少なくとも１つのバイアを形成するステップと、
（ｊ）第２のハードマスク層の、さらなるフォトレジストの除去部分の下方にある部分を除去することによって、第２のハードマスク層を下方に貫く少なくとも１つのトレンチを形成し、任意のエッチストップ層の、第２の誘電体層内のバイアの下方にある部分を除去することによって、バイアを任意のエッチストップ層を下方に貫くように延長するステップと、
（ｋ）第１のハードマスク層と第２の誘電体層との、第２のハードマスク層内のトレンチの下方にある部分を除去することによって、第１のハードマスク層と第２の誘電体層とを下方に貫く少なくとも１つのトレンチを形成し、第２の誘電体層内にあったバイアの下方にある第１の誘電体層の部分を除去することによって、第１の誘電体層を貫くバイアを形成し、さらなるフォトレジスト層の残りを除去するステップと、
（ｌ）トレンチの内壁および底面上と、バイアの内壁および底面上とに、バリア金属をライニングするステップと、
（ｍ）バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填するステップとを含むマイクロエレクトロニクスデバイスを製造するプロセスをさらに提供する。
【００１８】
本発明は、
（ａ）基板上に第１の誘電体層を形成するステップと、
（ｂ）第１の誘電体層上に任意のエッチストップ層を形成するステップと、
（ｃ）第１の誘電体層または任意のエッチストップ層上に第２の誘電体層を形成するステップと、
（ｄ）第２の誘電体層上に第１のハードマスク層を形成するステップと、
（ｅ）第１のハードマスク層上に第２のハードマスク層を形成するステップと、
（ｆ）第２のハードマスク層の上面にフォトレジスト層を被膜させて、第２のハードマスク層に対する少なくとも１つのトレンチに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｇ）第２のハードマスク層の、フォトレジストの除去部分の下方にある部分を除去することによって、第２のハードマスク層を貫く少なくとも１つのトレンチを形成し、フォトレジスト層の残りを除去するステップと、
（ｈ）第２のハードマスク層の上面上とトレンチの内壁および底面上とにさらなるフォトレジスト層を被膜させ、第２の誘電体層と任意のエッチストップ層とに対する少なくとも１つのバイアに対応するフォトレジストの一部をイメージに関して除去するステップと、
（ｉ）第１のハードマスク層、第２の誘電体層、および任意のエッチストップ層の、さらなるフォトレジスト層の除去部分の下方にある部分を除去することによって、第２の誘電体層と任意のエッチストップ層とを下方に貫く少なくとも１つのバイアを形成し、さらなるフォトレジスト層の残りを除去するステップと、
（ｊ）第１のハードマスク層と第２の誘電体層との、第２のハードマスク層内のトレンチの下方にある部分を除去することによって、第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成し、第２の誘電体層または任意のエッチストップ層内のバイアに対応する第１の誘電体層の部分を除去することによって、第１の誘電体層を下方に貫く少なくとも１つのバイアを形成するステップと、
（ｋ）トレンチの内壁および底面上と、バイアの内壁および底面上とに、バリア金属をライニングするステップと、
（ｌ）バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填するステップとを含むマイクロエレクトロニクスデバイスを製造するプロセスを提供する。
【発明を実施するための最良の形態】
【００１９】
本発明の第１の実施形態においては、図１（ａ）に示すように、第１の誘電体材料を基板の表面上に被膜させて、第１の誘電体層を基板上に形成する。次に任意のエッチストップ材料を第１の誘電体層上に被膜させて、任意のエッチストップ層を形成してもよい。次に第２の誘電体材料を第１の誘電体層または任意のエッチストップ層上に被膜させることによって、第２の誘電体層を形成する。次にフォトレジスト材料層を第２の誘電体層の上面上に形成し、フォトレジストの一部を標準的なフォトリソグラフィ技術によってイメージに関して（ｉｍａｇｅｗｉｓｅ）除去して、第１の誘電体層に対するバイアの外形を描く。次に図１（ｂ）に示すように、フォトレジストの除去された部分の下方にある各層の部分を除去して、第１の誘電体層を下方に貫く少なくとも１つのバイアを形成する。次に図１（ｃ）に示すように、フォトレジスト層の残りを除去する。図１（ｄ）に示すように、保護材料（この場合は犠牲膜（ＳＡＣ））を、第２の誘電体層の上面上とバイアの内壁および底面上とに被膜させる。次に図１（ｅ）に示すように、さらなるフォトレジスト層を保護材料上に被膜させた後、さらなるフォトレジストの一部をイメージに関して除去して、第２の誘電体層に対する少なくとも１つのトレンチの外形を描く。図１（ｆ）に示すように、保護材料および第２の誘電体材料から、さらなるフォトレジストの除去された部分の下方にある部分を除去して、第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成する。次に図１（ｇ）に示すように、さらなるフォトレジスト層の残りを除去し、保護材料の残りを除去する。次に図１（ｈ）に示すように、バイアおよびトレンチの内壁および底面をバリア金属でライニング（裏打ち）した後、バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填する。
【００２０】
前述した技術に対して有用な好適な基板には、集積回路または他のマイクロエレクトロニクスデバイスへの加工に適したものが含まれる。基板には、他を排除することなく、以下のような半導体材料が含まれる。たとえばガリウムヒ素（ＧａＡｓ）、ゲルマニウム、シリコン、シリコンゲルマニウム、ニオブ酸リチウム、ならびにシリコンを含む組成物たとえば結晶シリコン、ポリシリコン、アモルファスシリコン、エピタキシャルシリコン、および二酸化ケイ素（ＳｉＯ2）、ならびにこれらの混合物。また基板には、よく知られたリソグラフィ技術によって通常は形成される金属接点ラインが含まれていてもよい。金属接点に対して好適な材料には、アルミニウム、アルミニウム合金、銅、銅合金、チタン、タンタル、およびタングステンが含まれる。これらのラインは、集積回路の導体を形成する。上述した物は通常、互いに接近して分離されており、その距離は好ましくは約２０μｍ以下、より好ましくは約１μｍ以下、最も好ましくは約０．０５から約１μｍである。
【００２１】
第１の誘電体層および第２の誘電体層は、マイクロエレクトロニクスデバイスの製造で普通に用いられるどんな有機または無機の誘電体材料を含んでいてもよい。本発明を実施する際には低誘電率ｋの値の誘電体を用いるのが最も好ましい。誘電体には、他を排除することなく、以下のものが含まれていてもよい。ＯＳＧ、シリコン含有スピンオングラス、すなわちシリコン含有ポリマーたとえばアルコキシシランポリマー、シルセスキオキサンポリマー、シロキサンポリマー；ポリ（アリーレンエーテル）、フッ化ポリ（アリーレンエーテル）、他のポリマー誘電体材料、ナノポーラスシリカ、またはこれらの混合物。本発明において有用な１つの有用なポリマー誘電体材料には、以下の化学式を有するアルコキシシランモノマーから形成されるナノポーラスシリカアルコキシシランポリマーが含まれる。
【００２２】
【化１】
Figure 2004530287
【００２３】
ここで、少なくとも２つのＲ基は独立にＣ1からＣ4のアルコキシ基であり、その残りは、もしあるのなら、水素、アルキル、フェニル、ハロゲン、置換フェニルからなる群から独立に選択される。好ましくは各Ｒは、メトキシ、エトキシ、またはプロポキシである。上述の物は、Ｈｏｎｅｙｗｅｌｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ社からＮａｎｏｇｌａｓｓ（商標）として市販されている。最も好ましいアルコキシランモノマーは、テトラエトキシシラン（ＴＥＯＳ）である。同様に有用であるのは、ハイドロジェンシロキサン（ｈｙｄｒｏｇｅｎｓｉｌｏｘａｎｅｓ）（化学式は［（ＨＳｉＯ1.5）xＯy］n）、ハイドロジェンシルセスキオキサン（ｈｙｄｒｏｇｅｎｓｉｌｓｅｓｑｕｉｏｘａｎｅｓ）（化学式は（ＨＳｉＯ1.5）n）、ハイドロオルガノシロキサン（ｈｙｄｒｏｏｒｇａｎｏｓｉｌｏｘａｎｅｓ）（化学式は［（ＨＳｉＯ1.5）xＯy（ＲＳｉＯ1.5）z］n、［（ＨＳｉＯ1.5）x（ＲＳｉＯ1.5）y］nおよび［（ＨＳｉＯ1.5）xＯy（ＲＳｉＯ1.5）z］n）。これらのポリマー化学式のそれぞれにおいて、ｘ＝約６から約２０、ｙ＝１から約３、ｚ＝約６から約２０、ｎ＝１から約４０００、また各Ｒは独立に、Ｈ、Ｃ1からＣ8のアルキル、またはＣ6からＣ12のアリルである。重量平均分子量は、約１０００から約２２００００の範囲であると考えられる。好ましい実施形態においては、ｎは約１００から約８００の範囲であり、分子量として約５０００から約４５０００をもたらす。より好ましくは、ｎは約２５０から約６５０の範囲であり、分子量として約１４０００から約３６０００をもたらす。本発明の文脈の範囲内で有用なポリマーには、他を排除することなく以下のものが含まれる。ハイドロジェンシロキサン、ハイドロジェンシルセスキオキサン、ハイドロジェンメチルシロキサン（ｈｙｄｒｏｇｅｎｍｅｔｈｙｌｓｉｌｏｘａｎｅ）、ハイドロジェンエチルシロキサン（ｈｙｄｒｏｇｅｎｅｔｈｙｌｓｉｌｏｘａｎｅ）、ハイドロジェンプロピルシロキサン（ｈｙｄｒｏｇｅｎｐｒｏｐｙｌｓｉｌｏｘａｎｅ）、ハイドロジェンブチルシロキサン（ｈｙｄｒｏｇｅｎｂｕｔｙｌｓｉｌｏｘａｎｅ）、ハイドロジェンｔｅｒｔ−ブチルシロキサン（ｈｙｄｒｏｇｅｎｔｅｒｔ−ｂｕｔｙｌｓｉｌｏｘａｎｅ）、ハイドロジェンフェニルシロキサン（ｈｙｄｒｏｇｅｎｐｈｅｎｙｌｓｉｌｏｘａｎｅ）、ハイドロジェンメチルシルセスキオキサン（ｈｙｄｒｏｇｅｎｍｅｔｈｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ハイドロジェンエチルシルセスキオキサン（ｈｙｄｒｏｇｅｎｅｔｈｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ハイドロジェンプロピルシルセスキオキサン（ｈｙｄｒｏｇｅｎｐｒｏｐｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ハイドロジェンブチルシルセスキオキサン（ｈｙｄｒｏｇｅｎｂｕｔｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ハイドロジェンｔｅｒｔ−ブチルシルセスキオキサン（ｈｙｄｒｏｇｅｎｔｅｒｔ−ｂｕｔｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、およびハイドロジェンフェニルシルセスキオキサン（ｈｙｄｒｏｇｅｎｐｈｅｎｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ならびにこれらの混合物である。ハイドロオルガノシロキサン、ポリ（アリーレンエーテル）、フッ化ポリ（アリーレンエーテル）、およびこれらの混合物が好ましい。好適なポリ（アリーレンエーテル）またはフッ化ポリ（アリーレンエーテル）は、米国特許第５，１５５，１７５号、第５，１１４，７８０号、および第５，１１５，０８２号から、当該技術分野において知られている。好ましいポリ（アリーレンエーテル）およびフッ化ポリ（アリーレンエーテル）は、米国特許出願第０８／９９０，１５７号（１９９７年１２月１２日に出願）において開示されている。なお、この文献は本明細書において参照により取り入れられている。本発明での使用に対して好ましいシロキサン材料は、Ｈｏｎｅｙｗｅｌｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ社から、Ａｃｃｕｇｌａｓｓ（登録商標）Ｔ−１１、Ｔ−１２、およびＴ−１４の商標名で市販されている。同様に有用であるのは、Ｈｏｎｅｙｗｅｌｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ社から、Ｐｕｒｅｓｐｉｎ（商標）およびＡｃｃｕｓｐｉｎ（登録商標）Ｔ１８、Ｔ２３、およびＴ２４の商標名で市販されているメチル化シロキサンポリマーである。好ましいシリコン含有誘電体ポリマーは、［（ＨＳｉＯ1.5）xＯy］n、（ＨＳｉＯ1.5）n、［（ＨＳｉＯ1.5）xＯy（ＲＳｉＯ1.5）z］n、［（ＨＳｉＯ1.5）x（ＲＳｉＯ1.5）y］nおよび［（ＨＳｉＯ1.5）xＯy（ＲＳｉＯ1.5）z］nからなる群から選択される化学式を有する。ここで、ｘ＝約６から約２０、ｙ＝１から約３、ｚ＝約６から約２０、ｎ＝１から約４０００、また各Ｒは独立に、Ｈ、Ｃ1からＣ8のアルキル、またはＣ6からＣ12のアリルであり、米国特許出願第０８／９５５，８０２号（１９９７年１０月２２日に出願）において開示されている。なお、この文献は本明細書において参照により取り入れられている。同様に有用であるのは、ある種の低有機物含有量シリコン含有ポリマー、たとえば以下の化学式Ｉを有するものである。
【００２４】
【化２】
Figure 2004530287
【００２５】
ここで、ｎおよびｍの合計、またはｘ、ｙ、およびｚの合計は、約８から約５０００であり、ｍおよびｙの選択は、炭素含有置換基が約４０モルパーセントを下回る量で存在するように行われる。構造Ｉを有するポリマーは、炭素含有置換基が約４０モルパーセントを下回る量で存在する低有機物含有量である。これらのポリマーは、米国特許出願第０９／０４４，８３１号（１９９８年３月２０日に出願）において、より十分に記載されている。なお、この文献は本明細書において参照により取り入れられている。同様に好ましいのは、ある種の高有機物含有量シリコン含有ポリマー、たとえば以下の化学式ＩＩを有するものである。
【００２６】
【化３】
Figure 2004530287
【００２７】
ここで、ｎおよびｍの合計は約８から約５０００であり、ｍの選択は、炭素含有置換基が約４０モルパーセント以上の量で存在するように行われる。さらに、
【００２８】
【化４】
Figure 2004530287
【００２９】
ここでｘ、ｙ、およびｚの合計は、約８から約５０００であり、ｙの選択は、炭素含有置換基が約４０モルパーセント以上の量で存在するように行われる。またＲは、置換および非置換直鎖および枝分かれアルキル基、シクロアルキル基、置換および非置換アリル基、ならびにこれらの混合物から選択される。炭素含有置換基の具体的なモルパーセントは、出発材料の量の比率の関数である。構造ＩＩを有するポリマーは、炭素含有置換基が約４０モルパーセント以上の量で存在する高有機物含有量である。これらのポリマーは、米国特許出願第０９／０４４，７９８号（１９９８年３月２０日に出願）において、より十分に記載されている。なお、この文献は本明細書において参照により取り入れられている。ポリマーは誘電体組成物中に、純粋なまたは混ぜ物のない（わずかな溶媒とも混合されていない）状態で存在していてもよいし、溶媒と混合される溶液中に存在していてもよい。溶媒が存在するときには、ポリマーは好ましくは、約１重量％から約５０重量％、より好ましくは約３％から約２０％のポリマーの量で存在する。溶媒の成分は好ましくは、約５０重量％から約９９重量％、より好ましくは約８０％から約９７％の誘電体組成物の量で存在する。好適な溶媒には、他を排除することなく以下のものが含まれる。中性溶媒たとえば環状ケトン（シクロペンタノン、シクロヘキサノン、シクロヘキサノンおよびシクロオクタノンなど）；環状アミドたとえばＮ−アルキルピロリジノン（Ｎ−ａｌｋｙｌｐｙｒｒｏｌｉｄｉｎｏｎｅ）（アルキル基が１から約４の炭素原子を有する）、およびＮ−シクロヘキシル−ピロリジノン（Ｎ−ｃｙｃｌｏｈｅｘｙｌ−ｐｙｒｒｏｌｉｄｉｎｏｎｅ）、ならびにこれらの混合物。
【００３０】
基板上への誘電体材料の被膜は、当該技術分野でよく知られたスピンコーティング、ディップコーティング、ローラーコーティング、スプレーイング、化学的気相成長、メニスカスコーティングなどの従来の方法で行ってもよい。スピンコーティングが最も好ましい。誘電体層の厚みは、被膜方法およびパラメータ設定に応じて変化してもよいが、通常は厚みの範囲は約５００Åから約５００００Å、好ましくは約２０００Åから約１２０００Åであると考えられる。最も好ましい実施形態においては、液体誘電体組成物を適切な表面上で回転させることを、既知のスピン技術に従って、たとえば液体誘電体組成物を表面に塗布した後回転ホイール上で約５００から約６０００ｒｐｍの範囲の速度で約５から約６０秒間回転させることによって行う。
【００３１】
誘電体材料を随意に加熱して、残留溶媒を除去するかまたはその分子量を増加させてもよい。加熱は、空気中または不活性雰囲気中でホットプレート上で加熱するなどの従来方法によって行ってもよいし、炉またはオーブン内で空気中または不活性雰囲気中で行ってもよいし、真空炉または真空オーブン内で行ってもよい。加熱は好ましくは、約８０℃から約５００℃、より好ましくは約１５０℃から約４２５℃の温度で行う。この加熱は好ましくは、約１分から約３６０分の間、より好ましくは約２から約６０分の間行う。また誘電体材料を随意に、ＵＶ光などの化学線に露光して、その分子量を増加させてもよい。露光量は、約１００ｍＪ／ｃｍ2から約３００ｍＪ／ｃｍ2の範囲であると考えられる。誘電体材料を随意に、全体的に電子ビーム放射に露光することによって、硬化させてもよい。電子ビーム露光は、ビーム加速を設定することによって制御してもよい。電子ビーム放射は、内部に置いた基板に電子ビーム放射を与える手段を有するならば、どんなチャンバの中で行ってもよい。電子ビーム露光ステップは、大面積ビーム源からの電子放射の幅広の大きなビームを用いて行うのが好ましい。好ましくは、大面積の電子源を与える電子ビームチャンバを用いる。好適な電子ビームチャンバは、Ｅｌｅｃｔｒｏｎ Ｖｉｓｉｏｎ社（サンディエゴ、カリフォルニア州）から、商標「ＥｌｅｃｔｒｏｎＣｕｒｅ（商標）」で市販されている。上記デバイスの動作原理および性能特性は、米国特許第５，００３，１７８号に記載されている。なお、この文献の開示は本明細書において参照により取り入れられている。電子ビーム露光の温度は好ましくは、約２０℃から約４５０℃、好ましくは約５０℃から約４００℃、最も好ましくは約２００℃から約４００℃の範囲である。電子ビームエネルギーは好ましくは、約０．５ＫｅＶから約３０ＫｅＶ、より好ましくは約３から約１０ＫｅＶである。電子ドーズは好ましくは、約１から約５０，０００μＣ／ｃｍ2、より好ましくは約５０から約２０，０００μＣ／ｃｍ2である。電子ビームツール内のガス周囲は、次のガスの何れにすることもできる。窒素、酸素、水素、アルゴン、水素および窒素のブレンド、アンモニア、キセノン、またはこれらのガスの任意の組合せ。電子ビーム電流は好ましくは、約１から約４０ｍＡ、より好ましくは約５から約２０ｍＡである。好ましくは、電子ビーム露光ステップは、約２５．８１ｃｍ2（４平方インチ）から約１６５１．６１ｃｍ2（２５６平方インチ）の面積に及ぶ均一な大面積電子ビーム源からの電子ビーム放射の幅広の大きなビームを用いて行う。
【００３２】
本発明を実施する際には、第１の誘電体層は、任意のエッチストップ層とは著しく異なるエッチ耐性特性を有し、任意のエッチストップ層は、第２の誘電体層とは著しく異なるエッチ耐性特性を有することが好ましい。第１の誘電体層は、第２の誘電体層と同じであってもよいし異なっていてもよい。任意のエッチストップ層が無い場合には、第１の誘電体層は、第２の誘電体層と実質的に同じかまたは著しく異なるエッチ耐性特性を有していなければならない。第１および第２の誘電体層が実質的に同じエッチ耐性特性を有し、エッチストップ層が全く無い場合には、各層のエッチング時間を制御することによって、エッチングを行ってもよい。有用なエッチストップ層には、他を排除することなく、窒化ケイ素、酸窒化ケイ素、二酸化ケイ素、炭化ケイ素、酸炭化ケイ素、スピンオン溶液たとえばスピンオングラス、有機ポリマー、水素シルセスキオキサンおよびメチルシルセスキオキサン、ならびにこれらの組合せが含まれる。
【００３３】
フォトレジスト成分は、ポジティブ作用であってもネガティブ作用であってもよく、一般に市販されている。本発明を実施する際には、ポジティブ作用フォトレジストの方が好ましい。好適なポジティブ作用材料は、当該技術分野においてよく知られており、o−キノンジアジド放射増感剤を含んでいてもよい。ｏ−キノンジアジド増感剤には、米国特許第２，７９７，２１３号、第３，１０６，４６５号、第３，１４８，９８３号、第３，１３０，０４７号、第３，２０１，３２９号、第３，７８５，８２５号、第３，８０２，８８５号に開示されるｏ−キノン−４−または−５−スルホニル−ジアジドが含まれる。ｏ−キノンジアジドを用いる場合、好ましい結合樹脂には、水不溶性、アルカリ水溶性（ａｑｕｅｏｕｓ ａｌｋａｌｉｎｅ ｓｏｌｕｂｌｅ）、または膨潤性の結合樹脂（好ましくはノボラック）が含まれる。好適なポジティブ光誘電樹脂は、たとえばＡＺ−Ｐ４６２０の商標名でＣｌａｒｉａｎｔ社（サマービル、ニュージャージー州）から市販品として入手することができる。フォトレジスト材料は、スピンコーティングなどの従来方法によって被膜させてもよい。フォトレジスト層の厚みは、被膜方法およびパラメータ設定に応じて変化してもよい。厚みは好ましくは、約１０００Åから約３００００Å、より好ましくは約２０００Åから約１００００Å、最も好ましくは約３０００Åから約７５００Åの範囲である。
【００３４】
フォトレジストをイメージに関して除去することは、当該技術分野においてよく知られた方法で行う。たとえば、フォトレジストを化学線にたとえば好適なマスクを通してイメージに関して露光した後、フォトレジストを現像することによって行う。フォトレジストは、可視域、紫外域、または赤外域のスペクトルの光などの化学線にマスクを通してイメージに関して露光するか、または電子ビーム、イオンもしくはニュートロンビーム、またはＸ線放射によってイメージに関して走査してもよい。化学線は、非コヒーレント光の形態であってもコヒーレント光の形態であってもよく、たとえばレーザからの光である。次にフォトレジストを、アルカリ水溶液などの好適な溶媒を用いてイメージに関して現像する。随意に、フォトレジストを加熱してその画像部分を硬化させた後、現像して非画像部分を除去してバイアマスクを規定する。
【００３５】
バイアは、孔および開口部を含む、当該技術分野で知られた用語である。バイアに金属または他の導電性材料を充填して、他の金属または導電性接点との電気接続部を形成してもよい。本発明では少なくとも１つのバイアに言及しているが、本発明を実施する際には複数のバイアを形成することが好ましい。これらのバイアは好ましくは、下方に延びてその下の金属接点に至る。
【００３６】
トレンチは、バイア間のトンネル状の接続部を含む、当該技術分野で知られている用語である。バイアと同様に、トレンチにも金属または他の導電性材料を充填して、他の金属または導電性接点との電気接続部を形成してもよい。本発明では少なくとも１つのトレンチに言及しているが、本発明を実施する際には複数のトレンチを形成することが好ましい。これらのトレンチは好ましくは、２つ以上のバイアを接続する。
【００３７】
保護材料は、フォトレジストと誘電体との間の接触を防止する役目を果たすことによって、レジスト毒作用を防止する。保護材料は、前述したように誘電体材料の表面へ被膜させてもよいし、後述するように表面変更によって誘電体材料の表面へ形成してもよい。
【００３８】
被膜保護材料は、ＣＶＤ、ＰＶＤ、スピンコーティングなどの従来方法によって被膜させてもよい。好適な被膜保護材料には、他を排除することなく以下のものが含まれる。ＣＶＤ酸化物、ＣＶＤ窒化物、ＣＶＤ酸窒化物、ＣＶＤＳｉＣ、スピンオン溶液たとえば有機ポリマー、ＳＯＧ、発色団を含むＳＯＧたとえば米国特許出願第０９／３３０，２４８号（１９９９年６月１０日に出願）に記載されたもの（この文献は本明細書において参照により取り入れられている）、反射防止コーティング（ＡＲＣ）材料たとえば米国特許第６，０３３，８３０号に記載されたもの、および底部反射防止コーティング材料（ＢＡＲＣ）たとえば酸窒化ケイ素および米国特許出願第６，１２１，１２３号に記載された材料、水素シルセスキオキサンおよびメチルシルセスキオキサン、ならびに金属たとえばＴａおよびＴａＮ。好ましくは被膜保護材料は、ＳＯＧおよび発色団を含むＳＯＧを含んでいてもよい。本発明を実施する際の最も好ましい被膜保護材料は、発色団を含むＳＯＧである。
【００３９】
バイアおよびトレンチの側壁および底面上のバリア金属は、その後に誘電体層内に被膜される導電性材料の拡散を防止する役目を果たす。好適なバリア金属には、他を排除することなく、Ｔｉ、Ｔａ、または窒化物たとえばＴａＮもしくはＴｉＮが含まれる。バリア金属は、蒸着、スパッタリング、蒸発などの従来技術によって塗布してもよい。バリア金属の厚みは、所望する被膜方法およびパラメータ設定に応じて変化してもよい。厚みは好ましくは、約２５Åから約１０００Å、より好ましくは約５０Åから約５００Å、最も好ましくは約１００Åから約３００Åの範囲である。
【００４０】
好適な充填金属には、アルミニウム、アルミニウム合金、銅、銅合金、タンタル、タングステン、チタン、もしくは他の金属、またはこれらの組合せ（マイクロエレクトロニクスデバイスの製造において通常用いられる通り）が含まれる。銅が最も好ましい。また充填金属を、蒸着、スパッタリング、蒸発、電気メッキ、無電界メッキなどの技術によって塗布してもよい。本明細書で用いる場合、用語「金属」には金属のアマルガムが含まれる。
【００４１】
本発明の第２の実施形態においては、図２（ａ）に示すように、第１の誘電体材料、任意のエッチストップ材料、および第２の誘電体材料を、本発明の第１の実施形態で行ったように基板上に被膜させる。次に図２（ｂ）に示すように、フォトレジスト材料層を第２の誘電体層上に被膜させ、フォトレジストの一部をイメージに関して除去して、第２の誘電体層に対するバイアの外形を描く。また図２（ｂ）では、第２の誘電体層と任意のエッチストップ層とから、フォトレジストの除去部分の下方にある部分を除去して、第２の誘電体層と任意のエッチストップ層とを下方に貫く少なくとも１つのバイアを形成することも示している。次に図２（ｃ）に示すようにフォトレジスト層の残りを除去して、図２（ｄ）に示すように保護材料を第２の誘電体層の上面上とバイアの内壁および底面上とに被膜させる。図２（ｅ）に示すように、さらなるフォトレジスト層を保護材料上に被膜させた後、さらなるフォトレジストの一部をイメージに関して除去して、第２の誘電体層に対するトレンチの外形を描く。図２（ｆ）に示すように、保護材料および第２の誘電体層のそれぞれから、さらなるフォトレジスト層の除去部分の下方にある部分を除去して、第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成する。また図２（ｆ）に示すように、第２の誘電体層内にあったバイアの下方にある第１の誘電体層の部分を除去して、第１の誘電体層を下方に貫くバイアを形成する。次に図２（ｇ）に示すように、さらなるフォトレジスト層の残りを除去し、保護材料の残りを除去する。図２（ｈ）に示すように、バイアおよびトレンチの内壁および底面をバリア金属でライニングした後、バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填する。
【００４２】
本発明の第３の実施形態においては、図３（ａ）に示すように、第１の誘電体材料、任意のエッチストップ材料、および第２の誘電体材料を、本発明の第１の実施形態で行ったように基板上に被膜させる。次に図３（ｂ）に示すように、フォトレジスト材料層を第２の誘電体層の上面上に被膜させ、フォトレジストの一部をイメージに関して除去して、第２の誘電体層に対するトレンチの外形を描く。また図３（ｂ）に示したように、フォトレジストの除去部分の下方にある第２の誘電体層の部分を除去して、第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成する。次に図３（ｃ）に示すように、フォトレジスト層の残りを除去し、図３（ｄ）に示すように、第２の誘電体層の上面上とトレンチの内壁および底面上とに保護材料を被膜させる。図３（ｅ）に示すように、さらなるフォトレジスト層を保護材料上に被膜させた後、さらなるフォトレジストの一部をイメージに関して除去して、第１の誘電体層に対するバイアの外形を描く。図３（ｆ）に示すように、それぞれの層から、さらなるフォトレジストの除去部分の下方にある部分を除去して、保護材料、任意のエッチストップ層、および第１の誘電体層を下方に貫く少なくとも１つのバイアを形成する。次に図３（ｇ）に示すように、さらなるフォトレジスト層の残りを除去し、保護材料の残りを除去する。図３（ｈ）に示すように、バイアおよびトレンチの内壁および底面をバリア金属でライニングした後、バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填する。
【００４３】
本発明の第４の実施形態においては、図４（ａ）に示すように、第１の誘電体材料、任意のエッチストップ材料、および第２の誘電体材料を、本発明の第１の実施形態で行ったように基板上に被膜させる。次に図４（ｂ）に示すように、フォトレジスト材料層を第２の誘電体層の上面上に被膜させ、フォトレジストの一部をイメージに関して除去して、第１の誘電体層に対するバイアの外形を描く。また図４（ｂ）に示すように、それぞれの層から、フォトレジストの除去部分の下方にある部分を除去して、第２の誘電体層、任意のエッチストップ層、および第１の誘電体層を下方に貫く少なくとも１つのバイアを形成する。次に図４（ｃ）に示すように、フォトレジスト層の残りを除去する。図４（ｄ）に示すように、第２の誘電体層の上面とバイアの内壁および底面の表面とを変更して、それらの上に保護材料を形成する。変更領域の深さは、約５Åから約１０００Åの間で変化してもよい。図４（ｅ）に示すように、さらなるフォトレジスト層をこれらの変更表面の保護材料上に被膜させ、さらなるフォトレジストの一部をイメージに関して除去して、第２の誘電体層に対するトレンチの外形を描く。図４（ｆ）に示すように、第２の誘電体層の上面上の保護材料、第２の誘電体層、および第２の誘電体層内のバイアの壁から、さらなるフォトレジスト層の除去部分の下方にある部分を除去して、第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成する。次に図４（ｇ）に示すように、さらなるフォトレジスト層の残りを除去する。図４（ｈ）に示したように、バイアおよびトレンチの内壁および底面をバリア金属でライニングした後、バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填する。保護材料の形成は、バイア、トレンチ、および誘電体層の壁および底面の表面変更によって、たとえばＣＶＤプラズマへの露光、ウェットケミカル露光、制御された周囲中でのアニーリング、ＵＶ露光、およびＥビーム露光によって、行ってもよい。好適な表面変更ＣＶＤプラズマには、Ｎ2／Ｈ2、Ｈ2、ＮＨ3、Ｈ2Ｏ、Ｎ2、Ｏ2、Ａｒ、Ｘｅが含まれる。
【００４４】
本発明の第５の実施形態においては、図５（ａ）に示すように、第１の誘電体材料、任意のエッチストップ材料、および第２の誘電体材料を、本発明の第１の実施形態で行ったように基板上に被膜させる。次に図５（ｂ）に示すように、フォトレジスト材料層を第２の誘電体層上に被膜させ、フォトレジストの一部をイメージに関して除去して、第２の誘電体層および任意のエッチストップ層に対するバイアの外形を描く。また図５（ｂ）に示すように、第２の誘電体層と任意のエッチストップ層とから、フォトレジストの除去部分の下方にある部分を除去して、第２の誘電体層と任意のエッチストップ層とを下方に貫く少なくとも１つのバイアを形成する。次に図５（ｃ）に示すように、フォトレジスト層の残りを除去する。図５（ｄ）に示すように、第２の誘電体層の上面とトレンチの内壁および底面とを変更して、それらの上に保護材料を形成する。図５（ｅ）に示すように、さらなるフォトレジスト層を変更表面の保護材料上に被膜させ、さらなるフォトレジストの一部をイメージに関して除去して、第２の誘電体層に対するトレンチの外形を描く。図５（ｆ）に示すように、第２の誘電体層の上面上の保護材料、第２の誘電体層、および第２の誘電体層内のバイアの壁上の保護材料の、さらなるフォトレジストの除去部分の下方にある部分を除去して、第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成する。また図５（ｆ）に示すように、第２の誘電体層内にあったバイアの底面上の保護材料の部分と、第２の誘電体層内にあったバイアの下方にある第１の誘電体層の部分を除去して、第１の誘電体層を下方に貫くバイアを形成する。次に図５（ｇ）に示すように、さらなるフォトレジスト層の残りを除去する。図５（ｈ）に示すように、バイアおよびトレンチの内壁および底面をバリア金属でライニングした後、バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填する。
【００４５】
本発明の第６の実施形態においては、図６（ａ）に示すように、第１の誘電体材料、任意のエッチストップ材料、および第２の誘電体材料を、本発明の第１の実施形態で行ったように基板上に被膜させる。次に図６（ｂ）に示すように、フォトレジスト材料層を第２の誘電体層の上面上に被膜させ、フォトレジストの一部をイメージに関して除去して、第１の誘電体層に対するバイアの外形を描く。また図６（ｂ）に示すように、それぞれの層から、フォトレジストの除去部分の下方にある部分を除去して、第２の誘電体層、任意のエッチストップ層、および第１の誘電体層を下方に貫く少なくとも１つのバイアを形成する。次に図６（ｃ）に示すようにフォトレジスト層の残りを除去し、図６（ｄ）に示すように、バリア金属を、第２の誘電体層の上面上とバイアの内壁および底面の表面上とに体積させて、これらの表面上にバリア金属層を形成する。図６（ｅ）に示すように、さらなるフォトレジスト層を、第２の誘電体層の上面上と第２の誘電体層、任意のエッチストップ層、および第１の誘電体層を貫くバイアの壁および底面上とのバリア材料層の上に被膜させ、さらなるフォトレジストの一部をイメージに関して除去して、第２の誘電体層に対するトレンチの外形を描く。図６（ｆ）に示すように、第２の誘電体層の上面上のバリア材料層、第２の誘電体層、および第２の誘電体層内のバイアの壁の、さらなるフォトレジスト層の除去部分の下方にある部分を除去して、第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成する。次に図６（ｇ）に示すように、さらなるフォトレジスト層の残りを除去する。図６（ｈ）に示したように、バイアおよびトレンチの内壁および底面をバリア金属でライニングした後、バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填する。
【００４６】
バリア層材料は、フォトレジストと誘電体との間にバリアを形成することによって、レジスト毒作用を防ぐ役目を果たす。好適なバリア層材料には、他を排除することなく以下のものが含まれる。ＣＶＤ酸化物、ＣＶＤ窒化物、ＣＶＤ酸窒化物、ＣＶＤＳｉＣ、スピンオン溶液たとえば有機ポリマー、ＳＯＧ、発色団を含むＳＯＧ（１９９９年６月１０日出願の米国特許出願第０９／３３０，２４８号に記載された通り）、水素シルセスキオキサン、メチルシルセスキオキサン、ならびに金属たとえばＴａおよびＴａＮ。好ましくは、バリア層材料はＣＶＤＳｉＯ2、ＳｉＮ、またはＳｉＣである。本発明を実施する際の最も好ましいバリア層材料は、ＳｉＯ2である。
【００４７】
バリア層材料は、ＣＶＤ、蒸発、スピンコーティング、スパッタリング、および原子層エピタキシなどの従来技術によって塗布してもよい。保護材料の厚みは、所望する被膜方法に応じて変化してもよい。
【００４８】
本発明の第７の実施形態においては、図７（ａ）に示すように、第１の誘電体材料、任意のエッチストップ材料、および第２の誘電体材料を、本発明の第１の実施形態で行ったように基板上に被膜させる。次に図７（ｂ）に示すように、フォトレジスト材料層を第２の誘電体層の上面上に被膜させ、フォトレジストの一部をイメージに関して除去して、第２の誘電体層および任意のエッチストップ層に対するバイアの外形を描く。また図７（ｂ）に示すように、第２の誘電体層および任意のエッチストップ層の、フォトレジストの除去部分の下方にある部分を除去して、第２の誘電体層と任意のエッチストップ層とを下方に貫く少なくとも１つのバイアを形成する。次に図７（ｃ）に示すようにフォトレジスト層の残りを除去し、図７（ｄ）に示すようにバリア材料を、第２の誘電体層の上面上と、第２の誘電体層および任意のエッチストップ層を貫くバイアの内壁および底面の表面上とに被膜させて、これらの表面上にバリア材料層を形成する。図７（ｅ）に示すように、さらなるフォトレジスト層を、第２の誘電体層の上面上と第２の誘電体層および任意のエッチストップ層を貫くバイアの壁および底面上とのバリア材料層の上に被膜させ、さらなるフォトレジストの一部をイメージに関して除去して、第２の誘電体層に対するトレンチの外形を描く。図７（ｆ）に示すように、第２の誘電体層の上面上のバリア材料層、第２の誘電体層、および第２の誘電体層内のバイアの壁の、さらなるフォトレジスト層の除去部分の下方にある部分を除去して、第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成する。また図７（ｆ）に示すように、第２の誘電体層内にあったバイアの底面上のバリア材料層の部分を除去し、第２の誘電体層内にあったバイアの下方にある第１の誘電体層の部分を除去して、第１の誘電体層を下方に貫くバイアを形成する。次に図７（ｇ）に示すように、さらなるフォトレジスト層の残りを除去する。図７（ｈ）に示すように、バイアおよびトレンチの内壁および底面をバリア金属でライニングした後、バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填する。
【００４９】
本発明の第８の実施形態においては、図８（ａ）に示すように、第１の誘電体材料、任意のエッチストップ材料、および第２の誘電体材料を、本発明の第１の実施形態で行ったように基板上に被膜させる。次に図８（ｂ）に示すように、フォトレジスト材料層を第２の誘電体層の上面上に被膜させ、フォトレジストの一部をイメージに関して除去して、第２の誘電体層に対するトレンチの外形を描く。また図８（ｂ）に示したように、フォトレジストの除去部分の下方にある第２の誘電体層の部分を除去して、第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成する。次に図８（ｃ）に示すように、フォトレジスト層の残りを除去し、図８（ｄ）に示すように、第２の誘電体層の上面とトレンチの内壁および底面の表面とを変更して、それらの上に保護材料を形成する。図８（ｅ）に示すように、さらなるフォトレジスト層を、第２の誘電体層の上面上とトレンチの壁および底面上との保護材料の上に被膜させた後、さらなるフォトレジストの一部をイメージに関して除去して、第１の誘電体層に対するバイアの外形を描く。図８（ｆ）に示すように、それぞれの層から、さらなるフォトレジストの除去部分の下方にある部分を除去して、第１の誘電体層を下方に貫く少なくとも１つのバイアを形成する。次に図８（ｇ）に示すように、さらなるフォトレジスト層の残りを除去する。図８（ｈ）に示すように、バイアおよびトレンチの内壁および底面をバリア金属でライニングした後、バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填する。
【００５０】
本発明の第９の実施形態においては、図９（ａ）に示すように、第１の誘電体材料、任意のエッチストップ材料、および第２の誘電体材料を、本発明の第１の実施形態で行ったように基板上に被膜させる。次に図９（ｂ）に示すように、フォトレジスト材料層を第２の誘電体層の上面上に被膜させ、フォトレジストの一部をイメージに関して除去して、第２の誘電体層に対するトレンチの外形を描く。また図９（ｂ）に示したように、フォトレジストの除去部分の下方にある、第２の誘電体層の部分と随意にエッチストップ層の部分（もしあるのなら）とを除去して、第２の誘電体層と随意にエッチストップ層とを下方に貫く少なくとも１つのトレンチを形成する。次に図９（ｃ）に示すようにフォトレジスト層の残りを除去し、図９（ｄ）に示すように、バリア材料層を第２の誘電体層の上面上とトレンチの内壁および底面の表面上とに被膜させて、バリア材料層を形成する。図９（ｅ）に示すように、さらなるフォトレジスト層を、第２の誘電体層の上面上とトレンチの壁および底面上とのバリア材料層の上に被膜させた後、さらなるフォトレジストの一部をイメージに関して除去して、第１の誘電体層に対するバイアの外形を描く。図９（ｆ）に示すように、トレンチの底面上のバリア材料層、エッチストップ層のわずかでも残存している部分、および第１の誘電体層の部分の、さらなるフォトレジスト層の除去部分の下方にある部分を除去して、トレンチの底面上のバリア材料層、任意のエッチストップ層、および第１の誘電体層を下方に貫く少なくとも１つのバイアを形成する。次に図９（ｇ）に示すように、さらなるフォトレジスト層の残りを除去する。図９（ｈ）に示すように、バイアおよびトレンチの内壁および底面をバリア金属でライニングした後、バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填する。
【００５１】
本発明の第１０の実施形態においては、図１０（ａ）に示すように、第１の誘電体材料、任意のエッチストップ材料、および第２の誘電体材料を、本発明の第１の実施形態で行ったように基板上に被膜させる。また図１０（ａ）に示すように、次に第１のハードマスク材料層を第２の誘電体層上に被膜させ、第２のハードマスク層を第１のハードマスク層上に被膜させる。次に図１０（ｂ）に示すように、フォトレジスト材料層を第２のハードマスク層の上面上に被膜させた後、フォトレジストの一部をイメージに関して除去して、第２のハードマスク層に対するバイアの外形を描く。また図１０（ｂ）に示すように、第２のハードマスク層から、フォトレジストの除去部分の下方にある部分を除去して、第２のハードマスク層を下方に貫く少なくとも１つのバイアを形成する。次に図１０（ｃ）に示すように、フォトレジスト層の残りを除去する。
【００５２】
図１０（ｄ）に示すように、さらなるフォトレジスト層を、第２のハードマスク層上と第２のハードマスク層内のバイアの内壁および底面上とに被膜させる。また図１０（ｄ）に示すように、さらなるフォトレジストの一部をイメージに関して除去して、第２のハードマスク層に対する少なくとも１つのトレンチの外形を描く。図１０（ｅ）に示すように、第１のハードマスク層および第２の誘電体層から、第２のハードマスク層内のバイアの下方にある部分を除去して、第１のハードマスク層と第２の誘電体層とを下方に貫くバイアを形成する。次に図１０（ｆ）に示すように、第２のハードマスク層から、さらなるフォトレジストの除去部分の下方にある部分を除去して、第２のハードマスク層を下方に貫くトレンチを形成する。また図１０（ｆ）に示すように、任意のエッチストップ層の、第２の誘電体層内のバイアの下方にある部分を除去して、バイアを任意のエッチストップ層を下方に貫くように延長する。次に図１０（ｇ）に示すように、第１のハードマスク層および第２の誘電体層の、第２のハードマスク層内のトレンチの下方にある部分を除去して、第１のハードマスク層と第２の誘電体層とを下方に貫くトレンチを形成する。またこの図では、次に、第２の誘電体層内にあったバイアの下方にある第１の誘電体層の部分を除去して、第１の誘電体層を貫くバイアを形成することも示されている。また図１０（ｇ）に示すように、次にさらなるフォトレジスト層の残りを除去する。またこの図では、次に、第２の誘電体層を貫いて以前に形成されたバイアの下方にある第１の誘電体層を貫くバイアを形成することも示されている。次に図１０（ｇ）に示すように、第１のハードマスク層および第２の誘電体層の、第２のハードマスク層内のトレンチの下方にある部分を除去して、第２の誘電体層を貫くトレンチを形成する。図１０（ｈ）に示すように、バイアおよびトレンチの内壁および底面をバリア金属でライニングした後、バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填する。
【００５３】
本発明の第１１の実施形態においては、図１１（ａ）に示すように、第１の誘電体材料、任意のエッチストップ材料、および第２の誘電体材料を、本発明の第１の実施形態で行ったように基板上に被膜させる。また図１１（ａ）に示すように、次に第１のハードマスク材料層を第２の誘電体層上に被膜させ、第２のハードマスク層を第１のハードマスク層上に被膜させる。次に図１１（ｂ）に示すように、フォトレジスト材料層を第２のハードマスク層の上面上に被膜させた後、フォトレジストの一部をイメージに関して除去して、第２のハードマスク層に対するトレンチの外形を描く。また図１１（ｂ）に示すように、第２のハードマスク層から、フォトレジストの除去部分の下方にある部分を除去して、第２のハードマスク層を下方に貫く少なくとも１つのトレンチを形成する。次に図１１（ｃ）に示すように、フォトレジスト層の残りを除去する。図１１（ｄ）に示すように、さらなるフォトレジスト層を、第２のハードマスク層上と第２のハードマスク層内のトレンチの内壁および底面上とに被膜させる。また図１１（ｄ）に示すように、さらなるフォトレジストの一部をイメージに関して除去して、第２の誘電体層と任意のエッチストップ層とに対する少なくとも１つのバイアの外形を描く。図１１（ｅ）に示すように、第１のハードマスク層、第２の誘電体層、および任意のエッチストップ層から、さらなるフォトレジスト層の除去部分の下方にある部分を除去して、第２の誘電体層と任意のエッチストップ層とを下方に貫くバイアを形成する。次に図１１（ｆ）に示すように、さらなるフォトレジスト層の残りを除去する。次に図１１（ｇ）に示すように、第１のハードマスク層および第２の誘電体層の、第２のハードマスク層内のトレンチの下方にある部分を除去して、第２の誘電体層を下方に貫くトレンチを形成する。また図１１（ｇ）に示すように、次に、第２の誘電体層または任意のエッチストップ層内にあったバイアに対応する第１の誘電体層の部分を除去することによって、第１の誘電体層を貫く少なくとも１つのバイアを形成する。図１１（ｈ）に示すように、バイアおよびトレンチの内壁および底面をバリア金属でライニングした後、バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填する。
【００５４】
第１および第２のハードマスク層は、フォトレジストが誘電体と反応することを防ぐマスクを形成する役目を果たし、その結果レジスト毒作用が防止される。
好適なハードマスク層材料には、他を排除することなく以下のものが含まれる。ＣＶＤ膜たとえばＳｉＯ2、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、スピンオンポリマーたとえばスピンオングラス、発色団を含むＳＯＧ、有機スピンオンポリマー、水素シルセスキオキサン、メチルシルセスキオキサン、ならびに金属たとえばＴａおよびＴａＮ。好ましくは、ハードマスク層材料はＳｉＯ2、ＳｉＯＮ、ＳｉＮ、ＳｉＣである。最も好ましくは、第１のハードマスク層材料にはＳｉＯ2が含まれ、第２のハードマスク層にはＳｉ3Ｎ4が含まれる。本出願では第１および第２のハードマスク層にのみ言及しているが、本発明を実施する際には複数のハードマスク層を用いることができる。ハードマスク層は、ＣＶＤ、スピンオン、蒸発、スパッタリング、原子層エピタキシなどの従来技術によって塗布してもよい。ハードマスク層の厚みは、同じであっても違っていてもよく、また被膜方法およびパラメータ設定に応じて変化してもよい。厚みは好ましくは、約１００Åから約５０００Å、より好ましくは約２００Åから約３０００Å、最も好ましくは約４００Åから約１５００Åの範囲である。
【００５５】
本発明の図においては、１つの相互接続レベルを形成するためのプロセスが示されているが、より高いレベルの相互接続を得るために同じ処理ステップを繰り返すことができる。
【００５６】
本発明を、好ましい実施形態に関して特に図示し説明してきたが、当業者であれば、本発明の趣旨および範囲から逸脱することなく種々の変形および変更ができることを容易に理解するであろう。特許請求の範囲には、開示した実施形態、それらの前述の代替方法、およびそれらに対する全ての均等物が含まれると解釈すべきであることが意図されている。
【図面の簡単な説明】
【００５７】
【図１．１】図１ａ−図１ｄは、被膜された保護材料とともに深いバイア第１技術を示す、本発明の第１の実施形態を示す図である。
【図１．２】図１ｅ−図１ｈは、被膜された保護材料とともに深いバイア第１技術を示す、本発明の第１の実施形態を示す図である。
【図２．１】図２ａ−図２ｄは、被膜された保護材料とともに浅いバイア第１技術を示す、本発明の第２の実施形態を示す図である。
【図２．２】図２ｅ−図２ｈは、被膜された保護材料とともに浅いバイア第１技術を示す、本発明の第２の実施形態を示す図である。
【図３．１】図３ａ−図３ｄは、被膜された保護材料とともにトレンチ第１技術を示す、本発明の第３の実施形態を示す図である。
【図３．２】図３ｅ−図３ｈは、被膜された保護材料とともにトレンチ第１技術を示す、本発明の第３の実施形態を示す図である。
【図４．１】図４ａ−図４ｄは、表面変更された保護材料の形成とともに深いバイア第１技術を示す、本発明の第４の実施形態を示す図である。
【図４．２】図４ｅ−図４ｈは、表面変更された保護材料の形成とともに深いバイア第１技術を示す、本発明の第４の実施形態を示す図である。
【図５．１】図５ａ−図５ｄは、表面変更された保護材料の形成とともに浅いバイア第１技術を示す、本発明の第５の実施形態を示す図である。
【図５．２】図５ｅ−図５ｈは、表面変更された保護材料の形成とともに浅いバイア第１技術を示す、本発明の第５の実施形態を示す図である。
【図６．１】図６ａ−図６ｄは、バリア材料層とともに深いバイア第１技術を示す、本発明の第６の実施形態を示す図である。
【図６．２】図６ｅ−図６ｈは、バリア材料層とともに深いバイア第１技術を示す、本発明の第６の実施形態を示す図である。
【図７．１】図７ａ−図７ｄは、バリア材料層とともに浅いバイア第１技術を示す、本発明の第７の実施形態を示す図である。
【図７．２】図７ｅ−図７ｈは、バリア材料層とともに浅いバイア第１技術を示す、本発明の第７の実施形態を示す図である。
【図８．１】図８ａ−図８ｄは、表面変更された保護材料の形成とともにトレンチ第１技術を示す、本発明の第８の実施形態を示す図である。
【図８．２】図８ｅ−図８ｈは、表面変更された保護材料の形成とともにトレンチ第１技術を示す、本発明の第８の実施形態を示す図である。
【図９．１】図９ａ−図９ｄは、バリア材料層とともにトレンチ第１技術を示す、本発明の第９の実施形態を示す図である。
【図９．２】図９ｅ−図９ｈは、バリア材料層とともにトレンチ第１技術を示す、本発明の第９の実施形態を示す図である。
【図１０．１】図１０ａ−図１０ｄは、第１および第２のハードマスク層とともにバイア第１技術を示す、本発明の第１０の実施形態を示す図である。
【図１０．２】図１０ｅ−図１０ｈは、第１および第２のハードマスク層とともにバイア第１技術を示す、本発明の第１０の実施形態を示す図である。
【図１１．１】図１１ａ−図１１ｄは、第１および第２のハードマスク層とともにトレンチ第１技術を示す、本発明の第１１の実施形態を示す図である。
【図１１．２】図１１ｅ−図１１ｈは、第１および第２のハードマスク層とともにトレンチ第１技術を示す、本発明の第１１の実施形態を示す図である。

Claims (26)

  1. （ａ）基板上に第１の誘電体層を形成するステップと、
    （ｂ）前記第１の誘電体層上に任意のエッチストップ層を形成するステップと、
    （ｃ）前記第１の誘電体層または前記任意のエッチストップ層上に第２の誘電体層を形成するステップと、
    （ｄ）前記第２の誘電体層の上面上にフォトレジスト層を被膜させて、前記第１の誘電体層に対する少なくとも１つのバイアに対応するフォトレジストの一部をイメージに関して除去するステップと、
    （ｅ）それぞれの層の、前記フォトレジストの除去部分の下方にある部分を除去することによって、前記第１の誘電体層を下方に貫く少なくとも１つのバイアを形成し、前記フォトレジスト層の残りを除去するステップと、
    （ｆ）前記第２の誘電体層の上面上と前記バイアの内壁および底面上とに保護材料を被膜させるステップと、
    （ｇ）前記保護材料上にさらなるフォトレジスト層を被膜させて、前記第２の誘電体層に対する少なくとも１つのトレンチに対応する前記フォトレジストの一部をイメージに関して除去するステップと、
    （ｈ）それぞれの層の、さらなる前記フォトレジスト層の除去部分の下方にある部分を除去することによって、前記第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成するステップと、
    （ｉ）さらなる前記フォトレジスト層の残りと前記保護材料の残りとを除去するステップと、
    （ｊ）前記トレンチの内壁および底面上と、前記バイアの内壁および底面上とに、バリア金属をライニングするステップと、
    （ｋ）前記バリア金属ライニングに接触する充填金属を前記トレンチおよびバイアに充填するステップと、
    を含むマイクロエレクトロニクスデバイスを製造する方法。
  2. 前記第１の誘電体層は有機誘電体材料を含み、前記第２の誘電体層は無機誘電体材料を含む、請求項１に記載の方法。
  3. 前記第１の誘電体層は無機誘電体材料を含み、前記第２の誘電体層は有機誘電体材料を含む、請求項１に記載の方法。
  4. 前記第１の誘電体層は無機誘電体材料を含み、前記第２の誘電体層は無機誘電体材料を含む、請求項１に記載の方法。
  5. 前記第１の誘電体層は有機誘電体材料を含み、前記第２の誘電体層は有機誘電体材料を含む、請求項１に記載の方法。
  6. 前記エッチストップ層が存在する、請求項１に記載の方法。
  7. 前記エッチストップ層は、窒化ケイ素、酸窒化ケイ素、二酸化ケイ素、炭化ケイ素、酸炭化ケイ素、スピンオングラス、有機ポリマー、水素シルセスキオキサン、メチルシルセスキオキサン、またはこれらの組合せを含む、請求項６に記載の方法。
  8. 前記任意のエッチストップ層が存在せず、前記第１の誘電体層と前記第２の誘電体層とが著しく異なるエッチ耐性特性を有する、請求項１に記載の方法。
  9. 前記任意のエッチストップ層が存在せず、前記第１の誘電体層と前記第２の誘電体層とが実質的に同じエッチ耐性特性を有する、請求項１に記載の方法。
  10. 前記保護材料が、ＣＶＤ酸化物、ＣＶＤ窒化物、ＣＶＤ酸窒化物、ＣＶＤＳｉＣ、スピンオングラス、有機ポリマー、発色団を含むスピンオングラス、反射防止コーティング材料、底部反射防止コーティング材料、酸窒化ケイ素、水素シルセスキオキサン、メチルシルセスキオキサン、金属、およびこれらの組合せを含む、請求項１に記載の方法。
  11. 前記バリア金属は、Ｔｉ、Ｔａ、または窒化物を含む、請求項１に記載の方法。
  12. 前記充填金属は、アルミニウム、アルミニウム合金、銅、銅合金、タンタル、タングステン、チタン、これらの窒化物、またはこれらの組合せを含む、請求項１に記載の方法。
  13. （ａ）基板上に第１の誘電体層を形成するステップと、
    （ｂ）前記第１の誘電体層上に任意のエッチストップ層を形成するステップと、
    （ｃ）前記第１の誘電体層または前記任意のエッチストップ層上に第２の誘電体層を形成するステップと、
    （ｄ）前記第２の誘電体層の上面上にフォトレジスト層を被膜させて、前記第２の誘電体層に対する少なくとも１つのバイアに対応するフォトレジストの一部をイメージに関して除去するステップと、
    （ｅ）前記第２の誘電体層と前記任意のエッチストップ層との、前記フォトレジストの除去部分の下方にある部分を除去することによって、前記第２の誘電体層と任意のエッチストップ層とを下方に貫く少なくとも１つのバイアを形成し、前記フォトレジスト層の残りを除去するステップと、
    （ｆ）前記第２の誘電体層の上面上と前記バイアの内壁および底面上とに保護材料を被膜させるステップと、
    （ｇ）前記保護材料上にさらなるフォトレジスト層を被膜させ、前記第２の誘電体層に対する少なくとも１つのトレンチに対応する前記フォトレジストの一部をイメージに関して除去するステップと、
    （ｈ）前記保護材料および前記第２の誘電体層の、さらなる前記フォトレジスト層の除去部分の下方にある部分を除去することによって、前記第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成し、前記第２の誘電体層内にあった前記バイアの下方にある前記第１の誘電体層の部分を除去することによって、前記第１の誘電体層を下方に貫くバイアを形成するステップと、
    （ｉ）さらなる前記フォトレジスト層の残りを除去し、前記保護材料の残りを除去するステップと、
    （ｊ）前記トレンチの内壁および底面上と、前記バイアの内壁および底面上とに、バリア金属をライニングするステップと、
    （ｋ）前記バリア金属ライニングに接触する充填金属をトレンチおよび前記バイアに充填するステップと、
    を含むマイクロエレクトロニクスデバイスを製造する方法。
  14. （ａ）基板上に第１の誘電体層を形成するステップと、
    （ｂ）前記第１の誘電体層上に任意のエッチストップ層を形成するステップと、
    （ｃ）前記第１の誘電体層または前記任意のエッチストップ層上に第２の誘電体層を形成するステップと、
    （ｄ）前記第２の誘電体層の上面上にフォトレジスト層を被膜させて、前記第２の誘電体層に対する少なくとも１つのトレンチに対応する前記フォトレジストの一部をイメージに関して除去するステップと、
    （ｅ）前記フォトレジストの除去部分の下方にある前記第２の誘電体層の部分を除去することによって、前記第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成し、前記フォトレジスト層の残りを除去するステップと、
    （ｆ）前記第２の誘電体層の上面上と前記トレンチの内壁および底面上とに保護材料を被膜させるステップと、
    （ｇ）前記保護材料上にさらなるフォトレジスト層を被膜させて、前記第１の誘電体層に対する少なくとも１つのバイアに対応する前記フォトレジストの一部をイメージに関して除去するステップと、
    （ｈ）それぞれの層の、さらなる前記フォトレジスト層の除去部分の下方にある部分を除去することによって、前記保護材料、前記任意のエッチストップ層、および前記第１の誘電体層を下方に貫く少なくとも１つのバイアを形成するステップと、
    （ｉ）前記さらなるフォトレジスト層の残りを除去し、前記保護材料の残りを除去するステップと、
    （ｊ）前記トレンチの内壁および底面上と、前記バイアの内壁および底面上とに、バリア金属をライニングするステップと、
    （ｋ）前記バリア金属ライニングに接触する充填金属を前記トレンチおよびバイアに充填するステップと、
    を含むマイクロエレクトロニクスデバイスを製造する方法。
  15. （ａ）基板上に第１の誘電体層を形成するステップと、
    （ｂ）前記第１の誘電体層上に任意のエッチストップ層を形成するステップと、
    （ｃ）前記第１の誘電体層または任意のエッチストップ層上に第２の誘電体層を形成するステップと、
    （ｄ）前記第２の誘電体層の上面上にフォトレジスト層を被膜させて、前記第１の誘電体層に対する少なくとも１つのバイアに対応するフォトレジストの一部をイメージに関して除去するステップと、
    （ｅ）それぞれの層の、前記フォトレジストの除去部分の下方にある部分を除去することによって、第２の誘電体層、任意のエッチストップ層、および第１の誘電体層を貫く少なくとも１つのバイアを形成し、前記フォトレジスト層の残りを除去するステップと、
    （ｆ）前記第２の誘電体層の上面と、前記第２の誘電体層、前記任意のエッチストップ層、および前記第１の誘電体層を貫くバイアの内壁の表面とを変更し、それらの上に保護材料を形成するステップと、
    （ｇ）前記第２の誘電体層の上面上の前記保護材料上と、前記第２の誘電体層、前記任意のエッチストップ層、および前記第１の誘電体層を貫くバイアの壁および底面上の前記保護材料上とに、さらなるフォトレジスト層を被膜させ、前記第２の誘電体層に対する少なくとも１つのトレンチに対応する前記フォトレジストの一部をイメージに関して除去するステップと、
    （ｈ）前記第２の誘電体層の上面上の前記保護材料、前記第２の誘電体層、および前記第２の誘電体層内の前記バイアの壁の、さらなる前記フォトレジスト層の除去部分の下方にある部分を除去することによって、前記第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成し、さらなる前記フォトレジスト層の残りを除去するステップと、
    （ｉ）前記トレンチの内壁および底面上と、前記バイアの内壁および底面上とに、バリア金属をライニングするステップと、
    （ｊ）前記バリア金属ライニングに接触する充填金属を前記トレンチおよびバイアに充填するステップと、
    を含むマイクロエレクトロニクスデバイスを製造する方法。
  16. 前記第２の誘電体層の上面とバイアの内壁の表面とを、ＣＶＤプラズマへの露光、ウェットケミカル露光、アニーリング、ＵＶ露光、電子ビーム露光、およびこれらの組合せによって変更する、請求項１５に記載の方法。
  17. （ａ）基板上に第１の誘電体層を形成するステップと、
    （ｂ）前記第１の誘電体層上に任意のエッチストップ層を形成するステップと、
    （ｃ）前記第１の誘電体層または前記任意のエッチストップ層上に第２の誘電体層を形成するステップと、
    （ｄ）前記第２の誘電体層の上面上にフォトレジスト層を被膜させて、前記第２の誘電体層と前記任意のエッチストップ層とに対する少なくとも１つのバイアに対応するフォトレジストの一部をイメージに関して除去するステップと、
    （ｅ）前記第２の誘電体層と前記任意のエッチストップ層との、前記フォトレジストの除去部分の下方にある部分を除去することによって、前記第２の誘電体層と前記任意のエッチストップ層とを下方に貫く少なくとも１つのバイアを形成し、前記フォトレジスト層の残りを除去するステップと、
    （ｆ）前記第２の誘電体層の上面と、前記第２の誘電体層および前記任意のエッチストップ層を貫くバイアの内壁および底面の表面とを変更し、それらの上に保護材料を形成するステップと、
    （ｇ）前記第２の誘電体層の上面上の前記保護材料上と、前記第２の誘電体層および前記任意のエッチストップ層を貫くバイアの壁および底面上の前記保護材料上とに、さらなるフォトレジスト層を被膜させ、前記第２の誘電体層に対する少なくとも１つのトレンチに対応する前記フォトレジストの一部をイメージに関して除去するステップと、
    （ｈ）前記第２の誘電体層の上面上の前記保護材料、前記第２の誘電体層、および前記第２の誘電体層内のバイアの壁上の前記保護材料の、さらなる前記フォトレジスト層の除去部分の下方にある部分を除去することによって、前記第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成し、前記第２の誘電体層内にあったバイアの底面上の前記保護材料の部分と前記第２の誘電体層内にあった前記バイアの下方にある前記第１の誘電体層の部分とを除去することによって、前記第１の誘電体層を貫く少なくとも１つのバイアを形成するステップと、
    （ｉ）さらなる前記フォトレジスト層の残りを除去するステップと、
    （ｊ）前記トレンチの内壁および底面上と、前記バイアの内壁および底面上とに、バリア金属をライニングするステップと、
    （ｋ）前記バリア金属ライニングに接触する充填金属を前記トレンチおよび前記バイアに充填するステップと、
    を含むマイクロエレクトロニクスデバイスを製造する方法。
  18. （ａ）基板上に第１の誘電体層を形成するステップと、
    （ｂ）前記第１の誘電体層上に任意のエッチストップ層を形成するステップと、
    （ｃ）前記第１の誘電体層または前記任意のエッチストップ層上に第２の誘電体層を形成するステップと、
    （ｄ）前記第２の誘電体層の上面上にフォトレジスト層を被膜させて、前記第１の誘電体層に対する少なくとも１つのバイアに対応するフォトレジストの一部をイメージに関して除去するステップと、
    （ｅ）それぞれの層の、前記フォトレジストの除去部分の下方にある部分を除去することによって、前記第２の誘電体層、前記任意のエッチストップ層、および前記第１の誘電体層を貫く少なくとも１つのバイアを形成し、前記フォトレジスト層の残りを除去するステップと、
    （ｆ）前記第２の誘電体層の上面上と、前記第２の誘電体層、前記任意のエッチストップおよび前記第１の誘電体層を貫くバイアの内壁および底面の表面上とに、バリア材料を被膜させることによって、それらの上にバリア材料層を形成するステップと、
    （ｇ）前記第２の誘電体層の上面上と、前記第２の誘電体層、前記任意のエッチストップ層、および前記第１の誘電体層を貫くバイアの壁および底面上との前記バリア材料層上に、さらなるフォトレジスト層を被膜させ、前記第２の誘電体層に対する少なくとも１つのトレンチに対応する前記フォトレジストの一部をイメージに関して除去するステップと、
    （ｈ）前記第２の誘電体層の上面上の前記バリア材料層、前記第２の誘電体層、および前記第２の誘電体層内のバイアの壁上の前記バリア材料層の、さらなる前記フォトレジスト層の除去部分の下方にある部分を除去することによって、前記第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成し、さらなる前記フォトレジスト層の残りを除去するステップと、
    （ｉ）前記トレンチの内壁および底面上と、前記バイアの内壁および底面上とに、バリア金属をライニングするステップと、
    （ｊ）前記バリア金属ライニングに接触する充填金属を前記トレンチおよびバイアに充填するステップと、
    を含むマイクロエレクトロニクスデバイスを製造する方法。
  19. 前記バリア層材料は、ＣＶＤ酸化物、ＣＶＤ窒化物、ＣＶＤ酸窒化物、ＣＶＤＳｉＣ、スピンオングラス、有機ポリマー、発色団を含むスピンオングラス、水素シルセスキオキサン、メチルシルセスキオキサン、金属、およびこれらの組合せを含む、請求項１８に記載の方法。
  20. （ａ）基板上に第１の誘電体層を形成するステップと、
    （ｂ）前記第１の誘電体層上に任意のエッチストップ層を形成するステップと、
    （ｃ）前記第１の誘電体層または前記任意のエッチストップ層上に前記第２の誘電体層を形成するステップと、
    （ｄ）前記第２の誘電体層の上面上にフォトレジスト層を被膜させて、前記第２の誘電体層と前記任意のエッチストップ層とに対する少なくとも１つのバイアに対応するフォトレジストの一部をイメージに関して除去するステップと、
    （ｅ）前記第２の誘電体層と任意のエッチストップ層との、前記フォトレジストの除去部分の下方にある部分を除去することによって、前記第２の誘電体層と前記任意のエッチストップ層とを下方に貫く少なくとも１つのバイアを形成し、前記フォトレジスト層の残りを除去するステップと、
    （ｆ）前記第２の誘電体層の上面上と、前記第２の誘電体層および前記任意のエッチストップ層を貫くバイアの内壁および底面の表面上とに、バリア材料を被膜させることによって、それらの上にバリア材料層を形成するステップと、
    （ｇ）前記第２の誘電体層の上面上と前記第２の誘電体層および前記任意のエッチストップ層を貫くバイアの壁および底面上との前記バリア材料層上に、さらなるフォトレジスト層を被膜させ、前記第２の誘電体層に対する少なくとも１つのトレンチに対応する前記フォトレジストの一部をイメージに関して除去するステップと、
    （ｈ）前記第２の誘電体層の上面上の前記バリア材料層、前記第２の誘電体層、および前記第２の誘電体層内のバイアの壁上の前記バリア材料層の、さらなる前記フォトレジスト層の除去部分の下方にある部分を除去することによって、前記第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成し、前記第２の誘電体層内にあった前記バイアの底面からの前記バリア材料層の部分と、前記第２の誘電体層内にあった前記バイアの下方にある前記第１の誘電体層の部分とを除去することによって、前記第１の誘電体層を下方に貫く少なくとも１つのバイアを形成するステップと、
    （ｉ）さらなる前記フォトレジスト層の残りを除去するステップと、
    （ｊ）前記トレンチの内壁および底面上と、前記バイアの内壁および底面上とに、バリア金属をライニングするステップと、
    （ｋ）前記バリア金属ライニングに接触する充填金属を前記トレンチおよびバイアに充填するステップと、
    を含むマイクロエレクトロニクスデバイスを製造する方法。
  21. （ａ）基板上に第１の誘電体層を形成するステップと、
    （ｂ）前記第１の誘電体層上に任意のエッチストップ層を形成するステップと、
    （ｃ）前記第１の誘電体層または前記任意のエッチストップ層上に第２の誘電体層を形成するステップと、
    （ｄ）前記第２の誘電体層の上面上にフォトレジスト層を被膜させて、前記第２の誘電体層に対する少なくとも１つのトレンチに対応する前記フォトレジストの一部をイメージに関して除去するステップと、
    （ｅ）前記フォトレジストの除去部分の下方にある前記第２の誘電体層の部分を除去することによって、前記第２の誘電体層を貫く少なくとも１つのトレンチを形成し、前記フォトレジスト層の残りを除去するステップと、
    （ｆ）前記第２の誘電体層の上面と、前記トレンチの内壁および底面の表面とを変更し、それらの上に保護材料を形成するステップと、
    （ｇ）前記第２の誘電体層の上面上の前記保護材料上と、前記トレンチの壁および底面上の前記保護材料上とに、さらなるフォトレジスト層を被膜させ、前記第１の誘電体層に対する少なくとも１つのバイアに対応する前記フォトレジストの一部をイメージに関して除去するステップと、
    （ｈ）それぞれの層の、さらなる前記フォトレジスト層の除去部分の下方にある部分を除去することによって、前記第１の誘電体層を下方に貫く少なくとも１つのバイアを形成し、さらなる前記フォトレジスト層の残りを除去するステップと、
    （ｉ）前記トレンチの内壁および底面上と、前記バイアの内壁および底面上とに、バリア金属をライニングするステップと、
    （ｊ）前記バリア金属ライニングに接触する充填金属を前記トレンチおよびバイアに充填するステップと、
    を含むマイクロエレクトロニクスデバイスを製造する方法。
  22. （ａ）基板上に第１の誘電体層を形成するステップと、
    （ｂ）前記第１の誘電体層上に任意のエッチストップ層を形成するステップと、
    （ｃ）前記第１の誘電体層または前記任意のエッチストップ層上に第２の誘電体層を形成するステップと、
    （ｄ）前記第２の誘電体層の上面上にフォトレジスト層を被膜させて、前記第２の誘電体層に対する少なくとも１つのトレンチに対応するフォトレジストの一部をイメージに関して除去するステップと、
    （ｅ）前記フォトレジストの除去部分の下方にある、前記第２の誘電体層の部分を除去し、もしあるのならエッチストップ層を随意に除去することによって、前記第２の誘電体層を貫きかつ任意に前記エッチストップ層を貫く少なくとも１つのトレンチを形成し、前記フォトレジスト層の残りを除去するステップと、
    （ｆ）前記第２の誘電体層の上面と、前記トレンチの内壁および底面の表面とにバリア材料を被膜させることによって、それらの上にバリア材料層を形成するステップと、
    （ｇ）前記第２の誘電体層の上面上と前記トレンチの内壁および底面上との前記バリア材料層上に、さらなるフォトレジスト層を被膜させ、前記第１の誘電体層に対する少なくとも１つのバイアに対応する前記フォトレジストの一部をイメージに関して除去するステップと、
    （ｈ）前記トレンチの底面上の前記バリア材料層、前記エッチストップ層のわずかでも残存している部分、および前記第１の誘電体層の部分のそれぞれの、さらなるフォトレジスト層の除去部分の下方にある部分を除去することによって、前記トレンチの底面上のバリア材料層、前記任意のエッチストップ層、および前記第１の誘電体層を下方に貫く少なくとも１つのバイアを形成し、さらなる前記フォトレジスト層の残りを除去するステップと、
    （ｉ）前記トレンチの内壁および底面上の前記バリア材料層上と、バイアの内壁および底面上とに、バリア金属をライニングするステップと、
    （ｊ）前記バリア金属ライニングに接触する充填金属を前記トレンチおよびバイアに充填するステップと、
    を含むマイクロエレクトロニクスデバイスを製造する方法。
  23. （ａ）基板上に第１の誘電体層を形成するステップと、
    （ｂ）前記第１の誘電体層上に任意のエッチストップ層を形成するステップと、
    （ｃ）前記第１の誘電体層または前記任意のエッチストップ層上に第２の誘電体層を形成するステップと、
    （ｄ）前記第２の誘電体層上に第１のハードマスク層を形成するステップと、
    （ｅ）前記第１のハードマスク層上に第２のハードマスク層を形成するステップと、
    （ｆ）前記第２のハードマスク層の上面にフォトレジスト層を被膜させて、前記第２のハードマスク層に対する少なくとも１つのバイアに対応する前記フォトレジストの一部をイメージに関して除去するステップと、
    （ｇ）前記第２のハードマスク層の、前記フォトレジストの除去部分の下方にある部分を除去することによって、前記第２のハードマスク層を貫く少なくとも１つのバイアを形成し、前記フォトレジスト層の残りを除去するステップと、
    （ｈ）前記第２のハードマスク層の上面上と、前記第２のハードマスク内のバイアの内壁および底面上とにさらなるフォトレジスト層を被膜させ、前記第２のハードマスク層に対する少なくとも１つのトレンチに対応する前記フォトレジストの一部をイメージに関して除去するステップと、
    （ｉ）前記第１のハードマスク層と前記第２の誘電体層との、前記第２のハードマスク層内のバイアの下方にある部分を除去することによって、前記第１のハードマスク層と前記第２の誘電体層とを下方に貫く少なくとも１つのバイアを形成するステップと、
    （ｊ）前記第２のハードマスク層の、さらなるフォトレジストの除去部分の下方にある部分を除去することによって、前記第２のハードマスク層を下方に貫く少なくとも１つのトレンチを形成し、前記任意のエッチストップ層の、前記第２の誘電体層内のバイアの下方にある部分を除去することによって、前記バイアを前記任意のエッチストップ層を下方に貫くように延長するステップと、
    （ｋ）前記第１のハードマスク層と前記第２の誘電体層との、前記第２のハードマスク層内のトレンチの下方にある部分を除去することによって、前記第１のハードマスク層と前記第２の誘電体層とを下方に貫く少なくとも１つのトレンチを形成し、前記第２の誘電体層内にあった前記バイアの下方にある前記第１の誘電体層の部分を除去することによって、前記第１の誘電体層を貫くバイアを形成し、さらなる前記フォトレジスト層の残りを除去するステップと、
    （ｌ）前記トレンチの内壁および底面上と、前記バイアの内壁および底面上とに、バリア金属をライニングするステップと、
    （ｍ）前記バリア金属ライニングに接触する充填金属をトレンチおよびバイアに充填するステップと、
    を含むマイクロエレクトロニクスデバイスを製造する方法。
  24. 前記第１のハードマスク層と前記第２のハードマスク層とは、ＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＯＣ、ＳｉＣ、ＳｉＮ、ＳｉＯＮ、スピンオングラス、発色団を含むスピンオングラス、有機スピンオンポリマー、水素シルセスキオキサン、メチルシルセスキオキサン、金属、およびこれらの組合せからなる群から選択された異なる材料を含む、請求項２３に記載の方法。
  25. （ａ）基板上に第１の誘電体層を形成するステップと、
    （ｂ）前記第１の誘電体層上に任意のエッチストップ層を形成するステップと、
    （ｃ）前記第１の誘電体層または前記任意のエッチストップ層上に第２の誘電体層を形成するステップと、
    （ｄ）前記第２の誘電体層上に第１のハードマスク層を形成するステップと、
    （ｅ）前記第１のハードマスク層上に第２のハードマスク層を形成するステップと、
    （ｆ）前記第２のハードマスク層の上面にフォトレジスト層を被膜させて、前記第２のハードマスク層に対する少なくとも１つのトレンチに対応するフォトレジストの一部をイメージに関して除去するステップと、
    （ｇ）前記第２のハードマスク層の、前記フォトレジストの除去部分の下方にある部分を除去することによって、前記第２のハードマスク層を貫く少なくとも１つのトレンチを形成し、前記フォトレジスト層の残りを除去するステップと、
    （ｈ）前記第２のハードマスク層の上面上と前記トレンチの内壁および底面上とにさらなるフォトレジスト層を被膜させ、前記第２の誘電体層と前記任意のエッチストップ層とに対する少なくとも１つのバイアに対応する前記フォトレジストの一部をイメージに関して除去するステップと、
    （ｉ）前記第１のハードマスク層、前記第２の誘電体層、および前記任意のエッチストップ層の、さらなる前記フォトレジスト層の除去部分の下方にある部分を除去することによって、前記第２の誘電体層と前記任意のエッチストップ層とを下方に貫く少なくとも１つのバイアを形成し、さらなる前記フォトレジスト層の残りを除去するステップと、
    （ｊ）前記第１のハードマスク層と前記第２の誘電体層との、前記第２のハードマスク層内のトレンチの下方にある部分を除去することによって、前記第２の誘電体層を下方に貫く少なくとも１つのトレンチを形成し、前記第２の誘電体層または前記任意のエッチストップ層内のバイアに対応する前記第１の誘電体層の部分を除去することによって、前記第１の誘電体層を下方に貫く少なくとも１つのバイアを形成するステップと、
    （ｋ）前記トレンチの内壁および底面上と、前記バイアの内壁および底面上とに、バリア金属をライニングするステップと、
    （ｌ）前記バリア金属ライニングに接触する充填金属を前記トレンチおよびバイアに充填するステップと、
    を含むマイクロエレクトロニクスデバイスを製造する方法。
  26. 前記第１のハードマスク層と前記第２のハードマスク層とは、ＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＯＣ、ＳｉＣ、ＳｉＮ、ＳｉＯＮ、スピンオングラス、発色団を含むスピンオングラス、有機スピンオンポリマー、水素シルセスキオキサン、メチルシルセスキオキサン、金属、およびこれらの組合せからなる群から選択された異なる材料を含む、請求項２５に記載の方法。
JP2002553242A 2000-12-26 2001-12-20 フォトレジストとｏｓｇの間の反応を除く方法 Pending JP2004530287A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/748,692 US6583047B2 (en) 2000-12-26 2000-12-26 Method for eliminating reaction between photoresist and OSG
PCT/US2001/050233 WO2002052642A2 (en) 2000-12-26 2001-12-20 Method for eliminating reaction between photoresist and organosilicate glass

Publications (1)

Publication Number Publication Date
JP2004530287A true JP2004530287A (ja) 2004-09-30

Family

ID=25010517

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002553242A Pending JP2004530287A (ja) 2000-12-26 2001-12-20 フォトレジストとｏｓｇの間の反応を除く方法

Country Status (7)

Country Link
US (3) US6583047B2 (ja)
EP (1) EP1346407A2 (ja)
JP (1) JP2004530287A (ja)
KR (1) KR20030063478A (ja)
CN (1) CN1493087A (ja)
CA (1) CA2433153A1 (ja)
WO (1) WO2002052642A2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008096752A1 (ja) * 2007-02-09 2008-08-14 Tokyo Electron Limited エッチング方法および記憶媒体
JP2008218959A (ja) * 2007-02-09 2008-09-18 Tokyo Electron Ltd エッチング方法および記憶媒体
CN102122634A (zh) * 2010-01-08 2011-07-13 中芯国际集成电路制造(上海)有限公司 通孔及金属线沟槽的刻蚀方法
US8222160B2 (en) 2010-11-30 2012-07-17 Kabushiki Kaisha Toshiba Metal containing sacrifice material and method of damascene wiring formation

Families Citing this family (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054379A (en) * 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6593247B1 (en) * 1998-02-11 2003-07-15 Applied Materials, Inc. Method of depositing low k films using an oxidizing plasma
US7804115B2 (en) * 1998-02-25 2010-09-28 Micron Technology, Inc. Semiconductor constructions having antireflective portions
US6274292B1 (en) * 1998-02-25 2001-08-14 Micron Technology, Inc. Semiconductor processing methods
US6268282B1 (en) 1998-09-03 2001-07-31 Micron Technology, Inc. Semiconductor processing methods of forming and utilizing antireflective material layers, and methods of forming transistor gate stacks
US6828683B2 (en) * 1998-12-23 2004-12-07 Micron Technology, Inc. Semiconductor devices, and semiconductor processing methods
US6440860B1 (en) * 2000-01-18 2002-08-27 Micron Technology, Inc. Semiconductor processing methods of transferring patterns from patterned photoresists to materials, and structures comprising silicon nitride
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6815331B2 (en) * 2001-05-17 2004-11-09 Samsung Electronics Co., Ltd. Method for forming metal wiring layer of semiconductor device
US6861347B2 (en) * 2001-05-17 2005-03-01 Samsung Electronics Co., Ltd. Method for forming metal wiring layer of semiconductor device
TW544855B (en) * 2001-06-25 2003-08-01 Nec Electronics Corp Dual damascene circuit with upper wiring and interconnect line positioned in regions formed as two layers including organic polymer layer and low-permittivity layer
US6798043B2 (en) 2001-06-28 2004-09-28 Agere Systems, Inc. Structure and method for isolating porous low-k dielectric films
JP4778660B2 (ja) * 2001-11-27 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP3648480B2 (ja) * 2001-12-26 2005-05-18 株式会社東芝 半導体装置およびその製造方法
US7022619B2 (en) * 2002-03-27 2006-04-04 Matsushita Electric Industrial Co., Ltd. Method for fabricating electronic device
US7157366B2 (en) * 2002-04-02 2007-01-02 Samsung Electronics Co., Ltd. Method of forming metal interconnection layer of semiconductor device
US7125645B2 (en) * 2002-04-10 2006-10-24 United Microelectronics Corp. Composite photoresist for pattern transferring
US7265431B2 (en) * 2002-05-17 2007-09-04 Intel Corporation Imageable bottom anti-reflective coating for high resolution lithography
JP4076131B2 (ja) * 2002-06-07 2008-04-16 富士通株式会社 半導体装置の製造方法
JP2004014841A (ja) * 2002-06-07 2004-01-15 Fujitsu Ltd 半導体装置及びその製造方法
US20040079726A1 (en) * 2002-07-03 2004-04-29 Advanced Micro Devices, Inc. Method of using an amorphous carbon layer for improved reticle fabrication
EP1385201B1 (en) * 2002-07-24 2012-09-05 Samsung Electronics Co., Ltd. Method of fabricating dual damascene interconnections of microelectronic device
US20040038537A1 (en) * 2002-08-20 2004-02-26 Wei Liu Method of preventing or suppressing sidewall buckling of mask structures used to etch feature sizes smaller than 50nm
JP2004079901A (ja) 2002-08-21 2004-03-11 Nec Electronics Corp 半導体装置及びその製造方法
US6878620B2 (en) * 2002-11-12 2005-04-12 Applied Materials, Inc. Side wall passivation films for damascene cu/low k electronic devices
US7119006B2 (en) * 2002-11-26 2006-10-10 Texas Instruments Incorporated Via formation for damascene metal conductors in an integrated circuit
US7153776B2 (en) * 2002-11-27 2006-12-26 International Business Machines Corporation Method for reducing amine based contaminants
DE10260615B4 (de) * 2002-12-23 2009-01-29 Advanced Micro Devices, Inc., Sunnyvale Technik zum Verringern der Lackvergiftung bei der Herstellung einer Metallisierungsschicht mit einem Dielektrikum mit kleinem ε
JP2004235548A (ja) * 2003-01-31 2004-08-19 Nec Electronics Corp 半導体装置およびその製造方法
KR100487948B1 (ko) * 2003-03-06 2005-05-06 삼성전자주식회사 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는방법
US6913992B2 (en) 2003-03-07 2005-07-05 Applied Materials, Inc. Method of modifying interlayer adhesion
TW200428586A (en) * 2003-04-08 2004-12-16 Matsushita Electric Ind Co Ltd Electronic device and the manufacturing method thereof
US20040253378A1 (en) * 2003-06-12 2004-12-16 Applied Materials, Inc. Stress reduction of SIOC low k film by addition of alkylenes to OMCTS based processes
US7030031B2 (en) * 2003-06-24 2006-04-18 International Business Machines Corporation Method for forming damascene structure utilizing planarizing material coupled with diffusion barrier material
US20050023631A1 (en) * 2003-07-31 2005-02-03 Varghese Ronnie P. Controlled dry etch of a film
US20050064629A1 (en) * 2003-09-22 2005-03-24 Chen-Hua Yu Tungsten-copper interconnect and method for fabricating the same
JP5348843B2 (ja) * 2003-10-07 2013-11-20 ハネウエル・インターナシヨナル・インコーポレーテツド 集積回路用途の被覆およびハードマスク組成物、これらの製造方法および使用
GB0330010D0 (en) * 2003-12-24 2004-01-28 Cavendish Kinetics Ltd Method for containing a device and a corresponding device
US7030041B2 (en) * 2004-03-15 2006-04-18 Applied Materials Inc. Adhesion improvement for low k dielectrics
US7078350B2 (en) * 2004-03-19 2006-07-18 Lam Research Corporation Methods for the optimization of substrate etching in a plasma processing system
US7094661B2 (en) * 2004-03-31 2006-08-22 Dielectric Systems, Inc. Single and dual damascene techniques utilizing composite polymer dielectric film
US7547643B2 (en) 2004-03-31 2009-06-16 Applied Materials, Inc. Techniques promoting adhesion of porous low K film to underlying barrier layer
US7309395B2 (en) * 2004-03-31 2007-12-18 Dielectric Systems, Inc. System for forming composite polymer dielectric film
US7557035B1 (en) 2004-04-06 2009-07-07 Advanced Micro Devices, Inc. Method of forming semiconductor devices by microwave curing of low-k dielectric films
US20060024958A1 (en) * 2004-07-29 2006-02-02 Abbas Ali HSQ/SOG dry strip process
US7598176B2 (en) * 2004-09-23 2009-10-06 Taiwan Semiconductor Manufacturing Co. Ltd. Method for photoresist stripping and treatment of low-k dielectric material
JP4619747B2 (ja) * 2004-11-01 2011-01-26 株式会社東芝 半導体装置の製造方法
US20060128163A1 (en) * 2004-12-14 2006-06-15 International Business Machines Corporation Surface treatment of post-rie-damaged p-osg and other damaged materials
US20060148243A1 (en) * 2004-12-30 2006-07-06 Jeng-Ho Wang Method for fabricating a dual damascene and polymer removal
DE102005024912A1 (de) * 2005-05-31 2006-12-07 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung von kupferenthaltenden Leitungen, die in einem Dielektrikum mit kleinem ε eingebettet sind, durch Vorsehen einer Versteifungsschicht
WO2006130250A1 (en) * 2005-05-31 2006-12-07 Advanced Micro Devices, Inc. Technique for forming copper-containing lines embedded in a low-k dielectric by providing a stiffening layer
US20060275547A1 (en) * 2005-06-01 2006-12-07 Lee Chung J Vapor Phase Deposition System and Method
US7435676B2 (en) * 2006-01-10 2008-10-14 International Business Machines Corporation Dual damascene process flow enabling minimal ULK film modification and enhanced stack integrity
KR100732773B1 (ko) * 2006-06-29 2007-06-27 주식회사 하이닉스반도체 절연층들간의 들뜸을 방지한 반도체 소자 제조 방법
DE102006046381B4 (de) * 2006-09-29 2009-08-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Verringerung der "Lackvergiftung" während der Strukturierung verspannter stickstoffenthaltender Schichten in einem Halbleiterbauelement
US20080090402A1 (en) * 2006-09-29 2008-04-17 Griselda Bonilla Densifying surface of porous dielectric layer using gas cluster ion beam
KR100802226B1 (ko) * 2006-12-21 2008-02-11 주식회사 하이닉스반도체 듀얼 다마신 패턴 형성 방법
KR100780606B1 (ko) * 2006-12-27 2007-11-30 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7833692B2 (en) * 2007-03-12 2010-11-16 Brewer Science Inc. Amine-arresting additives for materials used in photolithographic processes
DE102007025342B4 (de) * 2007-05-31 2011-07-28 Globalfoundries Inc. Höheres Transistorleistungsvermögen von N-Kanaltransistoren und P-Kanaltransistoren durch Verwenden einer zusätzlichen Schicht über einer Doppelverspannungsschicht
US8017517B2 (en) * 2007-06-07 2011-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Dual damascene process
US7833893B2 (en) * 2007-07-10 2010-11-16 International Business Machines Corporation Method for forming conductive structures
DE102007041220B3 (de) * 2007-08-31 2009-01-08 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen von Halbleiterbauelementen mit Feldeffekttransistoren, die seitlich von einem dielektrischen Zwischenschichtmaterial mit einer erhöhten kompressiven Verspannung umschlossen sind
KR100935196B1 (ko) * 2008-01-18 2010-01-06 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
TW201001624A (en) * 2008-01-24 2010-01-01 Soligie Inc Silicon thin film transistors, systems, and methods of making same
CN102132386B (zh) * 2008-09-25 2013-04-03 积水化学工业株式会社 含硅膜的蚀刻方法以及装置
CN101996934B (zh) * 2009-08-20 2012-07-18 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
CN102044471B (zh) * 2009-10-09 2015-04-29 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
JP2010153894A (ja) * 2010-02-19 2010-07-08 Tokyo Electron Ltd 半導体装置の製造方法
CN102420169A (zh) * 2011-05-13 2012-04-18 上海华力微电子有限公司 通孔填充牺牲材料的超厚顶层金属双大马士革工艺
CN102420170A (zh) * 2011-05-13 2012-04-18 上海华力微电子有限公司 用于超厚顶层金属的先沟槽金属硬掩模双大马士革工艺
CN102856248A (zh) * 2011-07-01 2013-01-02 中芯国际集成电路制造(上海)有限公司 双镶嵌结构的形成方法
CN102446822A (zh) * 2011-09-08 2012-05-09 上海华力微电子有限公司 一种双大马士革的集成方法
CN103186033B (zh) * 2011-12-31 2016-10-05 中芯国际集成电路制造(上海)有限公司 光学邻近修正方法、连接孔的制作方法
CN102569176A (zh) * 2012-01-18 2012-07-11 上海华力微电子有限公司 制备双大马士革结构的方法
CN103489822B (zh) * 2012-06-11 2016-12-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN102800626A (zh) * 2012-08-16 2012-11-28 上海华力微电子有限公司 双大马士革结构介电质膜刻蚀成型工艺的方法
CN102915959B (zh) * 2012-10-08 2015-06-17 上海华力微电子有限公司 一种简化存储器中字线介电质膜刻蚀成型工艺的方法
CN102881649B (zh) * 2012-10-22 2017-11-07 上海集成电路研发中心有限公司 一种大马士革结构的制作方法
CN104183540B (zh) * 2013-05-21 2019-12-31 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN104241114B (zh) * 2013-06-09 2017-11-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN105593948B (zh) * 2013-10-07 2019-07-19 Abb瑞士股份有限公司 产生、分配和/或使用电能的装置及用于这种装置的构件
US10269622B2 (en) 2014-12-24 2019-04-23 Intel Corporation Materials and deposition schemes using photoactive materials for interface chemical control and patterning of predefined structures
US9859156B2 (en) * 2015-12-30 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure with sidewall dielectric protection layer
CN110890315B (zh) * 2018-09-07 2024-07-12 长鑫存储技术有限公司 具有大马士革结构的半导体结构及其制备方法
CN110970350A (zh) * 2018-09-28 2020-04-07 长鑫存储技术有限公司 包含α-Ta层的扩散阻挡层的制备方法以及复合扩散阻挡层
CN113424306B (zh) * 2018-12-17 2024-09-17 艾瑞科公司 三维电路的形成
KR102622412B1 (ko) 2019-07-05 2024-01-09 삼성전자주식회사 관통 홀을 포함하는 반도체 패키지 및 이의 제조 방법
KR102593266B1 (ko) 2019-07-17 2023-10-26 삼성전자주식회사 반도체 장치 및 반도체 패키지
CN112768342B (zh) * 2019-11-02 2022-03-22 长鑫存储技术有限公司 一种半导体结构及其形成方法
CN112201570A (zh) * 2020-09-24 2021-01-08 上海华力集成电路制造有限公司 一种减少光刻胶中毒的工艺方法
TWI813965B (zh) * 2021-03-17 2023-09-01 華邦電子股份有限公司 半導體裝置及其形成方法
CN115148689A (zh) * 2021-03-30 2022-10-04 华邦电子股份有限公司 半导体装置及其形成方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5021840A (en) * 1987-08-18 1991-06-04 Texas Instruments Incorporated Schottky or PN diode with composite sidewall
JP3431247B2 (ja) * 1993-12-28 2003-07-28 株式会社日立製作所 薄膜製造方法および薄膜多層基板製造方法
US5494854A (en) * 1994-08-17 1996-02-27 Texas Instruments Incorporated Enhancement in throughput and planarity during CMP using a dielectric stack containing HDP-SiO2 films
JP3422580B2 (ja) 1994-12-16 2003-06-30 三菱電機株式会社 半導体装置の製造方法
US5686761A (en) 1995-06-06 1997-11-11 Advanced Micro Devices, Inc. Production worthy interconnect process for deep sub-half micrometer back-end-of-line technology
US5801094A (en) 1997-02-28 1998-09-01 United Microelectronics Corporation Dual damascene process
US6066578A (en) 1997-12-01 2000-05-23 Advanced Micro Devices, Inc. Method and system for providing inorganic vapor surface treatment for photoresist adhesion promotion
US6057239A (en) 1997-12-17 2000-05-02 Advanced Micro Devices, Inc. Dual damascene process using sacrificial spin-on materials
US6140226A (en) * 1998-01-16 2000-10-31 International Business Machines Corporation Dual damascene processing for semiconductor chip interconnects
TW392324B (en) * 1998-01-23 2000-06-01 United Microelectronics Corp Dual damascene process
US6093966A (en) * 1998-03-20 2000-07-25 Motorola, Inc. Semiconductor device with a copper barrier layer and formation thereof
US6300672B1 (en) 1998-07-22 2001-10-09 Siemens Aktiengesellschaft Silicon oxynitride cap for fluorinated silicate glass film in intermetal dielectric semiconductor fabrication
US6171951B1 (en) * 1998-10-30 2001-01-09 United Microelectronic Corp. Dual damascene method comprising ion implanting to densify dielectric layer and forming a hard mask layer with a tapered opening
US6770975B2 (en) * 1999-06-09 2004-08-03 Alliedsignal Inc. Integrated circuits with multiple low dielectric-constant inter-metal dielectrics
JP2001060564A (ja) * 1999-08-23 2001-03-06 Nec Corp 半導体装置の製造方法
US6211061B1 (en) * 1999-10-29 2001-04-03 Taiwan Semiconductor Manufactuirng Company Dual damascene process for carbon-based low-K materials
US6323121B1 (en) * 2000-05-12 2001-11-27 Taiwan Semiconductor Manufacturing Company Fully dry post-via-etch cleaning method for a damascene process
US6319809B1 (en) 2000-07-12 2001-11-20 Taiwan Semiconductor Manfacturing Company Method to reduce via poison in low-k Cu dual damascene by UV-treatment
TW451449B (en) * 2000-08-17 2001-08-21 United Microelectronics Corp Manufacturing method of dual damascene structure

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008096752A1 (ja) * 2007-02-09 2008-08-14 Tokyo Electron Limited エッチング方法および記憶媒体
JP2008218959A (ja) * 2007-02-09 2008-09-18 Tokyo Electron Ltd エッチング方法および記憶媒体
US8383519B2 (en) 2007-02-09 2013-02-26 Tokyo Electron Limited Etching method and recording medium
CN102122634A (zh) * 2010-01-08 2011-07-13 中芯国际集成电路制造(上海)有限公司 通孔及金属线沟槽的刻蚀方法
US8222160B2 (en) 2010-11-30 2012-07-17 Kabushiki Kaisha Toshiba Metal containing sacrifice material and method of damascene wiring formation

Also Published As

Publication number Publication date
EP1346407A2 (en) 2003-09-24
CA2433153A1 (en) 2002-07-04
KR20030063478A (ko) 2003-07-28
WO2002052642A3 (en) 2003-02-06
US20020081834A1 (en) 2002-06-27
US20050042860A1 (en) 2005-02-24
US6818552B2 (en) 2004-11-16
US6583047B2 (en) 2003-06-24
WO2002052642A2 (en) 2002-07-04
CN1493087A (zh) 2004-04-28
US20030032274A1 (en) 2003-02-13

Similar Documents

Publication Publication Date Title
US6583047B2 (en) Method for eliminating reaction between photoresist and OSG
US6770975B2 (en) Integrated circuits with multiple low dielectric-constant inter-metal dielectrics
US6831005B1 (en) Electron beam process during damascene processing
US6504247B2 (en) Integrated having a self-aligned Cu diffusion barrier
US9484248B2 (en) Patternable dielectric film structure with improved lithography and method of fabricating same
US7268071B2 (en) Dual damascene interconnections having low K layer with reduced damage arising from photoresist stripping
US6498399B2 (en) Low dielectric-constant dielectric for etchstop in dual damascene backend of integrated circuits
US6097095A (en) Advanced fabrication method of integrated circuits with borderless vias and low dielectric-constant inter-metal dielectrics
KR20020013913A (ko) 전자 디바이스에서의 유기 유전체 피막 집적화에 실록산유전체 피막 사용방법
US6489030B1 (en) Low dielectric constant films used as copper diffusion barrier
US6452275B1 (en) Fabrication of integrated circuits with borderless vias
US6383912B1 (en) Fabrication method of integrated circuits with multiple low dielectric-constant intermetal dielectrics
US20030205815A1 (en) Fabrication method of integrated circuits with borderless vias and low dielectric constant inter-metal dielectrics
US6613665B1 (en) Process for forming integrated circuit structure comprising layer of low k dielectric material having antireflective properties in an upper surface
AU2002232816A1 (en) Method for eliminating reaction between photoresist and organosilicate glass

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041220

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061023

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080222

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080710