JP2004525473A - コンテント・アドレッサブル・磁気ランダムアクセスメモリ - Google Patents
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Abstract
差動接続された対をなすＭＴＪと、このＭＴＪに接続される比較及び一致検出回路とを含み、さらに、差動タグビットライン、差動タグプログラムビットライン、イネーブルライン、ワードライン、デジットライン、及びマッチラインを含むコンテント・アドレッサブル・磁気ランダムアクセスメモリセル。マッチラインは、差動タグビットライン経由の入力データとセルに保存されたデータとの間の一致を表示する。
Description
【技術分野】
【０００１】
本発明はコンピュータメモリに関し、特にキャッシュメモリ等に関するものである。
【背景技術】
【０００２】
コンピュータでは、キャッシュメモリは直近にアクセスされたコードまたはデータを保持する中央演算装置（ＣＰＵ）に近接して配置される高速メモリである。データがキャッシュ内に無いとキャッシュミスが生じ、データがメインメモリから読み出されてキャッシュに収められる。この間、ＣＰＵは中断させられ、データが使用できるようになるまで待ち状態に置かれる。
【０００３】
ＣＰＵはキャッシュにアドレスを送信し、キャッシュに保存されるワードを含むキャッシュを確認する。各セルに保存されるデータは一括して「タグ」と呼ばれ、タグワードは一行のタグまたはメモリセルから形成される。ＣＰＵにより指定されるワードがキャッシュ内にある場合、そのワードはキャッシュから読み出される。ワードがキャッシュ内に無い場合、メインメモリを指定してそのワードを読み出す。次に、丁度今アクセスされたワードを含む一ブロックのワードがメインメモリからキャッシュに転送される。
【０００４】
キャッシュメモリはＣＰＵからアドレスを受信し、検索を行ってキャッシュに保存されているアドレスを比較する。この比較を並列に高速で行うためには、連想メモリすなわちコンテント・アドレッサブル（内容照合）・メモリ（ＣＡＭ）が必要となる。メモリ内情報へのアクセス時間は、保存データがアドレスではなくむしろ内容により特定され得るのであれば、大きく減らすことができる。ＣＡＭまたは関連メモリは、特にキャッシュメモリ及び変換索引バッファにおいて使用される（ＴＬＢ）。一般的に、ＣＡＭをキャッシュ内で用いて物理アドレスをデータに変換し、かつ、ＴＬＢ内で用いて仮想アドレスを物理アドレスに変換する。ＣＡＭは関連データ処理にとって非常に強力なツールである。
【０００５】
速度はキャッシュメモリにとって重要である。というのは、一般的に、キャッシュメモリはメインメモリよりも５〜１０倍速くなければならないからである。今日まで、ＳＲＡＭだけがキャッシュメモリなどが必要とする速度を有している。
【０００６】
先行技術においては、ほとんどのキャッシュメモリはＳＲＡＭアレイからなる。ＳＲＡＭ型のメモリセルは要求される速度を有するが、それらは揮発性メモリである。先行技術においてはＳＲＡＭセルはアレイ状に形成され、すべての比較及び一致検出回路がアレイの周辺または外側に配置される。また、ＳＲＡＭをベースとするＣＡＭはセルの位置ではターンオフさせることができず、周辺でマスキングしなければならず、結果として電力を浪費する。さらに、一般的に、メインメモリでは異なるメモリセルが使用され、キャッシュメモリ及びメインメモリは異なる処理及び製造工程を必要とする。
【０００７】
従って、これらの問題を解決するキャッシュメモリを提供することが強く望まれている。
【発明を実施するための最良の形態】
【０００８】
次に、図１に本発明によるコンテント・アドレッサブル磁気ランダムメモリセル１０を示す。セル１０は差動接続された対（ｄｉｆｆｅｒｅｎｔｉａｌｌｙ ｃｏｎｎｅｃｔｅｄ ｐａｉｒ）をなす磁気トンネル接合（ＭＴＪ）１２，１４を含む。ＭＴＪは回路内で接続して使用するが、回路内で接続することにより、電気がある磁性層から別の磁性層にＭＴＪを形成する積層を垂直に通って流れる。ＭＴＪは電気的には抵抗器として表わすことができ、その抵抗の大きさは双安定状態のいずれかにおける２つの磁気ベクトルの向きに依存する。この技術分野の当業者には明らかなように、ＭＴＪは磁気ベクトルが揃わない（互いに反対方向を指す）場合に比較的大きな抵抗を示し、磁気ベクトルが揃う場合に比較的小さな抵抗を示す。ＭＴＪはこの技術分野では良く知られているところであり、ここでは詳細には議論しない。しかしながら、ＭＴＪの製造方法及び動作に関してさらに情報を得たい場合は、「多層磁気トンネル接合メモリセル（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ Ｍｅｍｏｒｙ Ｃｅｌｌｓ）」と題する、１９９８年３月３１日発行の米国特許第５，７０２，８３１号を参照されたい。この公報は、それを参照することにより本発明の開示に援用される。
【０００９】
セル１０はさらに比較及び一致検出回路１５を含み、この回路は差動接続された対をなすＭＴＪ１２，１４に接続される。回路１５は、ＢＬ及びＢＬＮ（反転ビットライン）と表示される差動タグビットライン、ＰＢＬ及びＰＢＬＮと表示される差動タグプログラムビットライン、ＥＬと表示されるイネーブルライン、ＷＬと表示されるワードライン、ＤＬと表示されるデジットライン、及びＭＬと表示されるマッチラインを含み、マッチラインＭＬは差動タグビットライン経由の入力データとセルに保存されるデータとの間の一致を表示する。
【００１０】
特に、ＭＴＪ１２の（図１における）下側端子１６はタグプログラムビットラインＰＢＬに直接接続され、ＭＴＪ１４の（図１における）下側端子１７は反転タグプログラムビットラインＰＢＬＮに直接接続される。今ここに以下に詳細に説明する理由により、ＭＴＪ１２，１４の下側端子１６，１７は積層構造の頂部に位置し、この積層構造はＭＴＪを形成し、上側端子１８及び１９はそれぞれ積層構造の底面に位置する。ＭＴＪ１２の上側端子１８は、第１スイッチングトランジスタ２１及び第２スイッチングトランジスタ２２を通して接点２４に接続される。ＭＴＪ１４の上側端子１９は、第１スイッチングトランジスタ２５及び第２スイッチングトランジスタ２６を通して接点２７に接続される。スイッチングトランジスタ２１，２５の制御端子またはゲートはイネーブルラインＥＬに直接接続される。スイッチングトランジスタ２２のゲートは接点２７に直接接続され、スイッチングトランジスタ２６のゲートは接点２４に直接接続される。
【００１１】
スイッチングトランジスタ２８はＶｄｄで表示される電源と接点２４との間に接続され、スイッチングトランジスタ２９は電源Ｖｄｄと接点２７との間に接続される。スイッチングトランジスタ２８の制御端子またはゲートは接点２７に直接接続され、スイッチングトランジスタ２９の制御端子またはゲートは接点２４に直接接続される。ペアスイッチングトランジスタ３１及び３２は、電源Ｖｄｄと接点２４及び２７との間にそれぞれ接続される。スイッチングトランジスタ３１及び３２の制御端子またはゲートは共にイネーブルラインＥＬに直接接続される。
【００１２】
スイッチングトランジスタ３４はタグビットラインＢＬと接点２４との間に接続され、このトランジスタの制御端子またはゲートはワードラインＷＬに直接接続される。スイッチングトランジスタ３５は反転タグビットラインＢＬＮと接点２７との間に接続され、このトランジスタの制御端子またはゲートはワードラインＷＬに直接接続される。直列接続された対をなすスイッチングトランジスタ３７，３８は、電源ＶｄｄとマッチラインＭＬとの間に接続される。トランジスタ３７の制御端子またはゲートはタグビットラインＢＬに直接接続され、トランジスタ３８の制御端子またはゲートは接点２７に直接接続される。別の直列接続の対をなすスイッチングトランジスタ４０，４１は、電源ＶｄｄとマッチラインＭＬとの間に接続される。トランジスタ４０の制御端子またはゲートは接点２４に直接接続され、トランジスタ４１の制御端子またはゲートは反転タグビットラインＢＬＮに直接接続される。
【００１３】
さらに図２には、ＭＴＪ１２，１４が、磁性材料、絶縁材料、及び非磁性導電体を公知の方法により組み立てられた積層構造として示される。比較及び一致検出回路１５は、通常ＭＴＪ１２，１４の下方において、支持半導体基板（図示せず）の表面内及び表面上に形成される。ＭＴＪ１２は導電材料４５からなる底面層を含み、この底面層は、回路１５の上方の層に位置し、かつ、ビア４６を通してスイッチングトランジスタ２１に接続される。ＭＴＪ１４は、導電材料４７（一般的に材料４５と同じ層から形成される）からなる底面層を含み、この底面層は、回路１５の上方の層に位置し、かつ、ビア４８を通してスイッチングトランジスタ２５に接続される。
【００１４】
デジットラインＤＬはＭＴＪ１２，１４双方の下方で実質的に近接して延びるように形成されて、ＭＴＪ１２，１４中に部分的な書き込み磁場（ｐｒｏｇｒａｍｍｉｎｇ ｍａｇｎｅｔｉｃ ｆｉｅｌｄ）を生成する。タグプログラミングビットラインＰＢＬはＭＴＪ１２の上方に十分に近接して位置してＭＴＪ１２中に部分的な書き込み磁場を生成し、デジットラインＤＬに直交するように配置される。同様に、反転タグプログラミングビットラインＰＢＬＮはＭＴＪ１４の上方に十分に近接して位置してＭＴＪ１２中に部分的な書き込み磁場を生成し、デジットラインＤＬに直交するように配置される。このようにして、デジットラインＤＬ、タグプログラミングビットラインＰＢＬ、及び反転タグプログラミングビットラインＰＢＬＮはメモリへの書き込み動作中に個々のセルを指定するために使用される。
【００１５】
図３、図４、図５及び図６には、本発明によるコンテント・アドレッサブル・磁気ランダムアクセスメモリ（ＣＡＭＲＡＭｓ）のさらにいくつかの実施形態が示される。種々の実施形態には、異なる導電型トランジスタ（例えば、Ｎ導電型及びＰ導電型）と異なる位置の種々の素子のような接続回路における電位変化が示される。図７には、ＣＡＭＲＡＭセル１０または他のあらゆる形態のセルの拡大図が示されるとともに、種々のＩ／Ｏ接続が示される。
【００１６】
次に図８には、各セルが図７のセル１０と同様な構成のＣＡＭＲＡＭセルアレイ５０が示される。アレイにおけるＣＡＭＲＡＭセルは行および列に配置され、各行にはｎ個のセルが、各列にはｍ個のセルが配置され、ｎ及びｍはあらゆる整数を表す。アレイにおける各セルはタグプログラミングビットライン及び反転タグプログラミングビットライン（それぞれＢＬ０〜ＢＬｎ、ＢＬＮ０〜ＢＬＮｎとして表記される）により接続され、イネーブルライン（ＥＮ０〜ＥＮｎとして表記される）は列に沿って延び、ワードライン（ＷＬ０〜ＷＬｍとして表記される）、デジットライン（ＤＬ０〜ＤＬｍとして表記される）、及びマッチライン（ＭＬ０〜ＭＬｍとして表記される）は行に沿って延びている。マッチラインＭＬ０〜ＭＬｍは一致検出回路５１に接続され、検出回路５１はマッチラインのいずれが一致しているかを検出し、一致信号を出力する（Ｍ０〜Ｍｉとして表記される）。
【００１７】
図１を再度参照すると、相補的情報は次のプロセスによりアレイ５０のセルの各セルに書き込まれる。書き込まれている状態のセルを、ロジック０をイネーブルラインに印加する（ＥＮ＝０）ことにより無効にする。無効期間中に接点２４，２７をＶｄｄに維持するが、この動作は書き込み動作の後、直ちに生じる読み出し及び検索モードへの移行を迅速に行うために重要となる。同時に、ロジック０を印加する（ＷＬ＝０）ことによりワードラインを無効にする。プログラムビットラインＰＢＬ及びＰＢＬＮの対を選択するか、または、プログラムビットラインの全ての対を選択して書き込み速度を上げ、一つのデジットラインＤＬを選択する。選択した書き込みビットラインＰＢＬ，ＰＢＬＮ及び選択したデジットラインＤＬに適切な大きさの電流を流すことにより、特定の行に沿った選択セルが書き込まれる。例えば、ＰＢＬ０とＰＢＬＮ０を選択すると第１列のセルが選択される。ＤＬ０を選択すると第１列の第１セルが選択される。次に、ラインＰＢＬ０，ＰＢＬＮ０及びＤＬ０に適切な大きさの電流を流すことにより、第１列の第１セルに所望の相補的情報を書き込む。
【００１８】
検索モードにおいては、次のプロセスが行われる。アレイ５０のうち選択された列のセルを、選択されたイネーブルラインにロジック１を印加する（ＥＮ＝１）ことにより有効にし、イネーブルラインを無効状態（ＥＮ＝０）から引き上げる。同時に、ワードラインを無効にする（ＷＬ＝０）。セルが無効になる（ＥＮ＝０）と、マッチラインＭＬはグランドにプリチャージする必要がある。タグビットラインＰＢＬ及びＰＢＬＮは接地する。一旦、セルが無効になり、タグビットラインが接地されると、トランジスタ２８，２２，２１とＭＴＪ１２及びトランジスタ２９，２６，２５とＭＴＪ１４が再生＋Ｖｃをフィードバックすることにより、接点２４をＶｄｄに維持し、接点２７をグランドに近い電圧に引き下げ、或いは逆に、すなわち、接点２７をＶｄｄに維持し、接点２４をグランドに近い電圧に引き下げる。接点２４，２７の電圧はトランジスタ４０及び３８のゲートにそれぞれ現われる。このようにして、トランジスタ４０，４１、或いは、トランジスタ３７，３８のいずれかは、タグビットラインＢＬ及びＢＬＮ経由の入力アドレスに依存する形でマッチラインＭＬをプルアップする。
【００１９】
以上のプロセスにより、アレイ５０における検索開始の準備が整う。この結果、イネーブルラインはハイ（ｈｉｇｈ）となり、高速の並列検索を開始することができる。入力ワード（ＢＬ０・・・ＢＬＮ）はアレイ５０のある行に保存されるデータと比較される。各ＣＡＭＲＡＭセル１０に保存されるデータは「タグ」として知られ、タグワードは一行のＣＡＭＲＡＭセル１０により形成される。各行のＣＡＭＲＡＭセル１０、または各タグワードはマッチライン（ＭＬ０・・・ＭＬＮ）に接続される。タグワードのビットのいずれかに不一致があると、該当するマッチラインがプルダウンされる。あるタグワードの全ビットが入力ワードと一致すると、該当するマッチラインはハイのままとなる。一致検出回路５１はマッチラインの変化を検出し、レジスタにその結果を保存する。アレイ５０中の一つまたはそれ以上のビットのマスキング、すなわち、「マスクされた問合せビットポジション( ｍａｓｋｅｄ ｉｎｔｅｒｒｏｇａｔｅ ｂｉｔ ｐｏｓｉｔｉｏｎ）」（と以後呼ぶこととする）は、所望のビットのイネーブルラインをローに下げることにより容易に実現できる。イネーブルラインがローとなっているビットは、該当する列に沿ったＣＡＭＲＡＭセルをターンオフさせ、局所マスキングすることとなって電力を節約できる。
【００２０】
読み出し動作モードにおいては、ＣＡＭＲＡＭはランダムアクセスメモリとして使用できるか、または、それに連続的にアクセスできるように設計することができる。読み出し動作は次のように行われる。イネーブルラインを無効にする（ＥＮ＝０）と、タグビットラインＢＬ及びＢＬＮをＶｄｄにプリチャージする。接点２４，２７、並びにビットラインＢＬ及びＢＬＮはＶｄｄとなる。プログラミングビットラインＰＢＬ及びＰＢＬＮは接地する。一致検出回路５１を無効にすると、読み出し動作中においてはタグビットラインＢＬ及びＢＬＮはロジックハイレベルまたはロジックローレベルのいずれかであり、この状態によりトランジスタ３７，４１がターンオンまたはターンオフするので、マッチラインＭＬが変化することとなる。ランダムアクセス期間中に一致検出回路５１を無効にすると、一致検出回路５１を不必要に変化させることを防止することができる。ワードラインＷＬを有効（ＷＬ＝１）にし、選択されたセルを有効（ＥＮ＝１）にする。ＭＴＪ１２，１４の状態に依存する形で、接点２４，２７はＶｄｄとなる、またはグランドよりも少し高い電圧となる。接点２４または接点２７がＶｄｄであると、タグビットラインＢＬまたはＢＬＮはそれぞれＶｄｄを維持する。しかしながら、接点２４または接点２７がグランドよりも少し高い電圧であると、タグビットラインＢＬまたはＢＬＮはそれぞれグランドに向かってプルダウンされ、そのとき、高速センスアンプ（図示せず）はタグビットラインＢＬ及びＢＬＮに現れる電圧を差分として高速に検知し、検知したデータを出力する。ここで、走査メカニズムは電圧モードまたは電流モードのいずれかにあることを理解されたい。
【００２１】
好適には、トランジスタ２１，２２及び２８とトランジスタ２５，２６及び２９、それにＭＴＪ１２，１４の抵抗は、ＭＴＪ１２，１４の両端に印加される電圧が約１００ｍＶ〜４００ｍＶの範囲となるように選択される。この範囲内で最大ＭＲ（最大抵抗と最小抵抗の比）が得られる。一般的に、ＭＴＪ１２，１４の両端に印加される電圧が低くなれば、ＭＲが高くなり、消費電流が小さくなる。
【００２２】
単一ＭＴＪセルは、処理、バイアス電圧変動、温度等に起因する抵抗変動に遭遇するので、これらの変動の要因と考えられるものが速度劣化につながる。しかしながら、差動形式で書き込まれるデュアルＭＴＪセルにおいては、ここに記載するＣＡＭＲＡＭセルにおけるように、このような変動はすべて同相モードであり、自動的に消去される。さらに、利用可能な出力信号はデュアルＭＴＪ及び差動動作により２倍化される。また、単一ＭＴＪセルが、メモリアレイの端部においてデータセンス及びデータ処理を行うメインメモリに使用される場合（例えば、本願とともに係属中であり、２０００年８月２８日出願された米国出願番号第０９／６４９１１４号であり、同じ譲受人に譲渡された「高密度ＭＲＡＭセルアレイ（ＨＩＧＨ ＤＥＮＳＩＴＹ ＭＲＡＭ ＣＥＬＬ ＡＲＲＡＹ）」と題する出願を参照されたい）、ＣＡＭＲＡＭはメインメモリよりもかなり高速である。
【００２３】
ここで、ＳＲＡＭをベースとするＣＡＭセルはセルの位置でターンオフさせることができず、マスキングはアレイの周辺で行わなければならないので、このＣＡＭセルはマスクすることができないのに対し、ＣＡＭＲＡＭセルは、情報を失うことなくセルの位置において局所的にマスキングすることが可能であることにも留意されたい。ＣＡＭＲＡＭセルを局所的にマスキングすると電力を相当節約できることとなる。ＣＡＭＲＡＭセルはセルのイネーブルラインＥＮ入力を通してマスクすることができ、この入力は一列のセルを接続するイネーブルラインＥＮに接続される。また、ＣＡＭＲＡＭセルは、高密度ＭＲＡＭ（上記に引用された本願とともに係属中の出願を参照されたし）に用いられる標準のＭＴＪ構造と異なる構造にする必要は全く無い。
【００２４】
以上のように、新規の改良されたコンテント・アドレッサブル・磁気ランダムアクセスメモリセルを開示するが、このセルは少なくともＳＲＡＭをベースとするメモリと同程度に高速であり、不揮発性である。また、ビットライン電圧は検索中に一致または不一致が検出される場合でも比較的一定に維持される。各セルは差動動作するので、処理に起因する抵抗変動、バイアス電圧変動、温度等は自動的に除去され、動作のために速度を犠牲にする必要が無い。さらに、差動で動作するのでより大きな信号を供給して一層効果的な検出及び動作が可能となる。
【００２５】
ＣＡＭＲＡＭセルは不揮発性であるので、新規のキャッシュ設計態様が生成され、その結果、新規のＣＰＵアーキテクチャが生まれる。高速の検索エンジンは新規のＣＡＭＲＡＭセルを使用して設計することが可能であり、このように設計することにより、関連データを処理するための数多くのシステム及びアプリケーションが提供される。
【００２６】
この技術分野の当業者には、一般的にビットラインはＭＴＪセルアレイの各列に関連付けられ、デジットラインはアレイの各行に関連付けられることが理解できるであろう。ビットライン及びデジットラインはアレイの個々のセルを指定するために使用され、それによりアレイにおける情報の読み出し及び書き込み又は保存の双方を行なう。この技術分野の当業者には明らかなことであるが、列及び行は容易に入れ替えることが可能であり、本開示においてはこのような用語は置き換え可能である。また、種々のライン、例えば、ビットライン、ワードライン、デジットライン、セレクトライン等の特殊な呼び名は包括的な名称を意図したものであり、説明を簡単にするためにのみ使用されるのであって、決して本発明を制限するためのものではない。
【００２７】
本発明の特定の実施形態を示し、記載してきたが、この技術分野の当業者はこれらの実施形態にさらに変形及び改良を加えることができる。従って、本発明が示された特殊な形態に限定されず、添付の請求項は、本発明の技術思想及び技術範囲を逸脱しない範囲のあらゆる変形を含むことが理解されよう。
【図面の簡単な説明】
【００２８】
【図１】本発明によるコンテント・アドレッサブル可能な磁気ランダムアクセスメモリ（ＣＡＭＲＡＭ）の回路図。
【図２】図１のＣＡＭＲＡＭの部分等角投影回路図。
【図３】本発明によるコンテント・アドレッサブル・磁気ランダムアクセスメモリ（ＣＡＭＲＡＭ）の別の実施形態を示す図。
【図４】本発明によるコンテント・アドレッサブル・磁気ランダムアクセスメモリ（ＣＡＭＲＡＭ）の別の実施形態を示す図。
【図５】本発明によるコンテント・アドレッサブル・磁気ランダムアクセスメモリ（ＣＡＭＲＡＭ）の別の実施形態を示す図。
【図６】本発明によるコンテント・アドレッサブル・磁気ランダムアクセスメモリ（ＣＡＭＲＡＭ）の別の実施形態を示す図。
【図７】ＣＡＭＲＡＭセルの拡大図であり、種々のＩ／Ｏ接続を示す図。
【図８】ＣＡＭＲＡＭセルアレイを示す図。
【０００１】
本発明はコンピュータメモリに関し、特にキャッシュメモリ等に関するものである。
【背景技術】
【０００２】
コンピュータでは、キャッシュメモリは直近にアクセスされたコードまたはデータを保持する中央演算装置（ＣＰＵ）に近接して配置される高速メモリである。データがキャッシュ内に無いとキャッシュミスが生じ、データがメインメモリから読み出されてキャッシュに収められる。この間、ＣＰＵは中断させられ、データが使用できるようになるまで待ち状態に置かれる。
【０００３】
ＣＰＵはキャッシュにアドレスを送信し、キャッシュに保存されるワードを含むキャッシュを確認する。各セルに保存されるデータは一括して「タグ」と呼ばれ、タグワードは一行のタグまたはメモリセルから形成される。ＣＰＵにより指定されるワードがキャッシュ内にある場合、そのワードはキャッシュから読み出される。ワードがキャッシュ内に無い場合、メインメモリを指定してそのワードを読み出す。次に、丁度今アクセスされたワードを含む一ブロックのワードがメインメモリからキャッシュに転送される。
【０００４】
キャッシュメモリはＣＰＵからアドレスを受信し、検索を行ってキャッシュに保存されているアドレスを比較する。この比較を並列に高速で行うためには、連想メモリすなわちコンテント・アドレッサブル（内容照合）・メモリ（ＣＡＭ）が必要となる。メモリ内情報へのアクセス時間は、保存データがアドレスではなくむしろ内容により特定され得るのであれば、大きく減らすことができる。ＣＡＭまたは関連メモリは、特にキャッシュメモリ及び変換索引バッファにおいて使用される（ＴＬＢ）。一般的に、ＣＡＭをキャッシュ内で用いて物理アドレスをデータに変換し、かつ、ＴＬＢ内で用いて仮想アドレスを物理アドレスに変換する。ＣＡＭは関連データ処理にとって非常に強力なツールである。
【０００５】
速度はキャッシュメモリにとって重要である。というのは、一般的に、キャッシュメモリはメインメモリよりも５〜１０倍速くなければならないからである。今日まで、ＳＲＡＭだけがキャッシュメモリなどが必要とする速度を有している。
【０００６】
先行技術においては、ほとんどのキャッシュメモリはＳＲＡＭアレイからなる。ＳＲＡＭ型のメモリセルは要求される速度を有するが、それらは揮発性メモリである。先行技術においてはＳＲＡＭセルはアレイ状に形成され、すべての比較及び一致検出回路がアレイの周辺または外側に配置される。また、ＳＲＡＭをベースとするＣＡＭはセルの位置ではターンオフさせることができず、周辺でマスキングしなければならず、結果として電力を浪費する。さらに、一般的に、メインメモリでは異なるメモリセルが使用され、キャッシュメモリ及びメインメモリは異なる処理及び製造工程を必要とする。
【０００７】
従って、これらの問題を解決するキャッシュメモリを提供することが強く望まれている。
【発明を実施するための最良の形態】
【０００８】
次に、図１に本発明によるコンテント・アドレッサブル磁気ランダムメモリセル１０を示す。セル１０は差動接続された対（ｄｉｆｆｅｒｅｎｔｉａｌｌｙ ｃｏｎｎｅｃｔｅｄ ｐａｉｒ）をなす磁気トンネル接合（ＭＴＪ）１２，１４を含む。ＭＴＪは回路内で接続して使用するが、回路内で接続することにより、電気がある磁性層から別の磁性層にＭＴＪを形成する積層を垂直に通って流れる。ＭＴＪは電気的には抵抗器として表わすことができ、その抵抗の大きさは双安定状態のいずれかにおける２つの磁気ベクトルの向きに依存する。この技術分野の当業者には明らかなように、ＭＴＪは磁気ベクトルが揃わない（互いに反対方向を指す）場合に比較的大きな抵抗を示し、磁気ベクトルが揃う場合に比較的小さな抵抗を示す。ＭＴＪはこの技術分野では良く知られているところであり、ここでは詳細には議論しない。しかしながら、ＭＴＪの製造方法及び動作に関してさらに情報を得たい場合は、「多層磁気トンネル接合メモリセル（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ Ｍｅｍｏｒｙ Ｃｅｌｌｓ）」と題する、１９９８年３月３１日発行の米国特許第５，７０２，８３１号を参照されたい。この公報は、それを参照することにより本発明の開示に援用される。
【０００９】
セル１０はさらに比較及び一致検出回路１５を含み、この回路は差動接続された対をなすＭＴＪ１２，１４に接続される。回路１５は、ＢＬ及びＢＬＮ（反転ビットライン）と表示される差動タグビットライン、ＰＢＬ及びＰＢＬＮと表示される差動タグプログラムビットライン、ＥＬと表示されるイネーブルライン、ＷＬと表示されるワードライン、ＤＬと表示されるデジットライン、及びＭＬと表示されるマッチラインを含み、マッチラインＭＬは差動タグビットライン経由の入力データとセルに保存されるデータとの間の一致を表示する。
【００１０】
特に、ＭＴＪ１２の（図１における）下側端子１６はタグプログラムビットラインＰＢＬに直接接続され、ＭＴＪ１４の（図１における）下側端子１７は反転タグプログラムビットラインＰＢＬＮに直接接続される。今ここに以下に詳細に説明する理由により、ＭＴＪ１２，１４の下側端子１６，１７は積層構造の頂部に位置し、この積層構造はＭＴＪを形成し、上側端子１８及び１９はそれぞれ積層構造の底面に位置する。ＭＴＪ１２の上側端子１８は、第１スイッチングトランジスタ２１及び第２スイッチングトランジスタ２２を通して接点２４に接続される。ＭＴＪ１４の上側端子１９は、第１スイッチングトランジスタ２５及び第２スイッチングトランジスタ２６を通して接点２７に接続される。スイッチングトランジスタ２１，２５の制御端子またはゲートはイネーブルラインＥＬに直接接続される。スイッチングトランジスタ２２のゲートは接点２７に直接接続され、スイッチングトランジスタ２６のゲートは接点２４に直接接続される。
【００１１】
スイッチングトランジスタ２８はＶｄｄで表示される電源と接点２４との間に接続され、スイッチングトランジスタ２９は電源Ｖｄｄと接点２７との間に接続される。スイッチングトランジスタ２８の制御端子またはゲートは接点２７に直接接続され、スイッチングトランジスタ２９の制御端子またはゲートは接点２４に直接接続される。ペアスイッチングトランジスタ３１及び３２は、電源Ｖｄｄと接点２４及び２７との間にそれぞれ接続される。スイッチングトランジスタ３１及び３２の制御端子またはゲートは共にイネーブルラインＥＬに直接接続される。
【００１２】
スイッチングトランジスタ３４はタグビットラインＢＬと接点２４との間に接続され、このトランジスタの制御端子またはゲートはワードラインＷＬに直接接続される。スイッチングトランジスタ３５は反転タグビットラインＢＬＮと接点２７との間に接続され、このトランジスタの制御端子またはゲートはワードラインＷＬに直接接続される。直列接続された対をなすスイッチングトランジスタ３７，３８は、電源ＶｄｄとマッチラインＭＬとの間に接続される。トランジスタ３７の制御端子またはゲートはタグビットラインＢＬに直接接続され、トランジスタ３８の制御端子またはゲートは接点２７に直接接続される。別の直列接続の対をなすスイッチングトランジスタ４０，４１は、電源ＶｄｄとマッチラインＭＬとの間に接続される。トランジスタ４０の制御端子またはゲートは接点２４に直接接続され、トランジスタ４１の制御端子またはゲートは反転タグビットラインＢＬＮに直接接続される。
【００１３】
さらに図２には、ＭＴＪ１２，１４が、磁性材料、絶縁材料、及び非磁性導電体を公知の方法により組み立てられた積層構造として示される。比較及び一致検出回路１５は、通常ＭＴＪ１２，１４の下方において、支持半導体基板（図示せず）の表面内及び表面上に形成される。ＭＴＪ１２は導電材料４５からなる底面層を含み、この底面層は、回路１５の上方の層に位置し、かつ、ビア４６を通してスイッチングトランジスタ２１に接続される。ＭＴＪ１４は、導電材料４７（一般的に材料４５と同じ層から形成される）からなる底面層を含み、この底面層は、回路１５の上方の層に位置し、かつ、ビア４８を通してスイッチングトランジスタ２５に接続される。
【００１４】
デジットラインＤＬはＭＴＪ１２，１４双方の下方で実質的に近接して延びるように形成されて、ＭＴＪ１２，１４中に部分的な書き込み磁場（ｐｒｏｇｒａｍｍｉｎｇ ｍａｇｎｅｔｉｃ ｆｉｅｌｄ）を生成する。タグプログラミングビットラインＰＢＬはＭＴＪ１２の上方に十分に近接して位置してＭＴＪ１２中に部分的な書き込み磁場を生成し、デジットラインＤＬに直交するように配置される。同様に、反転タグプログラミングビットラインＰＢＬＮはＭＴＪ１４の上方に十分に近接して位置してＭＴＪ１２中に部分的な書き込み磁場を生成し、デジットラインＤＬに直交するように配置される。このようにして、デジットラインＤＬ、タグプログラミングビットラインＰＢＬ、及び反転タグプログラミングビットラインＰＢＬＮはメモリへの書き込み動作中に個々のセルを指定するために使用される。
【００１５】
図３、図４、図５及び図６には、本発明によるコンテント・アドレッサブル・磁気ランダムアクセスメモリ（ＣＡＭＲＡＭｓ）のさらにいくつかの実施形態が示される。種々の実施形態には、異なる導電型トランジスタ（例えば、Ｎ導電型及びＰ導電型）と異なる位置の種々の素子のような接続回路における電位変化が示される。図７には、ＣＡＭＲＡＭセル１０または他のあらゆる形態のセルの拡大図が示されるとともに、種々のＩ／Ｏ接続が示される。
【００１６】
次に図８には、各セルが図７のセル１０と同様な構成のＣＡＭＲＡＭセルアレイ５０が示される。アレイにおけるＣＡＭＲＡＭセルは行および列に配置され、各行にはｎ個のセルが、各列にはｍ個のセルが配置され、ｎ及びｍはあらゆる整数を表す。アレイにおける各セルはタグプログラミングビットライン及び反転タグプログラミングビットライン（それぞれＢＬ０〜ＢＬｎ、ＢＬＮ０〜ＢＬＮｎとして表記される）により接続され、イネーブルライン（ＥＮ０〜ＥＮｎとして表記される）は列に沿って延び、ワードライン（ＷＬ０〜ＷＬｍとして表記される）、デジットライン（ＤＬ０〜ＤＬｍとして表記される）、及びマッチライン（ＭＬ０〜ＭＬｍとして表記される）は行に沿って延びている。マッチラインＭＬ０〜ＭＬｍは一致検出回路５１に接続され、検出回路５１はマッチラインのいずれが一致しているかを検出し、一致信号を出力する（Ｍ０〜Ｍｉとして表記される）。
【００１７】
図１を再度参照すると、相補的情報は次のプロセスによりアレイ５０のセルの各セルに書き込まれる。書き込まれている状態のセルを、ロジック０をイネーブルラインに印加する（ＥＮ＝０）ことにより無効にする。無効期間中に接点２４，２７をＶｄｄに維持するが、この動作は書き込み動作の後、直ちに生じる読み出し及び検索モードへの移行を迅速に行うために重要となる。同時に、ロジック０を印加する（ＷＬ＝０）ことによりワードラインを無効にする。プログラムビットラインＰＢＬ及びＰＢＬＮの対を選択するか、または、プログラムビットラインの全ての対を選択して書き込み速度を上げ、一つのデジットラインＤＬを選択する。選択した書き込みビットラインＰＢＬ，ＰＢＬＮ及び選択したデジットラインＤＬに適切な大きさの電流を流すことにより、特定の行に沿った選択セルが書き込まれる。例えば、ＰＢＬ０とＰＢＬＮ０を選択すると第１列のセルが選択される。ＤＬ０を選択すると第１列の第１セルが選択される。次に、ラインＰＢＬ０，ＰＢＬＮ０及びＤＬ０に適切な大きさの電流を流すことにより、第１列の第１セルに所望の相補的情報を書き込む。
【００１８】
検索モードにおいては、次のプロセスが行われる。アレイ５０のうち選択された列のセルを、選択されたイネーブルラインにロジック１を印加する（ＥＮ＝１）ことにより有効にし、イネーブルラインを無効状態（ＥＮ＝０）から引き上げる。同時に、ワードラインを無効にする（ＷＬ＝０）。セルが無効になる（ＥＮ＝０）と、マッチラインＭＬはグランドにプリチャージする必要がある。タグビットラインＰＢＬ及びＰＢＬＮは接地する。一旦、セルが無効になり、タグビットラインが接地されると、トランジスタ２８，２２，２１とＭＴＪ１２及びトランジスタ２９，２６，２５とＭＴＪ１４が再生＋Ｖｃをフィードバックすることにより、接点２４をＶｄｄに維持し、接点２７をグランドに近い電圧に引き下げ、或いは逆に、すなわち、接点２７をＶｄｄに維持し、接点２４をグランドに近い電圧に引き下げる。接点２４，２７の電圧はトランジスタ４０及び３８のゲートにそれぞれ現われる。このようにして、トランジスタ４０，４１、或いは、トランジスタ３７，３８のいずれかは、タグビットラインＢＬ及びＢＬＮ経由の入力アドレスに依存する形でマッチラインＭＬをプルアップする。
【００１９】
以上のプロセスにより、アレイ５０における検索開始の準備が整う。この結果、イネーブルラインはハイ（ｈｉｇｈ）となり、高速の並列検索を開始することができる。入力ワード（ＢＬ０・・・ＢＬＮ）はアレイ５０のある行に保存されるデータと比較される。各ＣＡＭＲＡＭセル１０に保存されるデータは「タグ」として知られ、タグワードは一行のＣＡＭＲＡＭセル１０により形成される。各行のＣＡＭＲＡＭセル１０、または各タグワードはマッチライン（ＭＬ０・・・ＭＬＮ）に接続される。タグワードのビットのいずれかに不一致があると、該当するマッチラインがプルダウンされる。あるタグワードの全ビットが入力ワードと一致すると、該当するマッチラインはハイのままとなる。一致検出回路５１はマッチラインの変化を検出し、レジスタにその結果を保存する。アレイ５０中の一つまたはそれ以上のビットのマスキング、すなわち、「マスクされた問合せビットポジション( ｍａｓｋｅｄ ｉｎｔｅｒｒｏｇａｔｅ ｂｉｔ ｐｏｓｉｔｉｏｎ）」（と以後呼ぶこととする）は、所望のビットのイネーブルラインをローに下げることにより容易に実現できる。イネーブルラインがローとなっているビットは、該当する列に沿ったＣＡＭＲＡＭセルをターンオフさせ、局所マスキングすることとなって電力を節約できる。
【００２０】
読み出し動作モードにおいては、ＣＡＭＲＡＭはランダムアクセスメモリとして使用できるか、または、それに連続的にアクセスできるように設計することができる。読み出し動作は次のように行われる。イネーブルラインを無効にする（ＥＮ＝０）と、タグビットラインＢＬ及びＢＬＮをＶｄｄにプリチャージする。接点２４，２７、並びにビットラインＢＬ及びＢＬＮはＶｄｄとなる。プログラミングビットラインＰＢＬ及びＰＢＬＮは接地する。一致検出回路５１を無効にすると、読み出し動作中においてはタグビットラインＢＬ及びＢＬＮはロジックハイレベルまたはロジックローレベルのいずれかであり、この状態によりトランジスタ３７，４１がターンオンまたはターンオフするので、マッチラインＭＬが変化することとなる。ランダムアクセス期間中に一致検出回路５１を無効にすると、一致検出回路５１を不必要に変化させることを防止することができる。ワードラインＷＬを有効（ＷＬ＝１）にし、選択されたセルを有効（ＥＮ＝１）にする。ＭＴＪ１２，１４の状態に依存する形で、接点２４，２７はＶｄｄとなる、またはグランドよりも少し高い電圧となる。接点２４または接点２７がＶｄｄであると、タグビットラインＢＬまたはＢＬＮはそれぞれＶｄｄを維持する。しかしながら、接点２４または接点２７がグランドよりも少し高い電圧であると、タグビットラインＢＬまたはＢＬＮはそれぞれグランドに向かってプルダウンされ、そのとき、高速センスアンプ（図示せず）はタグビットラインＢＬ及びＢＬＮに現れる電圧を差分として高速に検知し、検知したデータを出力する。ここで、走査メカニズムは電圧モードまたは電流モードのいずれかにあることを理解されたい。
【００２１】
好適には、トランジスタ２１，２２及び２８とトランジスタ２５，２６及び２９、それにＭＴＪ１２，１４の抵抗は、ＭＴＪ１２，１４の両端に印加される電圧が約１００ｍＶ〜４００ｍＶの範囲となるように選択される。この範囲内で最大ＭＲ（最大抵抗と最小抵抗の比）が得られる。一般的に、ＭＴＪ１２，１４の両端に印加される電圧が低くなれば、ＭＲが高くなり、消費電流が小さくなる。
【００２２】
単一ＭＴＪセルは、処理、バイアス電圧変動、温度等に起因する抵抗変動に遭遇するので、これらの変動の要因と考えられるものが速度劣化につながる。しかしながら、差動形式で書き込まれるデュアルＭＴＪセルにおいては、ここに記載するＣＡＭＲＡＭセルにおけるように、このような変動はすべて同相モードであり、自動的に消去される。さらに、利用可能な出力信号はデュアルＭＴＪ及び差動動作により２倍化される。また、単一ＭＴＪセルが、メモリアレイの端部においてデータセンス及びデータ処理を行うメインメモリに使用される場合（例えば、本願とともに係属中であり、２０００年８月２８日出願された米国出願番号第０９／６４９１１４号であり、同じ譲受人に譲渡された「高密度ＭＲＡＭセルアレイ（ＨＩＧＨ ＤＥＮＳＩＴＹ ＭＲＡＭ ＣＥＬＬ ＡＲＲＡＹ）」と題する出願を参照されたい）、ＣＡＭＲＡＭはメインメモリよりもかなり高速である。
【００２３】
ここで、ＳＲＡＭをベースとするＣＡＭセルはセルの位置でターンオフさせることができず、マスキングはアレイの周辺で行わなければならないので、このＣＡＭセルはマスクすることができないのに対し、ＣＡＭＲＡＭセルは、情報を失うことなくセルの位置において局所的にマスキングすることが可能であることにも留意されたい。ＣＡＭＲＡＭセルを局所的にマスキングすると電力を相当節約できることとなる。ＣＡＭＲＡＭセルはセルのイネーブルラインＥＮ入力を通してマスクすることができ、この入力は一列のセルを接続するイネーブルラインＥＮに接続される。また、ＣＡＭＲＡＭセルは、高密度ＭＲＡＭ（上記に引用された本願とともに係属中の出願を参照されたし）に用いられる標準のＭＴＪ構造と異なる構造にする必要は全く無い。
【００２４】
以上のように、新規の改良されたコンテント・アドレッサブル・磁気ランダムアクセスメモリセルを開示するが、このセルは少なくともＳＲＡＭをベースとするメモリと同程度に高速であり、不揮発性である。また、ビットライン電圧は検索中に一致または不一致が検出される場合でも比較的一定に維持される。各セルは差動動作するので、処理に起因する抵抗変動、バイアス電圧変動、温度等は自動的に除去され、動作のために速度を犠牲にする必要が無い。さらに、差動で動作するのでより大きな信号を供給して一層効果的な検出及び動作が可能となる。
【００２５】
ＣＡＭＲＡＭセルは不揮発性であるので、新規のキャッシュ設計態様が生成され、その結果、新規のＣＰＵアーキテクチャが生まれる。高速の検索エンジンは新規のＣＡＭＲＡＭセルを使用して設計することが可能であり、このように設計することにより、関連データを処理するための数多くのシステム及びアプリケーションが提供される。
【００２６】
この技術分野の当業者には、一般的にビットラインはＭＴＪセルアレイの各列に関連付けられ、デジットラインはアレイの各行に関連付けられることが理解できるであろう。ビットライン及びデジットラインはアレイの個々のセルを指定するために使用され、それによりアレイにおける情報の読み出し及び書き込み又は保存の双方を行なう。この技術分野の当業者には明らかなことであるが、列及び行は容易に入れ替えることが可能であり、本開示においてはこのような用語は置き換え可能である。また、種々のライン、例えば、ビットライン、ワードライン、デジットライン、セレクトライン等の特殊な呼び名は包括的な名称を意図したものであり、説明を簡単にするためにのみ使用されるのであって、決して本発明を制限するためのものではない。
【００２７】
本発明の特定の実施形態を示し、記載してきたが、この技術分野の当業者はこれらの実施形態にさらに変形及び改良を加えることができる。従って、本発明が示された特殊な形態に限定されず、添付の請求項は、本発明の技術思想及び技術範囲を逸脱しない範囲のあらゆる変形を含むことが理解されよう。
【図面の簡単な説明】
【００２８】
【図１】本発明によるコンテント・アドレッサブル可能な磁気ランダムアクセスメモリ（ＣＡＭＲＡＭ）の回路図。
【図２】図１のＣＡＭＲＡＭの部分等角投影回路図。
【図３】本発明によるコンテント・アドレッサブル・磁気ランダムアクセスメモリ（ＣＡＭＲＡＭ）の別の実施形態を示す図。
【図４】本発明によるコンテント・アドレッサブル・磁気ランダムアクセスメモリ（ＣＡＭＲＡＭ）の別の実施形態を示す図。
【図５】本発明によるコンテント・アドレッサブル・磁気ランダムアクセスメモリ（ＣＡＭＲＡＭ）の別の実施形態を示す図。
【図６】本発明によるコンテント・アドレッサブル・磁気ランダムアクセスメモリ（ＣＡＭＲＡＭ）の別の実施形態を示す図。
【図７】ＣＡＭＲＡＭセルの拡大図であり、種々のＩ／Ｏ接続を示す図。
【図８】ＣＡＭＲＡＭセルアレイを示す図。
Claims (4)
- 差動接続された対をなす磁気トンネル接合と、
その差動接続された対に接続され、かつ差動ビットライン、差動プログラムビットライン、イネーブルライン、ワードライン、及びデジットラインを含む書き込み及び検出回路とを有する、磁気ランダムアクセスメモリセル。 - 差動接続の対をなす磁気トンネル接合と、
その差動接続の対に接続され、かつ差動タグビットライン、差動タグプログラムビットライン、イネーブルライン、ワードライン、デジットライン、及びマッチラインを含む比較及び一致検出回路とを有し、前記マッチラインは前記差動タグビットラインに入力された入力データと、セルに保存されたデータとの間の一致の表示を提供する、コンテント・アドレッサブル・磁気ランダムアクセスメモリセル。 - 第１の側が第１の直列接続された対をなすトランジスタを通して第１接点に接続される第１磁気トンネル接合と、第１の側が第２の直列接続された対をなすトランジスタを通して第２接点に接続される第２磁気トンネル接合と、前記第１磁気トンネル接合の第２の側がプログラミングビットラインに接続され、前記第２磁気トンネル接合の第２の側が反転プログラミングビットラインに接続され、前記第１の直列接続された対をなすトランジスタの内の第１のトランジスタの制御端子がイネーブルラインに接続され、前記第２の直列接続された対をなすトランジスタの内の第１のトランジスタの制御端子が前記イネーブルラインに接続されることと、
前記第１接点は第１トランジスタを通してビットラインに接続され、第１トランジスタの制御端子はワードラインに接続され、前記第２接点は第２トランジスタを通して反転ビットラインに接続され、第２トランジスタの制御端子は前記ワードラインに接続されることと、
前記第１接点は第１イネーブルトランジスタを通して電源入力端子に接続され、第１イネーブルトランジスタの制御端子は前記イネーブルラインに接続され、前記第２接点は第２イネーブルトランジスタを通して前記電源入力端子に接続され、第２イネーブルトランジスタの制御端子が前記イネーブルラインに接続されるることと、
前記第１接点は第１差動トランジスタを通して前記電源入力端子に接続され、第１差動トランジスタの制御端子は前記第１の直列接続された対をなすトランジスタの内の第２のトランジスタの制御端子と前記第２接点とに接続され、前記第２接点は第２差動トランジスタを通して前記電源入力端子に接続され、第２差動トランジスタの制御端子は前記第２の直列ペアのトランジスタの内の２番目のトランジスタの制御端子と前記第１接点に接続されることと、
前記電源入力端子とマッチラインとの間に接続される第１の直列接続された対をなすマッチトランジスタと、その第１の直列接続された対をなすマッチトランジスタのうちの第１のマッチトランジスタの制御端子が前記ビットラインに接続され、前記第１の直列接続された対をなすマッチトランジスタのうちの第２のマッチトランジスタの制御端子が前記第２接点に接続されることと、前記電源入力端子と前記マッチラインとの間に接続される第２の直列接続された対をなすマッチトランジスタと、その第２の直列接続された対をなすマッチトランジスタうちの第１のマッチトランジスタの制御端子が前記反転ビットラインに接続され、前記第２の直列接続された対をなすマッチトランジスタうちの第２のマッチトランジスタの制御端子が前記第１接点に接続されることとを含む、コンテント・アドレッサブル・磁気ランダムアクセスメモリセル。 - コンテント・アドレッサブル不揮発性メモリを形成するために接続されるメモリセルアレイであって、
行および列に配置される複数のメモリセルと、
各メモリセルは差動接続の対をなす磁気トンネル接合、タグビットライン、反転タグビットライン、タグプログラムビットライン、反転タグプログラムビットライン、イネーブルライン、ワードライン、デジットライン、及びマッチラインを含み、前記マッチラインは前記差動タグビットラインに入力される入力データと前記セルに保存されたデータとの間の一致の表示を提供することと、
ある列の各メモリセル用の前記タグビットライン、反転タグビットライン、タグプログラムビットライン、反転タグプログラムビットライン、及びイネーブルラインは、その列の他のそれぞれのメモリセル用の前記タグビットライン、反転タグビットライン、タグプログラムビットライン、反転タグプログラムビットライン、及びイネーブルラインにそれぞれ接続されることとと、
ある行の各メモリセル用の前記ワードライン、デジットライン、及びマッチラインは、その行の他のそれぞれのメモリセル用の前記ワードライン、デジットライン、及びマッチラインにそれぞれ接続されることと、
各行のマッチラインに接続される一致検出回路とを含む、メモリセルアレイ。
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