KR20030072617A - 컨텐츠 어드레스블 마그네틱 랜덤 엑세스 메모리 - Google Patents

컨텐츠 어드레스블 마그네틱 랜덤 엑세스 메모리 Download PDF

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Abstract

컨텐츠 어드레스블 마그네틱 랜덤 엑세스 메모리 셀은 MTJ들의 차동적으로 연결된 쌍과 MTJ들에 연결된 비교 및 매치 검출 회로를 포함하고, 차동적인 태그 비트라인들, 차동적인 태그 프로그램 비트라인들, 인에이블 라인, 워드 라인, 디지트 라인, 및 매치 라인을 포함한다. 이 매치 라인은 상기 차동적인 태그 비트라인들 상에 위치되는 입력 데이터와 상기 셀 내에 저장된 데이터 사이의 매치의 표시를 제공한다.

Description

컨텐츠 어드레스블 마그네틱 랜덤 엑세스 메모리{Content addressable magnetic random access memory}
컴퓨터들에서, 캐시 메모리는 가장 최근에 엑세스된 코드 또는 데이터를 유지하는 CPU에 인접하여 위치되는 빠른 메모리이다. 데이터가 캐시에서 발견되지 않을 때 캐시 미스(miss)가 발생하고 데이터가 메인 메모리로부터 검색되어 캐시 내에 넣어진다. 이 시간 동안 CPU는 인터럽트되고 데이터가 활용 가능할 때까지 대기 상태에 놓인다.
CPU는 캐시 내에 저장된 워드들을 포함하는, 캐시를 검사하기 위해 캐시 내에 어드레스를 보낸다. 각 셀에 저장된 데이터는 통상 "태그(tag)"로 불리고, 태그 워드는 태그들 또는 메모리 셀들의 로우(row)에 의해 형성된다. CPU에 의해 어드레스되는 워드가 캐시에서 발견되면, 캐시로부터 판독된다. 발견되지 않으면, 메인 메모리가 워드를 읽기 위해 어드레스된다. 바로 엑세스된 워드를 포함하는 워드들의 블록은 그후 메인 메모리로부터 캐시로 옮겨진다.
캐시 메모리는 CPU로부터 어드레스들을 수신하고 캐시 내에 저장된 어드레스들을 찾아 비교를 수행한다. 고속으로 이 비교를 병렬로 수행하기 위해, 어소시에이티브 또는 컨텐츠 어드레스블 메모리(CAM)가 요구된다. 메모리 내의 정보를 엑세스하기 위한 시간은, 저장된 데이터가 어드레스 보다는 컨텐츠에 의해 식별될 수 있다면, 철저하게 감소될 수 있다. CAM들 또는 어소시에이티브 메모리들은 캐시 메모리들과 해석 룩-어사이드 버퍼들(translation look-aside buffers ; TLB)에 확장적으로 사용된다. 일반적으로, CAM들은 물리적 어드레스들을 데이터로 해석하기 위해 캐시들 내에 사용되고 가상 어드레스들을 물리적 어드레스들로 해석하기 위해 TLB들 내에 사용된다. CAM들은 어소시에이티브 데이터 처리에 대해 극단적으로 강력한 도구이다.
일반적으로, 캐시 메모리는 메인 메모리 보다 5-10 팩터(factor) 더 빨라야 하기 때문에 속도가 캐시 메모리들에서 중요하다. 지금까지, 단지 SRAM들이 캐시 메모리들과 이와 유사한 메모리들에 필요한 속도를 가지고 있다.
본 발명은 컴퓨터 메모리들에 관한 것이며 특히 캐시 메모리들 및 이와 유사한 메모리들에 관한 것이다.
도면들을 참조하면:
도 1은 본 발명에 따른 컨텐츠 어드레스블 마그네틱 랜덤 엑세스 메모리(CAMRAM)의 개략적인 다이어그램이다.
도 2는 도 1의 CAMRAM의 부분적인 같은 크기의 부분적 개략적 다이어그램이다.
도 3,4,5, 및 6은 본 발명에 따른 컨텐츠 어드레스블 마그네틱 랜덤 엑세스 메모리(CAMRAM)의 부가적인 실시예들을 도시한다.
도 7은 다양한 I/O 연결들을 도시하는 CAMRAM 셀 매크로 뷰이다.
도 8은 CAMRAM 셀들의 어레이를 도시한다.
종래 기술에서, 대부분의 캐시 메모리들은 SRAM들의 어레이로 구성된다. 메모리 셀들의 SRAM 타입은 요구되는 속도를 가지지만 이들은 휘발성 메모리들이다. 종래의 기술에서, SRAM 셀들은 주변 또는 그렇지 않으면 어레이의 외부에 배치되는 모든 비교 및 매치 검출 회로를 갖는 어레이로 형성된다. 또한 CAM들에 기초하는SRAM은 셀에서 턴오프(turn off)될 수 없지만 마스킹이 주변에 배치되어야하며, 이것은 전력 낭비의 결과가 된다. 또한, 다른 메모리 셀들이 메인 메모리에서 일반적으로 사용되어 캐시 메모리 및 메인 메모리가 다른 처리 및 제조 단계들을 요구한다.
따라서, 이러한 문제들을 극복하는 캐시 메모리를 제공하는 것이 매우 필요하다.
양호한 실시예의 상세한 설명
이제 도 1로 돌아가서, 컨텐츠 어드레스블 마그네틱 랜덤 엑세스 메모리 셀(10)이 본 발명에 따라 도시된다. 셀(10)은 마그네틱 터널 접합들(MTJs ; 12 및 14)의 차동 연결된 쌍을 포함한다. MTJ는 이것을 회로 내에 연결하여 사용되어서 하나의 마그네틱 레이어에서 다른 레이어로 MTJ를 형성하는 레이어들의 스택을 통해 수직적으로 전기적으로 흐른다. MTJ는 저항기로서 전기적으로 나타날 수 있고 저항의 크기는 두 안정된 상태들 중 어느 상태의 두 마그네틱 벡터들의 방향에 의존한다. 당업자에 의해 이해되는 바와 같이, MTJ는 마그네틱 벡터들이 잘못 정렬되었을 때(반대 방향들의 포인트) 상대적으로 높은 저항을 갖고 마그네틱 벡터들이 정렬될 때 상대적으로 낮은 저항을 갖는다. MTJ들은 당 기술분야에 잘 알려져 있기 때문에 여기서는 상세히 논하지 않을 것이다. 그러나, MTJ들의 제조 및 동작에 관한 부가적인 정보는 본원에 참조로서 통합된 1998년 3월 31일 발행된 발명의 명칭이 "멀티-레이어 마그네틱 터널링 접합 메모리 셀들"인 특허 번호 5,702,831에서 발견될 수 있다.
또한, 셀(10)은 MTJ들(12 및 14)의 차동 연결된 쌍에 연결된 비교 및 매치 검출 회로(15)를 포함한다. 회로(15)는 BL 및 BLN으로 지정된 차동 태그 비트라인들(비트라인-낫(not)), PBL 및 PBLN으로 지정된 차동 태그 프로그램 비트라인들, EN으로 지정된 인에이블 라인, WL로 지정된 워드 라인, DL로 지정된 디지트 라인, 및 ML로 지정된 매치 라인을 포함하고, 매치 라인은 차동 태그 비트라인들 상에 위치된 입력 데이터와 셀내에 저장된 데이터 사이의 매치의 지시를 제공한다.
특히, MTJ(12)의 하부 터미널(16)(도 1)은 태그 프로그램 비트라인(PBL)에직접 연결되고 MTJ(14)의 하부 터미널(17)(도 1)은 태그 프로그램 비트라인-낫(PBLN)에 직접 연결된다. 곧 더욱 상세히 설명될 이유들 때문에, MTJ들(12 및 14)의 하부 터미널들(16 및 17)이 MTJ들을 형성하는 레이어들의 스택들의 꼭대기에 있고 상부 터미널들(18 및 19) 각각은 스택의 바닥에 있다. MTJ(12)의 상부 터미널(18)은 제 1 스위칭 트랜지스터(21) 및 제 2 스위칭 트랜지스터(22)를 통해 접합(24)에 연결된다. MTJ(14)의 상부 터미널(19)은 제 1 스위칭 트랜지스터(25) 및 제 2 스위칭 트랜지스터(26)를 통해 접합(27)에 연결된다. 스위칭 트랜지스터들(21 및 25)의 제어 터미널들 또는 게이트들은 인에이블 라인(EN)에 직접 연결된다. 스위칭 트랜지스터(22)의 게이트는 접합(27)에 직접 연결되고, 스위칭 트랜지스터(26)의 게이트는 접합(24)에 직접 연결된다.
스위칭 트랜지스터(28)는 Vdd로 지정된 전원과 접합(24) 사이에 연결되고 스위칭 트랜지스터(29)는 전원(Vdd)과 접합(27) 사이에 연결된다. 스위칭 트랜지스터(28)의 제어 터미널 또는 게이트는 접합(27)에 직접 연결되고, 스위칭 트랜지스터(29)의 제어 터미널 또는 게이트는 접합(24)에 직접 연결된다. 한쌍의 스위칭 트랜지스터(31 및 32)는 전원(Vdd)과 접합들(24 및 27)에 각각 연결된다. 스위칭 트랜지스터(31 및 32)의 제어 터미널들 또는 게이트들은 인에이블 라인(EN)에 직접 둘다 연결된다.
제어 터미널 또는 게이트가 워드라인(WL)에 직접 연결되면서 스위칭 트랜지스터(34)는 태그 비트라인(BL)과 접점(24) 사이에 연결된다. 제어 터미널 또는 게이트가 워드라인(WL)에 직접 연결되면서 스위칭 트랜지스터(35)는 태그 비트라인-낫(BLN)과 접합(27) 사이에 연결된다. 한쌍의 직렬로 연결된 스위칭 트랜지스터들(37 및 38)은 전원(Vdd)과 매치 라인(ML) 사이에 연결된다. 트랜지스터(37)의 제어 터미널 또는 게이트는 태그 비트라인(BL)에 직접 연결되고 트랜지스터(38)의 제어 터미널 또는 게이트는 접합(27)에 직접 연결된다. 또 다른 한쌍의 직렬로 연결된 스위칭 트랜지스터들(40 및 41)은 전원(Vdd)과 매치 라인(ML) 사이에 연결된다. 트랜지스터(40)의 제어 터미널 또는 게이트는 접합(24)에 직접 연결되고 트랜지스터(41)의 제어 터미널 또는 게이트는 태그 비트라인-낫(BLN)에 직접 연결된다.
부가적으로 도 2를 참조하면, MTJ들(12 및 14)은 공지된 방식으로 조립된 마그네틱 물질의 레이어들의 스택들, 절연 물질, 및 비-마그네틱 컨덕터들로서 도시된다. 비교 및 매치 검출 회로(15)는 일반적으로 MTJ들(12 및 14) 아래에 서포팅 반도체 기판(도시안됨)의 표면 상에 그리고 그 안에 형성된다. MTJ(12)는 회로(15) 위의 레이어 내에 배치되고 비아(46)를 통해 스위칭 트랜지스터(21)에 연결되는 전도성 물질(45)의 바닥 레이어를 포함한다. MTJ(14)는 회로(15) 위의 레이어 내에 배치되고 비아(48)를 통해 스위칭 트랜지스터(25)에 연결되는 전도성 물질(47)의 바닥 레이어(일반적으로 물질(45)과 같은 레이어로부터 형성됨)을 포함한다.
디지트 라인(DL)은 두 MTJ들(12 및 14)의 아래로 확장하도록 형성되고 충분히 접촉(close)하여 MTJ들(12 및 14)내에 부분적 프로그래밍 마그네틱 필드를 생성한다. 태그 프로그래밍 비트라인(PBL)은 MTJ(12)위에 배치되고, 충분히 접촉하여 MTJ(12)내에 부분적 프로그래밍 마그네틱 필드를 생성하고, 디지트 라인(DL)에 수직으로 방향이 정해진다. 유사하게, 태그 프로그래밍 비트라인-낫(PBLN)은 MTJ(14)위에 배치되고, 충분히 접촉하여 MTJ(12)내에 부분적 프로그래밍 마그네틱 필드를 생성하고, 디지트 라인(DL)에 수직으로 방향이 정해진다. 그러므로, 디지트 라인(DL), 태그 프로그래밍 비트라인(PBL) 및 태그 프로그래밍 비트라인-낫(PBLN)들은 메모리의 프로그래밍 동안 각각의 개별 셀을 어드레스하도록 사용된다.
도 3,4,5 및 6을 참조하면, 몇몇 부가적인 실시예들이 본 발명에 따라 컨텐츠 어드레스블 마그네틱 랜덤 엑세스 메모리들(CAMRAM들)에 대해 도시된다. 다양한 실시예들은 차동 트랜지스터들(예를 들어, N-동작과 P-동작)과 다양한 구성 요소들의 다른 위치들과 같은 연결 회로에서의 전위 변화들을 도시한다. CAMRAM 셀(10)의 매크로 뷰 또는 다른 셀 실시예들 중 어떤 것이 다양한 I/O 연결들을 보여주는 도 7에 도시된다.
이제 도 8로 돌아가면, 도 7의 셀(10)과 각각 유사한 CAMRAM 셀들의 어레이(50)가 도시된다. 어레이 내의 CAMRAM 셀들은 로우들과 칼럼들로 배열되는데, 각 로우에는 n 셀들이 그리고 각 칼럼에는 m 셀들이 있고, 여기서 n과 m은 어떤 완전 정수를 나타낸다. 어레이 내의 셀들의 각각은 칼럼들을 따라 확장하는 태그 비트라인들 및 태그 비트라인들-낫(각각 BL0-BLn 및 BLN0-BLNn으로 지정됨), 및 인에이블 라인들(EN0-ENn으로 지정됨)과, 로우들을 따라 확장하는 워드 라인들(WL0-WLm 으로 지정됨), 디지트 라인들(CL0-DLm으로 지정됨) 및 매치 라인들(ML0-MLm으로 지정됨)에 의해 연결된다. 매치 라인들(ML0-MLm)은 매치 라인들 중 어떤 것과 매치하는 것을 검출하고 매치 신호(M0-Mi로 지정됨)를 출력하는매치 검출 회로(51)에 결합된다.
보완 정보(complementary information)가 도 1을 다시 참조하여 다음의 처리에 의해 어레이(50) 내의 셀들의 각각내에 프로그램된다. 인에이블 라인에 논리(0)를 인가하여(EN=0) 셀이 프로그램되는 것을 디스에이블한다. 디스에이블되는 시간동안, 접합들(24 및 27)은 Vdd에 유지될 것이고, 이것은 프로그램 동작 후에 즉시 발행하는 모드들을 판독하고 검색하기 위해 빠른 이행(transition)에 대해 중요하다. 동시에, 워드 라인이 논리(0)를 인가하여(WL=0) 디스에이블 된다. 고속 프로그래밍을 위해 프로그램 비트라인들의 쌍(PBL 및 PBLN) 또는 프로그램 비트라인들의 모든 쌍들을 선택하고 하나의 디지트 라인(DL)을 선택한다. 적절한 전류를 선택된 프로그램 비트라인들(PBL 및 PBLN)과 선택된 디지트 라인(DL)을 통해 통과시켜, 특정 로우를 따른 선택된 셀이 프로그램될 것이다. 예를 들어, PBL0 및 PBLN0을 선택하는 것은 셀들의 제 1 칼럼을 선택한다. DL0을 선택하는 것은 제 1 칼럼 내의 제 1 셀을 선택한다. 라인들(PBL0,PBLN0, 및 DL0)에 인가된 적절한 전류들은 그후 원하는 보완 정보로 제 1 칼럼 내의 제 1 셀을 프로그램한다.
검색 모드에서, 다음의 처리가 수행된다. 선택된 인에이블 라인에 논리(1)를 인가하여(EN=1) 디스에이블 상태(EN=0)에서 인에이블 라인을 올리면서 어레이(50) 내의 셀들의 선택된 칼럼을 인에이블한다. 동시에, 워드 라인을 디스에이블 한다(WL=0). 셀이 디스에이블될 때(EN=0), 매치 라인(ML)은 그라운드로 미리 충전되어야 한다. 태그 비트라인들(PBL 및 PBLN)을 그라운드 시킨다. 셀이 일단 인에이블되고 태그 비트라인들이 그라운드 되면, 트랜지스터들(28,22,21) 및 MTJ(12)와트랜지스터들(29,26,25) 및 MTJ(14)에 의해 개발된 재발생적인 +Vc 피드백이 접합(24)을 Vdd에 유지시킬 것이고 접합(27)을 그라운드에 가까운 전압으로 당길(pull) 것이며, 또는 그 역으로, 이것은 접합(27)을 Vdd에 유지시킬 것이고 접합(24)을 그라운드에 가까운 전압으로 당길 것이다. 접합들(24 및 27) 상의 전압들은 각각 트랜지스터들(40 및 38)의 게이트들에 나타난다. 그러므로, 트랜지스터들(40 및 41) 또는 트랜지스터들(37 및 38)은 태그 비트라인(BL 및 BLn) 상의 입력 어드레스에 의존하여 매치 라인(ML)을 위로 당길 것이다.
이제 어레이(50)가 검색을 시작할 준비가 된다. 결과로서, 인에이블 라인이 하이로 설정되고 고속 병렬 검색이 시작될 수 있다. 입력 워드(BL0...BLn)가 어레이(50)의 로우에 저장된 데이터와 비교된다. 각 CAMRAM 셀(10) 내에 저장된 데이터는 "태그"로 알려져 있으며, 태그 워드는 CAMRAM 셀들(10)의 로우에 의해 형성된다. CAMRAM 셀들(10)의 각 로우 또는 각 태그 워드는 매치 라인(ML0...MLn)에 연결된다. 태그 워드의 어떤 비트내에 미스매치가 있다면, 대응하는 매치 라인이 아래로 당겨진다. 태그 워드 내의 모든 비트들이 입력 워드와 매치되면, 대응하는 매치 라인이 하이로 남는다. 매치 검출 회로(51)는 매치 라인들의 이행들을 검출하고 그 결과를 레지스터에 저장한다. 여기서 "마스킹된 인터로게이트 비트 포지션(masked interrogate bit position)"으로 인용되는, 어레이(50)내의 하나 또는 그 이상의 비트들의 마스킹은 원하는 비트들의 인에이블 라인을 아래로 당겨서 쉽게 성취된다. 로우(low) 인에이블 라인을 갖는 비트들은 대응하는 칼럼을 따라CAMRAM 셀들을 턴오프할 것이고, 따라서 로컬 마스킹과 전력 절약을 제공한다.
판독 모드의 동작에서, CAMRAM은 랜덤 엑세스 메모리로 사용될 수 있거나 순차적으로 엑세스되도록 설계될 수 있다. 판독 모드 동작은 다음과 같다. 인에이블 라인이 디스에이블될 때(EN=0), 태그 비트라인들(BL 및 BLN)을 Vdd로 미리 충전한다. 접합(24 및 27) 및 비트라인들(BL 및 BLN)은 Vdd에 있을 것이다. 프로그래밍 비트라인들(PBL 및 PBLN)을 그라운드시킨다. 매치 검출 회로(51)를 디스에이블 시키는데, 이것은 판독 동작 동안 태그 비트라인들(BL 및 BLN)이 트랜지스터들(37 및 41)을 턴온 또는 턴오프할 논리 하이 또는 논리 로우를 가장하여, 매치 라인(ML)이 움직이도록 하기 때문이다. 랜덤 엑세스 동안 매치 검출 회로(51)를 디스에이블하는 것은 매치 검출 회로(51)의 불필요한 이행을 방지할 것이다. 워드 라인(WL)을 인에이블하고(WL=1) 선택된 셀을 인에이블(EN=1) 한다. MTJ들(12 및 14)의 상태에 따라, 접합들(24 및 27)은 Vdd에 있거나 그라운드 보다 약간 높은 전압에 있을 것이다. 접합(24 또는 27)이 Vdd에 있다면, 태그 비트라인(BL 또는 BLN)은 각각 Vdd에 머무를 것이다. 그러나, 접합(24 또는 27)이 그라운드보다 약간 위의 전압에 있다면, 태그 비트라인(BL 또는 BLN)은 각각 그라운드를 향해 아래로 당겨지게 될 것이며, 이 때 고속 센스 증폭기(도시 안됨)가 고속에서 차동적으로 태그 비트라인들(BL 및 BLN) 상의 전압을 감지하고 감지된 데이터를 출력할 것이다. 여기서 스캐닝 메커니즘이 전압 또는 전류 모드에 있을 수 있다는 것이 이해될 것이다.
양호하게, 트랜지스터들(21,22 및 28) 및 트랜지스터들(25,26 및 29) 및 MTJ들(12 및 14)의 저항들은 MTJ들(12 및 14) 양단의 전압이 약 10mV 내지 400mV의 범위에 있도록 선택된다. 이 범위에서 최대(MR)(최대 저항과 최소 저항 사이의 비율)가 성취될 수 있다. 일반적으로, MTJ들(12 와 14) 양단의 전압이 더 낮아질수록 MR이 더 높아지고 전류 소비가 더 낮아진다.
단일 MTJ 셀들이 처리, 바이어스 전압 변화들, 온도 등에 기인하여 저항 변화들을 겪기 때문에 이들 변화들을 계산하는 것은 속도 저하의 결과가 될 것이다. 그러나, 여기에 설명된 CAMRAM 셀에서와 같은 차동 방식으로 프로그램된 이중 MTJ 셀에서, 그러한 모든 변화들은 공통 모드이고 자동적으로 제거된다. 또한, 활용 가능한 출력 신호가 이중 MTJ들과 차동적 동작에 의해 두배가 된다. 또한, 메모리 어레이의 끝들에서 데이터 감지 및 처리를 하면서 단일 MTJ 셀들이 메인 메모리 내에 사용되는 경우(예를 들어, 2000년 에 출원된 발명의 명칭이 "HIGH DENSITY MRAM CELL ARRAY(고밀도 엠렘 셀 어레이)", 일련 번호를 갖고(bearing), 본원과 동일한 양수인에게 양도된 공동 계류 중인 출원을 보라), CAMRAM은 메인 메모리 보다 더 빠르다.
또한 여기서, CAM 셀들이 셀에서 턴오프될 수 없고 마스킹이 어레이의 주변에서 발생해야 하기 때문에 SRAM들에 기초하는 CAM 셀들이 마스킹될 수 없는 반면, CAMRAM 셀들은 정보를 분실하지 않고 셀에서 지역적으로 마스킹될 수 있다는 것을 유념해야 한다. CAMRAM 셀들의 지역적 마스킹은 실질적인 전력 절약의 결과가 될 것이다. CAMRAM 셀들은 셀들의 칼럼을 연결하는 인에이블 라인(EN)에 연결된 셀의 인에이블 라인(EN) 입력을 통해 마스킹된다. 또한, CAMRAM 셀들은 고밀도 MRAM들에사용되는 표준 MTJ 구조로부터 어떤 이탈을 요구하지 않는다(위에 보이는 공동 계류중인 출원을 보라).
그러므로, 적어도 SRAM 기반 메모리보다 빠르고 비휘발성인 새롭고 개선된 컨텐츠 어드레스블 마그네틱 랜덤 엑세스 메모리 셀이 개시된다. 또한, 비트라인 전압은 검색동안 매치들 또는 미스매치들이 발견되든지 간에 상대적으로 일정하게 남는다. 각 셀의 차동적 동작 때문에, 처리, 바이어스 전압 변화들, 온도 등에 기인하는 저항 변화들이 자동적으로 제거될 것이고 동작 동안 속도가 희생되지 않는다. 또한, 차동적 동작은 더욱 효율적인 감지 및 동작을 위해 더 큰 출력 신호들을 제공한다.
CAMRAM 셀들의 비휘발성 때문에, 새로운 캐시 설계들이 발생할 것이고 새로운 CPU 구조가 나올 것이다. 고속 검색 엔진들이 새로운 CAMRAM 셀들을 사용하여 설계될 수 있어서, 어소시에이티브 데이터 처리를 위한 수많은 시스템들 및 응용들이 나올 것이다.
비트 라인이 MTJ 셀들의 어레이의 각 칼럼과 일반적으로 관련되고 디지트 라인이 그 어레이의 각 로우와 관련된다는 것이 당업자들에게 이해될 것이다. 비트 라인들 및 디지트 라인들은 어레이 내에 정보를 저장하거나 판독 및 프로그램하기 위해 어레이 내의 개별 셀들을 어드레스하는데 사용된다. 당업자들에게 이해되는 바와 같이, 칼럼들과 로우들은 쉽게 상호 변경될 수 있고 그러한 용어들이 상호 변경될 수 있음을 본원의 공개에서 의도된다. 또한, 예를 들어 비트 라인, 워드 라인, 디지트 라인, 선택 라인, 등의 다양한 라인들의 특정 이름들은 설명을 용이하게 하기 위해서만 사용되는 총칭적인 이름들인 것으로 의도되며 본 발명을 제한하기 위한 어떤 방식으로 의도된 것이 아니다.
본인이 본 발명의 특정 실시예들을 도시하고 설명하는 동안, 추가적인 변경들과 개선들이 당업자들에게 발생할 것이다. 그러므로, 본 발명이 보여진 특정 형식들에 제한되는 것이 아님을 이해하기 바라며, 첨부된 청구항들에서 본 발명의 정신과 범위를 벗어나지 않는 모든 변경들을 커버하도록 의도한다.

Claims (11)

  1. 마그네틱 랜덤 엑세스 메모리 셀(a magnetic random access memory cell)에 있어서,
    마그네틱 터널 접합들(magnetic tunnel junctions)의 차동적으로 연결된 쌍(a differentially connected pair); 및
    상기 차동적으로 연결된 쌍에 연결되고, 차동적인 비트라인들, 차동적인 프로그램 비트라인들, 인에이블 라인, 워드 라인, 및 디지트 라인(digit line)을 포함하는 프로그래밍 및 검출 회로를 포함하는, 마그네틱 랜덤 엑세스 메모리 셀.
  2. 컨텐츠 어드레스블 마그네틱 랜덤 엑세스 메모리 셀(a content addressable magnetic random access memory cell)에 있어서,
    마그네틱 터널 접합들의 차동적으로 연결된 쌍; 및
    상기 차동적으로 연결된 쌍에 연결되고, 차동적인 태그(tag) 비트라인들, 차동적인 태그 프로그램 비트라인들, 인에이블 라인, 워드 라인, 디지트 라인, 및 매치 라인(a match line)을 포함하는 비교 및 매치 검출 회로로서, 상기 매치 라인은 상기 차동적인 태그 비트라인들 상에 위치되는 입력 데이터와 상기 셀내에 저장된 데이터 사이의 매치의 표시를 제공하는, 상기 비교 및 매치 검출 회로를 포함하는, 컨텐츠 어드레스블 마그네틱 랜덤 엑세스 메모리 셀.
  3. 제 2 항에 있어서,
    마그네틱 터널 접합들의 상기 차동적으로 연결된 쌍과 상기 비교 및 매치 검출 회로들은 공통 지지 기판(a common supporting substrate) 상에 형성되는, 컨텐츠 어드레스블 마그네틱 랜덤 엑세스 메모리 셀.
  4. 제 2 항에 있어서,
    마그네틱 터널 접합들의 상기 차동적으로 연결된 쌍은 비휘발성 메모리를 형성하는, 컨텐츠 어드레스블 마그네틱 랜덤 엑세스 메모리 셀.
  5. 제 2 항에 있어서,
    상기 차동적인 태그 비트라인들 및 상기 차동적인 태그 프로그램 비트라인들은 제 1 상기 마그네틱 터널 접합들의 차동적으로 연결된 쌍에 결합된 태그 비트라인, 제 2 상기 마그네틱 터널 접합들의 차동적으로 연결된 쌍에 결합된 태그 비트라인-낫(a tag bitline-not), 상기 제 1 상기 마그네틱 터널 접합들의 차동적으로 연결된 쌍에 결합된 태그 프로그램 비트라인, 및 상기 제 2 상기 마그네틱 터널 접합들의 차동적으로 연결된 쌍에 결합된 태그 프로그램 비트라인-낫을 포함하는, 컨텐츠 어드레스블 마그네틱 랜덤 엑세스 메모리 셀.
  6. 컨텐츠 어드레스블 마그네틱 랜덤 엑세스 메모리 셀에 있어서,
    트랜지스터들의 제 1 직렬 연결된 쌍을 통해 제 1 접합에 연결된 제 1 사이드(side)를 갖는 제 1 마그네틱 터널 접합 및 트랜지스터들의 제 2 직렬 연결된 쌍을 통해 제 2 접합에 연결된 제 1 사이드를 갖는 제 2 마그네틱 터널 접합을 포함하고, 상기 제 1 마그네틱 터널 접합의 제 2 사이드는 프로그래밍 비트라인에 연결되고 상기 제 2 마그네틱 터널 접합의 제 2 사이드는 프로그래밍 비트라인-낫에 연결되고, 트랜지스터들의 상기 제 1 직렬 연결된 쌍의 제 1의(a first of the first series connected pair of transistors) 제어 터미널은 인에이블 라인에 연결되고 트랜지스터들의 상기 제 2 직렬 연결된 쌍의 제 1의 제어 터미널은 상기 인에이블 라인에 연결되고;
    제 1 트랜지스터의 제어 터미널이 워드 라인에 연결되면서 상기 제 1 접합은 상기 제 1 트랜지스터를 통해 비트라인에 결합되고, 제 2 트랜지스터의 제어 터미널이 상기 워드 라인에 연결되면서 상기 제 2 접합은 상기 제 2 트랜지스터를 통해 비트라인-낫에 결합되고;
    제 1 인에이블 트랜지스터의 제어 터미널이 상기 인에이블 라인에 연결되면서 상기 제 1 접합은 상기 제 1 인에이블 트랜지스터를 통해 전력 입력 터미널에 결합되고, 제 2 인에이블 트랜지스터의 제어 터미널이 상기 인에이블 라인에 연결되면서 상기 제 2 접합은 상기 제 2 인에이블 트랜지스터를 통해 상기 전력 입력 터미널에 결합되고;
    제 1 차동 트랜지스터의 제어 터미널이 트랜지스터들의 상기 제 1 직렬 연결된 쌍의 제 2의 제어 터미널과 상기 제 2 접합에 연결되면서 상기 제 1 접합은 상기 제 1 차동 트랜지스터를 통해 상기 전력 입력 터미널에 결합되고, 제 2 차동 트랜지스터의 제어 터미널이 트랜지스터들의 상기 제 2 직렬 연결된 쌍의 제 2의 제어 터미널과 상기 제 1 접합에 연결되면서 상기 제 2 접합은 상기 제 2 차동 트랜지스터를 통해 상기 전력 입력 터미널에 결합되고; 또한 상기 메모리 셀은,
    매치 트랜지스터들의 제 1 쌍의 제 1의 제어 터미널이 상기 비트라인에 연결되고 매치 트랜지스터들의 상기 제 1 쌍의 제 2의 제어 터미널이 상기 제 2 접합에 연결되면서 상기 전력 입력 터미널과 매치 라인 사이에 연결된 매치 트랜지스터들의 제 1 직렬 연결된 쌍과, 매치 트랜지스터들의 제 2 쌍의 제 1의 제어 터미널이 상기 비트라인-낫에 연결되고 매치 트랜지스터들의 상기 제 2 쌍의 제 2의 제어 터미널이 상기 제 2 접합에 연결되면서 상기 전력 입력 터미널과 상기 매치 라인 사이에 연결된 매치 트랜지스터들의 제 2 직렬 연결된 쌍을 포함하는, 컨텐츠 어드레스블 마그네틱 랜덤 엑세스 메모리 셀.
  7. 제 6 항에 있어서,
    트랜지스터들의 상기 제 1 및 제 2 직렬 연결된 쌍들, 상기 제 1 및 제 2 트랜지스터들, 상기 제 1 및 제 2 인에이블 트랜지스터들, 상기 제 1 및 제 2 차동 트랜지스터들, 및 매치 트랜지스터들의 상기 제 1 및 제 2 쌍들은 반도체 기판 내에 형성되고 상기 제 1 및 제 2 마그네틱 터널 접합들은 상기 반도체 기판 상에 위치되는 레이어들 내에 형성되는, 컨텐츠 어드레스블 마그네틱 랜덤 엑세스 메모리 셀.
  8. 제 7 항에 있어서,
    상기 프로그래밍 비트라인이 상기 제 1 마그네틱 터널 접합 위에 위치되고 상기 프로그래밍 비트라인-낫은 상기 제 2 마그네틱 터널 접합 위에 위치되면서, 상기 제 1 및 제 2 마그네틱 터널 접합들과 관련되고 상기 제 1 및 제 2 마그네틱 터널 접합들의 아래에 위치되는 디지트 라인을 부가적으로 포함하는, 컨텐츠 어드레스블 마그네틱 랜덤 엑세스 메모리 셀.
  9. 컨텐츠 어드레스블 비휘발성 메모리를 형성하기 위해 연결된 메모리 셀들의 어레이에 있어서,
    로우들(rows)과 칼럼들로 배열된 복수의 메모리 셀들을 포함하고;
    각각의 메모리 셀은 마그네틱 터널 접합들의 차동적으로 연결된 쌍, 태그 비트라인, 태그 비트라인-낫, 태그 프로그램 비트라인, 태그 프로그램 비트라인-낫, 인에이블 라인, 워드 라인, 디지트 라인, 및 매치 라인(a match line)을 포함하고, 상기 매치 라인은 상기 차동적인 태그 비트라인들 상에 위치되는 입력 데이터와 상기 셀내에 저장된 데이터 사이의 매치의 표시를 제공하고;
    칼럼 내의 각각의 메모리 셀을 위한 상기 태그 비트라인, 태그 비트라인-낫, 태그 프로그램 비트라인, 태그 프로그램 비트라인-낫, 및 인에이블 라인은 상기 칼럼 내의 각각의 다른 메모리 셀을 위한 상기 태그 비트라인, 태그 비트라인-낫, 태그 프로그램 비트라인, 태그 프로그램 비트라인-낫, 및 인에이블 라인에 각각 결합되고;
    로우 내의 각각의 메모리 셀을 위한 상기 워드 라인, 디지트 라인, 및 매치 라인은 상기 로우 내의 각각의 다른 메모리 셀을 위한 상기 워드 라인, 디지트 라인, 및 매치 라인에 결합되고;
    각각의 로우 내의 상기 매치 라인들에 결합된 매치 검출 회로를 포함하는, 메모리 셀들의 어레이.
  10. 제 9 항에 있어서,
    마그네틱 터널 접합들의 상기 차동적으로 연결된 쌍은 상기 마그네틱 터널 접합들이 반도체 기판 상에 배치된 레이어들 내에 형성되면서 상기 반도체 기판 내에 형성된 복수의 트랜지스터들을 포함하는, 메모리 셀들의 어레이.
  11. 제 10 항에 있어서,
    메모리 셀들의 각각의 로우는 상기 로우 내의 각각의 메모리 셀에 아래와 인접하여 위치된 상기 디지트 라인을 포함하고, 메모리 셀들의 각각의 칼럼은 상기 칼럼 내의 각각의 메모리 셀 내의 마그네틱 터널 접합들의 차동적으로 연결된 쌍의 제 1 마그네틱 터널 접합 위와 인접하여 위치되는 상기 프로그래밍 비트라인을 포함하고, 메모리 셀들의 각각의 칼럼은 상기 칼럼 내의 각각의 메모리 셀 내의 마그네틱 터널 접합들의 상기 차동적으로 연결된 쌍의 제 2 마그네틱 터널 접합 위와 인접하여 위치되는 상기 프로그래밍 비트라인-낫을 포함하는, 메모리 셀들의 어레이.
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