JP2004525473A5 - - Google Patents

Claims (4)

1. 差動接続された対をなす磁気トンネル接合と、
   その差動接続された対に接続され、かつ差動ビットライン、差動プログラムビットライン、イネーブルライン、ワードライン、及びデジットラインを含む書き込み及び検出回路とを有する、磁気ランダムアクセスメモリセル。
2. 差動接続された対をなす磁気トンネル接合と、
   その差動接続の対に接続され、かつ差動タグビットライン、差動タグプログラムビットライン、イネーブルライン、ワードライン、デジットライン、及びマッチラインを含む比較及び一致検出回路とを有し、前記マッチラインは前記差動タグビットラインに入力された入力データと、セルに保存されたデータとの間の一致の表示を提供する、コンテント・アドレッサブル・磁気ランダムアクセスメモリセル。
3. 第１の側が第１の直列接続された対をなすトランジスタを通して第１接点に接続される第１磁気トンネル接合と、第１の側が第２の直列接続された対をなすトランジスタを通して第２接点に接続される第２磁気トンネル接合と、前記第１磁気トンネル接合の第２の側がプログラミングビットラインに接続され、前記第２磁気トンネル接合の第２の側が反転プログラミングビットラインに接続され、前記第１の直列接続された対をなすトランジスタの内の第１のトランジスタの制御端子がイネーブルラインに接続され、前記第２の直列接続された対をなすトランジスタの内の第１のトランジスタの制御端子が前記イネーブルラインに接続されることと、
   前記第１接点は第１トランジスタを通してビットラインに接続され、第１トランジスタの制御端子はワードラインに接続され、前記第２接点は第２トランジスタを通して反転ビットラインに接続され、第２トランジスタの制御端子は前記ワードラインに接続されることと、
   前記第１接点は第１イネーブルトランジスタを通して電源入力端子に接続され、第１イネーブルトランジスタの制御端子は前記イネーブルラインに接続され、前記第２接点は第２イネーブルトランジスタを通して前記電源入力端子に接続され、第２イネーブルトランジスタの制御端子が前記イネーブルラインに接続されることと、
   前記第１接点は第１差動トランジスタを通して前記電源入力端子に接続され、第１差動トランジスタの制御端子は前記第１の直列接続された対をなすトランジスタの内の第２の
   トランジスタの制御端子と前記第２接点とに接続され、前記第２接点は第２差動トランジスタを通して前記電源入力端子に接続され、第２差動トランジスタの制御端子は前記第２の直列接続された対をなすトランジスタの内の第２のトランジスタの制御端子と前記第１接点に接続されることと、
   前記電源入力端子とマッチラインとの間に接続される第１の直列接続された対をなすマッチトランジスタと、その第１の直列接続された対をなすマッチトランジスタのうちの第１のマッチトランジスタの制御端子が前記ビットラインに接続され、前記第１の直列接続された対をなすマッチトランジスタのうちの第２のマッチトランジスタの制御端子が前記第２接点に接続されることと、前記電源入力端子と前記マッチラインとの間に接続される第２の直列接続された対をなすマッチトランジスタと、その第２の直列接続された対をなすマッチトランジスタうちの第１のマッチトランジスタの制御端子が前記反転ビットラインに接続され、前記第２の直列接続された対をなすマッチトランジスタうちの第２のマッチトランジスタの制御端子が前記第１接点に接続されることとを含む、コンテント・アドレッサブル・磁気ランダムアクセスメモリセル。
4. コンテント・アドレッサブル不揮発性メモリを形成するために接続されるメモリセルアレイであって、
   行および列に配置される複数のメモリセルと、
   各メモリセルは差動接続された対をなす磁気トンネル接合、タグビットライン、反転タグビットライン、タグプログラムビットライン、反転タグプログラムビットライン、イネーブルライン、ワードライン、デジットライン、及びマッチラインを含み、前記マッチラインは前記差動タグビットラインに入力される入力データと前記セルに保存されたデータとの間の一致の表示を提供することと、
   ある列の各メモリセル用の前記タグビットライン、反転タグビットライン、タグプログラムビットライン、反転タグプログラムビットライン、及びイネーブルラインは、その列の他のそれぞれのメモリセル用の前記タグビットライン、反転タグビットライン、タグプログラムビットライン、反転タグプログラムビットライン、及びイネーブルラインにそれぞれ接続されることと、
   ある行の各メモリセル用の前記ワードライン、デジットライン、及びマッチラインは、その行の他のそれぞれのメモリセル用の前記ワードライン、デジットライン、及びマッチラインにそれぞれ接続されることと、
   各行のマッチラインに接続される一致検出回路とを含む、メモリセルアレイ。