JPWO2014038341A1 - 不揮発性連想メモリ - Google Patents
不揮発性連想メモリ Download PDFInfo
- Publication number
- JPWO2014038341A1 JPWO2014038341A1 JP2014534258A JP2014534258A JPWO2014038341A1 JP WO2014038341 A1 JPWO2014038341 A1 JP WO2014038341A1 JP 2014534258 A JP2014534258 A JP 2014534258A JP 2014534258 A JP2014534258 A JP 2014534258A JP WO2014038341 A1 JPWO2014038341 A1 JP WO2014038341A1
- Authority
- JP
- Japan
- Prior art keywords
- line
- terminal
- search
- content addressable
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 50
- 230000008859 change Effects 0.000 claims abstract description 25
- 230000005540 biological transmission Effects 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 71
- 230000005415 magnetization Effects 0.000 description 35
- 238000000034 method Methods 0.000 description 24
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
- G11C15/046—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using non-volatile storage elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/02—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using magnetic elements
Landscapes
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
Abstract
不揮発性連想メモリセルは、第１及び第２の抵抗変化素子Ｒｊ，Ｒｊｂを含む。第１及び第２の抵抗変化素子の一方の端子ｎ２、ｎ３には、ワード線ＷＬにゲートが共通接続されたトランジスタＭ３，Ｍ４を介してビット線ＢＬ，／ＢＬがそれぞれ接続され、他方の端子にはプレート線ＰＬが共通接続される。また、第１及び第２の抵抗変化素子の一方の端子には、サーチ線ＳＬ，／ＳＬがそれぞれゲートに接続されたトランジスタＭ１，Ｍ２が接続される。トランジスタＭ１，Ｍ２には、トランジスタＭ５を介して電源が接続されるとともにトランジスタＭ６を介して出力線であるマッチ線ＭＬに接続される。
Description
本発明は、連想メモリ（ＣＡＭ：Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）に関し、特に、磁気抵抗素子等の抵抗変化素子を利用した不揮発性のＣＡＭに関する。
ＣＡＭは入力データ（検索データ）と記憶データとの比較を行い、一致した記憶データのアドレスを出力する。一般的にＣＡＭは、この比較動作を全ての記憶データに対して並列に行うため、高速にデータを検索できる。こうした機能を有するＣＡＭは、幅広い領域で利用されており、例えば、ネットワークルータやキャッシュメモリなどで利用されている。
ＣＡＭの記憶素子としては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）をベースとしたＣＡＭセルが広く知られている。ＣＡＭセルとしては、２つの論理状態“０”、“１”を記憶できるものと、３つの論理状態“０”、“１”、“Ｘ”を記憶できるものが知られている。後者は、ＴＣＡＭ（Ｔｅｒｎａｒｙ ＣＡＭ）セルとも呼ばれている。ここで、“Ｘ”状態のビットは“Ｄｏｎ’ｔ ｃａｒｅ”を意味し、検索データとして“０”が入力されても“１”が入力されても一致とみなされる。ＳＲＡＭをベースとしたこれらのＣＡＭセルは、高速に、例えば、数ｎｓでデータ検索を実行できる。
しかしながら、ＳＲＡＭベースのＣＡＭは、電源を遮断するとデータが失われる揮発性の素子である。そのため、揮発性ＣＡＭが搭載されたシステムでは、何らかの対策なしには、電源の立ち上げ後に、電源遮断の状態から動作を継続させることはできない。
この問題を解決するための１つの手法は、別途用意した不揮発性メモリにデータを退避させることである。具体的には、電源遮断前に、ＣＡＭに記憶されたデータを不揮発メモリに転送・保存し、電源立ち上げ後には、不揮発性メモリからデータを読み出してＣＡＭへ書き込む。これにより、電源が遮断されてもデータは保存される。しかしながら、この手法は、ＣＡＭと不揮発性メモリとの間のデータのやり取りに時間がかかるという問題がある。ＣＡＭと不揮発性メモリとの間のデータのやり取りを高速化するためには、バス幅を広げることも考えられるが、これは配線数を増大させ、チップ面積、及び、コストの増大を招く。更に、停電などの予期せぬ電力低下の場合、ＣＡＭに格納されている最新データを不揮発メモリに転送できない恐れもある。
他の手法として、主電源の低下を検知して、主電源からバックアップ用のバッテリーへ切り替える技術がある。これにより、ＣＡＭには常に電力が供給されるため、ＣＡＭのデータは保存される。しかしながら、データを保存するためにバッテリーの電力が消費され、バッテリーが切れる可能性がある点や、バッテリーなどの追加部品のコストがかさむ点などが問題である。
さらに他の手法は、揮発性素子の代わりに、不揮発性素子をＣＡＭセル自体に適用することである。このような手法は、例えば、不揮発性素子として磁気抵抗変化素子（ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子とも呼ばれる）をＣＡＭセルに適用した事例が非特許文献１に開示されている。
非特許文献１によれば、不揮発性連想メモリのＣＡＭセルは、ＭＴＪ素子のペアを含む比較回路、比較結果をマッチ線に伝送する伝送手段、ＭＴＪ素子に書き込み電流を供給するための電流スイッチから構成される。そのＣＡＭセルの回路構成を図１４に示す。
図１４において、トランジスタＭ１、Ｍ２、Ｍ５とＭＴＪ素子のペアＲｊとＲｊｂは、比較回路を構成する。トランジスタＭ６は、ダイオード接続されて伝送手段を構成する。トランジスタＭ３、Ｍ４は、電流スイッチを構成する。このＣＡＭセルでは、２本のサーチ線ＳＬと／ＳＬがトランジスタＭ１とＭ２のゲートにそれぞれ接続されている。サーチ線ＳＬと／ＳＬには検索したいデータの１ビットを表す信号が相補的に与えられる。サーチ動作では、ＣＡＭセルが保持する１ビットの記憶データ、即ち、ＭＴＪ素子ＲｊとＲｊｂに格納されるデータと、サーチ線ＳＬ及び／ＳＬから入力される１ビットの検索データとが比較され、比較結果がトランジスタＭ６を通じてマッチ線ＭＬに伝送される。サーチ動作における真理値表を図１５に示す。
非特許文献１に記載された不揮発性ＣＡＭは、揮発性ＣＡＭの場合に必要なＣＡＭと不揮発性メモリ間のデータの転送時間を無くし、消費電力を大幅に削減できる技術として有望視されている。さらには、ＳＲＡＭベースの回路で同等の機能を有するＴＣＡＭセルを実現しようとすると、最低でも１４個のトランジスタが必要であることが知られており、非特許文献１に記載された不揮発性ＴＣＡＭセルは６個のトランジスタと２個のＭＴＪ素子で実現できることから面積コストの削減も期待できる。
ＣＡＭの記憶素子としては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）をベースとしたＣＡＭセルが広く知られている。ＣＡＭセルとしては、２つの論理状態“０”、“１”を記憶できるものと、３つの論理状態“０”、“１”、“Ｘ”を記憶できるものが知られている。後者は、ＴＣＡＭ（Ｔｅｒｎａｒｙ ＣＡＭ）セルとも呼ばれている。ここで、“Ｘ”状態のビットは“Ｄｏｎ’ｔ ｃａｒｅ”を意味し、検索データとして“０”が入力されても“１”が入力されても一致とみなされる。ＳＲＡＭをベースとしたこれらのＣＡＭセルは、高速に、例えば、数ｎｓでデータ検索を実行できる。
しかしながら、ＳＲＡＭベースのＣＡＭは、電源を遮断するとデータが失われる揮発性の素子である。そのため、揮発性ＣＡＭが搭載されたシステムでは、何らかの対策なしには、電源の立ち上げ後に、電源遮断の状態から動作を継続させることはできない。
この問題を解決するための１つの手法は、別途用意した不揮発性メモリにデータを退避させることである。具体的には、電源遮断前に、ＣＡＭに記憶されたデータを不揮発メモリに転送・保存し、電源立ち上げ後には、不揮発性メモリからデータを読み出してＣＡＭへ書き込む。これにより、電源が遮断されてもデータは保存される。しかしながら、この手法は、ＣＡＭと不揮発性メモリとの間のデータのやり取りに時間がかかるという問題がある。ＣＡＭと不揮発性メモリとの間のデータのやり取りを高速化するためには、バス幅を広げることも考えられるが、これは配線数を増大させ、チップ面積、及び、コストの増大を招く。更に、停電などの予期せぬ電力低下の場合、ＣＡＭに格納されている最新データを不揮発メモリに転送できない恐れもある。
他の手法として、主電源の低下を検知して、主電源からバックアップ用のバッテリーへ切り替える技術がある。これにより、ＣＡＭには常に電力が供給されるため、ＣＡＭのデータは保存される。しかしながら、データを保存するためにバッテリーの電力が消費され、バッテリーが切れる可能性がある点や、バッテリーなどの追加部品のコストがかさむ点などが問題である。
さらに他の手法は、揮発性素子の代わりに、不揮発性素子をＣＡＭセル自体に適用することである。このような手法は、例えば、不揮発性素子として磁気抵抗変化素子（ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子とも呼ばれる）をＣＡＭセルに適用した事例が非特許文献１に開示されている。
非特許文献１によれば、不揮発性連想メモリのＣＡＭセルは、ＭＴＪ素子のペアを含む比較回路、比較結果をマッチ線に伝送する伝送手段、ＭＴＪ素子に書き込み電流を供給するための電流スイッチから構成される。そのＣＡＭセルの回路構成を図１４に示す。
図１４において、トランジスタＭ１、Ｍ２、Ｍ５とＭＴＪ素子のペアＲｊとＲｊｂは、比較回路を構成する。トランジスタＭ６は、ダイオード接続されて伝送手段を構成する。トランジスタＭ３、Ｍ４は、電流スイッチを構成する。このＣＡＭセルでは、２本のサーチ線ＳＬと／ＳＬがトランジスタＭ１とＭ２のゲートにそれぞれ接続されている。サーチ線ＳＬと／ＳＬには検索したいデータの１ビットを表す信号が相補的に与えられる。サーチ動作では、ＣＡＭセルが保持する１ビットの記憶データ、即ち、ＭＴＪ素子ＲｊとＲｊｂに格納されるデータと、サーチ線ＳＬ及び／ＳＬから入力される１ビットの検索データとが比較され、比較結果がトランジスタＭ６を通じてマッチ線ＭＬに伝送される。サーチ動作における真理値表を図１５に示す。
非特許文献１に記載された不揮発性ＣＡＭは、揮発性ＣＡＭの場合に必要なＣＡＭと不揮発性メモリ間のデータの転送時間を無くし、消費電力を大幅に削減できる技術として有望視されている。さらには、ＳＲＡＭベースの回路で同等の機能を有するＴＣＡＭセルを実現しようとすると、最低でも１４個のトランジスタが必要であることが知られており、非特許文献１に記載された不揮発性ＴＣＡＭセルは６個のトランジスタと２個のＭＴＪ素子で実現できることから面積コストの削減も期待できる。
松永翔雲、他６名、"Ｆｕｌｌｙ Ｐａｒａｌｌｅｌ ６Ｔ−２ＭＴＪ Ｎｏｎｖｏｌａｔｉｌｅ ＴＣＡＭ ｗｉｔｈ Ｓｉｎｇｌｅ−Ｔｒａｎｓｉｓｔｏｒ−Ｂａｓｅｄ Ｓｅｌｆ Ｍａｔｃｈ−Ｌｉｎｅ Ｄｉｓｃｈａｒｇｅ Ｃｏｎｔｒｏｌ"，Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，２０１１
非特許文献１に記載のＴＣＡＭセルにおける課題は、ＭＴＪ素子に記憶データを書き込む際に、複数のセルに対して同時に書き込みを行うことが容易ではないことである。この原因は、ワード線ＷＬ、／ＷＬがマッチ線ＭＬと直角な方向（Ｙ方向）に配線され、ビット線ＢＬ、／ＢＬがマッチ線ＭＬと平行な方向（Ｘ方向）に配線されてＣＡＭセルアレイが構成されることに起因する。
図１６のようにＣＡＭセルアレイが構成される場合に、ワード２を構成するセル２０〜２３のＭＴＪ素子にデータを書き込む時のタイミングチャートを図１７に示す。期間ｔ１〜ｔ３のサイクルは、セル２０に含まれるＭＴＪ素子Ｒｊ、Ｒｊｂにデータを書き込むサイクルである。期間ｔ１〜ｔ２のサイクルでは、ワード線ＷＬ０をハイレベルにして（トランジスタＭ３を導通状態にして）、ビット線ＢＬ２と／ＢＬ２に電位差を与えることで所望のデータをＭＴＪ素子Ｒｊに書き込むことができる。例えば、Ｒｊに“０”を書き込みたい場合は、ＢＬ２にハイレベル、／ＢＬ２にローレベルを印加し、“１”を書き込みたい場合は、ＢＬ２にローレベル、／ＢＬ２にハイレベルを印加することで実現される。期間ｔ２〜ｔ３のサイクルでは、ワード線／ＷＬ０をハイレベルにして（トランジスタＭ４を導通状態にして）、ビット線ＢＬ２と／ＢＬ２に電位差を与えることで所望のデータをＭＴＪ素子Ｒｊｂに書き込むことができる。例えば、Ｒｊｂに“０”を書き込みたい場合は、ＢＬ２にハイレベル、／ＢＬ２にローレベルを印加し、“１”を書き込みたい場合は、ＢＬ２にローレベル、／ＢＬ２にハイレベルを印加することで実現される。同様の手法で、期間ｔ３〜ｔ５のサイクルでは、セル２１のＭＴＪ素子への書き込み動作が実行される。期間ｔ５〜ｔ７では、セル２２のＭＴＪ素子への書き込み動作が実行される。このように、ＭＴＪ素子への書き込み動作は、同一ワードにおいて１ビット毎にビットシリアルで実行せざるを得ない。これは、ＣＡＭに被検索データを転送して書き込む時間が著しく長くなり実用上不便である。
この課題を解決する一つの手法として、ワード線ＷＬ、／ＷＬをマッチ線ＭＬと平行なＸ方向に配線し、ビット線ＢＬ、／ＢＬをマッチ線ＭＬと直角なＹ方向に配線する方法が考えられる。同一ワード線上の全てのセルの電流スイッチ（Ｍ３又はＭ４）を同時に導通状態にできるので、複数ビット同時に書き込み動作を実行することが可能となり、非検索データの書き込み時間を短縮できる。しかし、この手法では別の問題が発生する。ビット線をＹ方向に配線すると、複数のワード間でＭＴＪ素子が直接接続されることになる。これは、サーチ動作におけるワード間の干渉を招く恐れがあり、サーチ結果へのデータパターン依存性の出現が懸念される。また、ビット線の寄生抵抗によってサーチ結果の電圧Ｖｃｅｌｌが変動するため動作マージンが低下する。
本発明の目的は、サーチ動作の動作マージンを劣化させることなく、ビットパラレルによる書き込み動作を可能とする抵抗変化素子を利用した新たな不揮発性ＣＡＭを提供することである。
図１６のようにＣＡＭセルアレイが構成される場合に、ワード２を構成するセル２０〜２３のＭＴＪ素子にデータを書き込む時のタイミングチャートを図１７に示す。期間ｔ１〜ｔ３のサイクルは、セル２０に含まれるＭＴＪ素子Ｒｊ、Ｒｊｂにデータを書き込むサイクルである。期間ｔ１〜ｔ２のサイクルでは、ワード線ＷＬ０をハイレベルにして（トランジスタＭ３を導通状態にして）、ビット線ＢＬ２と／ＢＬ２に電位差を与えることで所望のデータをＭＴＪ素子Ｒｊに書き込むことができる。例えば、Ｒｊに“０”を書き込みたい場合は、ＢＬ２にハイレベル、／ＢＬ２にローレベルを印加し、“１”を書き込みたい場合は、ＢＬ２にローレベル、／ＢＬ２にハイレベルを印加することで実現される。期間ｔ２〜ｔ３のサイクルでは、ワード線／ＷＬ０をハイレベルにして（トランジスタＭ４を導通状態にして）、ビット線ＢＬ２と／ＢＬ２に電位差を与えることで所望のデータをＭＴＪ素子Ｒｊｂに書き込むことができる。例えば、Ｒｊｂに“０”を書き込みたい場合は、ＢＬ２にハイレベル、／ＢＬ２にローレベルを印加し、“１”を書き込みたい場合は、ＢＬ２にローレベル、／ＢＬ２にハイレベルを印加することで実現される。同様の手法で、期間ｔ３〜ｔ５のサイクルでは、セル２１のＭＴＪ素子への書き込み動作が実行される。期間ｔ５〜ｔ７では、セル２２のＭＴＪ素子への書き込み動作が実行される。このように、ＭＴＪ素子への書き込み動作は、同一ワードにおいて１ビット毎にビットシリアルで実行せざるを得ない。これは、ＣＡＭに被検索データを転送して書き込む時間が著しく長くなり実用上不便である。
この課題を解決する一つの手法として、ワード線ＷＬ、／ＷＬをマッチ線ＭＬと平行なＸ方向に配線し、ビット線ＢＬ、／ＢＬをマッチ線ＭＬと直角なＹ方向に配線する方法が考えられる。同一ワード線上の全てのセルの電流スイッチ（Ｍ３又はＭ４）を同時に導通状態にできるので、複数ビット同時に書き込み動作を実行することが可能となり、非検索データの書き込み時間を短縮できる。しかし、この手法では別の問題が発生する。ビット線をＹ方向に配線すると、複数のワード間でＭＴＪ素子が直接接続されることになる。これは、サーチ動作におけるワード間の干渉を招く恐れがあり、サーチ結果へのデータパターン依存性の出現が懸念される。また、ビット線の寄生抵抗によってサーチ結果の電圧Ｖｃｅｌｌが変動するため動作マージンが低下する。
本発明の目的は、サーチ動作の動作マージンを劣化させることなく、ビットパラレルによる書き込み動作を可能とする抵抗変化素子を利用した新たな不揮発性ＣＡＭを提供することである。
本発明の一つの観点として、複数のＣＡＭセルがマトリックス状に配置された不揮発性ＣＡＭが提供される。複数のＣＡＭセルの各々は、少なくとも２つの端子を有する第１及び第２の抵抗変化素子と、第１、第２、第３及び第４のトランジスタと、第１の方向に延在する第１及び第２のサーチ線と第１及び第２のビット線と、前記第１の方向と直交する第２の方向に延在するワード線及びプレート線とを含み、前記第１のトランジスタのゲート電極に前記第１のサーチ線が接続され、且つ、ソース電極に前記第１の抵抗変化素子の第１端子が接続され、前記第２のトランジスタのゲート電極に前記第２のサーチ線が接続され、且つ、ソース電極に前記第２の抵抗変化素子の第１端子が接続され、前記第３及び第４のトランジスタのゲート電極に前記ワード線が共通接続され、前記第３のトランジスタのドレイン電極に前記第１のビット線が接続され、前記第４のトランジスタのドレイン電極に前記第２のビット線が接続され、前記第１及び第２の抵抗変化素子の第２端子が共にプレート線に接続されており、前記複数の不揮発性連想メモリセルのうち、前記第２の方向に一行に配列される複数のＣＡＭセルは、ワード回路の一部を形成し、前記ワード回路の一部は前記ワード線及び前記プレート線を共有していることを特徴とする。
また、上記不揮発性ＣＡＭにおいて、前記第３のトランジスタのソース電極が、前記第１の抵抗変化素子の前記第１端子に接続され、前記第４のトランジスタのソース電極が、前記第２の抵抗変化素子の前記第１端子が接続されることを特徴とする。
また、上記不揮発性ＣＡＭにおいて、前記第３のトランジスタのソース電極が、前記第１の抵抗変化素子の第３端子に接続され、前記第４のトランジスタのソース電極が、前記第２の抵抗変化素子の第３端子に接続されることを特徴とする。
また、上記不揮発性ＣＡＭにおいて、前記第１及び第２のトランジスタと電源線との間に負荷回路が接続され、前記第１及び第２のトランジスタのソース電極、あるいはドレイン電極に生じる電位をマッチ線に伝達する伝達手段を有し、前記マッチ線は前記第２の方向に延在し、前記ワード回路の一部で共有されることを特徴とする。
また、上記不揮発性ＣＡＭにおいて、前記第１の抵抗変化素子に書き込むデータは前記第１のビット線から入力し、前記第２の抵抗変化素子に書き込むデータは前記第２のビット線から入力し、被サーチ対象の１ビットのデータが検索対象に含まれる場合は、そのデータの値に応じて前記第１の抵抗変化素子と前記第２の抵抗変化素子に互いに異なる抵抗値になるように書き込みを行い、検索対象に含まれない場合は、同じ抵抗値になるように書き込みを行うことを特徴とする。
また、上記不揮発性ＣＡＭにおいて、前記第１及び第２の抵抗変化素子への書き込み動作は、前記第１及び第２のビット線に書き換えたいデータに対応する電圧を印加し、前記ワード線をハイレベルに活性化させた状態で、前記プレート線にハイレベル及びローレベルの一方のレベルの電圧を一定時間印加した後、他方のレベルの電圧を一定時間印加することで実行されることを特徴とする。
また、上記不揮発性ＣＡＭにおいて、サーチ動作は前記ワード線を非活性状態にするとともに、前記プレート線を接地状態にして、外部入力されるサーチデータの１ビットがサーチ対象データである場合は、そのデータに応じて前記第１のサーチ線と前記第２のサーチ線に互いに異なる電圧を一定時間入力することによって実行され、サーチ対象外の場合は、各々のサーチ線に同じ電圧を一定時間入力することによって実行されることを特徴とする。
また、本発明の他の観点によれば、第１及び第２の抵抗変化素子と、前記第１及び第２の抵抗変化素子の第１の書込み端子にそれぞれスイッチを介して接続された第１及び第２の信号線と、前記第１及び第２の抵抗変化素子の第２の書込み端子に共通接続された第３の信号線と、前記スイッチの制御端子に共通に接続される第４の信号線と、を含み、前記第４の信号線を制御して前記スイッチを導通させることにより、前記第１の信号線と前記第３の信号線の間の電位差と前記第２の信号線と前記第３の信号線との間の電位差とが、前記第１及び第２の抵抗変化素子に同時に印加されるようにしたことを特徴とする不揮発性連想メモリセルが提供される。
さらにまた、本発明の他の観点によれば、配列形成された複数の不揮発性連想メモリセルを備え、複数の不揮発性連想メモリセルの各々は、第１及び第２の抵抗変化素子と、前記第１及び第２の抵抗変化素子の第１の書込み端子にそれぞれスイッチを介して接続された第１及び第２の信号線と、前記第１及び第２の抵抗変化素子の第２の書込み端子に共通接続された第３の信号線と、前記スイッチの制御端子に共通に接続される第４の信号線と、を含み、前記第３の信号線及び前記第４の信号線は、前記複数の不揮発性連想メモリセルのうち、一方向に沿って配列された２以上の不揮発性連想メモリセルに共有され、前記第３の信号線及び第４の信号線を共有する前記２以上の不揮発性メモリセルの全てに関して、前記第４の信号線を制御して前記スイッチを導通させることにより、前記第１の信号線と前記第３の信号線の間の電位差と前記第２の信号線と前記第３の信号線との間の電位差とが、前記第１及び第２の抵抗変化素子に同時に印加されるようにしたことを特徴とする不揮発性連想メモリが提供される。
また、上記不揮発性ＣＡＭにおいて、前記第３のトランジスタのソース電極が、前記第１の抵抗変化素子の前記第１端子に接続され、前記第４のトランジスタのソース電極が、前記第２の抵抗変化素子の前記第１端子が接続されることを特徴とする。
また、上記不揮発性ＣＡＭにおいて、前記第３のトランジスタのソース電極が、前記第１の抵抗変化素子の第３端子に接続され、前記第４のトランジスタのソース電極が、前記第２の抵抗変化素子の第３端子に接続されることを特徴とする。
また、上記不揮発性ＣＡＭにおいて、前記第１及び第２のトランジスタと電源線との間に負荷回路が接続され、前記第１及び第２のトランジスタのソース電極、あるいはドレイン電極に生じる電位をマッチ線に伝達する伝達手段を有し、前記マッチ線は前記第２の方向に延在し、前記ワード回路の一部で共有されることを特徴とする。
また、上記不揮発性ＣＡＭにおいて、前記第１の抵抗変化素子に書き込むデータは前記第１のビット線から入力し、前記第２の抵抗変化素子に書き込むデータは前記第２のビット線から入力し、被サーチ対象の１ビットのデータが検索対象に含まれる場合は、そのデータの値に応じて前記第１の抵抗変化素子と前記第２の抵抗変化素子に互いに異なる抵抗値になるように書き込みを行い、検索対象に含まれない場合は、同じ抵抗値になるように書き込みを行うことを特徴とする。
また、上記不揮発性ＣＡＭにおいて、前記第１及び第２の抵抗変化素子への書き込み動作は、前記第１及び第２のビット線に書き換えたいデータに対応する電圧を印加し、前記ワード線をハイレベルに活性化させた状態で、前記プレート線にハイレベル及びローレベルの一方のレベルの電圧を一定時間印加した後、他方のレベルの電圧を一定時間印加することで実行されることを特徴とする。
また、上記不揮発性ＣＡＭにおいて、サーチ動作は前記ワード線を非活性状態にするとともに、前記プレート線を接地状態にして、外部入力されるサーチデータの１ビットがサーチ対象データである場合は、そのデータに応じて前記第１のサーチ線と前記第２のサーチ線に互いに異なる電圧を一定時間入力することによって実行され、サーチ対象外の場合は、各々のサーチ線に同じ電圧を一定時間入力することによって実行されることを特徴とする。
また、本発明の他の観点によれば、第１及び第２の抵抗変化素子と、前記第１及び第２の抵抗変化素子の第１の書込み端子にそれぞれスイッチを介して接続された第１及び第２の信号線と、前記第１及び第２の抵抗変化素子の第２の書込み端子に共通接続された第３の信号線と、前記スイッチの制御端子に共通に接続される第４の信号線と、を含み、前記第４の信号線を制御して前記スイッチを導通させることにより、前記第１の信号線と前記第３の信号線の間の電位差と前記第２の信号線と前記第３の信号線との間の電位差とが、前記第１及び第２の抵抗変化素子に同時に印加されるようにしたことを特徴とする不揮発性連想メモリセルが提供される。
さらにまた、本発明の他の観点によれば、配列形成された複数の不揮発性連想メモリセルを備え、複数の不揮発性連想メモリセルの各々は、第１及び第２の抵抗変化素子と、前記第１及び第２の抵抗変化素子の第１の書込み端子にそれぞれスイッチを介して接続された第１及び第２の信号線と、前記第１及び第２の抵抗変化素子の第２の書込み端子に共通接続された第３の信号線と、前記スイッチの制御端子に共通に接続される第４の信号線と、を含み、前記第３の信号線及び前記第４の信号線は、前記複数の不揮発性連想メモリセルのうち、一方向に沿って配列された２以上の不揮発性連想メモリセルに共有され、前記第３の信号線及び第４の信号線を共有する前記２以上の不揮発性メモリセルの全てに関して、前記第４の信号線を制御して前記スイッチを導通させることにより、前記第１の信号線と前記第３の信号線の間の電位差と前記第２の信号線と前記第３の信号線との間の電位差とが、前記第１及び第２の抵抗変化素子に同時に印加されるようにしたことを特徴とする不揮発性連想メモリが提供される。
本発明によれば、磁気抵抗素子を利用した新たな不揮発性ＣＡＭが提供される。本発明に係る不揮発性ＣＡＭによれば、サーチ動作の動作マージンを劣化させることなく、ビットパラレルによる書き込み動作を実現することができる。
図１は、本発明の第１の実施の形態に係るＣＡＭの構成を概略的に示すブロック図である。
図２は、本発明の第１の実施の形態に係るＣＡＭにおけるＣＡＭセルアレイの構成を示すブロック図である。
図３は、本発明の第１の実施の形態に係るＣＡＭセルの基本回路図である。
図４は、本発明の第１の実施の形態に係るＣＡＭセルに利用される二端子ＭＴＪ素子の断面図である。
図５は、本発明の第１の実施の形態に係るＣＡＭのサーチ動作におけるタイミングチャートである。
図６は、本発明の第１の実施の形態に係るＣＡＭセルにおける書き込み動作真理値表である。
図７は、本発明の第１の実施の形態に係るＣＡＭの書き込み動作におけるタイミングチャートである。
図８は、本発明の第２の実施の形態に係るＣＡＭセルの基本回路図である。
図９は、本発明の第２の実施の形態に係るＣＡＭセルに利用される第１の構成を有する三端子ＭＴＪ素子の断面図である。
図１０は、本発明の第２の実施の形態に係るＣＡＭセルに利用される第２の構成を有する三端子ＭＴＪ素子の断面図である。
図１１は、本発明の第３の実施の形態に係るＣＡＭセルの基本回路図である。
図１２は、本発明の第３の実施の形態に係るＣＡＭセルに利用される四端子ＭＴＪ素子の断面図である。
図１３は、本発明の第３の実施の形態に係るＣＡＭセルに利用される四端子ＭＴＪ素子の平面図である。
図１４は、非特許文献１に開示されているＣＡＭセルの回路構成を示す図である。
図１５は、図１４のＣＡＭセルにおけるサーチ動作真理値表である。
図１６は、図１４のＣＡＭセルを用いたＣＡＭセルアレイの構成を示すブロック図である。
図１７は、図１６のＣＡＭセルアレイにおける書き込み動作を説明するためのタイミングチャートである。
図２は、本発明の第１の実施の形態に係るＣＡＭにおけるＣＡＭセルアレイの構成を示すブロック図である。
図３は、本発明の第１の実施の形態に係るＣＡＭセルの基本回路図である。
図４は、本発明の第１の実施の形態に係るＣＡＭセルに利用される二端子ＭＴＪ素子の断面図である。
図５は、本発明の第１の実施の形態に係るＣＡＭのサーチ動作におけるタイミングチャートである。
図６は、本発明の第１の実施の形態に係るＣＡＭセルにおける書き込み動作真理値表である。
図７は、本発明の第１の実施の形態に係るＣＡＭの書き込み動作におけるタイミングチャートである。
図８は、本発明の第２の実施の形態に係るＣＡＭセルの基本回路図である。
図９は、本発明の第２の実施の形態に係るＣＡＭセルに利用される第１の構成を有する三端子ＭＴＪ素子の断面図である。
図１０は、本発明の第２の実施の形態に係るＣＡＭセルに利用される第２の構成を有する三端子ＭＴＪ素子の断面図である。
図１１は、本発明の第３の実施の形態に係るＣＡＭセルの基本回路図である。
図１２は、本発明の第３の実施の形態に係るＣＡＭセルに利用される四端子ＭＴＪ素子の断面図である。
図１３は、本発明の第３の実施の形態に係るＣＡＭセルに利用される四端子ＭＴＪ素子の平面図である。
図１４は、非特許文献１に開示されているＣＡＭセルの回路構成を示す図である。
図１５は、図１４のＣＡＭセルにおけるサーチ動作真理値表である。
図１６は、図１４のＣＡＭセルを用いたＣＡＭセルアレイの構成を示すブロック図である。
図１７は、図１６のＣＡＭセルアレイにおける書き込み動作を説明するためのタイミングチャートである。
本発明に係る不揮発性連想メモリは、複数のメモリセルに対して同時に（ビットパラレルに）データを書き込めるように構成される。即ち、各不揮発性連想メモリは、第１及び第２の抵抗変化素子Ｒｊ及びＲｊｂと、第１及び第２の抵抗変化素子Ｒｊ及びＲｊｂの第１の書込み端子（二端子素子の端子ｎ２、三端子素子及び四端子素子の下部端子ｎ４２）にそれぞれトランジスタ（スイッチ）Ｍ３，Ｍ４を介して接続されたビット線（第１及び第２の信号線）ＢＬ及び／ＢＬと、第１及び第２の抵抗変化素子Ｒｊ及びＲｊｂの第２の書込み端子（二端子素子の上部端子、三端子素子及び四端子素子の下部端子ｎ４１）に共通接続されたプレート線（第３の信号線）ＰＬと、トランジスタＭ３及びＭ４のゲート（制御端子）に共通に接続されるワード線（第４の信号線）ＷＬと、を含む。プレート線ＰＬとワード線ＷＬとは一方向に配列された複数の不揮発性メモリセルによって共有される。ワード線ＷＬを制御してトランジスタＭ３及びＭ４を導通させることにより、ビット線ＢＬとプレート線ＰＬの間の電位差とビット線／ＢＬとプレート線ＰＬとの間の電位差とが、第１及び第２の抵抗変化素子Ｒｊ及びＲｊｂに同時に印加される。これにより、プレート線ＰＬとワード線ＷＬとを共有する複数のメモリセルに対して同時にデータを書き込むことが可能になる。なお、プレート線ＰＬの名称は形状を表すものではなく、プレート線ＰＬはライン状に形成されてよい。
以下、図面を参照しながら具体的に本発明の実施の形態について詳述する。
◇第１の実施の形態
図１は、本実施の形態に係るＣＡＭ１０の構成を概略的に示すブロック図である。本実施の形態に係るＣＡＭ１０は、ＣＡＭ（ＴＣＡＭ）アレイ１１と、その周辺に配置されるワード線ドライバ１２、センスアンプ列１３、アドレス・エンコーダ１４、ビット線ドライバ１５、サーチ線ドライバ１６、及び、コントローラ１７を備えている。
ＣＡＭアレイ１１は、図２に示すように複数のＣＡＭセル１８がマトリックス状に配置されている。Ｙ方向（第１の方向）に直交するＸ方向（第２の方向）の一行に配置される複数のＣＡＭセル１８によりワード回路１９が形成される。各々のＣＡＭセル１８には、Ｘ方向に延在するマッチ線（ＭＬ）、及びワード線（ＷＬ）と、Ｙ方向に延在する２本（第１及び第２）のサーチ線（ＳＬ、／ＳＬ）、及び、２本（第１及び第２）のビット線（ＢＬ、／ＢＬ）が接続される。マッチ線、及びワード線は、各ワード回路１９内で複数のＣＡＭセル１８により共有される。
センスアンプ列１３は、ワード回路１９毎に対応する複数のセンスアンプ（図示せず）を備える。各センスアンプは、サーチ動作時において、マッチ線に生じるサーチ結果に対応する電圧を論理振幅に増幅する機能を有する。
アドレス・エンコーダ１４は、センスアンプ列１３の出力を入力とし、サーチ動作時において、“一致”判定となったアドレス信号を出力する機能を有する。
ワード線ドライバ１２は、書き込み動作時において、外部から入力されるアドレス入力に対応する一の選択ワード線にハイレベルの電圧を印加して活性化させ、非選択ワード線にローレベルの電圧を印加して非活性化させる機能を有する。また、ワード線ドライバ１２は、サーチ動作時に、全てのワード線を非活性化させる機能を有する。
ビット線ドライバ１５は、書き込み動作時において、外部から入力されるデータ入力とマスクデータ入力から各々のビット線に印加する信号を生成する機能を有する。本実施の形態では、選択セルのＭＴＪ素子を高抵抗化する場合はビット線にハイレベルを印加し、低抵抗化する場合はビット線にローレベルを印加するものとする。任意のデータビットに対してマスクビットが“０”のとき、ビット線ＢＬと／ＢＬにデータビットに応じて相補の電圧を印加する。例えば、データビットが“０”の時は、ＢＬにローレベル、／ＢＬにハイレベルを印加し、“１”の時は、ＢＬにハイレベル、／ＢＬにローレベルを印加する。また、マスクビットが“１”であれば、データビットに関係なく、ビット線ＢＬと／ＢＬの両方に対して、該当するＣＡＭセルのＭＴＪ素子のペア両方を高抵抗化する様に同一の電圧を印加する（すなわち、ビット線ＢＬと／ＢＬの両方をプルアップする）。サーチ動作時においては、データ入力に関係なくＢＬと／ＢＬの両方をプルアップ、あるいはプルダウンすることが望ましい。
サーチ線ドライバ１６は、サーチ動作時において、外部から入力されるデータ入力とマスクデータ入力から各々のサーチ線に印加する信号を生成する機能を有する。具体的には、任意のデータビットに対してマスクビットが“０”であれば、サーチ線ＳＬと／ＳＬにデータビットに応じて相補の電圧を印加する。例えば、データビットが“０”の時は、サーチ線ＳＬにローレベル、サーチ線／ＳＬにハイレベルの電圧を印加し、“１”の時は、サーチ線ＳＬにハイレベル、サーチ線／ＳＬにローレベルの電圧を印加する。また、マスクビットが“１”であれば、データビットに関係なく、サーチ線ＳＬと／ＳＬの両方をプルダウンする（ローレベルを印加する）。書き込み動作時においても、データビットに関係なく、サーチ線ＳＬと／ＳＬの両方をプルダウンする。
コントローラ１７は、外部から入力されるコマンド入力に基づき、スタンバイ、サーチ、書き込みの少なくとも３つの動作モードを制御し、それぞれの動作モードに応じてワード線ドライバ１２、ビット線ドライバ１５及びサーチ線ドライバ１６に制御信号を供給する。スタンバイ・モードでは、ワード線ドライバ１２、ビット線ドライバ１５及びサーチ線ドライバ１６を全て非活性化させる。サーチ・モードでは、サーチ線ドライバ１６を活性化させる。書き込みモードでは、ワード線ドライバ１２とビット線ドライバ１５を活性化させる。書き込みモードにおいては、外部から入力されるアドレス入力をプリデコードし、プリデコードされた信号をワード線ドライバ１２に送る。
図３は、ＣＡＭアレイの構成要素であるＣＡＭセル１８の回路構成を示している。ＣＡＭセル１８は、ＭＴＪ素子のペア（第１及び第２の抵抗変化素子）Ｒｊ及びＲｊｂを含む比較回路３１、比較結果をマッチ線ＭＬに伝送する伝送部３２、ＭＴＪ素子Ｒｊ及びＲｊｂに書き込み電流を供給するための電流スイッチ３３，３４から構成される。
比較回路３１は、（第１、第２及び第５の）トランジスタＭ１、Ｍ２、Ｍ５と、ＭＴＪ素子ＲｊとＲｊｂとにより構成される。伝送部（伝達手段）３２はダイオード接続された（第６の）トランジスタＭ６で構成される。電流スイッチ３３，３４は、（第３及び第４の）トランジスタＭ３、Ｍ４でそれぞれ構成される。
図４は、本実施の形態のＣＡＭセル１８に用いられる二端子のＭＴＪ素子Ｒｊ及びＲｊｂの基本構造を示す断面図である。ＭＴＪ素子Ｒｊ及びＲｊｂは同一構成の素子である。ＭＴＪ素子Ｒｊ及びＲｊｂは、ＣＭＯＳプロセスの配線工程の一部として配線層の層間膜内に形成することができる。ＭＴＪ素子Ｒｊ及びＲｊｂは、下部電極層４１の上に積層された２枚の磁性層４２，４３とトンネル絶縁膜４４で構成される。トンネル絶縁膜４４は２枚の磁性層４２，４３の間に挟まれている。一方の磁性層（固定磁性層）４２の磁化は固定化され、もう一方の磁性層（自由磁性層）４３の磁化は書き込み電流の供給により反転され得る。固定磁性層４２と自由磁性層４３の相対的な磁化が同じ向き（平行状態）のときと、逆向き（反平行状態）のときとでＭＴＪ素子の抵抗値は変化する。この性質を利用してＭＴＪ素子にデータを記憶させ、記憶させたデータを読み出すことができる。具体的には、磁性層磁化が平行状態の時はＭＴＪ素子の抵抗は低抵抗となり、反平行状態の時は高抵抗となる。記憶データの割付は、平行状態（低抵抗状態）の時を“０”、反平行状態（高抵抗状態）の時を“１”に割りつけるのが当業者に通例であるが、逆でもかまわない。本明細書では通例に従うものとする。
ＭＴＪ素子への書き込み方法の一例として、スピン注入方式と呼ばれる磁化反転方法について述べる。上部端子（第１端子、自由磁性層４３側）から下部端子（第２端子、固定磁性層４２側）の方向に、あるしきい値を超える電流を流すと、磁性層磁化が平行状態となってＭＴＪ素子の抵抗値は低抵抗化する。すなわち、図３及び図４において、プレート線ＰＬにハイレベル、端子ｎ２、あるいは端子ｎ３にローレベルの電圧を印加することで“０”をＭＴＪ素子Ｒｊ又はＲｊｂに書き込むことが可能である。一方、下部端子（固定磁性層４２側）から上部端子（自由磁性層４３側）の方向に、あるしきい値を超える電流を流すと、磁性層磁化が反平行状態となってＭＴＪ素子の抵抗値は高抵抗化する。すなわち、プレート線ＰＬにローレベル、端子ｎ２、あるいは端子ｎ３にハイレベルの電圧を印加することでＭＴＪ素子Ｒｊ又はＲｊｂに“１”を書き込むことが可能である。
次に、図３と図５を参照しながら、ＣＡＭセル１８のサーチ動作について説明する。ＭＴＪ素子ＲｂとＲｊｂに格納されるＣＡＭセルが保持する１ビットの記憶データと、サーチ線ＳＬ及び／ＳＬから入力される１ビットの検索データとが比較される。この時の真理値表は、従来のＣＡＭセルの説明に用いた図１５と同じである。
サーチ動作が開始されると、電流源として作用するトランジスタ（負荷回路）Ｍ５は、トランジスタＭ１−ＭＴＪ素子ＲｊのパスとトランジスタＭ２−ＭＴＪ素子Ｒｊｂのパスのいずれか、あるいは両方に定電流を供給する。検索データが“０”の時（サーチ線ＳＬがローレベル、サーチ線／ＳＬがハイレベル）、トランジスタＭ２がオンとなり、トランジスタＭ２−ＭＴＪ素子Ｒｊｂのパスに定電流が流れる。このとき記憶データが“０”ならば、ＭＴＪ素子Ｒｊｂは高抵抗状態であるので、端子ｎ１に生じる電圧Ｖｃｅｌｌはハイレベルとなり、これは“一致”を意味する。記憶データが“１”の場合は、ＭＴＪ素子Ｒｊｂは低抵抗状態であるので、電圧Ｖｃｅｌｌはローレベルとなり、これは“不一致”を意味する。検索データが“１”の時（サーチ線ＳＬがハイレベル、サーチ線／ＳＬがローレベル）、トランジスタＭ１がオンとなり、トランジスタＭ１−ＭＴＪ素子Ｒｊのパスに定電流が流れる。記憶データが“０”の場合、ＭＴＪ素子Ｒｊは低抵抗状態であるので、電圧Ｖｃｅｌｌはローレベルとなり、これは“不一致”を意味する。記憶データが“１”の場合は、ＭＴＪ素子Ｒｊは高抵抗状態であるので、電圧Ｖｃｅｌｌはハイレベルとなり、これは”一致”を意味する。
また、本実施の形態では、ＣＡＭセル１８の記憶データを“Ｄｏｎ’ｔ ｃａｒｅ”にして、検索データによらず強制的に“一致”判定させることができる。記憶データを“Ｄｏｎ’ｔ ｃａｒｅ”にするには、ＭＴＪ素子ＲｊとＲｊｂの両方を高抵抗状態にすればよい。
また、本実施の形態では、検索データを“Ｄｏｎ’ｔ ｃａｒｅ”にして、記憶データによらず強制的に“一致”判定させることができる。検索データを“Ｄｏｎ’ｔ ｃａｒｅ”にするには、サーチ線ＳＬと／ＳＬの両方にローレベルの電圧を印加することで実現可能である。
マッチ線ＭＬは、Ｘ方向の一行に位置する複数のＣＡＭセル１８で共有されており、１つのワード回路を階層的に形成している。ワード回路内の全てのＣＡＭセル１８で“一致”判定がなされない限り、マッチ線ＭＬにはローレベルが出力され、“不一致”となる。
サーチ動作における動作タイミングチャートを図５に示す。サーチ・モードにおいては、２次元に配列される全てのＣＡＭセル１８において上記比較動作が同時並列に実行される。従って、検索に要する時間はわずか１サイクルである。図５において、期間ｔ１〜ｔ２は、データＤ０に対してサーチ動作を実行するサイクルである。この時、データＤ０に一致するデータパターンを保有しているのがワード回路１のみであれば、マッチ線ＭＬ１の電位がハイレベルとなり、その他のマッチ線の電位はローレベルとなる。各々のマッチ線の電位はセンスアンプで増幅され、さらにアドレス・エンコーダ１４により、一致判定のワード回路１のアドレス１番地を出力する。同様に、期間ｔ２〜ｔ３は、データＤ１に対してサーチ動作を実行するサイクル、期間ｔ３〜ｔ４はデータＤ２に対してサーチ動作を実行するサイクルである。ｔ２〜ｔ３のサイクルにおいては、データＤ１と一致するワードのアドレス０番地が出力され、ｔ３〜ｔ４のサイクルにおいては、データＤ２と一致するワードのアドレス２番地が出力される。
次に、本実施の形態におけるＣＡＭ１０の書き込み動作について説明する。書き込みモードにおいて、任意の一のワード線ＷＬが活性化されると、トランジスタＭ３とＭ４がオン状態となる。つまり、端子ｎ２とビット線ＢＬが導通され、端子ｎ３とビット線／ＢＬが導通された状態となる。この時、ビット線ＢＬ、／ＢＬと、プレート線ＰＬの電圧を制御することで、ＣＡＭセル１８内の２つのＭＴＪ素子Ｒｊ及びＲｊｂに任意のデータを書き込むことができる。書き込み動作における真理値表を図６に示す。例えば、ＭＴＪ素子Ｒｊに“１”を書き込むには、プレート線ＰＬにローレベル、ビット線ＢＬにハイレベルの電圧を印加すればよい。この時、ＭＴＪ素子Ｒｊに下部電極（ｎ２）側から上部電極（ＰＬ）の方向に電流が流れ、ＭＴＪ素子Ｒｊは高抵抗化する。一方、ＭＴＪ素子Ｒｊに“０”を書き込むには、プレート線ＰＬにハイレベル、ビット線ＢＬにローレベルの電圧を印加すればよい。この時、ＭＴＪ素子Ｒｊに、上部電極（ＰＬ）から下部電極（ｎ２）の方向に電流が流れ、ＭＴＪ素子Ｒｊは低抵抗化する。プレート線ＰＬとビット線ＢＬに同電位を印加した場合は、ＭＴＪ素子Ｒｊの両端に電位差が生じないため書き込み電流は供給されず、データの書き換えは起きない。もう一方のＭＴＪ素子Ｒｊｂに対しても、プレート線ＰＬとビット線／ＢＬに電位差を与える同様の方法で記憶データを書き換えることが可能である。
図７は、本実施の形態のＣＡＭ１０における書き込みモードのタイミングチャートである。期間ｔ１〜ｔ３は、ワード回路０の書き込みサイクルであり、ワード回路０の全てのＣＡＭセル１８に対して同時に書き込みを行うことが可能である。期間ｔ１〜ｔ２のサイクルでは、プレート線ＰＬ０にローレベルが印加されており、ＭＴＪ素子Ｒｊ、Ｒｊｂに“１”を書き込むことができる。期間ｔ２〜ｔ３のサイクルでは、プレート線ＰＬ０にハイレベルが印加されており、ＭＴＪ素子Ｒｊ、Ｒｊｂに“０”を書き込むことができる。以下、より詳細に本動作を説明する。
データ入力Ｄ０の任意のビットｉが“０”であり、かつマスクされない（“Ｄｏｎ’ｔ ｃａｒｅ”でない）場合、ビット線ドライバ１５は、ビット線ＢＬｉにローレベル、ビット線／ＢＬｉにハイレベルを印加する。期間ｔ１〜ｔ２において、ＭＴＪ素子Ｒｊｂの抵抗値は高抵抗状態に書き換えられ、期間ｔ２〜ｔ３において、ＭＴＪ素子Ｒｊの抵抗値は低抵抗状態に書き換えられる。すなわち、ｉビット目のＣＡＭセル１８は“０”を格納する。
データ入力Ｄ０の任意のビットｉが“１”であり、かつマスクされない場合、ビット線ドライバ１５は、ビット線ＢＬｉにハイレベル、ビット線／ＢＬｉにローレベルを印加する。期間ｔ１〜ｔ２において、ＭＴＪ素子Ｒｊの抵抗値は高抵抗状態に書き換えられ、期間ｔ２〜ｔ３において、ＭＴＪ素子Ｒｊｂの抵抗値は低抵抗状態に書き換えられる。すなわち、ｉビット目のＣＡＭセル１８は“１”を格納する。
データ入力Ｄ０の任意のビットｉがマスクされる場合、すなわち、ＣＡＭセル１８の格納データを“Ｄｏｎ’ｔ ｃａｒｅ”にする場合、ビット線ドライバ１５は、ビット線ＢＬｉと／ＢＬｉの両方にハイレベルを印加する。期間ｔ１〜ｔ２において、ＭＴＪ素子Ｒｊ、及びＲｊｂの抵抗値はともに高抵抗状態に書き換えられる。すなわち、ｉビット目のＣＡＭセル１８は“Ｄｏｎ’ｔ ｃａｒｅ”を格納する。
ＢＬｉと／ＢＬｉの両方にローレベルを印加する場合、期間ｔ２〜ｔ３において、ＭＴＪ素子Ｒｊ、及びＲｊｂの抵抗値をともに低抵抗化できる。この場合、ｉビット目のＣＡＭセル１８は強制的に比較結果を“不一致”させる、すなわち、選択対象のワード回路の比較結果を強制“不一致”させることも可能である。
図７において、期間ｔ３〜ｔ５は、ワード回路１の書き込みサイクル、期間ｔ５〜ｔ７はワード回路２の書き込みサイクルを示している。これらのサイクルにおいても期間ｔ１〜ｔ３と同じ方法によってプレート線ＰＬとビット線ＢＬ及び／ＢＬの電位が制御され、各々のＣＡＭセル１８の記憶データを書き換えることができる。
図１４に示した従来のＣＡＭセルでは、ｎビットのワード回路一つあたりの書き換えに要する時間は２ｎサイクルであった。本実施の形態によるＣＡＭ１０、及び、ＣＡＭセル１８によると、一つのワード回路あたりの書き換えに要する時間はそのビット数によらず２サイクルに短縮することが可能である。典型的なＣＡＭにおいて、ｎの値は６４〜２５６ビットになるため、その時間短縮効果は非常に大きい。
さらに、プレート線ＰＬはワード回路内の各々のＣＡＭセル１８で共有されるため、任意のワード回路で消費されるセル電流は全て同じプレート線に終端される。つまり、セル電流パスが同一ワード回路で閉じた形になっており、ワード回路間の干渉を防ぐことができる利点も有している。
また、本実施の形態に係るＣＡＭ１０は、電源遮断時にＣＡＭ１０が保持するデータを別のストレージデバイスに転送し保存すること無しに、次の電源立ち上げ後、直ちに電源遮断前の状態に復帰することが可能である。
◇第２の実施の形態
本発明の第２の実施の形態は、ＣＡＭセル１８に三端子のＭＴＪ素子を利用する点で第１の実施の形態と異なる。その他の構成、及びＣＡＭセル１８の動作は第１の実施の形態と同様であり、その説明は省略される。
図８は本実施の形態によるＣＡＭセル１８の基本回路構成を示している。ここで、ＭＴＪ素子Ｒｊ１は、上部端子（第１端子）ｎ２と、２つの下部端子（第２及び第３端子）ｎ４１、ｎ４２の３つの端子を有するＭＴＪ素子である。また、ＭＴＪ素子Ｒｊｂ１も、上部端子（第１端子）ｎ３と、下部端子（第２及び第３端子）ｎ５１、ｎ５２の３つの端子を有するＭＴＪ素子である。これら三端子ＭＴＪ素子Ｒｊ１、Ｒｊｂ１における２つの下部端子ｎ４１とｎ４２、及びｎ５１とｎ５２は電気的に導通している。すなわち、端子ｎ４１、ｎ４２、ｎ５１、ｎ５２はプレート線ＰＬと電気的に同一端子である。電流スイッチであるトランジスタＭ３は、ビット線ＢＬとＭＴＪ素子Ｒｊ１の下部端子ｎ４２の間に接続され、トランジスタＭ４は、ビット線／ＢＬとＭＴＪ素子Ｒｊｂ１の下部端子ｎ５２の間に接続されている。
本実施の形態に利用される三端子ＭＴＪ素子Ｒｊ１，Ｒｊｂ１の構造の一例を図９に示す。図９のＭＴＪ素子Ｒｊ１，Ｒｊｂ１は、同一の構成を有し、導電層９１の直上に自由磁性層９２、トンネル絶縁膜９３、固定磁性層９４が順次積層される構造となっている。ＭＴＪ素子Ｒｊ１の導電層９１の一方の下部端子ｎ４２はトランジスタＭ３のソースに接続され、もう一方の下部端子ｎ４１はプレート線ＰＬに接続される。また、上部端子ｎ２はトランジスタＭ１のソースに接続される。ＭＴＪ素子Ｒｊｂ１の導電層の一方の下部端子ｎ５２はトランジスタＭ４のソースに接続され、もう一方の下部端子ｎ５１はプレート線ＰＬに接続される。また、上部端子ｎ３はトランジスタＭ２のソースに接続される。
図９に示したＭＴＪ素子Ｒｊ１，Ｒｊｂ１の書き込み原理、方法は第１の実施の形態と異なっている。書き込み電流を導電層９１に流すことで発生する磁場により自由磁性層９２の磁化を反転させる。例えば、ＭＴＪ素子Ｒｊ１に“０”を書き込む場合は、端子ｎ４１から端子ｎ４２の方向に電流を流すことで自由磁性層９２にＹ方向のプラスの磁場が印加され、その磁化を反転させる。これは、ワード線ＷＬを活性化させた状態（トランジスタＭ３をオンにした状態）で、プレート線ＰＬにハイレベル、ビット線ＢＬにローレベルの電圧を印加することで実行できる。一方、“１”を書き込む場合は、端子ｎ４２から端子ｎ４１の方向に電流を流すことで自由磁性層９２にＹ方向のマイナスの磁場が印加され、その磁化を反転させる。これは、プレート線ＰＬにローレベル、ビット線ＢＬにハイレベルの電圧を印加することで実行できる。ＭＴＪ素子Ｒｊｂ１の自由磁性層９２の磁化を反転させる場合も、プレート線ＰＬやビット線／ＢＬへの電圧の印加方法は同様である。
三端子ＭＴＪ素子の他の構造例を図１０に示す。このＭＴＪ素子Ｒｊ２、ＲＪｂ２は、同一の構造を有し、自由磁性層１０１の中央部の直上にトンネル絶縁膜１０２、固定磁性層１０３が順に積層される構造になっている。ＭＴＪ素子Ｒｊ２の自由磁性層１０１の両端が下部端子ｎ４１、ｎ４２であり、下部端子ｎ４２はトランジスタＭ３のソースに接続され、下部端子ｎ４１はプレート線ＰＬに接続される。同様に、ＭＴＪ素子Ｒｊｂ２の自由磁性層１０１の両端が下部端子ｎ５１、ｎ５２であり、下部端子ｎ５２はトランジスタＭ４のソースに接続され、下部端子ｎ５１はプレート線に接続される。
図１０に示したＭＴＪ素子Ｒｊ２、Ｒｊｂ２における書き込み動作の原理は、磁壁移動方式による。自由磁性層１０１の図の左右方向両端部の磁化は常に固定化されており、紙面に向かって左側の磁化と右側の磁化は常に反平行状態にして動作させる。中心部は磁化が変化する領域であり、どちらか一方の両端部との境界には磁化が急激に変化する磁壁１０４が形成されている。ＭＴＪ素子Ｒｊ２に“０”を書き込む場合は、端子ｎ４１から端子ｎ４２の方向に自由磁性層１０１に電流を流すことで、左側にあった磁壁１０４が右側に移動し、中央部の磁化が反転する。これは、ワード線ＷＬを活性化させた状態（トランジスタＭ３をオンにした状態）で、プレート線ＰＬにハイレベル、ビット線ＢＬにローレベルの電圧を印加することで実行できる。一方、“１”を書き込む場合は、端子ｎ４２から端子ｎ４１の方向に自由磁性層１０１に電流を流すことで、右側にあった磁壁１０４が左側に移動し、中央部の磁化が反転する。これは、プレート線ＰＬにローレベル、ビット線ＢＬにハイレベルの電圧を印加することで実行できる。ＭＴＪ素子Ｒｊｂ２の自由磁性層１０１の磁化を変化させる場合も、プレート線ＰＬやビット線／ＢＬへの電圧の印加方法は同様である。
本実施の形態の三端子ＭＴＪ素子Ｒｊ１及びＲｊｂ１、もしくはＲｊ２及びＲｊｂ２を利用したＣＡＭセル１８から構成されるＣＡＭ１０において、そのサーチモードにおける動作方法は第１実施例と同様であるから説明を省略する。また、書き込みモードにおける動作方法についても第１実施例と同様であるから説明を省略する。
本実施の形態によれば、第１の実施の形態と同じ効果が得られる。さらに、三端子ＭＴＪ素子を利用することで、サーチ動作時におけるセル電流で記憶データが書き変わる恐れを排除でき、動作マージンの向上が見込まれる。尚、矛盾しない限りにおいて、本実施の形態と既出の実施の形態とを組み合わせることも可能である。
◇第３の実施の形態
本発明の第３の実施の形態は、ＣＡＭセル１８に四端子のＭＴＪ素子を利用する点で第１の実施の形態と異なる。その他の構成、及びＣＡＭセル１８の動作は第１の実施の形態と同様であり、その説明は省略される。
図１１は本実施の形態によるＣＡＭセル１８の基本回路構成を示している。ここで、ＭＴＪ素子Ｒｊ３及びＲｊｂ３はそれぞれ４つの端子を有しており、これらの端子は、２つの読み出し用の端子（ＭＴＪ素子Ｒｊ３においてｎ２０、ｎ２１、ＭＴＪ素子Ｒｊｂ３においてｎ３０、ｎ３１）と、２つの書き込み用の端子（ＭＴＪ素子Ｒｊ３においてｎ４１とｎ４２、ＭＴＪ素子Ｒｊｂ３においてｎ５１、ｎ５２）とに電気的に分離されていることが特徴である。読み出し用の端子間（ＭＴＪ素子Ｒｊ３においてｎ２０−ｎ２１間）にＭＴＪ部が形成されている。また、書き込み用の端子間（Ｒｊにおいてｎ４１−ｎ４２間）は、書き込み電流の経路であり、後述するように自由磁性層を介して電気的に導通している。ＭＴＪ素子Ｒｊ３の一方の書き込み端子ｎ４２は、トランジスタＭ３のソースに接続され、もう一方の端子ｎ４１は、プレート線ＰＬに接続される。ＭＴＪ素子Ｒｊ３の一方の読み出し端子ｎ２０は、トランジスタＭ１のソースに接続され、もう一方の端子ｎ２１は、トランジスタＭ７のドレインに接続される。ＭＴＪ素子Ｒｊｂ３の一方の書き込み端子ｎ５２は、トランジスタＭ４のソースに接続され、もう一方の端子ｎ５１は、プレート線ＰＬに接続される。ＭＴＪ素子Ｒｊｂ３の一方の読み出し端子ｎ３０は、トランジスタＭ２のソースに接続され、もう一方の端子ｎ３１は、トランジスタＭ７のドレインに接続される。すなわち、ＭＴＪ素子Ｒｊ３の端子ｎ２１と、Ｒｊｂ３の端子ｎ３１は電気的に導通している。
本実施の形態によるＣＡＭセル１８には、新たにトランジスタＭ７が追加されている。このトランジスタＭ７のゲートには、コントローラ１７からのイネーブル信号ＥＮが入力される。サーチ・モードにおいて、イネーブル信号ＥＮを活性化してトランジスタＭ７をオン状態にすることでＣＡＭセル１８は動作する。サーチ動作以外のスタンバイ、書き込みモードでは、イネーブル信号ＥＮは非活性であり、トランジスタＭ７はオフ状態である。このような制御を行うことで、サーチ動作していない期間において、ＣＡＭセル１８で生じる漏れ電流を最小限にすることが可能である。
本実施の形態に利用される四端子ＭＴＪ素子Ｒｊ３，Ｒｊｂ３の構造の一例として、その断面図を図１２に示す。四端子ＭＴＪ素子Ｒｊ３，Ｒｊｂ３は同一の構造を有する。第１の自由磁性層１２１は、Ｚ方向に磁化される性質を有する垂直磁性膜であり、図の左右方向両端が下部端子（ｎ４１及びｎ４２、又はｎ５２及びｎ５１）となる。第１の自由磁性層１２１の図の左右方向両端部の磁化は反平行に固定化された状態であり、中央部のみの磁化が変化する性質を有する。中央部の左右のいずれか一方の端部に磁壁１２５が形成される。第１の自由磁性層１２１の上に層間膜（図示せず）が積層され、さらに第１の実施の形態のＭＴＪ素子Ｒｊ，Ｒｊｂと同様の構造の磁性層１２２，１２３がトンネル絶縁膜１２４を挟んで積層される。第１の自由磁性層１２１からの漏れ磁場１２６により、第２の自由磁性層１２３の磁化を変化させる。ここで、固定磁性層１２２、及び、第２の自由磁性層１２３はＹ方向に磁化される性質を有する面内磁性膜である。本実施の形態では、説明の便宜上、固定磁性層１２２の磁化が紙面に対して手前の向きに固定されていると仮定し、さらに第１の自由磁性層１２１の左端部の磁化が紙面に対し下向きに固定され、右端部の磁化が上向きに固定されていると仮定して説明を行う。
図１３は、本実施の形態による四端子ＭＴＪ素子Ｒｊ３の平面図を示している。面内磁性膜である固定磁性層１２２、及び第２の自由磁性層１２３は、垂直磁性膜である第１の自由磁性層１２１に対してＹ方向にシフトした状態で配置されている。これにより、第１の自由磁性層１２１の上面から漏れる磁場のＹ方向成分によって、第２の自由磁性層１２３の磁化はＹ軸方向に反転し、保持される。
本実施の形態による四端子ＭＴＪ素子Ｒｊ３，Ｒｊｂ３は、図１０で示した第２の実施の形態の三端子ＭＴＪ素子Ｒｊ２，Ｒｊｂ２の変形版であり、その書き込み動作について以下に説明する。
ＭＴＪ素子Ｒｊ３に“０”を書き込む場合は、端子ｎ４１から端子ｎ４２の向きに、第１の自由磁性層１２１に電流を流すことで、図１２において左側にあった磁壁１２５が右側に移動し、中央部の磁化が下向きに反転する。第１の自由磁性層１２１の上面からの漏れ磁場１２６のＹ方向成分により、第２の自由磁性層１２３の磁化が紙面に対して手前向きに変化する。すなわち、固定磁性層１２２の磁化と第２の自由磁性層１２３の磁化は平行状態となり、端子ｎ２０−端子ｎ２１間のＭＴＪ部の抵抗は低抵抗化する。一方、ＭＴＪ素子Ｒｊ３に“１”を書き込む場合は、端子ｎ４２から端子ｎ４１の向きに、第１の自由磁性層１２１に電流を流すことで、図１２において右側にあった磁壁１２５が左側に移動し、中央部の磁化が上向きに反転する。第１の自由磁性層１２１の上面からの漏れ磁場１２６のＹ方向成分により、第２の自由磁性層１２３の磁化が紙面に対して奥向きに変化する。すなわち、固定磁性層１２２の磁化と第２の自由磁性層１２３の磁化は反平行状態となり、端子ｎ２０−端子ｎ２１間のＭＴＪ部の抵抗は高抵抗化する。以上の書き込みデータに対して第１の自由磁性層１２１に電流を流すためのビット線ＢＬ，／ＢＬ、プレート線ＰＬの印加電圧の制御は、第１の実施の形態と同様である。
本実施の形態の四端子ＭＴＪ素子Ｒｊ３，Ｒｊｂ３を利用したＣＡＭセル１８から構成されるＣＡＭ１０において、そのサーチモードにおける動作方法は第１の実施の形態と同様であるから説明を省略する。また、書き込みモードにおける動作方法についても第１の実施の形態と同様であるから説明を省略する。
本実施の形態によれば、第１の実施の形態と同じ効果が得られる。さらに、四端子ＭＴＪ素子Ｒｊ３，Ｒｊｂ３を利用することで、サーチ動作時におけるセル電流で記憶データが書き変わる恐れを排除でき、動作マージンの向上が見込まれる。さらに、ＣＡＭセルで消費する漏れ電流を大幅に削減できる。尚、矛盾しない限りにおいて、本実施の形態と既出の実施の形態とを組み合わせることも可能である。
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
以下、図面を参照しながら具体的に本発明の実施の形態について詳述する。
◇第１の実施の形態
図１は、本実施の形態に係るＣＡＭ１０の構成を概略的に示すブロック図である。本実施の形態に係るＣＡＭ１０は、ＣＡＭ（ＴＣＡＭ）アレイ１１と、その周辺に配置されるワード線ドライバ１２、センスアンプ列１３、アドレス・エンコーダ１４、ビット線ドライバ１５、サーチ線ドライバ１６、及び、コントローラ１７を備えている。
ＣＡＭアレイ１１は、図２に示すように複数のＣＡＭセル１８がマトリックス状に配置されている。Ｙ方向（第１の方向）に直交するＸ方向（第２の方向）の一行に配置される複数のＣＡＭセル１８によりワード回路１９が形成される。各々のＣＡＭセル１８には、Ｘ方向に延在するマッチ線（ＭＬ）、及びワード線（ＷＬ）と、Ｙ方向に延在する２本（第１及び第２）のサーチ線（ＳＬ、／ＳＬ）、及び、２本（第１及び第２）のビット線（ＢＬ、／ＢＬ）が接続される。マッチ線、及びワード線は、各ワード回路１９内で複数のＣＡＭセル１８により共有される。
センスアンプ列１３は、ワード回路１９毎に対応する複数のセンスアンプ（図示せず）を備える。各センスアンプは、サーチ動作時において、マッチ線に生じるサーチ結果に対応する電圧を論理振幅に増幅する機能を有する。
アドレス・エンコーダ１４は、センスアンプ列１３の出力を入力とし、サーチ動作時において、“一致”判定となったアドレス信号を出力する機能を有する。
ワード線ドライバ１２は、書き込み動作時において、外部から入力されるアドレス入力に対応する一の選択ワード線にハイレベルの電圧を印加して活性化させ、非選択ワード線にローレベルの電圧を印加して非活性化させる機能を有する。また、ワード線ドライバ１２は、サーチ動作時に、全てのワード線を非活性化させる機能を有する。
ビット線ドライバ１５は、書き込み動作時において、外部から入力されるデータ入力とマスクデータ入力から各々のビット線に印加する信号を生成する機能を有する。本実施の形態では、選択セルのＭＴＪ素子を高抵抗化する場合はビット線にハイレベルを印加し、低抵抗化する場合はビット線にローレベルを印加するものとする。任意のデータビットに対してマスクビットが“０”のとき、ビット線ＢＬと／ＢＬにデータビットに応じて相補の電圧を印加する。例えば、データビットが“０”の時は、ＢＬにローレベル、／ＢＬにハイレベルを印加し、“１”の時は、ＢＬにハイレベル、／ＢＬにローレベルを印加する。また、マスクビットが“１”であれば、データビットに関係なく、ビット線ＢＬと／ＢＬの両方に対して、該当するＣＡＭセルのＭＴＪ素子のペア両方を高抵抗化する様に同一の電圧を印加する（すなわち、ビット線ＢＬと／ＢＬの両方をプルアップする）。サーチ動作時においては、データ入力に関係なくＢＬと／ＢＬの両方をプルアップ、あるいはプルダウンすることが望ましい。
サーチ線ドライバ１６は、サーチ動作時において、外部から入力されるデータ入力とマスクデータ入力から各々のサーチ線に印加する信号を生成する機能を有する。具体的には、任意のデータビットに対してマスクビットが“０”であれば、サーチ線ＳＬと／ＳＬにデータビットに応じて相補の電圧を印加する。例えば、データビットが“０”の時は、サーチ線ＳＬにローレベル、サーチ線／ＳＬにハイレベルの電圧を印加し、“１”の時は、サーチ線ＳＬにハイレベル、サーチ線／ＳＬにローレベルの電圧を印加する。また、マスクビットが“１”であれば、データビットに関係なく、サーチ線ＳＬと／ＳＬの両方をプルダウンする（ローレベルを印加する）。書き込み動作時においても、データビットに関係なく、サーチ線ＳＬと／ＳＬの両方をプルダウンする。
コントローラ１７は、外部から入力されるコマンド入力に基づき、スタンバイ、サーチ、書き込みの少なくとも３つの動作モードを制御し、それぞれの動作モードに応じてワード線ドライバ１２、ビット線ドライバ１５及びサーチ線ドライバ１６に制御信号を供給する。スタンバイ・モードでは、ワード線ドライバ１２、ビット線ドライバ１５及びサーチ線ドライバ１６を全て非活性化させる。サーチ・モードでは、サーチ線ドライバ１６を活性化させる。書き込みモードでは、ワード線ドライバ１２とビット線ドライバ１５を活性化させる。書き込みモードにおいては、外部から入力されるアドレス入力をプリデコードし、プリデコードされた信号をワード線ドライバ１２に送る。
図３は、ＣＡＭアレイの構成要素であるＣＡＭセル１８の回路構成を示している。ＣＡＭセル１８は、ＭＴＪ素子のペア（第１及び第２の抵抗変化素子）Ｒｊ及びＲｊｂを含む比較回路３１、比較結果をマッチ線ＭＬに伝送する伝送部３２、ＭＴＪ素子Ｒｊ及びＲｊｂに書き込み電流を供給するための電流スイッチ３３，３４から構成される。
比較回路３１は、（第１、第２及び第５の）トランジスタＭ１、Ｍ２、Ｍ５と、ＭＴＪ素子ＲｊとＲｊｂとにより構成される。伝送部（伝達手段）３２はダイオード接続された（第６の）トランジスタＭ６で構成される。電流スイッチ３３，３４は、（第３及び第４の）トランジスタＭ３、Ｍ４でそれぞれ構成される。
図４は、本実施の形態のＣＡＭセル１８に用いられる二端子のＭＴＪ素子Ｒｊ及びＲｊｂの基本構造を示す断面図である。ＭＴＪ素子Ｒｊ及びＲｊｂは同一構成の素子である。ＭＴＪ素子Ｒｊ及びＲｊｂは、ＣＭＯＳプロセスの配線工程の一部として配線層の層間膜内に形成することができる。ＭＴＪ素子Ｒｊ及びＲｊｂは、下部電極層４１の上に積層された２枚の磁性層４２，４３とトンネル絶縁膜４４で構成される。トンネル絶縁膜４４は２枚の磁性層４２，４３の間に挟まれている。一方の磁性層（固定磁性層）４２の磁化は固定化され、もう一方の磁性層（自由磁性層）４３の磁化は書き込み電流の供給により反転され得る。固定磁性層４２と自由磁性層４３の相対的な磁化が同じ向き（平行状態）のときと、逆向き（反平行状態）のときとでＭＴＪ素子の抵抗値は変化する。この性質を利用してＭＴＪ素子にデータを記憶させ、記憶させたデータを読み出すことができる。具体的には、磁性層磁化が平行状態の時はＭＴＪ素子の抵抗は低抵抗となり、反平行状態の時は高抵抗となる。記憶データの割付は、平行状態（低抵抗状態）の時を“０”、反平行状態（高抵抗状態）の時を“１”に割りつけるのが当業者に通例であるが、逆でもかまわない。本明細書では通例に従うものとする。
ＭＴＪ素子への書き込み方法の一例として、スピン注入方式と呼ばれる磁化反転方法について述べる。上部端子（第１端子、自由磁性層４３側）から下部端子（第２端子、固定磁性層４２側）の方向に、あるしきい値を超える電流を流すと、磁性層磁化が平行状態となってＭＴＪ素子の抵抗値は低抵抗化する。すなわち、図３及び図４において、プレート線ＰＬにハイレベル、端子ｎ２、あるいは端子ｎ３にローレベルの電圧を印加することで“０”をＭＴＪ素子Ｒｊ又はＲｊｂに書き込むことが可能である。一方、下部端子（固定磁性層４２側）から上部端子（自由磁性層４３側）の方向に、あるしきい値を超える電流を流すと、磁性層磁化が反平行状態となってＭＴＪ素子の抵抗値は高抵抗化する。すなわち、プレート線ＰＬにローレベル、端子ｎ２、あるいは端子ｎ３にハイレベルの電圧を印加することでＭＴＪ素子Ｒｊ又はＲｊｂに“１”を書き込むことが可能である。
次に、図３と図５を参照しながら、ＣＡＭセル１８のサーチ動作について説明する。ＭＴＪ素子ＲｂとＲｊｂに格納されるＣＡＭセルが保持する１ビットの記憶データと、サーチ線ＳＬ及び／ＳＬから入力される１ビットの検索データとが比較される。この時の真理値表は、従来のＣＡＭセルの説明に用いた図１５と同じである。
サーチ動作が開始されると、電流源として作用するトランジスタ（負荷回路）Ｍ５は、トランジスタＭ１−ＭＴＪ素子ＲｊのパスとトランジスタＭ２−ＭＴＪ素子Ｒｊｂのパスのいずれか、あるいは両方に定電流を供給する。検索データが“０”の時（サーチ線ＳＬがローレベル、サーチ線／ＳＬがハイレベル）、トランジスタＭ２がオンとなり、トランジスタＭ２−ＭＴＪ素子Ｒｊｂのパスに定電流が流れる。このとき記憶データが“０”ならば、ＭＴＪ素子Ｒｊｂは高抵抗状態であるので、端子ｎ１に生じる電圧Ｖｃｅｌｌはハイレベルとなり、これは“一致”を意味する。記憶データが“１”の場合は、ＭＴＪ素子Ｒｊｂは低抵抗状態であるので、電圧Ｖｃｅｌｌはローレベルとなり、これは“不一致”を意味する。検索データが“１”の時（サーチ線ＳＬがハイレベル、サーチ線／ＳＬがローレベル）、トランジスタＭ１がオンとなり、トランジスタＭ１−ＭＴＪ素子Ｒｊのパスに定電流が流れる。記憶データが“０”の場合、ＭＴＪ素子Ｒｊは低抵抗状態であるので、電圧Ｖｃｅｌｌはローレベルとなり、これは“不一致”を意味する。記憶データが“１”の場合は、ＭＴＪ素子Ｒｊは高抵抗状態であるので、電圧Ｖｃｅｌｌはハイレベルとなり、これは”一致”を意味する。
また、本実施の形態では、ＣＡＭセル１８の記憶データを“Ｄｏｎ’ｔ ｃａｒｅ”にして、検索データによらず強制的に“一致”判定させることができる。記憶データを“Ｄｏｎ’ｔ ｃａｒｅ”にするには、ＭＴＪ素子ＲｊとＲｊｂの両方を高抵抗状態にすればよい。
また、本実施の形態では、検索データを“Ｄｏｎ’ｔ ｃａｒｅ”にして、記憶データによらず強制的に“一致”判定させることができる。検索データを“Ｄｏｎ’ｔ ｃａｒｅ”にするには、サーチ線ＳＬと／ＳＬの両方にローレベルの電圧を印加することで実現可能である。
マッチ線ＭＬは、Ｘ方向の一行に位置する複数のＣＡＭセル１８で共有されており、１つのワード回路を階層的に形成している。ワード回路内の全てのＣＡＭセル１８で“一致”判定がなされない限り、マッチ線ＭＬにはローレベルが出力され、“不一致”となる。
サーチ動作における動作タイミングチャートを図５に示す。サーチ・モードにおいては、２次元に配列される全てのＣＡＭセル１８において上記比較動作が同時並列に実行される。従って、検索に要する時間はわずか１サイクルである。図５において、期間ｔ１〜ｔ２は、データＤ０に対してサーチ動作を実行するサイクルである。この時、データＤ０に一致するデータパターンを保有しているのがワード回路１のみであれば、マッチ線ＭＬ１の電位がハイレベルとなり、その他のマッチ線の電位はローレベルとなる。各々のマッチ線の電位はセンスアンプで増幅され、さらにアドレス・エンコーダ１４により、一致判定のワード回路１のアドレス１番地を出力する。同様に、期間ｔ２〜ｔ３は、データＤ１に対してサーチ動作を実行するサイクル、期間ｔ３〜ｔ４はデータＤ２に対してサーチ動作を実行するサイクルである。ｔ２〜ｔ３のサイクルにおいては、データＤ１と一致するワードのアドレス０番地が出力され、ｔ３〜ｔ４のサイクルにおいては、データＤ２と一致するワードのアドレス２番地が出力される。
次に、本実施の形態におけるＣＡＭ１０の書き込み動作について説明する。書き込みモードにおいて、任意の一のワード線ＷＬが活性化されると、トランジスタＭ３とＭ４がオン状態となる。つまり、端子ｎ２とビット線ＢＬが導通され、端子ｎ３とビット線／ＢＬが導通された状態となる。この時、ビット線ＢＬ、／ＢＬと、プレート線ＰＬの電圧を制御することで、ＣＡＭセル１８内の２つのＭＴＪ素子Ｒｊ及びＲｊｂに任意のデータを書き込むことができる。書き込み動作における真理値表を図６に示す。例えば、ＭＴＪ素子Ｒｊに“１”を書き込むには、プレート線ＰＬにローレベル、ビット線ＢＬにハイレベルの電圧を印加すればよい。この時、ＭＴＪ素子Ｒｊに下部電極（ｎ２）側から上部電極（ＰＬ）の方向に電流が流れ、ＭＴＪ素子Ｒｊは高抵抗化する。一方、ＭＴＪ素子Ｒｊに“０”を書き込むには、プレート線ＰＬにハイレベル、ビット線ＢＬにローレベルの電圧を印加すればよい。この時、ＭＴＪ素子Ｒｊに、上部電極（ＰＬ）から下部電極（ｎ２）の方向に電流が流れ、ＭＴＪ素子Ｒｊは低抵抗化する。プレート線ＰＬとビット線ＢＬに同電位を印加した場合は、ＭＴＪ素子Ｒｊの両端に電位差が生じないため書き込み電流は供給されず、データの書き換えは起きない。もう一方のＭＴＪ素子Ｒｊｂに対しても、プレート線ＰＬとビット線／ＢＬに電位差を与える同様の方法で記憶データを書き換えることが可能である。
図７は、本実施の形態のＣＡＭ１０における書き込みモードのタイミングチャートである。期間ｔ１〜ｔ３は、ワード回路０の書き込みサイクルであり、ワード回路０の全てのＣＡＭセル１８に対して同時に書き込みを行うことが可能である。期間ｔ１〜ｔ２のサイクルでは、プレート線ＰＬ０にローレベルが印加されており、ＭＴＪ素子Ｒｊ、Ｒｊｂに“１”を書き込むことができる。期間ｔ２〜ｔ３のサイクルでは、プレート線ＰＬ０にハイレベルが印加されており、ＭＴＪ素子Ｒｊ、Ｒｊｂに“０”を書き込むことができる。以下、より詳細に本動作を説明する。
データ入力Ｄ０の任意のビットｉが“０”であり、かつマスクされない（“Ｄｏｎ’ｔ ｃａｒｅ”でない）場合、ビット線ドライバ１５は、ビット線ＢＬｉにローレベル、ビット線／ＢＬｉにハイレベルを印加する。期間ｔ１〜ｔ２において、ＭＴＪ素子Ｒｊｂの抵抗値は高抵抗状態に書き換えられ、期間ｔ２〜ｔ３において、ＭＴＪ素子Ｒｊの抵抗値は低抵抗状態に書き換えられる。すなわち、ｉビット目のＣＡＭセル１８は“０”を格納する。
データ入力Ｄ０の任意のビットｉが“１”であり、かつマスクされない場合、ビット線ドライバ１５は、ビット線ＢＬｉにハイレベル、ビット線／ＢＬｉにローレベルを印加する。期間ｔ１〜ｔ２において、ＭＴＪ素子Ｒｊの抵抗値は高抵抗状態に書き換えられ、期間ｔ２〜ｔ３において、ＭＴＪ素子Ｒｊｂの抵抗値は低抵抗状態に書き換えられる。すなわち、ｉビット目のＣＡＭセル１８は“１”を格納する。
データ入力Ｄ０の任意のビットｉがマスクされる場合、すなわち、ＣＡＭセル１８の格納データを“Ｄｏｎ’ｔ ｃａｒｅ”にする場合、ビット線ドライバ１５は、ビット線ＢＬｉと／ＢＬｉの両方にハイレベルを印加する。期間ｔ１〜ｔ２において、ＭＴＪ素子Ｒｊ、及びＲｊｂの抵抗値はともに高抵抗状態に書き換えられる。すなわち、ｉビット目のＣＡＭセル１８は“Ｄｏｎ’ｔ ｃａｒｅ”を格納する。
ＢＬｉと／ＢＬｉの両方にローレベルを印加する場合、期間ｔ２〜ｔ３において、ＭＴＪ素子Ｒｊ、及びＲｊｂの抵抗値をともに低抵抗化できる。この場合、ｉビット目のＣＡＭセル１８は強制的に比較結果を“不一致”させる、すなわち、選択対象のワード回路の比較結果を強制“不一致”させることも可能である。
図７において、期間ｔ３〜ｔ５は、ワード回路１の書き込みサイクル、期間ｔ５〜ｔ７はワード回路２の書き込みサイクルを示している。これらのサイクルにおいても期間ｔ１〜ｔ３と同じ方法によってプレート線ＰＬとビット線ＢＬ及び／ＢＬの電位が制御され、各々のＣＡＭセル１８の記憶データを書き換えることができる。
図１４に示した従来のＣＡＭセルでは、ｎビットのワード回路一つあたりの書き換えに要する時間は２ｎサイクルであった。本実施の形態によるＣＡＭ１０、及び、ＣＡＭセル１８によると、一つのワード回路あたりの書き換えに要する時間はそのビット数によらず２サイクルに短縮することが可能である。典型的なＣＡＭにおいて、ｎの値は６４〜２５６ビットになるため、その時間短縮効果は非常に大きい。
さらに、プレート線ＰＬはワード回路内の各々のＣＡＭセル１８で共有されるため、任意のワード回路で消費されるセル電流は全て同じプレート線に終端される。つまり、セル電流パスが同一ワード回路で閉じた形になっており、ワード回路間の干渉を防ぐことができる利点も有している。
また、本実施の形態に係るＣＡＭ１０は、電源遮断時にＣＡＭ１０が保持するデータを別のストレージデバイスに転送し保存すること無しに、次の電源立ち上げ後、直ちに電源遮断前の状態に復帰することが可能である。
◇第２の実施の形態
本発明の第２の実施の形態は、ＣＡＭセル１８に三端子のＭＴＪ素子を利用する点で第１の実施の形態と異なる。その他の構成、及びＣＡＭセル１８の動作は第１の実施の形態と同様であり、その説明は省略される。
図８は本実施の形態によるＣＡＭセル１８の基本回路構成を示している。ここで、ＭＴＪ素子Ｒｊ１は、上部端子（第１端子）ｎ２と、２つの下部端子（第２及び第３端子）ｎ４１、ｎ４２の３つの端子を有するＭＴＪ素子である。また、ＭＴＪ素子Ｒｊｂ１も、上部端子（第１端子）ｎ３と、下部端子（第２及び第３端子）ｎ５１、ｎ５２の３つの端子を有するＭＴＪ素子である。これら三端子ＭＴＪ素子Ｒｊ１、Ｒｊｂ１における２つの下部端子ｎ４１とｎ４２、及びｎ５１とｎ５２は電気的に導通している。すなわち、端子ｎ４１、ｎ４２、ｎ５１、ｎ５２はプレート線ＰＬと電気的に同一端子である。電流スイッチであるトランジスタＭ３は、ビット線ＢＬとＭＴＪ素子Ｒｊ１の下部端子ｎ４２の間に接続され、トランジスタＭ４は、ビット線／ＢＬとＭＴＪ素子Ｒｊｂ１の下部端子ｎ５２の間に接続されている。
本実施の形態に利用される三端子ＭＴＪ素子Ｒｊ１，Ｒｊｂ１の構造の一例を図９に示す。図９のＭＴＪ素子Ｒｊ１，Ｒｊｂ１は、同一の構成を有し、導電層９１の直上に自由磁性層９２、トンネル絶縁膜９３、固定磁性層９４が順次積層される構造となっている。ＭＴＪ素子Ｒｊ１の導電層９１の一方の下部端子ｎ４２はトランジスタＭ３のソースに接続され、もう一方の下部端子ｎ４１はプレート線ＰＬに接続される。また、上部端子ｎ２はトランジスタＭ１のソースに接続される。ＭＴＪ素子Ｒｊｂ１の導電層の一方の下部端子ｎ５２はトランジスタＭ４のソースに接続され、もう一方の下部端子ｎ５１はプレート線ＰＬに接続される。また、上部端子ｎ３はトランジスタＭ２のソースに接続される。
図９に示したＭＴＪ素子Ｒｊ１，Ｒｊｂ１の書き込み原理、方法は第１の実施の形態と異なっている。書き込み電流を導電層９１に流すことで発生する磁場により自由磁性層９２の磁化を反転させる。例えば、ＭＴＪ素子Ｒｊ１に“０”を書き込む場合は、端子ｎ４１から端子ｎ４２の方向に電流を流すことで自由磁性層９２にＹ方向のプラスの磁場が印加され、その磁化を反転させる。これは、ワード線ＷＬを活性化させた状態（トランジスタＭ３をオンにした状態）で、プレート線ＰＬにハイレベル、ビット線ＢＬにローレベルの電圧を印加することで実行できる。一方、“１”を書き込む場合は、端子ｎ４２から端子ｎ４１の方向に電流を流すことで自由磁性層９２にＹ方向のマイナスの磁場が印加され、その磁化を反転させる。これは、プレート線ＰＬにローレベル、ビット線ＢＬにハイレベルの電圧を印加することで実行できる。ＭＴＪ素子Ｒｊｂ１の自由磁性層９２の磁化を反転させる場合も、プレート線ＰＬやビット線／ＢＬへの電圧の印加方法は同様である。
三端子ＭＴＪ素子の他の構造例を図１０に示す。このＭＴＪ素子Ｒｊ２、ＲＪｂ２は、同一の構造を有し、自由磁性層１０１の中央部の直上にトンネル絶縁膜１０２、固定磁性層１０３が順に積層される構造になっている。ＭＴＪ素子Ｒｊ２の自由磁性層１０１の両端が下部端子ｎ４１、ｎ４２であり、下部端子ｎ４２はトランジスタＭ３のソースに接続され、下部端子ｎ４１はプレート線ＰＬに接続される。同様に、ＭＴＪ素子Ｒｊｂ２の自由磁性層１０１の両端が下部端子ｎ５１、ｎ５２であり、下部端子ｎ５２はトランジスタＭ４のソースに接続され、下部端子ｎ５１はプレート線に接続される。
図１０に示したＭＴＪ素子Ｒｊ２、Ｒｊｂ２における書き込み動作の原理は、磁壁移動方式による。自由磁性層１０１の図の左右方向両端部の磁化は常に固定化されており、紙面に向かって左側の磁化と右側の磁化は常に反平行状態にして動作させる。中心部は磁化が変化する領域であり、どちらか一方の両端部との境界には磁化が急激に変化する磁壁１０４が形成されている。ＭＴＪ素子Ｒｊ２に“０”を書き込む場合は、端子ｎ４１から端子ｎ４２の方向に自由磁性層１０１に電流を流すことで、左側にあった磁壁１０４が右側に移動し、中央部の磁化が反転する。これは、ワード線ＷＬを活性化させた状態（トランジスタＭ３をオンにした状態）で、プレート線ＰＬにハイレベル、ビット線ＢＬにローレベルの電圧を印加することで実行できる。一方、“１”を書き込む場合は、端子ｎ４２から端子ｎ４１の方向に自由磁性層１０１に電流を流すことで、右側にあった磁壁１０４が左側に移動し、中央部の磁化が反転する。これは、プレート線ＰＬにローレベル、ビット線ＢＬにハイレベルの電圧を印加することで実行できる。ＭＴＪ素子Ｒｊｂ２の自由磁性層１０１の磁化を変化させる場合も、プレート線ＰＬやビット線／ＢＬへの電圧の印加方法は同様である。
本実施の形態の三端子ＭＴＪ素子Ｒｊ１及びＲｊｂ１、もしくはＲｊ２及びＲｊｂ２を利用したＣＡＭセル１８から構成されるＣＡＭ１０において、そのサーチモードにおける動作方法は第１実施例と同様であるから説明を省略する。また、書き込みモードにおける動作方法についても第１実施例と同様であるから説明を省略する。
本実施の形態によれば、第１の実施の形態と同じ効果が得られる。さらに、三端子ＭＴＪ素子を利用することで、サーチ動作時におけるセル電流で記憶データが書き変わる恐れを排除でき、動作マージンの向上が見込まれる。尚、矛盾しない限りにおいて、本実施の形態と既出の実施の形態とを組み合わせることも可能である。
◇第３の実施の形態
本発明の第３の実施の形態は、ＣＡＭセル１８に四端子のＭＴＪ素子を利用する点で第１の実施の形態と異なる。その他の構成、及びＣＡＭセル１８の動作は第１の実施の形態と同様であり、その説明は省略される。
図１１は本実施の形態によるＣＡＭセル１８の基本回路構成を示している。ここで、ＭＴＪ素子Ｒｊ３及びＲｊｂ３はそれぞれ４つの端子を有しており、これらの端子は、２つの読み出し用の端子（ＭＴＪ素子Ｒｊ３においてｎ２０、ｎ２１、ＭＴＪ素子Ｒｊｂ３においてｎ３０、ｎ３１）と、２つの書き込み用の端子（ＭＴＪ素子Ｒｊ３においてｎ４１とｎ４２、ＭＴＪ素子Ｒｊｂ３においてｎ５１、ｎ５２）とに電気的に分離されていることが特徴である。読み出し用の端子間（ＭＴＪ素子Ｒｊ３においてｎ２０−ｎ２１間）にＭＴＪ部が形成されている。また、書き込み用の端子間（Ｒｊにおいてｎ４１−ｎ４２間）は、書き込み電流の経路であり、後述するように自由磁性層を介して電気的に導通している。ＭＴＪ素子Ｒｊ３の一方の書き込み端子ｎ４２は、トランジスタＭ３のソースに接続され、もう一方の端子ｎ４１は、プレート線ＰＬに接続される。ＭＴＪ素子Ｒｊ３の一方の読み出し端子ｎ２０は、トランジスタＭ１のソースに接続され、もう一方の端子ｎ２１は、トランジスタＭ７のドレインに接続される。ＭＴＪ素子Ｒｊｂ３の一方の書き込み端子ｎ５２は、トランジスタＭ４のソースに接続され、もう一方の端子ｎ５１は、プレート線ＰＬに接続される。ＭＴＪ素子Ｒｊｂ３の一方の読み出し端子ｎ３０は、トランジスタＭ２のソースに接続され、もう一方の端子ｎ３１は、トランジスタＭ７のドレインに接続される。すなわち、ＭＴＪ素子Ｒｊ３の端子ｎ２１と、Ｒｊｂ３の端子ｎ３１は電気的に導通している。
本実施の形態によるＣＡＭセル１８には、新たにトランジスタＭ７が追加されている。このトランジスタＭ７のゲートには、コントローラ１７からのイネーブル信号ＥＮが入力される。サーチ・モードにおいて、イネーブル信号ＥＮを活性化してトランジスタＭ７をオン状態にすることでＣＡＭセル１８は動作する。サーチ動作以外のスタンバイ、書き込みモードでは、イネーブル信号ＥＮは非活性であり、トランジスタＭ７はオフ状態である。このような制御を行うことで、サーチ動作していない期間において、ＣＡＭセル１８で生じる漏れ電流を最小限にすることが可能である。
本実施の形態に利用される四端子ＭＴＪ素子Ｒｊ３，Ｒｊｂ３の構造の一例として、その断面図を図１２に示す。四端子ＭＴＪ素子Ｒｊ３，Ｒｊｂ３は同一の構造を有する。第１の自由磁性層１２１は、Ｚ方向に磁化される性質を有する垂直磁性膜であり、図の左右方向両端が下部端子（ｎ４１及びｎ４２、又はｎ５２及びｎ５１）となる。第１の自由磁性層１２１の図の左右方向両端部の磁化は反平行に固定化された状態であり、中央部のみの磁化が変化する性質を有する。中央部の左右のいずれか一方の端部に磁壁１２５が形成される。第１の自由磁性層１２１の上に層間膜（図示せず）が積層され、さらに第１の実施の形態のＭＴＪ素子Ｒｊ，Ｒｊｂと同様の構造の磁性層１２２，１２３がトンネル絶縁膜１２４を挟んで積層される。第１の自由磁性層１２１からの漏れ磁場１２６により、第２の自由磁性層１２３の磁化を変化させる。ここで、固定磁性層１２２、及び、第２の自由磁性層１２３はＹ方向に磁化される性質を有する面内磁性膜である。本実施の形態では、説明の便宜上、固定磁性層１２２の磁化が紙面に対して手前の向きに固定されていると仮定し、さらに第１の自由磁性層１２１の左端部の磁化が紙面に対し下向きに固定され、右端部の磁化が上向きに固定されていると仮定して説明を行う。
図１３は、本実施の形態による四端子ＭＴＪ素子Ｒｊ３の平面図を示している。面内磁性膜である固定磁性層１２２、及び第２の自由磁性層１２３は、垂直磁性膜である第１の自由磁性層１２１に対してＹ方向にシフトした状態で配置されている。これにより、第１の自由磁性層１２１の上面から漏れる磁場のＹ方向成分によって、第２の自由磁性層１２３の磁化はＹ軸方向に反転し、保持される。
本実施の形態による四端子ＭＴＪ素子Ｒｊ３，Ｒｊｂ３は、図１０で示した第２の実施の形態の三端子ＭＴＪ素子Ｒｊ２，Ｒｊｂ２の変形版であり、その書き込み動作について以下に説明する。
ＭＴＪ素子Ｒｊ３に“０”を書き込む場合は、端子ｎ４１から端子ｎ４２の向きに、第１の自由磁性層１２１に電流を流すことで、図１２において左側にあった磁壁１２５が右側に移動し、中央部の磁化が下向きに反転する。第１の自由磁性層１２１の上面からの漏れ磁場１２６のＹ方向成分により、第２の自由磁性層１２３の磁化が紙面に対して手前向きに変化する。すなわち、固定磁性層１２２の磁化と第２の自由磁性層１２３の磁化は平行状態となり、端子ｎ２０−端子ｎ２１間のＭＴＪ部の抵抗は低抵抗化する。一方、ＭＴＪ素子Ｒｊ３に“１”を書き込む場合は、端子ｎ４２から端子ｎ４１の向きに、第１の自由磁性層１２１に電流を流すことで、図１２において右側にあった磁壁１２５が左側に移動し、中央部の磁化が上向きに反転する。第１の自由磁性層１２１の上面からの漏れ磁場１２６のＹ方向成分により、第２の自由磁性層１２３の磁化が紙面に対して奥向きに変化する。すなわち、固定磁性層１２２の磁化と第２の自由磁性層１２３の磁化は反平行状態となり、端子ｎ２０−端子ｎ２１間のＭＴＪ部の抵抗は高抵抗化する。以上の書き込みデータに対して第１の自由磁性層１２１に電流を流すためのビット線ＢＬ，／ＢＬ、プレート線ＰＬの印加電圧の制御は、第１の実施の形態と同様である。
本実施の形態の四端子ＭＴＪ素子Ｒｊ３，Ｒｊｂ３を利用したＣＡＭセル１８から構成されるＣＡＭ１０において、そのサーチモードにおける動作方法は第１の実施の形態と同様であるから説明を省略する。また、書き込みモードにおける動作方法についても第１の実施の形態と同様であるから説明を省略する。
本実施の形態によれば、第１の実施の形態と同じ効果が得られる。さらに、四端子ＭＴＪ素子Ｒｊ３，Ｒｊｂ３を利用することで、サーチ動作時におけるセル電流で記憶データが書き変わる恐れを排除でき、動作マージンの向上が見込まれる。さらに、ＣＡＭセルで消費する漏れ電流を大幅に削減できる。尚、矛盾しない限りにおいて、本実施の形態と既出の実施の形態とを組み合わせることも可能である。
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
１０ ＣＡＭ
１１ ＣＡＭ（ＴＣＡＭ）アレイ
１２ ワード線ドライバ
１３ センスアンプ列
１４ アドレス・エンコーダ
１５ ビット線ドライバ
１６ サーチ線ドライバ
１７ コントローラ
１８ ＣＡＭセル
１９ ワード回路
３１ 比較回路
３２ 伝送部
３３，３４ 電流スイッチ
４１ 下部電極層
４２，４３ 磁性層
４４ トンネル絶縁膜
９１ 導電層
９２ 自由磁性層
９３ トンネル絶縁膜
９４ 固定磁性層
１０１ 自由磁性層
１０２ トンネル絶縁膜
１０３ 固定磁性層
１０４ 磁壁
１２１ 第１の自由磁性層
１２２，１２３ 磁性層
１２４ トンネル絶縁膜
１２５ 磁壁
１２６ 漏れ磁場
この出願は、２０１２年９月６日に出願された日本出願特願２０１２−１９５７５９号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１１ ＣＡＭ（ＴＣＡＭ）アレイ
１２ ワード線ドライバ
１３ センスアンプ列
１４ アドレス・エンコーダ
１５ ビット線ドライバ
１６ サーチ線ドライバ
１７ コントローラ
１８ ＣＡＭセル
１９ ワード回路
３１ 比較回路
３２ 伝送部
３３，３４ 電流スイッチ
４１ 下部電極層
４２，４３ 磁性層
４４ トンネル絶縁膜
９１ 導電層
９２ 自由磁性層
９３ トンネル絶縁膜
９４ 固定磁性層
１０１ 自由磁性層
１０２ トンネル絶縁膜
１０３ 固定磁性層
１０４ 磁壁
１２１ 第１の自由磁性層
１２２，１２３ 磁性層
１２４ トンネル絶縁膜
１２５ 磁壁
１２６ 漏れ磁場
この出願は、２０１２年９月６日に出願された日本出願特願２０１２−１９５７５９号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
Claims (9)
- 少なくとも２つの端子を有する第１及び第２の抵抗変化素子を含む複数の不揮発性連想メモリセルがマトリックス状に配置された不揮発性メモリセルであって、
前記複数の不揮発性連想メモリセルの各々は、
第１、第２、第３及び第４のトランジスタと、
第１の方向に延在する第１及び第２のサーチ線と、第１及び第２のビット線と、
前記第１の方向と直交する第２の方向に延在するワード線及びプレート線とを含み、
前記第１のトランジスタのゲート電極に前記第１のサーチ線が接続され、且つ、ソース電極に前記第１の抵抗変化素子の第１端子が接続され、
前記第２のトランジスタのゲート電極に前記第２のサーチ線が接続され、且つ、ソース電極に前記第２の抵抗変化素子の第１端子が接続され、
前記第３及び第４のトランジスタのゲート電極に前記ワード線が共通接続され、
前記第３のトランジスタのドレイン電極に前記第１のビット線が接続され、
前記第４のトランジスタのドレイン電極に前記第２のビット線が接続され、
前記第１及び第２の抵抗変化素子の第２端子が共にプレート線に接続されており、
前記複数の不揮発性連想メモリセルのうち、前記第２の方向に一行に配列される複数の不揮発性連想メモリセルは、ワード回路の一部を形成し、
前記ワード回路の一部は前記ワード線及び前記プレート線を共有していることを特徴とする不揮発性連想メモリ。 - 請求項１に記載の不揮発性連想メモリにおいて、
前記第３のトランジスタのソース電極が、前記第１の抵抗変化素子の前記第１端子に接続され、
前記第４のトランジスタのソース電極が、前記第２の抵抗変化素子の前記第１端子が接続されることを特徴とする不揮発性連想メモリ。 - 請求項１に記載の不揮発性連想メモリにおいて、
前記第３のトランジスタのソース電極が、前記第１の抵抗変化素子の第３端子に接続され、
前記第４のトランジスタのソース電極が、前記第２の抵抗変化素子の第３端子に接続されることを特徴とする不揮発性連想メモリ。 - 請求項１に記載の不揮発性連想メモリにおいて、
前記第１及び第２のトランジスタと電源線との間に負荷回路が接続され、
前記第１及び第２のトランジスタのソース電極、あるいはドレイン電極に生じる電位をマッチ線に伝達する伝達手段を有し、
前記マッチ線は前記第２の方向に延在し、前記ワード回路の一部で共有されることを特徴とする不揮発性連想メモリ。 - 請求項１に記載の不揮発性連想メモリにおいて、
前記第１の抵抗変化素子に書き込むデータは前記第１のビット線から入力し、
前記第２の抵抗変化素子に書き込むデータは前記第２のビット線から入力し、
被サーチ対象の１ビットのデータが検索対象に含まれる場合は、そのデータの値に応じて前記第１の抵抗変化素子と前記第２の抵抗変化素子に互いに異なる抵抗値になるように書き込みを行い、
検索対象に含まれない場合は、同じ抵抗値になるように書き込みを行うことを特徴とする不揮発性連想メモリ。 - 請求項１に記載の不揮発性連想メモリにおいて、
前記第１及び第２の抵抗変化素子への書き込み動作は、前記第１及び第２のビット線に書き換えたいデータに対応する電圧を印加し、前記ワード線をハイレベルに活性化させた状態で、前記プレート線にハイレベル及びローレベルの一方のレベルの電圧を一定時間印加した後、他方のレベルの電圧を一定時間印加することで実行されることを特徴とする不揮発性連想メモリ。 - 請求項１に記載の不揮発性連想メモリにおいて、
サーチ動作は前記ワード線を非活性状態にするとともに、前記プレート線を接地状態にして、
外部入力されるサーチデータの１ビットがサーチ対象データである場合は、そのデータに応じて前記第１のサーチ線と前記第２のサーチ線に互いに異なる電圧を一定時間入力することによって実行され、
サーチ対象外の場合は、各々のサーチ線に同じ電圧を一定時間入力することによって実行されることを特徴とする不揮発性連想メモリ。 - 第１及び第２の抵抗変化素子と、
前記第１及び第２の抵抗変化素子の第１の書込み端子にそれぞれスイッチを介して接続された第１及び第２の信号線と、
前記第１及び第２の抵抗変化素子の第２の書込み端子に共通接続された第３の信号線と、
前記スイッチの制御端子に共通に接続される第４の信号線と、を含み、
前記第４の信号線を制御して前記スイッチを導通させることにより、前記第１の信号線と前記第３の信号線の間の電位差と前記第２の信号線と前記第３の信号線との間の電位差とが、前記第１及び第２の抵抗変化素子に同時に印加されるようにしたことを特徴とする不揮発性連想メモリ。 - 配列形成された複数の不揮発性連想メモリセルを備え、
複数の不揮発性連想メモリセルの各々は、
第１及び第２の抵抗変化素子と、
前記第１及び第２の抵抗変化素子の第１の書込み端子にそれぞれスイッチを介して接続された第１及び第２の信号線と、
前記第１及び第２の抵抗変化素子の第２の書込み端子に共通接続された第３の信号線と、
前記スイッチの制御端子に共通に接続される第４の信号線と、を含み、
前記第３の信号線及び前記第４の信号線は、前記複数の不揮発性連想メモリセルのうち、一方向に沿って配列された２以上の不揮発性連想メモリセルに共有され、
前記第３の信号線及び第４の信号線を共有する前記２以上の不揮発性メモリセルの全てに関して、
前記第４の信号線を制御して前記スイッチを導通させることにより、前記第１の信号線と前記第３の信号線の間の電位差と前記第２の信号線と前記第３の信号線との間の電位差とが、前記第１及び第２の抵抗変化素子に同時に印加されるようにしたことを特徴とする不揮発性連想メモリ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012195759 | 2012-09-06 | ||
| JP2012195759 | 2012-09-06 | ||
| PCT/JP2013/071443 WO2014038341A1 (ja) | 2012-09-06 | 2013-08-01 | 不揮発性連想メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2014038341A1 true JPWO2014038341A1 (ja) | 2016-08-08 |
| JP6179818B2 JP6179818B2 (ja) | 2017-08-16 |
Family
ID=50236956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014534258A Active JP6179818B2 (ja) | 2012-09-06 | 2013-08-01 | 不揮発性連想メモリ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP6179818B2 (ja) |
| WO (1) | WO2014038341A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6261041B2 (ja) * | 2014-03-25 | 2018-01-17 | 国立大学法人東北大学 | 不揮発性連想メモリセル及び不揮発性連想メモリ |
| JP6327902B2 (ja) * | 2014-03-25 | 2018-05-23 | 国立大学法人東北大学 | 不揮発性連想メモリ |
| CN111681694B (zh) * | 2019-03-11 | 2022-05-17 | 华邦电子股份有限公司 | 电阻式存储器电路 |
| TWI774372B (zh) * | 2021-05-14 | 2022-08-11 | 旺宏電子股份有限公司 | 內容可定址記憶體及其操作方法 |
| US11587623B2 (en) | 2021-05-14 | 2023-02-21 | Macronix International Co., Ltd. | Content-addressable memory and operation method thereof |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004525473A (ja) * | 2001-01-31 | 2004-08-19 | モトローラ・インコーポレイテッド | コンテント・アドレッサブル・磁気ランダムアクセスメモリ |
| WO2010137573A1 (ja) * | 2009-05-29 | 2010-12-02 | 日本電気株式会社 | 不揮発性ｃａｍ |
| WO2011088526A1 (en) * | 2010-01-25 | 2011-07-28 | Idatamap Pty Ltd | Improved content addressable memory (cam) |
| US8023299B1 (en) * | 2009-04-09 | 2011-09-20 | Netlogic Microsystems, Inc. | Content addressable memory device having spin torque transfer memory cells |
| JP2012190530A (ja) * | 2011-02-25 | 2012-10-04 | Tohoku Univ | 不揮発機能メモリ装置 |
| JP2013200920A (ja) * | 2012-03-26 | 2013-10-03 | Tohoku Univ | 不揮発機能メモリ装置 |
-
2013
- 2013-08-01 JP JP2014534258A patent/JP6179818B2/ja active Active
- 2013-08-01 WO PCT/JP2013/071443 patent/WO2014038341A1/ja active Application Filing
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004525473A (ja) * | 2001-01-31 | 2004-08-19 | モトローラ・インコーポレイテッド | コンテント・アドレッサブル・磁気ランダムアクセスメモリ |
| US8023299B1 (en) * | 2009-04-09 | 2011-09-20 | Netlogic Microsystems, Inc. | Content addressable memory device having spin torque transfer memory cells |
| WO2010137573A1 (ja) * | 2009-05-29 | 2010-12-02 | 日本電気株式会社 | 不揮発性ｃａｍ |
| WO2011088526A1 (en) * | 2010-01-25 | 2011-07-28 | Idatamap Pty Ltd | Improved content addressable memory (cam) |
| JP2012190530A (ja) * | 2011-02-25 | 2012-10-04 | Tohoku Univ | 不揮発機能メモリ装置 |
| JP2013200920A (ja) * | 2012-03-26 | 2013-10-03 | Tohoku Univ | 不揮発機能メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6179818B2 (ja) | 2017-08-16 |
| WO2014038341A1 (ja) | 2014-03-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5010700B2 (ja) | 半導体集積回路 | |
| KR101901666B1 (ko) | 기억 회로 | |
| JP6149246B2 (ja) | 不揮発性連想メモリ及びその動作方法 | |
| US9543013B1 (en) | Magnetic tunnel junction ternary content addressable memory | |
| US10802827B2 (en) | Memory device having in-situ in-memory stateful vector logic operation | |
| US8059480B2 (en) | Semiconductor memory device | |
| JP6179818B2 (ja) | 不揮発性連想メモリ | |
| US11107530B2 (en) | Non-volatile static random access memory (nvSRAM) with multiple magnetic tunnel junction cells | |
| TWI635488B (zh) | 存儲器單元和存儲裝置 | |
| US9741434B2 (en) | Resistance change memory | |
| US9773538B2 (en) | Nonvolatile semiconductor memory | |
| JP2003346473A (ja) | 薄膜磁性体記憶装置 | |
| TW202008353A (zh) | 記憶裝置以及驅動寫入電流的方法 | |
| KR20190007421A (ko) | 반도체 회로, 구동 방법 및 전자 장치 | |
| US9601176B2 (en) | Nonvolatile memory | |
| JP5483265B2 (ja) | 不揮発性ｃａｍ | |
| JP2012190515A (ja) | 半導体記憶装置 | |
| US9312006B2 (en) | Non-volatile ternary content-addressable memory with resistive memory device | |
| TW202141486A (zh) | 記憶體單元、記憶體系統與記憶體單元的操作方法 | |
| CN112863575B (zh) | 具有磁性隧道结的非易失寄存器 | |
| JP2014229326A (ja) | 不揮発性メモリ、その書き込み方法および読み出し方法 | |
| US11404424B2 (en) | Static random access memory with magnetic tunnel junction cells | |
| US11545218B2 (en) | Nonvolatile SRAM | |
| CN112927737B (zh) | 使用磁性隧道结的非易失寄存器 | |
| JP7282749B2 (ja) | 不揮発性記憶回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160707 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20160707 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170322 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170424 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170614 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170706 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6179818 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |