TW202141486A - 記憶體單元、記憶體系統與記憶體單元的操作方法 - Google Patents

記憶體單元、記憶體系統與記憶體單元的操作方法 Download PDF

Info

Publication number
TW202141486A
TW202141486A TW110114325A TW110114325A TW202141486A TW 202141486 A TW202141486 A TW 202141486A TW 110114325 A TW110114325 A TW 110114325A TW 110114325 A TW110114325 A TW 110114325A TW 202141486 A TW202141486 A TW 202141486A
Authority
TW
Taiwan
Prior art keywords
transistor
voltage
tunnel junction
node
magnetic tunnel
Prior art date
Application number
TW110114325A
Other languages
English (en)
Other versions
TWI770950B (zh
Inventor
王屏薇
陳瑞麟
林祐寬
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/166,570 external-priority patent/US11404424B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202141486A publication Critical patent/TW202141486A/zh
Application granted granted Critical
Publication of TWI770950B publication Critical patent/TWI770950B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0081—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a magnetic RAM [MRAM] element or ferromagnetic cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

本揭露提供記憶體單元。記憶體單元的第一層包括一第一電晶體以及一第二電晶體。第一電晶體和第二電晶體以交叉耦接配置彼此連接。第一電晶體的一第一汲極結構是電性耦接到第二電晶體的一第一閘極結構。第二電晶體的一第二汲極結構是電性耦接至第一電晶體的一第二閘極結構。記憶體單元的第二層包括電性耦接於第一電晶體的第一汲極結構的一第一磁穿隧接面元件，以及電性耦接於第二電晶體的第二汲極結構的一第二磁穿隧接面元件。第二層位於第一層的上方。

Description

記憶體單元、記憶體系統與記憶體單元的操作方法
本發明實施例係有關於記憶體單元，且特別係有關於具有磁穿隧接面（magnetic tunnel junction，MTJ）元件的記憶體單元。
電子裝置（例如計算機、可攜式裝置、智慧手機、物聯網（IoT）裝置等）的發展促使人們對記憶體裝置的需求增加。通常，記憶體裝置可以是揮發性記憶體裝置和非揮發性記憶體裝置。揮發性記憶體裝置可以在供電時儲存資料，但是一旦斷電，則可能會失去所儲存的資料。 不同於揮發性記憶體裝置，即使在斷電之後非揮發性記憶體裝置也可以保留資料，但是可能比揮發性記憶體裝置慢。
本發明實施例提供一種記憶體單元。記憶體單元的第一層包括一第一電晶體以及一第二電晶體。第一電晶體和第二電晶體以交叉耦接配置彼此連接。第一電晶體的一第一汲極結構是電性耦接到第二電晶體的一第一閘極結構。第二電晶體的一第二汲極結構是電性耦接至第一電晶體的一第二閘極結構。記憶體單元的第二層包括電性耦接於第一電晶體的第一汲極結構的一第一磁穿隧接面元件，以及電性耦接於第二電晶體的第二汲極結構的一第二磁穿隧接面元件。第二層位於第一層的上方。
再者，本發明實施例提供一種記憶體系統。記憶體系統包括一記憶體單元和一記憶體控制器。記憶體單元包括交叉耦接之複數電晶體、一第一磁穿隧接面元件和一第二磁穿隧接面元件。交叉耦接之電晶體耦接於一第一節點以及一第二節點。第一磁穿隧接面元件耦接於一共同節點以及第一節點之間。第二磁穿隧接面元件耦接於共同節點以及第二節點之間。第一磁穿隧接面元件是設置在一部分的交叉耦接之電晶體的上方。第二磁穿隧接面元件是設置在另一部分的交叉耦接之電晶體的上方。記憶體控制器耦接於記憶體單元。記憶體控制器通過以下方式對記憶體單元進行編程：施加一第一電壓至第一節點、在第一電壓施加至第一節點時，施加一第二電壓至第二節點、以及，在第一電壓施加至第一節點且第二電壓施加至第二節點時，施加一參考電壓至共同節點。
再者，本發明實施例提供一種記憶體單元的操作方法。藉由一記憶體控制器，施加一第一電壓至一記憶體單元的一第一磁穿隧接面元件的一第一釘扎層結構。藉由記憶體控制器，在第一電壓被施加至第一磁穿隧接面元件的第一釘扎層結構時，施加一第二電壓至記憶體單元的一第二磁穿隧接面元件的一第二釘扎層結構。第一釘扎層結構與第二釘扎層結構耦接於交叉耦接之複數電晶體。藉由記憶體控制器，在第一電壓被施加至第一磁穿隧接面元件的第一釘扎層結構以及第二電壓被施加至第二磁穿隧接面元件的第二釘扎層結構時，施加一參考電壓至第一磁穿隧接面元件的一第一自由層結構以及第二磁穿隧接面元件的一第二自由層結構。
以下揭露內容提供了許多用於實現在此所提供之標的不同部件的不同實施例或範例。以下描述組件和排列的具體範例以簡化本發明之實施例。當然，這些僅僅是範例，而不在於限制本發明之保護範圍。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明之實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡單和清楚的目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
另外，在空間上的相關用語，例如“在---之下（beneath）”、“之下（below）”、 “低於（lower）”、 “在---之上（above）”、 “之上（upper）”或類似的用語，係用於說明顯示於圖中的某一特徵與另一特徵之間的關係。除了描繪於圖中的方向以外，這些相對用語包括使用或操作這些元件的不同方向。元件也有可能具有其他方向（轉90度或位於其他方向），且內文中關於空間的相對敘述可依據上述原則作類似的解釋。
根據一些實施例，儲存電路或記憶體單元包括交叉耦接電晶體和磁穿隧接面（magnetic tunnel junction，MTJ）元件。在一方面，交叉耦接電晶體設置在第一層上，而MTJ元件設置在第一層上方的第二層上。交叉耦接電晶體可包括第一電晶體和第二電晶體。第一電晶體和第二電晶體可以是任何電晶體（例如金屬氧化物半導體場效電晶體（MOSFET）、鰭式FET（FinFET）、環繞式閘極（gate all around）FET（GAAFET）等）。第一電晶體和第二電晶體可以是N型電晶體。第一電晶體的第一汲極結構可以電性耦接至第二電晶體的第一閘極結構，而第二電晶體的第二汲極結構可以電性耦接至第一電晶體的第二閘極結構。在一方面，第一MTJ元件電性耦接到第一電晶體的第一汲極結構，以及第二MTJ元件電性耦接到第二電晶體的第二汲極結構。
有利地，所揭露的儲存電路或記憶體單元提供多個優點。一方面，所揭露的儲存電路或記憶體單元略過或省略了P型電晶體，而是以部分或全部重疊的方式在不同層中包括或實現了具有MTJ元件的N型電晶體。因此，可以通過省去大於N型電晶體的P型電晶體來實現面積效率。此外，由於可以避免流過P型電晶體的漏電流，因此可以得到功率效率。再者，MTJ元件可以在沒有電力的情況下儲存位元或資料，使得所揭露的儲存電路或記憶體單元可以操作或當作為非揮發性記憶體單元。
儘管針對包括交叉耦接電晶體和耦接至交叉耦接電晶體的MTJ元件的記憶體單元描述了本文公開的各種實施例，但是在一些實施例中可以實現不同的組件。例如，放大器或再生（regenerative）電路可以取代交叉耦接電晶體，其中不同類型的非揮發性記憶體單元或是可變電阻可以代替MTJ元件。
第1圖係顯示根據本揭露之一實施例的記憶體系統100。在一些實施例中，記憶體系統100包括記憶體控制器105和記憶體陣列120。記憶體陣列120可包括以二維或三維陣列設置的多個儲存電路或記憶體單元125。每一記憶體單元125可以耦接到對應的字元線WL和對應的位元線BL。記憶體控制器105可以根據通過字元線WL和位元線BL的電性信號而將資料寫入至記憶體陣列120或從記憶體陣列120中讀取。在其他實施例中，記憶體系統100包括比第1圖所顯示的更多、更少或不同的組件。
記憶體陣列120是儲存資料的硬體組件。一方面，記憶體陣列120為半導體記憶體元件。記憶體陣列120包括多個儲存電路或記憶體單元125。記憶體陣列120包括字元線WL0、WL1 ... WLJ，各自沿著第一方向（例如X方向）延伸，以及位元線BL0、BL1 ... BLK，各自沿著第二方向（例如Y方向）延伸。字元線WL和位元線BL可以是導電金屬或導電軌。一方面，每一記憶體單元125耦接到對應的字元線WL和對應的位元線BL，並且可以根據通過對應的字元線WL和對應的位元線BL的電壓或電流來操作。一方面，每一記憶體單元125包括交叉耦接電晶體和MTJ元件。每一記憶體單元125可以是具有MTJ元件的靜態隨機存取記憶體（SRAM）記憶體單元。藉由使用本文揭露的交叉耦接電晶體和MTJ元件，可以提高儲存密度和功率效率。在一些實施例中，記憶體陣列120包括附加線（例如選擇線、參考線、參考控制線、電源軌等）。記憶體系統100的配置和操作的詳細描述將提供在下面的第2圖至第10圖。
記憶體控制器105是控制記憶體陣列120的操作的硬體組件。在一些實施例中，記憶體控制器105包括位元線控制器112、字元線控制器114和時序控制器110。在一種配置中，字元線控制器114是經由記憶體陣列120的一或多個字元線WL提供電壓或電流的電路，而位元線控制器112是經由記憶體陣列120的一或多個位元線BL提供或是感測電壓或電流的電路。在一種配置中，時序控制器110是提供控制信號或時脈信號以同步位元線控制器112和字元線控制器114的操作的電路。位元線控制器112可以耦接到記憶體陣列120的位元線BL，而字元線控制器114可以耦接到記憶體陣列120的字元線WL。在一示範例中，為了將資料寫入記憶體單元125，字元線控制器114經由耦接到記憶體單元125的字元線WL而提供電壓或電流至記憶體單元125，以及位元線控制器112經由耦接到記憶體單元125的位元線BL施加偏壓電壓至記憶體單元125。在一示範例中，為了從記憶體單元125中讀取資料，字元線控制器114經由耦接到記憶體單元125的字元線WL而提供電壓或電流至記憶體單元125，以及位元線控制器112通過耦接到記憶體單元125的位元線BL來感測對應於由記憶體單元125所儲存的資料的電壓或電流。在一些實施例中，記憶體控制器105包括比第1圖所顯示之更多、更少或不同的組件。
第2圖係顯示本揭露一些實施例所述的具有MTJ元件220A、220B的記憶體單元125。在一些實施例中，記憶體單元125包括MTJ元件220A、220B以及電晶體T1、T2、T3、T4。這些組件可以一起操作以儲存一個位元。在其他實施例中，記憶體單元125包括比第2圖所顯示之更多、更少或不同的組件。
在一些實施例中，電晶體T1、T2操作為再生電路或正回授電路。電晶體T1和電晶體T2可以是任何電晶體（例如MOSFET、FinFET、GAAFET等）。電晶體T1和電晶體T2可以是N型電晶體。一方面，實施為N型電晶體的電晶體T1、T2可作為下拉電晶體。在一些實施例中，電晶體T1、T2可以由可執行本文所述的電晶體T1、T2的功能的其他電路或組件所代替。在一配置中，電晶體T1、T2以交叉耦接的構造而設置。一方面，電晶體T1的閘極結構耦接到節點N2或是電晶體T2的汲極結構。一方面，電晶體T2的閘極結構耦接到電晶體T1的汲極結構或是節點N1。一方面，電晶體T1的源極結構和電晶體T2的源極結構是彼此耦接。例如，電晶體T1的源極結構和電晶體T2的源極結構是耦接到接地軌，而在接地軌處提供接地電壓。在這種配置中，交叉耦接電晶體T1、T2可以感測在節點N1、N2處的電壓的電壓差，並增加該電壓差。例如，如果在節點N1的電壓為0.498V而在節點N2的電壓為0.497V，則交叉耦接電晶體T1、T2可以感測到節點N1的電壓高於節點N2的電壓。相應於施加到電晶體T2的閘極結構的電壓高於施加到電晶體T1的閘極結構的電壓，電晶體T2可以傳導比電晶體T1更多的電流。通過傳導更多的電流通過電晶體T2，可降低在節點N2的電壓，以增加在節點N1、N2的電壓的電壓差。透過正回授，在節點N1、N2的電壓的電壓差可以增加，直到在節點N1、N2的電壓之一者變為，例如，接地電壓。
在一種配置中，電晶體T3、T4操作為電性開關或傳輸閘電晶體。電晶體T3和電晶體T4可以是任何電晶體（例如MOSFET、FinFET、GAAFET等）。電晶體T3和電晶體T4可以是N型電晶體。在一些實施例中，電晶體T3、T4可以由可執行本揭露所述的電晶體T3、T4的功能的其他電路或組件所代替。在一配置中，電晶體T3包括電性耦接到字元線WL的閘極結構、電性耦接到位元線BL的源極結構以及電性耦接到節點N1或電晶體Tl的汲極結構的汲極結構。在一配置中，電晶體T4包括電性耦接至字元線WL的閘極結構、電性耦接至位元線BLB的源極結構以及電性耦接至節點N2或是電晶體T2的汲極結構的汲極結構。在該配置中，電晶體T3可以根據施加到字元線WL的電壓來允許位元線BL電性耦接或不耦接到節點N1。相似地，根據施加到字元線WL的電壓，電晶體T4可以允許位元線BLB電性耦接或是不耦接於節點N2。例如，根據施加到字元線WL的高電壓（例如VDD），電晶體T3被導通（致能）以將位元線BL電性耦接至節點N1，以及電晶體T4被導通（致能）以將位元線BLB電性耦接至節點N2。對於另一示範例，根據施加到字元線WL的低電壓（例如GND），電晶體T3被關閉（禁能）以使位元線BL不電性耦接於節點N1，而電晶體T4被關閉（禁能）以使位元線BLB不電性耦接於節點N2。
MTJ元件220A、220B是儲存一個位元之資料的電路。MTJ元件220A、220B可以實施為非揮發性記憶體元件。MTJ元件220A、220B可以作為可變電阻。在一些實施例中，MTJ元件220A、220B是由可執行本文所述的MTJ元件220A、220B的功能的其他電路或組件所代替。一方面，根據在MTJ元件220上施加的電壓來調整或修改MTJ元件220的阻抗。在一種配置中，MTJ元件220電性耦接在電晶體的汲極結構和共同節點N3之間，而在共同節點N3上施加參考電壓（例如1/2VDD或0.5V）。共同節點N3可以電性耦接到或實施為提供參考電壓的金屬軌或電源線。例如，MTJ元件220A是電性耦接在電晶體T1的汲極結構與共同節點N3之間，而MTJ元件220B是電性耦接在電晶體T2的汲極結構與共同節點N3之間。在這種配置中，MTJ元件220A、220B可以根據在節點N1、N2的電壓來儲存資料。例如，如果將低電壓（例如GND）施加到節點N1並且將高電壓（例如VDD）施加到節點N2以及將參考電壓（例如1/2 VDD或0.5V）施加到節點N3上，可以將MTJ元件220A設定或編程為具有比MTJ元件220B的阻抗更低的阻抗。例如，如果將高電壓（例如VDD）施加到節點N1並且將低電壓（例如GND）施加到節點N2以及將參考電壓（例如1/2 VDD或0.5V）施加到節點N3上，可以將MTJ元件220A設定或編程為具有比MTJ元件220B的阻抗更高的阻抗。MTJ元件220的示例性操作的詳細描述將說明於第3A圖與第3B圖。
在一些實施例中，記憶體控制器105可以透過字元線WL和位元線BL、BLB提供信號（例如電壓和/或電流），以向記憶體單元125寫入資料或從記憶體單元125讀取資料。當寫入資料時，記憶體控制器105可以藉由提供高電壓（例如VDD）至字元線WL來導通電晶體T3、T4。然後，記憶體控制器105可以經由位元線BL、BLB和電晶體T3、T4提供對應於資料的電壓，以寫入至節點N1、N2。根據通過位元線BL、BLB所施加的電壓，可以設定或編程MTJ元件220A、220B。例如，藉由在預定時間期間（例如30ns）內向節點N1施加低電壓（例如GND）並向節點N3施加參考電壓（例如1/2VDD），MTJ元件220A可以具有低阻抗（例如小於40k歐姆）的並聯狀態Rp。例如，藉由向節點N2施加高電壓（例如VDD）並向節點N3施加參考電壓，MTJ元件220B可以具有高阻抗（例如大於80k歐姆）的反平行狀態Rap。在預定時間期間（例如30ns）內導通電晶體T3、T4以設定MTJ元件220A、220B的狀態之後，記憶體控制器105可以關閉電晶體T3、4以使位元線BL、BLB分別電性分離於節點N1、N2。
當讀取資料時，記憶體控制器105可以關閉電晶體T3、T4並向節點N3提供電源電壓（例如VDD）。當關閉電晶體T3、T4時，可以根據MTJ元件220A、220B的編程狀態來設定節點N1、N2的電壓。例如，如果MTJ元件220A具有比MTJ元件220B更低的阻抗，則節點N1的電壓可以比節點N2的電壓更接近電源電壓（例如VDD），其中節點N2的電壓比節點N1的電壓更接近接地電壓（例如GND）。例如，如果MTJ元件220B具有比MTJ元件220A更低的阻抗，則節點N2的電壓可以比節點N1的電壓更接近電源電壓（例如VDD），其中節點N1的電壓比節點N2的電壓更接近接地電壓（例如GND）。在節點N1、N2的電壓穩定的預定時間期間（例如10ns）之後，記憶體控制器105可導通電晶體T3、T4並通過位元線BL、BLB分別感測在節點N1、N2的電壓，用以讀取。根據通過位元線BL、BLB感測到的電壓，記憶體控制器105可以決定記憶體單元125所編程的位元。例如，相應於通過位元線BL感測到的電壓比通過位元線BLB感測到的電壓更高，記憶體控制器105可決定記憶體單元125是儲存邏輯值“ l”。例如，相應於通過位元線BL感測到的電壓比通過位元線BLB感測到的電壓更低，記憶體控制器105可決定記憶體單元125是儲存邏輯值“ 0”。
有利地，記憶體單元125提供了多個好處。一方面，記憶體單元125略過或省略P型電晶體，但是包括或實現具有MTJ元件220A、220B的N型電晶體T1、T2、T3、T4。 MTJ元件220、220B可以設置在與電晶體N1、N2、N3、N4不同的層中。因此，通過消除大於N型電晶體的P型電晶體可以實現面積效率。再者，由於可以避免通過P型電晶體的漏電流，因此可以實現功率效率。另外，MTJ元件可以在沒有電力的情況下儲存位元或資料，使得記憶體單元125可以操作或當作為非揮發性記憶體單元。
第3A圖係顯示根據本揭露一些實施例所述之平行磁性狀態的MTJ元件220。第3B圖係顯示根據本揭露一些實施例所述之反平行磁性狀態的MTJ元件220。
在一些實施例中，MTJ元件220包括自由層結構310、阻擋層（barrier layer）結構315和釘扎層（pinned layer）結構320。阻擋層結構315可以將自由層結構310和釘扎層結構320分開。一方面，釘扎層結構320的狀態是固定的或是不可配置的，其中自由層結構310的狀態可根據MTJ元件220兩端的電壓進行配置。例如，如果在至少一時間期間（例如30ns）內將參考電壓（例如1/2VDD或0.5V）施加到MTJ元件220的自由層結構310並將低於參考電壓的低電壓（例如GND）施加到MTJ器件220的釘扎層結構320，可以將MTJ元件220編程為具有平行狀態Rp。例如，如果在至少一時間期間（例如30ns）內將參考電壓（例如1/2VDD或0.5V）施加到MTJ元件220的自由層結構310結構並將高於參考電壓的高電壓（例如VDD）施加到MTJ元件220的釘扎層結構320中，MTJ元件220可以被編程為具有反平行狀態Rap。平行狀態Rp的MTJ元件220比反平行狀態Rap的MTJ元件220具有較低的阻抗。
第4圖係顯示根據本揭露一些實施例所述之第2圖的記憶體單元125的操作的時序圖400。在一示範例中，在時間t0與時間t1之間，記憶體控制器105可以導通電晶體T3、T4以將資料寫入到記憶體單元125。在一示範例中，記憶體控制器105可以藉由提供高電壓（例如VDD）至字元線WL來導通電晶體T3、T4。然後，記憶體控制器105可以在預定時間期間（例如30ns）內提供低電壓（例如GND）至節點N1並提供參考電壓Vref（例如1/2VDD）至節點N3。根據在預定時間期間內提供給節點N1的低電壓（例如GND）和施加到節點N3的參考電壓Vref，MTJ元件220A可以具有低阻抗（例如小於40k歐姆）的平行狀態Rp。同時地，記憶體控制器105可提供高電壓（例如VDD）至節點N2，並將參考電壓Vref提供至節點N3。根據在預定時間期間內提供給節點N2的高電壓（例如VDD）和提供給節點N3的參考電壓Vref，MTJ元件220B可以具有高阻抗（例如小於80k歐姆）的反平行狀態Rap。在時間t1，在設定或編程MTJ元件220A、220B的狀態之後，記憶體控制器105可以關閉電晶體T3、T4以將位元線BL、BLB分別分離於節點N1、N2 。在時間t1，記憶體控制器105可以中斷向節點N3提供參考電壓，使得記憶體單元125可以不消耗功率。藉由關閉電晶體T3、T4並停止向節點N3提供參考電壓，在節點N1、N2的電壓可以變為接地電壓。
在時間t2，可以將電源提供給節點N3以讀取由MTJ元件220A、220B所儲存的資料。藉由在電晶體T3、T4被關閉時向節點N3提供供應電壓（例如VDD），可以根據MTJ元件220A、220B的編程狀態來設定節點N1、N2的電壓。例如，如果MTJ元件220A具有比MTJ元件220B更低的阻抗，則節點N1的電壓可以比節點N2的電壓更接近供應電壓（例如VDD），其中節點N2的電壓可以比節點N1的電壓更接近接地電壓（例如GND）。例如，如果MTJ元件220B具有比MTJ元件220A更低的阻抗，則節點N2的電壓可以比節點N1的電壓更接近供應電壓（例如VDD），其中節點N1的電壓可以比節點N2的電壓更接近接地電壓（例如GND）。
在時間點t3，在節點N1、N2的電壓根據MTJ元件220A、220B的編程狀態穩定之後，記憶體控制器105可以導通電晶體T3、T4來分別通過位元線BL、BLB感測節點N1、N2的電壓，以進行讀取。根據通過位元線BL、BLB所感測到的電壓，記憶體控制器105可以決定記憶體單元125的編程位元。例如，相應於通過位元線BL感測到的電壓高於通過位元線BLB感測到的電壓，記憶體控制器105可以決定記憶體單元125儲存了邏輯值“ l”。例如，相應於通過位元線BL感測的電壓低於通過位元線BLB感測到的電壓，記憶體控制器105可以決定記憶體單元125儲存了邏輯值“ 0”。
第5A圖係顯示根據本揭露一些實施例所述之儲存一個位元的第一狀態（例如邏輯值“ 1”）的記憶體單元125的示意圖。記憶體控制器105可以在預定時間期間（例如30ns）內提供低電壓（例如GND）至節點N1並提供參考電壓（例如1/2VDD）至節點N3。根據在預定時間期間內提供給節點N1的低電壓（例如GND）和施加到節點N3的參考電壓（例如1/2VDD），MTJ元件220A可以具有低阻抗的平行狀態Rp。同時地，記憶體控制器105可以提供高電壓（例如VDD）至節點N2並提供參考電壓（例如1/2VDD）至節點N3。根據在預定時間期間內提供給節點N2的高電壓（例如VDD）和提供給節點N3的參考電壓（例如1/2VDD），MTJ元件220B可以具有高阻抗的反平行狀態Rap。藉由在預定時間期間（例如30ns）施加電壓來設定或編程MTJ元件220A、220B的狀態。為了讀取資料，可以關閉電晶體T3，T4，並且可以將供應電壓（例如VDD）提供給節點N3。藉由提供供應電壓並關閉電晶體T3、T4，可以根據MTJ元件220A、220B的編程狀態來穩定節點N1、N2的電壓。在第5A圖所顯示的例子中，因為MTJ元件220A具有比MTJ元件220B更低的電阻，節點N1的電壓可以比節點N2的電壓更接近供應電壓（例如VDD），以及節點N2的電壓可以比N1的電壓更接近接地電壓（例如GND）。在節點N1、N2的電壓穩定之後，記憶體控制器105導通電晶體T3、T4並通過位元線BL、BLB分別感測節點N1、N2的電壓，以進行讀取。在第5A圖所顯示的例子中，因為通過位元線BL感測到的電壓高於通過位元線BLB感測到的電壓，所以記憶體控制器105可以確定記憶體單元125儲存了邏輯值“ l”。
第5B圖係顯示根據本揭露所述之儲存一個位元的第二狀態（例如邏輯值“0”）的記憶體單元125的示意圖。記憶體控制器105可以在預定時間期間（例如30ns）內提供高電壓（例如VDD）至節點N1並提供參考電壓（例如1/2VDD）至節點N3。根據在預定時間期間內提供給節點N1的高電壓（例如VDD）和施加給節點N3的參考電壓（例如1/2VDD），MTJ元件220A可以為具有高阻抗的反平行狀態Rap。同時地，記憶體控制器105可以提供低電壓（例如GND）至節點N2並提供參考電壓（例如1/2VDD）至節點N3。根據在預定時間期間內提供給節點N2的低電壓（例如GND）和提供給節點N3的參考電壓（例如1/2VDD），MTJ元件220B可以為具有低阻抗的平行狀態Rp。在預定時間期間（例如30ns）通過施加電壓，可設定或編程MTJ元件220A、220B的狀態。為了讀取資料，可以關閉電晶體T3、T4，並且可以將供應電壓（例如VDD）提供給節點N3。藉由提供供應電壓並關閉電晶體T3、T4，可以根據MTJ元件220A、220B的編程狀態來穩定節點N1、N2的電壓。在第5B圖所顯示的例子中，因為MTJ元件220B具有比MTJ元件220A更低的阻抗，節點N2的電壓可以比節點N1的電壓更接近供應電壓（例如VDD），以及節點N1的電壓可以比節點N2的電壓更接近接地電壓（例如GND）。在節點N1，N2的電壓穩定之後，記憶體控制器105可以導通電晶體T3、T4並分別通過位元線BL、BLB來感測節點N1、N2的電壓，以進行讀取。在第5B圖所示的例子中，因為通過位元線BLB感測到的電壓高於通過位元線BLB感測到的電壓，所以記憶體控制器105可以確定記憶體單元125儲存了邏輯值“ 0”。
第6圖係顯示根據本揭露一些實施例所述的具有MTJ元件220A、220B的記憶體單元125的佈局或上視圖600。在一些實施例中，記憶體單元125包括沿著X方向伸長的閘極結構610A、610B、610C、610D、沿著Y方向伸長的主動區630A、630B、630C、630D以及MTJ元件220A、220B 。這些部件可以被設置並作為第6圖所描述的記憶體單元125。一方面，記憶體單元125包括比第6圖顯示的更多、更少或不同的組件。例如，記憶體單元125包括第6圖中未顯示的附加組件（例如繞線金屬、導通孔接點）。
在一些實施例中，在閘極結構610A、610B、610C、610D與主動區630A、630B、630C、630D相交的地方形成電晶體。閘極結構610A、610B、610C、610D可以對應於或包括多晶矽或是其他導電材料。主動區630A、630B、630C、630D可以包括N型擴散。例如，電晶體T1是形成在主動區630A、630B和閘極結構610B的相交處。例如，電晶體T3是形成在主動區630A、630B與閘極結構610A的相交處。例如，電晶體T2是形成在主動區630C、630D和閘極結構610C的相交處。例如，電晶體T4是形成在主動區630C、630D和閘極結構610D的相交處。在一示範例中，電晶體T1和T3在MTJ元件220A下方的主動區630A、630B中共享汲極結構。在一示範例中，電晶體T2和T4在MTJ元件220B下方的主動區630C、630D中共享汲極結構。
在一方面，MTJ元件220A、220B是設置在與電晶體T1、T2、T3、T4的不同層上。在一方面，MTJ元件220A、220B可以與電晶體T1、T2、T3、T4部分地重疊。例如，MTJ元件220A設置在電晶體T1、T3的共享汲極結構上方或與之重疊。例如，MTJ元件220B被設置在電晶體T2、T4的共享汲極結構之上或與之重疊。
有利地，記憶體單元125可以以區域有效的方式而形成。一方面，藉由共享汲極結構，可以在緊湊的區域中形成電晶體T1、T2、T3、T4。此外，藉由消除通常消耗比N型電晶體更大的面積的P型電晶體，可以在較小的區域中形成記憶體單元125。此外，藉由在電晶體T1、T2、T3、T4的共享汲極結構上方形成MTJ元件220A、220B，可以在緊湊的區域中形成電晶體T1、T2、T3、T4以實現面積效率。
第7圖係顯示根據本揭露一些實施例所述之第6圖中沿著記憶體單元125的線A-A’的剖面圖。一方面，主動區630A沿著Y方向延伸。在第一層620中，電晶體T3可以形成在閘極結構610A和主動區630A相交或重疊的地方，以及電晶體T1可以形成在閘極結構610B和主動區630A相交或重疊的地方。如第7圖所顯示，電晶體T1、T3可以共享汲極結構D。共享的汲極結構D可以是或作為節點N1。在第一層620上方的第二層680中，MTJ元件220A沿著Z方向形成在電晶體T1、T3的共享的汲極結構D上方。在一配置中，釘扎層結構320被設置在比自由層結構310更低的層中。因此，MTJ元件220A的釘扎層結構320可以經由接點（例如VD ... Vx-1）和金屬軌（M0 ... Mx）而電性耦接到汲極結構D，以及MTJ元件220A的自由層結構310可以經由導通孔接點Vx電性耦接到金屬軌Mx+1。金屬軌Mx+1可以是或是作為節點N3。
第8圖係顯示根據本揭露一些實施例所述之具有MTJ元件220A、220B的記憶體單元125的上視圖800。第9圖係顯示根據本揭露一些實施例所述之第8圖中沿著記憶體單元125的線B-B’的剖面圖。在一方面，第8圖所顯示的記憶體單元125相似於第6圖所顯示的記憶體單元125，除了MTJ元件220A、220B沿著穿過X方向和Y方向的對角線而設置。在一些實施例中，MTJ元件220A、220B設置在金屬第3層（M3）或更高層中。MTJ元件220的釘扎層結構可以通過MTJ元件220A、220B下方的互連910（例如金屬第0層（M0）、金屬第1層（M1）或金屬第2層（M2））而電性耦接至電晶體的汲極結構D。互連910可以沿著Y方向延伸以重疊於電晶體T1的汲極結構和電晶體T1的閘極結構610B。在一示範例中，互連910的第一部分電晶體T1是透過金屬擴散（MD）、導通孔接點VD、金屬軌MO和導通孔接點VO電性連接到汲極結構D。在一示範例中，互連910的第二部分是透過互連910與MTJ元件220A之間的金屬軌與導通恐接點而電性連接至MTJ元件220A的釘扎層結構。藉由實施互連910，MTJ元件220A可以設置在電晶體T1的閘極結構610B上方，而MTJ元件220B可以設置在電晶體T2的閘極結構610C上方。
有利地，藉由如第8-9圖所述之沿著對角線方向放置MTJ元件220A、220B來以緊湊的方式實現記憶體單元，同時滿足間隔規則（spacing rule）或要求（例如設計規則檢查（design rule checking，DRC））。在一示範例中，MTJ元件220A、220B沿著X方向或Y方向的距離小於分離距離（separation distance）時，可能會違反DRC。分離距離可以是兩個主動區630之間的距離的1.5倍-2倍。藉由如第8-9圖所述之沿著對角線方向放置MTJ元件220A、220B的方式，可以在分配用於放置四個電晶體T1、T2、T3、T4的矩形區域內實現MTJ元件220A、220B，同時滿足間隔規則或要求。
在一些實施例中，每一MTJ元件220具有沿著X方向的寬度W和沿著Y方向的長度L。每一MTJ元件220的長度L可以大於接觸間距CPP，但是小於接觸間距CPP的1.5倍。接觸間距CPP可以是第一閘極結構的中心與第二閘極結構的中心之間的距離。藉由確保MTJ元件220的長度L小於接觸間距CPP的1.5倍，位於對角線的MTJ元件220A、220B可以滿足MTJ元件220A、220B的間隔規則或要求。例如，藉由確保每一MTJ元件220A/220B的長度L小於接觸間距CPP的1.5倍，沿著X方向的MTJ元件220A的右端可以不面對沿著X方向的MTJ元件220B的左端。因此，可以沿著對角線方向設置MTJ元件220A、220B以實現面積效率。
第10A圖係顯示根據本揭露一些實施例所述之MTJ元件220A、220B以及向MTJ元件220A、220B提供參考電壓或供應電壓的電源軌1010A、1010B的上視圖1000A。第10B圖係顯示根據本揭露一些實施例所述之MTJ元件220A、220B以及向MTJ元件220A、220B提供參考電壓或供應電壓的電源軌1010C、1010D的上視圖1000B。電源軌1010可以構成或作為共用節點N3。在一些實施例中，電源軌1010A、1010B可沿著Y方向延伸，如第10A圖所顯示。電源軌1010A可以電性連接到MTJ元件220A的自由層結構，以及電源軌1010B可以電性連接到MTJ元件220B的自由層結構。在一些實施例中，電源軌1010C、1010D可沿著X方向延伸，如第10B圖所顯示。在一方面，電源軌1010可以在與特定層相關聯的方向上延伸。例如，電源軌1010可以在偶數層（例如M4、M6、M8）上沿著X方向延伸或是在奇數層（例如M3、M5、M7）沿著Y方向延伸。在一些實施例中，金屬軌1010A、1010B可以由單一金屬軌代替，而該金屬軌的寬度足以覆蓋或重疊MTJ元件220A、220B，使得參考電壓或供應電壓可以提供給具有低阻抗的MTJ元件220A、220B的自由層結構。
第11圖係顯示根據本揭露之一些實施例所述之使用MTJ元件220A、220B將資料寫入記憶體單元125的方法1100的流程圖。方法1100可以由第1圖的記憶體控制器105所執行。在一些實施例中，方法1100是由其他實體執行。在一些實施例中，方法1100包括比第11圖所顯示的更多、更少或不同的操作。
在操作1110中，記憶體控制器105配置電晶體T3、T4，以將第一位元線BL耦接到第一節點N1並將第二位元線BLB耦接到第二節點N2。在一種方法中，記憶體控制器105產生並施加高電壓（例如VDD）至耦接到電晶體T3、T4的閘極結構的字元線WL，以導通電晶體T3、T4。
在操作1120中，記憶體控制器105透過第一位元線向第一節點Nl施加第一電壓。在操作1130中，記憶體控制器105透過第二位元線向第二節點N2施加第二電壓。在操作1140中，記憶體控制器105施加參考電壓至第三節點N3。在一種方法中，記憶體控制器105施加低電壓（例如GND）至位元線BL，同時施加高電壓（例如VDD）至位元線BLB並施加參考電壓（例如1/2VDD ）至節點N3，以儲存邏輯值“ l”。在一種方法中，記憶體控制器105施加高電壓（例如VDD）至位元線BL，同時施加低電壓（例如GND）至位元線BLB以及參考電壓（例如1/2VDD ）至節點N3，以儲存邏輯值“ 0”。在預定時間期間（例如30ns）施加電壓之後，可以設定或編程MTJ元件220A、220B的狀態。例如，如果將低電壓（例如GND）施加到節點N1，並且將高電壓（例如VDD）施加到節點N2且將參考電壓（例如1/2 VDD或0.5V）施加到節點N3，則可以將MTJ元件220A設定或編程為具有平行狀態Rp，並將MTJ元件220B設定或編程為具有反平行狀態Rap。例如，如果將高電壓（例如VDD）施加到節點N1，並且將低電壓（例如GND）施加到節點N2且將參考電壓（例如1/2 VDD或0.5V）施加到節點N3，則可以將MTJ元件220A設定或編程為具有反平行狀態Rap，並且將MTJ元件220B設定或編程為具有平行狀態Rp。
在操作1150中，記憶體控制器105將第一位元線BL分離於第一節點N1，並將第二位元線BLB分離於第二節點N2。在一種方法中，記憶體控制器105產生並施加低電壓（例如GND）至耦接到電晶體T3、T4的閘極結構的字元線WL，以關閉電晶體T3、T4。記憶體控制器105可以向共同節點N3施加低電壓（例如GND）以關閉記憶體單元125。在一方面，MTJ元件220A、220B可以在沒有電力的情況下維持資料。
為了讀取由記憶體單元125所儲存的資料，記憶體控制器105可以施加供應電壓（例如VDD）至節點N3，同時關閉電晶體T3、T4。藉由施加供應電壓（例如VDD）至節點N3，可以根據MTJ元件220A、220B的編程狀態來設定節點N1、N2的電壓。例如，如果MTJ元件220A具有比MTJ元件220B低的阻抗，則節點N1的電壓可以比節點N2的電壓更接近電源電壓（例如VDD），以及節點N2的電壓可以比節點N1的電壓更接近接地電壓（例如GND）。例如，如果MTJ元件220B具有比MTJ元件220A更低的阻抗，則節點N2的電壓可以比節點N1的電壓更接近供應電壓（例如VDD），以及節點N1的電壓可以比節點N2的電壓更接近接地電壓（例如GND）。在節點N1、N2的電壓穩定之後，記憶體控制器105可導通電晶體T3、T4，以感測節點N1、N2的電壓，並根據所感測的電壓來確定由記憶體單元125所儲存的資料。
有利地，所揭露的記憶體單元125提供了多個益處。一方面，記憶體單元125略過或省略P型電晶體，而是以部分或全部重疊的方式在不同的層中包括或實現具有MTJ元件220的N型電晶體。因此，藉由消除大於N型電晶體的P型電晶體可以實現面積效率。此外，由於可以避免通過P型電晶體的漏電流，因此可以實現功率效率。再者，MTJ元件220可以在沒有電力的情況下儲存位元或是資料，使得記憶體單元125可以操作或當作為非揮發性記憶體單元。
現在參考第12圖，其係顯示根據本揭露一些實施例所述之計算系統1200的方塊圖。電路或佈局設計者可以將計算系統1200用於積體電路設計。如本文所使用的“電路”是電子組件的互連，諸如電阻、電晶體、開關、電池、電感或被配置用於實現期望功能的其他類型的半導體元件。計算系統1200包括與記憶體裝置1210相關聯的主機裝置1205。主機裝置1205可以被配置為從一或多個輸入裝置1215接收輸入並且提供輸出至一或多個輸出裝置1220。主機裝置1205可以配置為分別經由適當的介面1225A、1225B和1225C與記憶體裝置1210、輸入裝置1215和輸出裝置1220進行通訊。可以在各種計算裝置中實現計算系統1200，例如計算機（例如桌機、膝上型計算機、伺服器、資料中心等）、平板電腦、個人數位助理、行動裝置、其他手持式或可攜式裝置或是任何其他適用於使用主機裝置1205執行示意圖設計和/或佈局設計的計算單元。
輸入裝置1215可包括多種輸入技術中的任何一種，例如鍵盤、觸控筆、觸碰螢幕、滑鼠、軌跡球、小鍵盤、麥克風、語音識別、運動識別、遠程控制器、輸入埠、一或多個按鈕、撥號盤、操縱桿、以及與主機裝置1205關聯且允許外部來源，例如使用者（例如電路或是佈局設計者）輸入資訊（例如資料）到主機裝置中並向主機裝置發送指令的任何其他輸入周邊裝置。相似地，輸出裝置1220可以包括多種輸出技術，例如外部記憶體、印表機、揚聲器、顯示器、麥克風、發光二極管、耳機、視頻元件以及被配置為接收來自主機裝置1205的資訊（例如資料）的任何其他輸出周邊裝置。輸入到主機裝置1205和/或從主機裝置輸出的“資料”可以包括以下多種中的任一種：文字資料、電路資料、信號資料、半導體元件資料、圖形資料、其組合、或是適用於使用計算系統1200處理的其他類型的類比和/或數位資料。
主機裝置1205包括一或多個處理單元/處理器或與之相關聯，例如中央處理單元（ CPU）核心1230A-1230N。 CPU核心1230A-1230N可以被實現為特殊應用積體電路（Application Specific Integrated Circuit，ASIC）、可程式化邏輯閘陣列（Field Programmable Gate Array，FPGA）或任何其他類型的處理單元。每一CPU核心1230A-1230N可以被配置為執行用於運行主機裝置1205的一或多個應用的指令。在一些實施例中，用於運行一或多個應用的指令和資料可以被儲存在記憶體裝置1210內。主機裝置1205還可以被配置為在記憶體裝置1210內儲存運行一或多個應用程序的結果。因此，主機裝置1205可以被配置為請求記憶體裝置1210執行各種操作。例如，主機裝置1205可以請求記憶體裝置1210讀取資料、寫入資料、更新或刪除資料和/或執行管理或其他操作。主機裝置1205可配置為執行的一個此類應用程序可以是標準單元應用程序1235。標準單元應用程序1235可以是主機裝置1205的使用者可以使用的計算機輔助設計或電子設計自動化軟體套件的一部分，以使用、建立或修改電路的標準單元。在一些實施例中，用於執行或運行標準單元應用程序1235的指令可以儲存在記憶體裝置1210內。標準單元應用程序1235可以由一或多個CPU核心1230A-1230N使用與自記憶體裝置1210的標準單元應用相關聯的指令來執行。在一示範例中，標準單元應用程序1235允許使用者利用記憶體系統100或一部分記憶體系統100的預先產生的電路圖和/或佈局設計來輔助積體電路設計。在完成積體電路的佈局設計之後，可以藉由製造設備根據佈局設計來製造多個積體電路，例如包括記憶體系統100或是一部分的記憶體系統100。
仍然參考第12圖，記憶體裝置1210包括記憶體控制器1240，其被配置為從記憶體陣列1245讀取資料或向記憶體陣列1245寫入資料。記憶體陣列1245可以包括各種揮發性和/或非揮發性記憶體。例如，在一些實施例中，記憶體陣列1245可以包括NAND快閃記憶體核心。在其他實施例中，記憶體陣列1245可以包括NOR快閃記憶體核心、SRAM核心、動態隨機存取記憶體（DRAM）核心；磁阻隨機存取記憶體（MRAM）核心、相變記憶體（PCM）核心、電阻式隨機存取記憶體（ ReRAM）核心、3D XPoint記憶體核心、鐵電隨機存取記憶體（FeRAM）核心以及其他適合在記憶體陣列內使用的記憶體核心。記憶體控制器1240可以單獨地和獨立地控制記憶體陣列1245中的記憶體。換句話說，記憶體控制器1240可配置為單獨地且獨立地與記憶體陣列1245中的每一記憶體進行通訊。藉由與記憶體陣列1245通訊，記憶體控制器1240可以被配置為相應於從主機裝置1205接收的指令而從記憶體陣列中讀取資料或寫入資料。儘管顯示為記憶體裝置1210的一部分，在一些實施例中，記憶體控制器1240可以是主機裝置1205的一部分或計算系統1200的另一組件的一部分並且與記憶體裝置相關聯。記憶體控制器1240可以被實現為軟體、硬體、韌體或其組合中的邏輯電路，以執行本文描述的功能。例如，在一些實施例中，記憶體控制器1240可以被配置為在從主機裝置1205接收到請求之後取回與儲存在記憶體裝置1210的記憶體陣列1245中的標準單元應用程序1235相關聯的指令。
應當理解，第12圖僅顯示出和描述了計算系統1200的一些組件。 然而，計算系統1200可以包括其他組件，例如各種電池和電源、網路介面、路由器、開關、外部記憶體系統、控制器等。一般而言，計算系統1200可以包括執行本文所述功能所需要或認為合乎需要的硬體、軟體和/或韌體組件的組成中的任何一個。相似地，主機裝置1205、輸入裝置1215、輸出裝置1220以及包括記憶體控制器1240和記憶體陣列1245的記憶體裝置1210可以包括在執行此處描述的功能時必需或合乎需要的其他硬體、軟體和/或韌體組件。
本揭露提供一種SRAM單元。在一些實施例中，SRAM單元包括一第一MTJ元件。第一MTJ元件包括一自由層結構、一阻擋層結構和一釘扎層結構。 在一些實施例中，SRAM單元包括耦接在位元線和第一MTJ元件的釘扎層結構之間的第一導通閘電晶體。 在一些實施例中，SRAM單元包括耦接在接地端與第一MTJ元件的釘扎層結構之間的第一下拉電晶體。 在一些實施例中，第一MTJ元件的自由層結構是耦接到電源線。
本揭露提供一種記憶體單元。記憶體單元的第一層包括一第一電晶體以及一第二電晶體。第一電晶體和第二電晶體以交叉耦接配置彼此連接。第一電晶體的一第一汲極結構是電性耦接到第二電晶體的一第一閘極結構。第二電晶體的一第二汲極結構是電性耦接至第一電晶體的一第二閘極結構。記憶體單元的第二層包括電性耦接於第一電晶體的第一汲極結構的一第一磁穿隧接面元件，以及電性耦接於第二電晶體的第二汲極結構的一第二磁穿隧接面元件。第二層位於第一層的上方。
在一些實施例中，第一磁穿隧接面元件是設置在第一電晶體的第一汲極結構的上方，以及其中第二磁穿隧接面元件是設置在第二電晶體的第二汲極結構的上方。
在一些實施例中，第一磁穿隧接面元件是設置在第一電晶體的第二閘極結構上方，以及其中第二磁穿隧接面元件是設置在第二電晶體的第一閘極結構上方。
在一些實施例中，第一磁穿隧接面元件是電性耦接在第一電晶體的第一汲極結構和一共同節點之間，以及一參考電壓是施加在共同節點，其中第二磁穿隧接面元件是電性耦接在第二電晶體的第二汲極結構和共同節點之間。
在一些實施例中，第一磁穿隧接面元件包括：一釘扎層結構和一自由層結構。釘扎層結構電性耦接至第一電晶體的第一汲極結構。自由層結構電性耦接至共同節點。
在一些實施例中，第二磁穿隧接面元件包括一釘扎層結構和一自由層結構。釘扎層結構電性耦接至第二電晶體的第二汲極結構。自由層結構電性耦接至共同節點。
在一些實施例中，釘扎層結構比自由層結構更接近第一電晶體。
在一些實施例中，第一層更包括一第三電晶體和一第四電晶體，其中第三電晶體是電性耦接在一第一位元線和第一電晶體的第一汲極結構之間，以及第四電晶體是電性耦接在一第二位元線和第二電晶體的第二汲極結構之間。
在一些實施例中，第一電晶體、第二電晶體、第三電晶體與第四電晶體為N型電晶體。
在一些實施例中，第三電晶體的一第三閘極結構是電性耦接至一字元線，以及第四電晶體的一第四閘極結構是電性耦接至字元線。
在一些實施例中，其中第一電晶體和第三電晶體共享第一汲極結構，以及第二電晶體與第四電晶體共享第二汲極結構。
本揭露提供一種記憶體系統。記憶體系統包括一記憶體單元和一記憶體控制器。記憶體單元包括交叉耦接之複數電晶體、一第一磁穿隧接面元件和一第二磁穿隧接面元件。交叉耦接之電晶體耦接於一第一節點以及一第二節點。第一磁穿隧接面元件耦接於一共同節點以及第一節點之間。第二磁穿隧接面元件耦接於共同節點以及第二節點之間。第一磁穿隧接面元件是設置在一部分的交叉耦接之電晶體的上方。第二磁穿隧接面元件是設置在另一部分的交叉耦接之電晶體的上方。記憶體控制器耦接於記憶體單元。記憶體控制器通過以下方式對記憶體單元進行編程：施加一第一電壓至第一節點、在第一電壓施加至第一節點時，施加一第二電壓至第二節點、以及，在第一電壓施加至第一節點且第二電壓施加至第二節點時，施加一參考電壓至共同節點。
在一些實施例中，第一磁穿隧接面元件是在交叉耦接之電晶體的一第一電晶體的一第一汲極結構上方，以及第二磁穿隧接面元件是在交叉耦接之電晶體的一第二電晶體的一第二汲極結構上方。
在一些實施例中，第一磁穿隧接面元件是在交叉耦接之電晶體的一第一電晶體的一第一閘極結構上方，以及第二磁穿隧接面元件是在交叉耦接之電晶體的一第二電晶體的一第二閘極結構上方。
在一些實施例中，第一磁穿隧接面元件包括一第一釘扎層結構和一第一自由層結構。第一釘扎層結構電性耦接至交叉耦接之電晶體的一第一電晶體的一第一汲極結構。第一自由層結構電性耦接至共同節點。第二磁穿隧接面元件一第二釘扎層結構和一第二自由層結構。第二釘扎層結構電性耦接至交叉耦接之電晶體的一第二電晶體的一第二汲極結構。第二自由層結構電性耦接至共同節點。
在一些實施例中，第一磁穿隧接面元件的第一釘扎層結構比第一磁穿隧接面元件的第一自由層結構更接近第一電晶體，其中第二磁穿隧接面的第二釘扎層結構比第二磁穿隧接面元件的第二自由層結構更接近第二電晶體。
在一些實施例中，記憶體單元更包括一第三電晶體和一第四電晶體。第三電晶體電性耦接於一第一位元線和第一節點之間。第四電晶體電性耦接於一第二位元線和第二節點之間。記憶體控制器用於：經由第一位元線和第三電晶體，施加第一電壓至第一節點；以及經由第二位元線和第四電晶體，施加第二電壓至第二節點。
本揭露提供一種記憶體單元的操作方法。藉由一記憶體控制器，施加一第一電壓至一記憶體單元的一第一磁穿隧接面元件的一第一釘扎層結構。藉由記憶體控制器，在第一電壓被施加至第一磁穿隧接面元件的第一釘扎層結構時，施加一第二電壓至記憶體單元的一第二磁穿隧接面元件的一第二釘扎層結構。第一釘扎層結構與第二釘扎層結構耦接於交叉耦接之複數電晶體。藉由記憶體控制器，在第一電壓被施加至第一磁穿隧接面元件的第一釘扎層結構以及第二電壓被施加至第二磁穿隧接面元件的第二釘扎層結構時，施加一參考電壓至第一磁穿隧接面元件的一第一自由層結構以及第二磁穿隧接面元件的一第二自由層結構。
在一些實施例中，第一電壓是透過一第一位元線和電性耦接到交叉耦接之電晶體之一者的一第一電晶體被施加到第一磁穿隧接面元件的第一釘扎層結構，以及第二電壓是透過一第二位元線和電性耦接到交叉耦接之電晶體之另一者的一第二電晶體被施加到第二磁穿隧接面元件的第二釘扎層結構。
在一些實施例中，第一電壓高於參考電壓，以及參考電壓高於第二電壓。
雖然本發明已以較佳實施例發明如上，然其並非用以限定本發明，任何所屬技術領域中包括通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:記憶體系統 105:記憶體控制器 110:時序控制器 112:位元線控制器 114:字元線控制器 120:記憶體陣列 125:記憶體單元 220, 220A-220B:MTJ元件 310:自由層結構 315:阻擋層結構 320:釘扎層結構 400:時序圖 600, 800, 1000A, 1000B:上視圖 610A-610D:閘極結構 620:第一層 630A-630D:主動區 680:第二層 910:互連 1010A-1010D:電源軌 1100:方法 1110-1150:操作 1200:計算系統 1205:主機裝置 1210:記憶體裝置 1215:輸入裝置 1220:輸出裝置 1225A-1225C:介面 1230A-1230N:CPU核心 1235:標準單元應用程序 1240:記憶體控制器 1245:記憶體陣列 BL, BLB, BL0-BLK:位元線 M0-Mx:金屬軌 N1-N3:節點 Rap:反平行狀態 Rp:平行狀態 T1-T4:電晶體 VD-Vx-1:接點 WL, WL0-WLJ:字元線
第1圖係顯示根據本揭露之一實施例的記憶體系統。 第2圖係顯示本揭露一些實施例所述的具有MTJ元件的記憶體單元。 第3A圖係顯示根據本揭露一些實施例所述之平行磁性狀態的MTJ元件。 第3B圖係顯示根據本揭露一些實施例所述之反平行磁性狀態的MTJ元件。 第4圖係顯示根據本揭露一些實施例所述之第2圖的記憶體單元的操作的時序圖。 第5A圖係顯示根據本揭露一些實施例所述之儲存一個位元的第一狀態（例如邏輯值“ 1”）的記憶體單元的示意圖。 第5B圖係顯示根據本揭露所述之儲存一個位元的第二狀態（例如邏輯值“0”）的記憶體單元的示意圖。 第6圖係顯示根據本揭露一些實施例所述的具有MTJ元件的記憶體單元的佈局或上視圖。 第7圖係顯示根據本揭露一些實施例所述之第6圖中沿著記憶體單元的線A-A’的剖面圖。 第8圖係顯示根據本揭露一些實施例所述之具有MTJ元件的記憶體單元的上視圖。 第9圖係顯示根據本揭露一些實施例所述之第8圖中沿著記憶體單元的線B-B’的剖面圖。 第10A圖係顯示根據本揭露一些實施例所述之MTJ元件以及向MTJ元件提供參考電壓或供應電壓的電源軌的上視圖。 第10B圖係顯示根據本揭露一些實施例所述之MTJ元件以及向MTJ元件提供參考電壓或供應電壓的電源軌的上視圖。 第11圖係顯示根據本揭露之一些實施例所述之使用MTJ元件將資料寫入記憶體單元的方法的流程圖。 第12圖係顯示根據本揭露一些實施例所述之計算系統的方塊圖。
125:記憶體單元
220A-220B:MTJ元件
BL,BLB:位元線
N1-N3:節點
T1-T4:電晶體
WL:字元線

Claims (20)

  1. 一種記憶體單元，包括： 一第一層，包括一第一電晶體以及一第二電晶體，其中上述第一電晶體和上述第二電晶體以交叉耦接配置彼此連接，其中上述第一電晶體的一第一汲極結構是電性耦接到上述第二電晶體的一第一閘極結構，其中上述第二電晶體的一第二汲極結構是電性耦接至上述第一電晶體的一第二閘極結構；以及 一第二層，包括電性耦接於上述第一電晶體的上述第一汲極結構的一第一磁穿隧接面元件，以及電性耦接於上述第二電晶體的上述第二汲極結構的一第二磁穿隧接面元件， 其中上述第二層位於上述第一層的上方。
  2. 如請求項1所述之記憶體單元，其中上述第一磁穿隧接面元件是設置在上述第一電晶體的上述第一汲極結構的上方，以及其中上述第二磁穿隧接面元件是設置在上述第二電晶體的上述第二汲極結構的上方。
  3. 如請求項1所述之記憶體單元，其中上述第一磁穿隧接面元件是設置在上述第一電晶體的上述第二閘極結構上方，以及其中上述第二磁穿隧接面元件是設置在上述第二電晶體的上述第一閘極結構上方。
  4. 如請求項1所述之記憶體單元，其中上述第一磁穿隧接面元件是電性耦接在上述第一電晶體的上述第一汲極結構和一共同節點之間，以及一參考電壓是施加在上述共同節點，其中上述第二磁穿隧接面元件是電性耦接在上述第二電晶體的上述第二汲極結構和上述共同節點之間。
  5. 如請求項4所述之記憶體單元，其中上述第一磁穿隧接面元件包括： 一釘扎層結構，電性耦接至上述第一電晶體的上述第一汲極結構；以及 一自由層結構，電性耦接至上述共同節點。
  6. 如請求項5所述之記憶體單元，其中上述第二磁穿隧接面元件包括： 一釘扎層結構，電性耦接至上述第二電晶體的上述第二汲極結構；以及 一自由層結構，電性耦接至上述共同節點。
  7. 如請求項5所述之記憶體單元，其中上述釘扎層結構比上述自由層結構更接近上述第一電晶體。
  8. 如請求項1所述之記憶體單元，其中上述第一層更包括一第三電晶體和一第四電晶體，其中上述第三電晶體是電性耦接在一第一位元線和上述第一電晶體的上述第一汲極結構之間，以及上述第四電晶體是電性耦接在一第二位元線和上述第二電晶體的上述第二汲極結構之間。
  9. 如請求項8所述之記憶體單元，其中上述第一電晶體、上述第二電晶體、上述第三電晶體與上述第四電晶體為N型電晶體。
  10. 如請求項8所述之記憶體單元，其中上述第三電晶體的一第三閘極結構是電性耦接至一字元線，以及上述第四電晶體的一第四閘極結構是電性耦接至上述字元線。
  11. 如請求項8所述之記憶體單元，其中上述第一電晶體和上述第三電晶體共享上述第一汲極結構，以及上述第二電晶體與上述第四電晶體共享上述第二汲極結構。
  12. 一種記憶體系統，包括： 一記憶體單元，包括： 交叉耦接之複數電晶體，耦接於一第一節點以及一第二節點； 一第一磁穿隧接面元件，耦接於一共同節點以及上述第一節點之間；以及 一第二磁穿隧接面元件，耦接於上述共同節點以及上述第二節點之間，其中上述第一磁穿隧接面元件是設置在一部分的交叉耦接之上述電晶體的上方，以及上述第二磁穿隧接面元件是設置在另一部分的交叉耦接之上述電晶體的上方；以及 一記憶體控制器，耦接於上述記憶體單元，其中上述記憶體控制器通過以下方式對記憶體單元進行編程： 施加一第一電壓至上述第一節點； 在上述第一電壓施加至上述第一節點時，施加一第二電壓至上述第二節點；以及 在上述第一電壓施加至上述第一節點且上述第二電壓施加至上述第二節點時，施加一參考電壓至上述共同節點。
  13. 如請求項12所述之記憶體系統，其中上述第一磁穿隧接面元件是在交叉耦接之上述電晶體的一第一電晶體的一第一汲極結構上方，以及上述第二磁穿隧接面元件是在交叉耦接之上述電晶體的一第二電晶體的一第二汲極結構上方。
  14. 如請求項12所述之記憶體系統，其中上述第一磁穿隧接面元件是在交叉耦接之上述電晶體的一第一電晶體的一第一閘極結構上方，以及上述第二磁穿隧接面元件是在交叉耦接之上述電晶體的一第二電晶體的一第二閘極結構上方。
  15. 如請求項12所述之記憶體系統，其中上述第一磁穿隧接面元件包括： 一第一釘扎層結構，電性耦接至交叉耦接之上述電晶體的一第一電晶體的一第一汲極結構；以及 一第一自由層結構，電性耦接至上述共同節點， 其中上述第二磁穿隧接面元件包括： 一第二釘扎層結構，電性耦接至交叉耦接之上述電晶體的一第二電晶體的一第二汲極結構；以及 一第二自由層結構，電性耦接至上述共同節點。
  16. 如請求項15所述之記憶體系統，其中上述第一磁穿隧接面元件的上述第一釘扎層結構比上述第一磁穿隧接面元件的上述第一自由層結構更接近上述第一電晶體，其中上述第二磁穿隧接面的上述第二釘扎層結構比上述第二磁穿隧接面元件的上述第二自由層結構更接近上述第二電晶體。
  17. 如請求項15所述之記憶體系統，其中上述記憶體單元更包括： 一第三電晶體，電性耦接於一第一位元線和上述第一節點之間；以及 一第四電晶體，電性耦接於一第二位元線和上述第二節點之間，以及 其中上述記憶體控制器用於： 經由上述第一位元線和上述第三電晶體，施加上述第一電壓至上述第一節點；以及 經由上述第二位元線和上述第四電晶體，施加上述第二電壓至上述第二節點。
  18. 一種記憶體單元的操作方法，包括： 藉由一記憶體控制器，施加一第一電壓至一記憶體單元的一第一磁穿隧接面元件的一第一釘扎層結構； 藉由上述記憶體控制器，在上述第一電壓被施加至上述第一磁穿隧接面元件的上述第一釘扎層結構時，施加一第二電壓至上述記憶體單元的一第二磁穿隧接面元件的一第二釘扎層結構，其中上述第一釘扎層結構與上述第二釘扎層結構耦接於交叉耦接之複數電晶體；以及 藉由上述記憶體控制器，在上述第一電壓被施加至上述第一磁穿隧接面元件的上述第一釘扎層結構以及上述第二電壓被施加至上述第二磁穿隧接面元件的上述第二釘扎層結構時，施加一參考電壓至上述第一磁穿隧接面元件的一第一自由層結構以及上述第二磁穿隧接面元件的一第二自由層結構。
  19. 如請求項18所述之操作方法，其中上述第一電壓是透過一第一位元線和電性耦接到交叉耦接之上述電晶體之一者的一第一電晶體被施加到上述第一磁穿隧接面元件的上述第一釘扎層結構，以及上述第二電壓是透過一第二位元線和電性耦接到交叉耦接之上述電晶體之另一者的一第二電晶體被施加到上述第二磁穿隧接面元件的上述第二釘扎層結構。
  20. 如請求項18所述之操作方法，其中上述第一電壓高於上述參考電壓，以及上述參考電壓高於上述第二電壓。
TW110114325A 2020-04-28 2021-04-21 記憶體單元、記憶體系統與記憶體單元的操作方法 TWI770950B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063016420P 2020-04-28 2020-04-28
US63/016,420 2020-04-28
US17/166,570 US11404424B2 (en) 2020-04-28 2021-02-03 Static random access memory with magnetic tunnel junction cells
US17/166,570 2021-02-03

Publications (2)

Publication Number Publication Date
TW202141486A true TW202141486A (zh) 2021-11-01
TWI770950B TWI770950B (zh) 2022-07-11

Family

ID=77370934

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110114325A TWI770950B (zh) 2020-04-28 2021-04-21 記憶體單元、記憶體系統與記憶體單元的操作方法

Country Status (3)

Country Link
US (2) US11751375B2 (zh)
CN (1) CN113314168B (zh)
TW (1) TWI770950B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI834467B (zh) * 2022-06-28 2024-03-01 台灣積體電路製造股份有限公司 積體電路裝置及製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230106517A1 (en) * 2021-10-04 2023-04-06 Invention And Collaboration Laboratory Pte. Ltd. Sram cell structure

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6317359B1 (en) * 1999-07-07 2001-11-13 Iowa State University Research Foundation, Inc. Non-volatile magnetic circuit
JP3711459B2 (ja) * 2002-06-05 2005-11-02 松下電器産業株式会社 不揮発性メモリ回路の駆動方法
US7692954B2 (en) 2007-03-12 2010-04-06 International Business Machines Corporation Apparatus and method for integrating nonvolatile memory capability within SRAM devices
CN101821810B (zh) * 2007-08-31 2013-05-01 国立大学法人东京工业大学 利用电流感应磁化反转mtj的非易失性sram/锁存电路
WO2009031231A1 (ja) 2007-09-07 2009-03-12 Renesas Technology Corp. 半導体装置
US7791941B2 (en) * 2007-10-26 2010-09-07 Micron Technology, Inc. Non-volatile SRAM cell
US8140739B2 (en) 2008-08-08 2012-03-20 Imation Corp. Flash memory based storage devices utilizing magnetoresistive random access memory (MRAM) to store files having logical block addresses stored in a write frequency file buffer table
US8023299B1 (en) 2009-04-09 2011-09-20 Netlogic Microsystems, Inc. Content addressable memory device having spin torque transfer memory cells
US9099181B2 (en) 2009-08-19 2015-08-04 Grandis, Inc. Non-volatile static ram cell circuit and timing method
US9042153B2 (en) * 2010-08-20 2015-05-26 Shine C. Chung Programmable resistive memory unit with multiple cells to improve yield and reliability
TWI429062B (zh) 2011-06-15 2014-03-01 Ind Tech Res Inst 非揮發性靜態隨機存取式記憶胞以及記憶體電路
JP5597169B2 (ja) 2011-07-28 2014-10-01 株式会社東芝 半導体集積回路、プロセッサ
JP5823833B2 (ja) 2011-11-25 2015-11-25 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2013114731A (ja) 2011-11-30 2013-06-10 Toshiba Corp 半導体記憶装置
WO2013099536A1 (ja) 2012-01-01 2013-07-04 国立大学法人東北大学 集積回路
US8687412B2 (en) * 2012-04-03 2014-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Reference cell configuration for sensing resistance states of MRAM bit cells
US9196337B2 (en) 2012-04-25 2015-11-24 Qualcomm Incorporated Low sensing current non-volatile flip-flop
WO2014104131A1 (ja) 2012-12-28 2014-07-03 国立大学法人東北大学 記憶装置、メモリセル及びデータ書き込み方法
US9224447B2 (en) 2013-04-24 2015-12-29 Regents Of The University Of Minnesota General structure for computational random access memory (CRAM)
JP6148534B2 (ja) * 2013-05-20 2017-06-14 株式会社東芝 不揮発性メモリ
FR3008219B1 (fr) 2013-07-05 2016-12-09 Commissariat Energie Atomique Dispositif a memoire non volatile
US9025367B1 (en) * 2013-11-26 2015-05-05 Realtek Semiconductor Corp. Method and apparatus for sensing tunnel magneto-resistance
EP3087565A4 (en) * 2013-12-24 2017-11-08 INTEL Corporation Hybrid memory and mtj based mram bit-cell and array
FR3016466B1 (fr) 2014-01-10 2017-09-08 Commissariat Energie Atomique Procede et circuit pour programmer des cellules de memoire non volatile d'une matrice memoire volatile / non volatile
US9349440B1 (en) 2014-12-11 2016-05-24 Empire Technology Development Llc Non-volatile SRAM with multiple storage states
JP2016178252A (ja) 2015-03-20 2016-10-06 株式会社東芝 磁壁移動素子を備えた不揮発性ｓｒａｍ
KR20170010274A (ko) 2015-07-17 2017-01-26 삼성전자주식회사 적응적 페이지 사이즈 조절 기능을 갖는 반도체 메모리 장치
US9564209B1 (en) * 2015-09-22 2017-02-07 National Tsing Hua University Non-volatile static random access memory using a 7T1R cell with initialization and pulse overwrite
US9728259B1 (en) * 2016-03-15 2017-08-08 Qualcomm Technologies, Inc. Non-volatile (NV)-content addressable memory (CAM) (NV-CAM) cells employing differential magnetic tunnel junction (MTJ) sensing for increased sense margin
JP6495853B2 (ja) * 2016-03-16 2019-04-03 株式会社東芝 データ生成装置、電子デバイスおよび認証システム
US10074413B2 (en) * 2016-03-17 2018-09-11 Toshiba Memory Corporation Semiconductor storage device
WO2017196369A1 (en) 2016-05-13 2017-11-16 Adesto Technologies Corporation Static random access memories with programmable impedance elements and methods and devices including the same
US9870811B2 (en) * 2016-06-17 2018-01-16 Qualcomm Incorporated Physically unclonable function based on comparison of MTJ resistances
US10354716B2 (en) 2016-09-16 2019-07-16 Aspiring Sky Co. Limited SRAM based memory structures and methods thereof
US10353715B2 (en) 2016-10-20 2019-07-16 Aspiring Sky Co. Limited Low power non-volatile SRAM memory systems
US10325647B2 (en) 2016-12-21 2019-06-18 Imec Vzw Non-volatile SRAM cell using resistive memory elements
US10916583B2 (en) 2016-12-27 2021-02-09 Intel Corporation Monolithic integrated circuits with multiple types of embedded non-volatile memory devices
JP2018148159A (ja) 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 磁気メモリ、磁気メモリの記録方法及び磁気メモリの読み出し方法
US10446606B2 (en) 2017-07-19 2019-10-15 International Business Machines Corporation Back-side memory element with local memory select transistor
US11075207B2 (en) 2017-09-29 2021-07-27 Intel Corporation SRAM using 2T-2S
CN107657981A (zh) * 2017-10-20 2018-02-02 中国人民解放军国防科技大学 基于互补极化磁隧道结的非易失sram存储单元及其应用方法
US20190244666A1 (en) 2018-02-04 2019-08-08 Fu-Chang Hsu Methods and apparatus for memory cells that combine static ram and non volatile memory
US10319425B1 (en) * 2018-03-29 2019-06-11 QUALCOMM Technologies Incorporated Offset-cancellation sensing circuit (OCSC)-based non-volatile (NV) memory circuits
US10971229B2 (en) 2018-04-23 2021-04-06 Arm Limited Method, system and device for integration of volatile and non-volatile memory bitcells
CN110544499B (zh) 2018-05-28 2021-07-13 联华电子股份有限公司 静态随机存取存储器结构
US10854291B2 (en) 2018-10-23 2020-12-01 Arm Limited Backup and/or restore of a memory circuit
US10991756B2 (en) 2018-10-23 2021-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Bipolar selector with independently tunable threshold voltages
EP3675126A1 (en) 2018-12-28 2020-07-01 IMEC vzw A circuit cell for a memory device or logic device
US11532667B2 (en) * 2019-02-13 2022-12-20 Tohoku University Magnetic laminated film, magnetic memory element, and magnetic memory
US10832774B2 (en) * 2019-03-01 2020-11-10 Samsung Electronics Co., Ltd. Variation resistant 3T3R binary weight cell with low output current and high on/off ratio
US10755772B1 (en) 2019-07-31 2020-08-25 Shanghai Cambricon Information Technology Co., Ltd Storage device and methods with fault tolerance capability for neural networks
US11107530B2 (en) 2019-12-31 2021-08-31 Taiwan Semiconductor Manufacturing Company Limited Non-volatile static random access memory (nvSRAM) with multiple magnetic tunnel junction cells
CN113360076A (zh) 2020-03-03 2021-09-07 江苏时代全芯存储科技股份有限公司 混合型存储器单元

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI834467B (zh) * 2022-06-28 2024-03-01 台灣積體電路製造股份有限公司 積體電路裝置及製造方法

Also Published As

Publication number Publication date
US20230380128A1 (en) 2023-11-23
CN113314168A (zh) 2021-08-27
CN113314168B (zh) 2024-09-13
US20220328498A1 (en) 2022-10-13
TWI770950B (zh) 2022-07-11
US11751375B2 (en) 2023-09-05

Similar Documents

Publication Publication Date Title
TWI741599B (zh) 積體電路、半導體元件及其操作方法
US20230380128A1 (en) Static random access memory with magnetic tunnel junction cells
US12051466B2 (en) Memory cell including programmable resistors with transistor components
TW202221709A (zh) 記憶體陣列
US20240260258A1 (en) Method for protecting anti-fuse cell
US11776595B2 (en) Memory device with source line control
US11404424B2 (en) Static random access memory with magnetic tunnel junction cells
TWI757086B (zh) 存儲系統及操作存儲系統的方法
US12027204B2 (en) Memory including metal rails with balanced loading
US20240355388A1 (en) Memory cell including programmable resistors with transistor components
US20240038294A1 (en) Programming and reading circuit for dynamic random access memory
TW202414397A (zh) 記憶體裝置及其操作方法
TW202310204A (zh) 記憶體裝置
TW202310340A (zh) 記憶體陣列