JP2004015049A - シリコンウェハを低温酸化する方法およびその装置 - Google Patents

シリコンウェハを低温酸化する方法およびその装置 Download PDF

Info

Publication number
JP2004015049A
JP2004015049A JP2003057849A JP2003057849A JP2004015049A JP 2004015049 A JP2004015049 A JP 2004015049A JP 2003057849 A JP2003057849 A JP 2003057849A JP 2003057849 A JP2003057849 A JP 2003057849A JP 2004015049 A JP2004015049 A JP 2004015049A
Authority
JP
Japan
Prior art keywords
silicon wafer
oxidizing gas
vacuum chamber
excimer laser
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003057849A
Other languages
English (en)
Other versions
JP4124675B2 (ja
Inventor
Ono Yoshi
ヨシ オノ
Jong-Jan Lee
ジョン−ジャン リー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of JP2004015049A publication Critical patent/JP2004015049A/ja
Application granted granted Critical
Publication of JP4124675B2 publication Critical patent/JP4124675B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】600℃未満の温度でシリコン基板上に高品質な酸化物層を形成すること。
【解決手段】本発明によるシリコンウェハを低温酸化する方法は、真空チャンバにシリコンウェハを配置する工程と、約室温〜350℃の範囲の温度でシリコンウェハを維持する工程と、酸化性ガスを真空チャンバに導入する工程であって、酸化性ガスは、OおよびOからなる酸化性ガス群から選択される、工程と、エキシマレーザが発する光を用いて、酸化性ガスおよびシリコンウェハを照射して、シリコンウェハ上に反応性酸素種を生成し、酸化物層を形成する工程とを包含する。
【選択図】 図2

Description

【0001】
【発明の属する技術分野】
本発明は、シリコン上への集積回路の製造に関する。より詳細には、本発明は、シリコンウェハ上に低温・高品質な二酸化シリコン層を提供する方法および装置に関する。
【0002】
【従来の技術】
従来のシリコン酸化の技術は、O、NOまたはNO等の酸化雰囲気中で長時間にわたる高温(例えば、800℃を越える温度)を必要とする。このような酸化中には基板内で元素の拡散が生じる。したがって、このような拡散に対応するように、製造シーケンスを調整する必要がある。品質を落とすことなく極めて低温で酸化を実行することができれば、半導体産業に多大な利益をもたらすことになる。
【0003】
シリコンの熱酸化は、シリコン結晶方位に応じて異なる酸化速度を有する。乾燥O雰囲気中、900℃で1時間の条件の場合、シリコン(111)上に成長するシリコン酸化物層は30nmである。一方、同じ時間で同じ温度の場合、シリコン(100)上に成長するシリコン酸化物層は約21nm程度である。900℃で1時間湿式酸化を行った場合、シリコン(111)上に成長するシリコン酸化物層は約215nmであるが、シリコン(100)上には150nm程度である。浅トレンチ分離のための酸化を考えた場合、シリコン結晶方位に基づくこれらの差は重要となる。
【0004】
また、高温酸化によってシリコン界面に積層欠陥が生じることが知られている。このような欠陥によるデバイス特性への影響を最小にするために大掛かりなアニーリング工程が必要である。この工程によって、ゲート酸化物を形成するための処理時間および処理コストが増加する。
【0005】
製造を目的とした低温シリコン酸化を可能にする方法は現在のところ存在しない。プラズマ酸化またはラジアルスロットラインアンテナを用いた酸化等の低温でシリコンを酸化する公知の方法がある(例えば、非特許文献1および2参照。)。非特許文献1には、低イオン照射および高プラズマ濃度によって約400℃でシリコン上に成長させた酸化物について記載されている。非特許文献2には、ラジアルスロットラインアンテナを用いたプラズマ酸化による酸化物の形成が記載されている。しかしながら、これらの方法は、大量のイオンおよびラジカルを生成する。このようなラジカルは、シリコンの表面にダメージを与え、酸化物の品質を下げる可能性がある。
【0006】
オゾン(または紫外光を用いたオゾン)を用いた酸化も報告されている(例えば、非特許文献3および4参照。)。しかしながら、このオゾン酸化によって得られる膜の厚さは、自己制御されていることが分かっている。非特許文献3には、200℃〜500℃の範囲の温度で紫外光を用いてNOを光解離することが記載されている。非特許文献4には、約40Å厚の超薄酸化物層が、500℃未満の温度で紫外光によってOを光解離することによってシリコン基板上に形成されることが記載されている。
【0007】
オゾンは、紫外光によって光解離され、酸素ラジカルを生成し得る。しかしながら、システムで用いられる雰囲気圧によっては、酸素ラジカルは、衝突して再結合し、オゾンになる可能性がある。したがって、反応性酸素ラジカルが欠損するという深刻な問題が生じる。それにもかかわらず、最新技術のプロセスに比べて、向上した酸化速度および良好な化学量論組成の酸化物が得られる。関連するキセノンエキシマレーザを用いた方法もある。上記方法では、O、NOまたはNOをキセノンエキシマレーザによって光解離させ、酸素ラジカルO(1D)またはOイオンを生成する。
【0008】
【非特許文献1】
Hirayamaら、「Low Temperature Growth of High−Integrity Silicon Oxide Films by Oxygen Radical Generated in High−Density Krypton Plasma」、IEDM Tech. Dig. p249、(1999)
【非特許文献2】
Saitoら、「Advantage of Radical Oxidation for Improving Reliability ofUltra−Thin Gate Oxide」、2000 Symposium on VLSI Technology、T18−2(2000)
【非特許文献3】
Ishikawaら、「Low Temperature Thermal Oxidation of Silicon in NO by UV irradiation」、Jpn. J. of Appl. Phys.、28、L1453(1989)
【非特許文献4】
Nayerら、「Atmospheric Pressure, Low Temperature (<500℃) UV/Ozone Oxidation of Silicon」、Electronics Letters、26、205(1990)
【0009】
【発明が解決しようとする課題】
本発明の目的は、600℃未満の温度でシリコン基板上に酸化物層を形成することである。
【0010】
本発明のさらなる目的は、キセノンエキシマレーザを用いてOまたはOを光解離させ、酸素フリーラジカルを提供することである。
【0011】
本発明のさらなる目的は、微少な負電圧をシリコンウェハに印加することによって酸化物の成長を促進する方法を提供することである。
【0012】
【課題を解決するための手段】
本発明によるシリコンウェハを低温酸化する方法は、真空チャンバに該シリコンウェハを配置する工程と、約室温〜350℃の範囲の温度で該シリコンウェハを維持する工程と、酸化性ガスを該真空チャンバに導入する工程であって、該酸化性ガスは、OおよびOからなる酸化性ガス群から選択される、工程と、エキシマレーザが発する光を用いて、該酸化性ガスおよび該シリコンウェハを照射して、該シリコンウェハ上に反応性酸素種を生成し、酸化物層を形成する工程とを包含し、これにより上記目的を達成する。
【0013】
上記方法は、約40mTorr〜90mTorrの範囲の圧力で前記真空チャンバを維持する工程をさらに包含してもよい。
【0014】
前記酸化性ガスを真空チャンバに導入する工程は、約2sccm〜50sccmの範囲のガス流量を提供する工程を包含してもよい。
【0015】
前記形成する工程の後に、約600℃〜750℃の範囲の温度で、約1〜10分間、不活性雰囲気中で前記シリコンウェハおよび酸化物層をアニールする工程を包含してもよい。
【0016】
前記形成する工程の間に、約5〜10ボルトの範囲の負電位を前記シリコンウェハに印加する工程を包含してもよい。
【0017】
前記エキシマレーザは、キセノンエキシマレーザであり、前記光の波長は172nmであってもよい。
【0018】
前記光の波長は、126nm、146nm、172nm、222nmおよび308nmからなる群から選択されてもよい。
【0019】
前記反応性酸素種を生成する工程は、前記酸化性ガスを光解離させることによって酸素ラジカルを生成する工程と、前記シリコンウェハから光電子を放出させ、該光電子と該酸化性ガスとが反応することによって酸素イオンを生成する工程とを包含してもよい。
【0020】
本発明によるシリコンウェハを低温酸化する装置は、該シリコンウェハが配置される真空チャンバと、該真空チャンバ内に酸化性ガスを導入するマニホルドであって、該酸化性ガスは、OおよびOからなる酸化性ガス群から選択される、マニホルドと、該真空チャンバ内の該シリコンウェハ上に位置し、該酸化性ガスおよび該シリコンウェハを照射するエキシマレーザであって、該エキシマレーザが発する、エキシマレーザとを備え、これにより上記目的を達成する。
【0021】
前記マニホルドは、約2sccm〜50sccmの範囲のガス流量で前記酸化性ガスを導入してもよい。
【0022】
前記エキシマレーザは、キセノンエキシマレーザであり、前記光の波長は172nmであってもよい。
【0023】
上記装置は、約5〜10ボルトの電圧を前記シリコンウェハに印加する電圧源をさらに備えてもよい。
【0024】
前記光の波長は、126nm、146nm、172nm、222nmおよび308nmからなる群から選択されてもよい。
【0025】
上述の本発明の課題を解決するための手段および目的は、本発明の本質を素早く理解できるように設けられている。添付の図面とともに以降の発明の好適な実施の形態の詳細な説明を参照すれば、本発明をより完全に理解することができる。
【0026】
【発明の実施の形態】
(関連出願)
本願は、「Method for low temperature oxidation of silicon」と称する2002年6月4日に出願された米国特許出願第10/164,924号に関する。
【0027】
本発明の原理を説明する。
【0028】
本発明では、酸化されるシリコン層の表面上または表面近傍に多量の酸素ラジカルを生成する技術が用いられる。ラジカルは、O、O、または、任意の比率のOとOとの混合物のいずれかを光分解することによって生成される。酸素ラジカルを生成するために、本明細書で用いられる光源は、約172nmの波長(すなわち、7.21eVのフォトンエネルギー)で、約3mW/cm〜20mW/cmの出力の光を効率的に発するキセノンエキシマランプである。
【0029】
酸素(O)の場合、O−O結合エネルギーは5.2eVである。したがって、キセノンエキシマランプのフォトンエネルギーは、O−O結合を切断して、一対の原子酸素ラジカルを生成するに十分である。
【0030】
オゾン(O)の場合、O−O間の結合は極めて弱く、容易に切断される。1つのオゾン(O)から1つの原子酸素ラジカルが生成される。このようにして生成される酸素ラジカルは、シリコンとの反応性が高い。
【0031】
一方、OおよびOのイオン化ポテンシャルは、それぞれ、12.06eVおよび12.3eVである。それゆえ、キセノンエキシマランプによる光によって、気相の基底電子状態の種からイオンを生成するには、エネルギーが不十分である。また、酸素原子のイオン化ポテンシャルは13.62eVであり、上述したから原子酸素からイオンを生成するのは困難である。O/O混合物を系に流す場合、オゾンが優先的にシリコン表面に吸着し、高濃度またはほぼ純Oフローを生成し得ることは、周知である。
【0032】
このようなイオン化が困難なオゾン等からの酸素イオンの生成について説明する。シリコンの仕事関数は約4.9eVである。したがって、7.2eVのフォトンエネルギーを有する光が、シリコンウェハに衝突すると、2.3eVのエネルギーを有する電子(すなわち、光電子)がシリコンウェハから放出される。これらの電子(光電子)は、シリコンウェハ表面上に存在する高濃度のオゾンによって容易に捕獲され、OおよびOに分裂する。Oイオン(酸素イオン)は、シリコンとの反応性が高いことが報告されている。
【0033】
シリコンウェハ表面上にウェハチャックを介して電位を印加することによって、光電子のエネルギーを制御することができる。負電位は、必要なフォトンエネルギー、および、光電子エネルギーを増加させる。ウェハチャックに適切なバイアスを印加することによって、Oを形成するためのOの解離電子付着断面が最大となり、その結果、酸化速度が増大し得る。
【0034】
結晶格子におけるSi−Si結合の強度は約3.5eVである。それゆえ、高真空における紫外光によって、結合が切断され、酸化物とシリコンとの界面近傍に薄いアモルファスシリコン層が生成される。一方、Si−O結合は8.3eVであり、この結合は紫外光によって切断されない。この薄いアモルファス層が再結晶化されない場合、キャリア移動度が低下して、デバイス性能が損なわれることになる。不活性ガス雰囲気中で約600℃〜750℃の範囲の温度における、短時間(例えば、1〜10分)のアニールは、シリコンを再結晶化させ、高キャリア移動度を回復するに十分である。
【0035】
本発明によれば、OおよびOを光解離するために、キセノンエキシマレーザを用い、シリコンとの反応性の高い酸素ラジカルまたはOイオン(反応性酸素種)を低温にて生成する。さらに、ウェハチャックに負電位を印加することによって、キセノンエキシマレーザのフォトンエネルギーを制御して、酸化速度を増大させる。
【0036】
次に、図面を参照して、本発明を詳細に説明する。
【0037】
図1は、本発明の方法を実行する装置10を示す。装置10は真空チャンバ12を備える。真空チャンバ12は、テフロン(R)製の上部表面12T、陽極酸化アルミニウム壁12Wおよび下部12Bを有する。真空チャンバを構成する材料は、陽極酸化アルミニウム、ステンレス鋼、石英、ガラス、セラミクス、および、シリコン酸化技術で通常用いられない他の材料であり得る。
【0038】
真空チャンバ12は、ウェハ保持チャック18と、キセノンエキシマランプ14とを有する。真空チャンバ12には、ロードロック17が設けられている。ウェハ16は、このロードロック17を介して真空チャンバ12内に導入され、ウェハ保持チャック18上の適切な位置に配置される。
【0039】
ウェハ16をパターニングして、ウェハ16の特定の領域を酸化してもよいし、または、ウェハ16全体を酸化してもよい。したがって、ウェハ16は、シリコン基板を含み得る。
【0040】
キセノンエキシマランプ14は、少なくとも部分的に酸化されるウェハ(シリコンウェハ)16の表面上に配置されている。キセノンエキシマランプ14は、また、セラミックシリンダ20内に配置される。このキセノンエキシマランプ14は、(すなわち、7.21eVのフォトンエネルギー)で、約3mW/cm〜20mW/cmの出力の光を発する。キセノンエキシマランプは、比較的低価格の市販の製品(例えば、Osram Sylvaniaが製造しているXeradexTM)であり得る。
【0041】
真空チャンバ12には、吸気マニホルド22と、スロットルバルブおよびターボポンプ24とが設けられている。吸気マニホルド22を介して、酸化性ガス(好適な酸化性ガスはOまたはOである)が、約2sccm〜50sccmの流量で真空チャンバ12内に導入される。導入された酸化性ガスは、スロットルバルブおよびターボポンプ24によって真空チャンバ12から排気される。この場合、約40mTorr〜90mTorrの範囲のチャンバ圧が維持される。
【0042】
キセノンエキシマランプ14は、大量のフォトン束を生成する光源である。フォトンは、1)O(3P)およびO(1D)ラジカルを形成するための酸化性ガスの解離、および/または、2)シリコン表面からの光電子の放出(この光電子は、酸化性ガスと反応して、シリコンウェハに隣接する領域にOイオンを形成する)によってシリコンの酸化を発生させると考えられている。
【0043】
400℃未満で行われる酸化の場合、不純物の拡散は無視できる。これにより、プラスチック基板等の材料への酸化が可能となる。
【0044】
図2は、本発明によるシリコンウェハを低温酸化する方法を示すフローチャートである。次に、図1の装置10を用いたシリコンウェハ16の低温酸化のプロセスを工程ごとに説明する。
【0045】
工程S201:真空チャンバ12にシリコンウェハ16を配置する。シリコンウェハ16は、ウェハ保持チャック18上の適切な位置に配置される。
【0046】
工程S202:シリコンウェハ16を約室温〜350℃の温度に維持する。このような温度設定は、加熱可能なウェハ保持チャック18によって達成される。ウェハ保持チャック18は、最高約400℃の温度を発生させることができる。しかしながら、ウェハ保持チャック18の設計により、ウェハ16が、チャックと同じ温度に達することはない。温度オフセットは、チャック設定点400℃で最大で160℃程度であり得る。したがって、ウェハ16は、酸化時には、約室温〜400℃の範囲の温度で保持され得るが、実際には240℃程度の温度を有し得る。ウェハ16の保持温度は、好ましくは、約室温〜350℃であり得る。
【0047】
工程S203:酸化時に、一様の酸化性ガスフローが真空チャンバ12に導入される。酸化性ガスは、OおよびOからなる酸化性ガス群から選択される。真空チャンバ12内の圧力は、チャンバとポンプ系との間に位置するスロットルバルブによって制御される。真空チャンバ12内の圧力は、約40mTorr〜90mTorrに維持される。酸化性ガスの流量は、約2sccm〜50sccmの範囲であり得る。
【0048】
工程S204:キセノンエキシマランプ14からの光(レーザ)を酸化性ガスおよびシリコンウェハ16に照射する。例えば、酸化性ガスがOの場合、キセノンエキシマランプ14が発する光のフォトンエネルギーによって、Oは解離され、ラジカル酸素原子O(1D)を生成する。その後、このラジカル酸素は、シリコンウェハ16と反応して酸化物領域(酸化物層)を生成する。また、キセノンエキシマランプ14が発する光のフォトンエネルギーによって、シリコンウェハ16の表面から光電子が放出される。光電子は酸化性ガスと反応して、Oイオンを生成する。このOイオンは、シリコンウェハ16と反応して酸化物領域(酸化物層)を形成する。
【0049】
工程S201〜S204によってシリコンウェハ16上に酸化物層が形成される。
【0050】
なお、酸化物領域が形成された後、約600℃〜750℃の温度範囲で、約1〜10分間、不活性雰囲気中でシリコンウェハ16および上に形成された酸化物領域をアニールしてもよい。これにより、シリコンウェハ16と酸化物層との界面に生成され得るアモルファスシリコンは再結晶化される。
【0051】
再度図1を参照して、電圧源(図示せず)を用いて、シリコンウェハ16に微少な正電位を印加することによって、酸化速度は下がる。実験結果によれば、シリコンウェハ16に微少な負電位を印加することによって酸化速度が十分に上がることが分かっている。シリコンウェハ16をウェハ保持チャック18から電気的に浮遊(絶縁)している場合、光電子の放出時にシリコンウェハ16の正電位が増加する。シリコンウェハ16がウェハ保持チャック18に電気的に接地されている場合、シリコンウェハ16は電気的に中性となり、酸化プロセスの速度が増大するのが認められた。シリコンウェハ16に負電位を印加すると、光電子のエネルギーおよび量ともに増大した。これらはともに、酸化速度の増大に寄与し得る。
【0052】
標準的な10分間の酸化プロセスの例を説明する。シリコンウェハ16をウェハ保持チャック18に接地させた場合、31Åの厚さを有する酸化物層が形成された。シリコンウェハ16をウェハ保持チャック18から絶縁させた場合、同じ時間で、15Åの厚さを有する酸化物層が形成された。Oと光電子とが反応して、OおよびOを形成する確率は、光電子エネルギーが9eVに達するまで光電子エネルギーの増大とともに高くなることが知られている。シリコンウェハ16をウェハ保持チャック18に接地させた場合の光電子エネルギーは2.3eV程度にすぎない。シリコンウェハ16にウェハ保持チャック18を介して約5〜10ボルトの負バイアス(負電位)26を印加することによって、シリコンウェハ16が放出する光電子エネルギーは増大し、酸化物の成長速度も増大する。この結果、10分間の酸化プロセスを約3〜4分間で終了させることができる。なお、このような負電位の印加は、図2の工程S204において行われ得る。
【0053】
ウェハ表面近傍の酸素量は、真空チャンバ中のOおよびOの濃度、真空チャンバの全圧および表面近傍の光分解用光強度に依存している。Oを用いた酸化は、NOを用いた酸化に比べて効率的である。これは、恐らく、NOは1分子あたり1酸素原子を生成するが、Oは1分子あたり2酸素原子を生成することができるからである。得られる酸化物厚は、予想される酸素ラジカル濃度に比例しない。したがって、基板表面における酸化速度はほぼ飽和点に達していると考えられる。
【0054】
次に、具体的な実験結果を示す。
【0055】
図3は、チャック温度を変数とした酸化物の厚さの比較30を示す。トレース32およびトレース34は、いずれも酸素ラジカルを用いたシリコン酸化の結果である。トレース32は、4sccmのOフローで、50mTorrのチャンバ圧において10分間酸化した結果である。トレース34は、10sccmのNOフローで、50mTorrのチャンバ圧において10分間酸化した結果である。図3から、シリコンの酸化に温度依存性はほとんどないことが分かる。酸化物は実質的に室温でさえ生成される。高温において、酸化物の成長速度にわずかであるが上昇が見られる。
【0056】
次に、ゲート酸化物に適用するための、薄い酸化膜と熱酸化物との品質を比較した。単一のキャパシタ構造を製造して、バルク電荷トラップ、界面トラップおよび破壊特性を測定した。スパッタリングされたTiNゲート(パターニングおよびエッチング処理済み)を有するp型プライムウェハに酸化を行った。次いで、450℃で形成ガスアニールを行った。HFエッチングをしてウェハの裏面に形成された酸化物をすべて除去した後、電気測定を行った。
【0057】
図4は、形成ガスアニール前に測定したJ−V(電流密度−電圧)特性40を示す。トレース42は、従来の熱酸化の結果である。トレース44、46、48および49は、20分間O酸化性ガスおよび酸素ラジカルを用いた本発明による方法の結果である。0〜−3V、0〜−4V、0〜−5Vおよび0〜−6Vのシーケンシャルスキャンを行い、応力誘起リーク電流(SILC)の影響を測定した。この製造条件では、ラジカルによって生成された酸化物は、大きなSILCのトレースを示すが、高電界側では低リーク電流を示した。形成ガスアニール後、薄いTiO層がTiNゲート上に形成された。このTiO層は、正確なJ−V特性を得るのを困難にする。
【0058】
図5は、形成ガスアニール後のC−V(キャパシタンス−電圧)特性50を示す。チャンバには、1つのランプが備えられている。チャンバ内は約300℃で約50mTorrの圧力で保持された。
【0059】
トレース52は、従来の熱酸化の結果である。トレース54は、6.5分間O酸化性ガスによる酸素ラジカルを用いた本発明の方法による結果である。トレース56は、20分間O酸化性ガスによる酸素ラジカルを用いた本発明の方法による結果である。トレース58は、NO酸化性ガスによる酸素ラジカルの結果である。いずれのトレースも100μm×100μmキャパシタから得られた結果を示す。これらのトレースは、−3ボルト〜1ボルトの範囲を双方向スキャンして得られた。電荷トラップは、CVスキャンのヒステリシスとして現れている。O酸化性ガスによる酸素ラジカルによって生成された酸化物(トレース54および56)は、熱酸化による酸化物(トレース52)と同様のヒステリシスの大きさを示す。一方、NO酸化性ガスによって生成された酸化物(トレース58)のヒステリシスの大きさは、熱酸化による酸化物(トレース52)および酸素ラジカルによる酸化物(トレース54および56)に比べて明らかに大きい。
【0060】
本明細書中では、酸化性ガスを光解離するため、および/または、シリコンウェハから光電子を放出させるために、キセノンエキシマランプ(キセノンエキシマレーザ)を用いた。しかしながら、エキシマランプは、キセノンエキシマランプに限定されない。
【0061】
エキシマランプ技術の発展にともなって、別の波長の光を用いることも可能である。他のエキシマランプは、126nm、146nm、222nmおよび308nmの波長の光を生成し得る。しかしながら、172nmで動作するキセノンエキシマと同程度の効率は得られないかもしれない。
【0062】
別の酸素源も可能である。上述の関連する用途の1つとしてNOの使用を開示してきた。酸化性ガスとしてNOもまた可能である。他の候補としてHO、H、CO、HCOおよびCOが挙げられるが、炭素を含有する化合物は、炭素不純物を生成する可能性があるため、好ましくない。
【0063】
上述してきたように、酸素およびオゾンから生成されたラジカルを用いたシリコンの低温酸化の方法およびシステムを開示してきた。上掲の特許請求の範囲に規定される発明の範囲内で、上記方法およびシステムのさらなる改変および変更が為され得ることを理解されたい。
【0064】
【発明の効果】
上述してきたように、本発明によるシリコンウェハを低温酸化する方法は、真空チャンバにシリコンウェハを配置する工程と、約室温〜350℃の範囲の温度でシリコンウェハを維持する工程と、酸化性ガスを真空チャンバに導入する工程と、エキシマレーザが発する光を該酸化性ガスに照射して、シリコンウェハ上に反応性酸素種を生成し、酸化物層を形成する工程とを包含する。上記酸化性ガスは、OおよびOからなる酸化性ガス群から選択される。このような酸化性ガスおよびシリコンウェハにエキシマレーザが発する光を照射することによって、光解離および/または光電子放出が容易に生じる。その結果、反応性酸素種が生成され、シリコンウェハを高温にすることなく、高品質な酸化することができる。
【図面の簡単な説明】
【図1】本発明の方法を実行する装置10
【図2】本発明によるシリコンウェハを低温酸化する方法を示すフローチャート
【図3】チャック温度を変数とした酸化物の厚さの比較30
【図4】形成ガスアニール前に測定したJ−V(電流密度−電圧)特性40
【図5】形成ガスアニール後のC−V(キャパシタンス−電圧)特性50
【符号の説明】
10 装置
12 真空チャンバ
12B 下部
12W 陽極酸化アルミニウム壁
12T 上部表面
14 キセノンエキシマランプ
16 シリコンウェハ
17 ロードロック
18 ウェハ保持チャック
20 セラミックシリンダ
22 マニホルド
24 ターボポンプ

Claims (13)

  1. シリコンウェハを低温酸化する方法であって、
    真空チャンバに該シリコンウェハを配置する工程と、
    約室温〜350℃の範囲の温度で該シリコンウェハを維持する工程と、
    酸化性ガスを該真空チャンバに導入する工程であって、該酸化性ガスは、OおよびOからなる酸化性ガス群から選択される、工程と、
    エキシマレーザが発する光を用いて、該酸化性ガスおよび該シリコンウェハを照射して、該シリコンウェハ上に反応性酸素種を生成し、酸化物層を形成する工程と
    を包含する、方法。
  2. 約40mTorr〜90mTorrの範囲の圧力で前記真空チャンバを維持する工程をさらに包含する、請求項1に記載の方法。
  3. 前記酸化性ガスを真空チャンバに導入する工程は、約2sccm〜50sccmの範囲のガス流量を提供する工程を包含する、請求項1に記載の方法。
  4. 前記形成する工程の後に、約600℃〜750℃の範囲の温度で、約1〜10分間、不活性雰囲気中で前記シリコンウェハおよび酸化物層をアニールする工程を包含する、請求項1に記載の方法。
  5. 前記形成する工程の間に、約5〜10ボルトの範囲の負電位を前記シリコンウェハに印加する工程を包含する、請求項1に記載の方法。
  6. 前記エキシマレーザは、キセノンエキシマレーザであり、前記光の波長は172nmである、請求項1に記載の方法。
  7. 前記光の波長は、126nm、146nm、172nm、222nmおよび308nmからなる群から選択される、請求項1に記載の方法。
  8. 前記反応性酸素種を生成する工程は、
    前記酸化性ガスを光解離させることによって酸素ラジカルを生成する工程と、
    前記シリコンウェハから光電子を放出させ、該光電子と該酸化性ガスとが反応することによって酸素イオンを生成する工程と
    を包含する、請求項1に記載の方法。
  9. シリコンウェハを低温酸化する装置であって、
    該シリコンウェハが配置される真空チャンバと、
    該真空チャンバ内に酸化性ガスを導入するマニホルドであって、該酸化性ガスは、OおよびOからなる酸化性ガス群から選択される、マニホルドと、
    該真空チャンバ内の該シリコンウェハ上に位置し、該酸化性ガスおよび該シリコンウェハを照射するエキシマレーザであって、該エキシマレーザが発する、エキシマレーザと
    を備える、装置。
  10. 前記マニホルドは、約2sccm〜50sccmの範囲のガス流量で前記酸化性ガスを導入する、請求項9に記載の装置。
  11. 前記エキシマレーザは、キセノンエキシマレーザであり、前記光の波長は172nmである、請求項9に記載の装置。
  12. 約5〜10ボルトの電圧を前記シリコンウェハに印加する電圧源をさらに備える、請求項9に記載の装置。
  13. 前記光の波長は、126nm、146nm、172nm、222nmおよび308nmからなる群から選択される、請求項9に記載の装置。
JP2003057849A 2002-06-04 2003-03-04 シリコンウェハを低温酸化する方法およびその装置 Expired - Fee Related JP4124675B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/164,919 US6551947B1 (en) 2002-06-04 2002-06-04 Method of forming a high quality gate oxide at low temperatures

Publications (2)

Publication Number Publication Date
JP2004015049A true JP2004015049A (ja) 2004-01-15
JP4124675B2 JP4124675B2 (ja) 2008-07-23

Family

ID=22596649

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003057849A Expired - Fee Related JP4124675B2 (ja) 2002-06-04 2003-03-04 シリコンウェハを低温酸化する方法およびその装置

Country Status (5)

Country Link
US (1) US6551947B1 (ja)
JP (1) JP4124675B2 (ja)
KR (1) KR100520716B1 (ja)
CN (1) CN1306570C (ja)
TW (1) TWI224818B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008251956A (ja) * 2007-03-30 2008-10-16 Meidensha Corp 酸化膜の形成方法及びその装置
JP2015052561A (ja) * 2013-09-09 2015-03-19 富士通株式会社 二次イオン質量分析装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040171279A1 (en) * 2003-02-27 2004-09-02 Sharp Laboratories Of America Inc. Method of low-temperature oxidation of silicon using nitrous oxide
KR100605099B1 (ko) 2003-06-04 2006-07-26 삼성전자주식회사 산화막 형성 방법 및 이를 이용하여 리세스된 게이트를갖는 트랜지스터를 제조하는 방법
KR100598334B1 (ko) 2004-12-20 2006-07-06 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
CN101625974B (zh) * 2008-07-08 2011-10-05 中芯国际集成电路制造(上海)有限公司 采用高能电磁辐射的快速热处理半导体衬底形成介电层的方法
US9177826B2 (en) * 2012-02-02 2015-11-03 Globalfoundries Inc. Methods of forming metal nitride materials
CN104485386B (zh) * 2014-11-21 2017-05-31 广东爱康太阳能科技有限公司 一种多晶硅太阳能电池的制绒方法
CN105932097A (zh) * 2016-05-13 2016-09-07 浙江晶科能源有限公司 一种硅片的氧化方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH077760B2 (ja) * 1985-02-28 1995-01-30 ソニー株式会社 半導体の酸化方法
JPH07106900B2 (ja) * 1989-02-22 1995-11-15 澁谷工業株式会社 超伝導薄膜の製造方法
JP2803335B2 (ja) * 1990-06-29 1998-09-24 松下電器産業株式会社 レジストのアッシング方法及びその装置
JPH0845801A (ja) * 1994-07-26 1996-02-16 Nippon Steel Corp 半導体装置のマーキング方法
US6287988B1 (en) * 1997-03-18 2001-09-11 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method, semiconductor device manufacturing apparatus and semiconductor device
JP3551012B2 (ja) * 1998-03-30 2004-08-04 セイコーエプソン株式会社 薄膜半導体装置の製造方法
JP2001044192A (ja) * 1999-07-29 2001-02-16 Nec Corp 半導体装置の製造方法及び半導体製造装置
JP2002208592A (ja) * 2001-01-09 2002-07-26 Sharp Corp 絶縁膜の形成方法、半導体装置、製造装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008251956A (ja) * 2007-03-30 2008-10-16 Meidensha Corp 酸化膜の形成方法及びその装置
JP2015052561A (ja) * 2013-09-09 2015-03-19 富士通株式会社 二次イオン質量分析装置

Also Published As

Publication number Publication date
JP4124675B2 (ja) 2008-07-23
TWI224818B (en) 2004-12-01
KR100520716B1 (ko) 2005-10-11
KR20030094500A (ko) 2003-12-12
US6551947B1 (en) 2003-04-22
TW200308018A (en) 2003-12-16
CN1306570C (zh) 2007-03-21
CN1467800A (zh) 2004-01-14

Similar Documents

Publication Publication Date Title
KR100391840B1 (ko) 반도체기판표면상의절연막형성방법및그형성장치
US5412246A (en) Low temperature plasma oxidation process
US4300989A (en) Fluorine enhanced plasma growth of native layers on silicon
JPH06168922A (ja) シリコンの気相エッチング法
JP2004343031A (ja) 誘電体膜およびその形成方法ならびに誘電体膜を用いた半導体装置およびその製造方法
JP2004343031A5 (ja)
US5543336A (en) Removing damage caused by plasma etching and high energy implantation using hydrogen
JPH09106971A (ja) 半導体デバイスの製造方法
JP4124675B2 (ja) シリコンウェハを低温酸化する方法およびその装置
JPH0629311A (ja) 半導体装置の製法
KR20000052940A (ko) 건식 산화물 에칭용 자외선/할로겐 처리
JP2001015504A (ja) 半導体装置の製造方法
JP2004015048A (ja) シリコンウェハを低温酸化する方法およびその装置
JP2003142469A (ja) シリコンをラジカル酸化する方法および装置
JPH10270434A (ja) 半導体ウエーハの洗浄方法及び酸化膜の形成方法
JP3533377B2 (ja) 半導体基板表面の酸化膜の形成方法及び半導体装置の製造方法
JPH01239852A (ja) 薄膜形成方法
JPH04364731A (ja) エッチング方法
JPH05182953A (ja) 固体表面の酸化方法とその装置
JP2004260182A (ja) 亜酸化窒素を用いるシリコンの低温酸化方法
JPH1174233A (ja) レーザーアシスト低温エッチング方法
Ma et al. Integrated Pre-Gate Dielectric Cleaning and Surface Preparation
JPH03274290A (ja) 光励起エッチング法
JPH10321847A (ja) ゲート絶縁膜の形成方法
JPH038331A (ja) 酸化シリコン形成方法及び形成装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050810

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080417

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080502

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080502

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110516

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110516

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120516

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120516

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130516

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees