JP2003510848A - 強誘電トランジスタ - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
半導体基板（１１）に、２つのソース／ドレイン領域とそれらの間に配置されたチャネル領域とを備える強誘電体トランジスタにおいて、チャネル領域の表面に、Ａｌ2Ｏ3を含む第１誘電中間層（１４）が配置されている。第１誘電中間層（１４）の上には、強誘電層（１５）とゲート電極（１６）とが配置されている。第１誘電中間層にＡｌ2Ｏ3を利用することによって、チャネル領域から第１誘電中間層（１４）へ補償電荷が突き抜けるのを抑制し、それによってデータ保持時間が改善される。
Description
本発明は、２つのソース／ドレイン領域、チャネル領域およびゲート電極を備
える強誘電トランジスタに関するものである。なお、強誘電トランジスタには、
強誘電層、すなわち強誘電物質から成る層が、ゲート電極とチャネル領域との間
に備えられている。このトランジスタの導電率（Leitfaehigkeit）は、強誘電物
質から成る層の分極状態（Polarisationszustand）によって決まる。このような
強誘電トランジスタは、他の応用のうち、不揮発性メモリに関して研究されてい
る。その場合、強誘電層の２つの異なる分極状態は、デジタル情報の２つの異な
るロジック値に割り当てられる。そのような強誘電トランジスタを、ニューラル
ネットワーク（neuronale Netze）に応用するという可能性もある。
える強誘電トランジスタに関するものである。なお、強誘電トランジスタには、
強誘電層、すなわち強誘電物質から成る層が、ゲート電極とチャネル領域との間
に備えられている。このトランジスタの導電率（Leitfaehigkeit）は、強誘電物
質から成る層の分極状態（Polarisationszustand）によって決まる。このような
強誘電トランジスタは、他の応用のうち、不揮発性メモリに関して研究されてい
る。その場合、強誘電層の２つの異なる分極状態は、デジタル情報の２つの異な
るロジック値に割り当てられる。そのような強誘電トランジスタを、ニューラル
ネットワーク（neuronale Netze）に応用するという可能性もある。
【０００１】
半導体基板表面に配置されている強誘電物質は、界面の質が悪い。この界面の
質が悪いという性質は、強誘電トランジスタの電気的特性に不都合な影響を及ぼ
す。だから、強誘電トランジスタにおいて、強誘電層と半導体物質との間に中間
層を用いることが提案されてきた。この中間層は、半導体基板の表面において、
非常に優れた界面を保証するものである（「ヨーロッパ特許明細書第０５６６５
８５Ｂ１号(EP 0 566 585 B1)」および「H.N. Leeらの『Ext. Abst. Int. Conf.
SSDM』, Hamatsu, (1997年)382−83ページ」を参照）。たいていの場合、この
中間層には、ＣｅＯ2またはＺｒＯ2のような絶縁性のある安定した酸化物が利用
されている。
質が悪いという性質は、強誘電トランジスタの電気的特性に不都合な影響を及ぼ
す。だから、強誘電トランジスタにおいて、強誘電層と半導体物質との間に中間
層を用いることが提案されてきた。この中間層は、半導体基板の表面において、
非常に優れた界面を保証するものである（「ヨーロッパ特許明細書第０５６６５
８５Ｂ１号(EP 0 566 585 B1)」および「H.N. Leeらの『Ext. Abst. Int. Conf.
SSDM』, Hamatsu, (1997年)382−83ページ」を参照）。たいていの場合、この
中間層には、ＣｅＯ2またはＺｒＯ2のような絶縁性のある安定した酸化物が利用
されている。
【０００２】
本発明の目的は、従来技術のものよりもデータ保持時間が長い強誘電トランジ
スタを作り出すことにある。
スタを作り出すことにある。
【０００３】
この目的は、請求項１に記載の強誘電トランジスタによって達成される。本発
明の他の実施の形態は、他の請求項から明らかになる。
明の他の実施の形態は、他の請求項から明らかになる。
【０００４】
データ保持時間とは、強誘電層の分極と、その分極と共に格納された情報とが
保存されたままである時間のことを意味する。
保存されたままである時間のことを意味する。
【０００５】
本発明は、それゆえに、次の考察に基づくものである。従来技術に知られた強
誘電トランジスタにおいて、中間層とゲート電極との間に、強誘電層が配置され
ている。強誘電層での分極によって引き起こされる残留電界を相殺するような、
一方ではゲート電極に、他方では半導体基板のトランジスタのチャネル領域に、
補償電荷（Kompensationsladungen）が生じる。
誘電トランジスタにおいて、中間層とゲート電極との間に、強誘電層が配置され
ている。強誘電層での分極によって引き起こされる残留電界を相殺するような、
一方ではゲート電極に、他方では半導体基板のトランジスタのチャネル領域に、
補償電荷（Kompensationsladungen）が生じる。
【０００６】
半導体基板におけるトランジスタのチャネル領域にある補償電荷は、熱により
活性化された電荷の注入（Ladungsinjektion）（すなわちショットキー・エミッ
ション（Schottky-Emission））によって、中間層を形成している絶縁体の伝導
帯（Leitungsband）へ注入され、それによって、中間層と強誘電層との間の界面
に到達できる。もし反対の極性下でつづいてトランジスタが駆動されるならば、
これらの電荷は、強誘電層の分極によって引き起こされる電界を相殺する。結果
として、下に位置するトランジスタチャネルは、強誘電層の分極によってもはや
制御されない。それが原因で、強誘電トランジスタのデータ保持時間は減少する
。
活性化された電荷の注入（Ladungsinjektion）（すなわちショットキー・エミッ
ション（Schottky-Emission））によって、中間層を形成している絶縁体の伝導
帯（Leitungsband）へ注入され、それによって、中間層と強誘電層との間の界面
に到達できる。もし反対の極性下でつづいてトランジスタが駆動されるならば、
これらの電荷は、強誘電層の分極によって引き起こされる電界を相殺する。結果
として、下に位置するトランジスタチャネルは、強誘電層の分極によってもはや
制御されない。それが原因で、強誘電トランジスタのデータ保持時間は減少する
。
【０００７】
本発明の強誘電トランジスタにおいては、第１誘電中間層がＡｌ2Ｏ3を含むの
で、上記データ保持時間の減少を防止する。従来の強誘電トランジスタにおいて
中間層として用いられているＣｅＯ2またはＺｒＯ2が約４ｅＶのバンドギャップ
を備えているのに対して、Ａｌ2Ｏ3は８ｅＶと大きいバンドギャップを備えてい
る。本発明の強誘電トランジスタにおいては、Ａｌ2Ｏ3のポテンシャル障壁がか
なり高いので、熱により活性化された電荷の注入は阻止される。電荷キャリア（
Ladungstraeger）は、Ａｌ2Ｏ3の禁制帯（verbotene Band）を通ってポテンシャ
ル障壁を突き抜けると、第１誘電中間層のみに注入されうる。このポテンシャル
障壁を突き抜けるという仕組みは、従来の強誘電トランジスタにおける熱により
活性化された電荷注入よりも、規模的に数桁小さい。
で、上記データ保持時間の減少を防止する。従来の強誘電トランジスタにおいて
中間層として用いられているＣｅＯ2またはＺｒＯ2が約４ｅＶのバンドギャップ
を備えているのに対して、Ａｌ2Ｏ3は８ｅＶと大きいバンドギャップを備えてい
る。本発明の強誘電トランジスタにおいては、Ａｌ2Ｏ3のポテンシャル障壁がか
なり高いので、熱により活性化された電荷の注入は阻止される。電荷キャリア（
Ladungstraeger）は、Ａｌ2Ｏ3の禁制帯（verbotene Band）を通ってポテンシャ
ル障壁を突き抜けると、第１誘電中間層のみに注入されうる。このポテンシャル
障壁を突き抜けるという仕組みは、従来の強誘電トランジスタにおける熱により
活性化された電荷注入よりも、規模的に数桁小さい。
【０００８】
第１誘電中間層が５ｎｍの厚さを有する場合、ファウラー・ノルドハイム・ト
ンネル(Fowler-Nordheim-tunneln)によって、トランジスタのチャネル領域から
第１誘電中間層に電荷を移動（Ladungstransport）させるためには、第１誘電中
間層を越えて電圧を約４ボルト減少させる必要がある。実際の操作では、第１誘
電中間層を越えて、電圧は最大０．１〜１．５ボルト減少する。このように、チ
ャネル領域から第１誘電中間層への漏れ電流は、効果的に抑えられる。
ンネル(Fowler-Nordheim-tunneln)によって、トランジスタのチャネル領域から
第１誘電中間層に電荷を移動（Ladungstransport）させるためには、第１誘電中
間層を越えて電圧を約４ボルト減少させる必要がある。実際の操作では、第１誘
電中間層を越えて、電圧は最大０．１〜１．５ボルト減少する。このように、チ
ャネル領域から第１誘電中間層への漏れ電流は、効果的に抑えられる。
【０００９】
さらに、強誘電層とゲート電極との間に、第２誘電中間層が配置されることが
好ましい。この第２誘電中間層の助けとともに、強誘電層によって、ゲート電極
における補償電荷の漏れ電流は、強誘電層と第１誘電中間層との間の界面に抑え
られる。このような漏れ電流も、強誘電トランジスタのデータ保持時間を減少さ
せる可能性がある。というのも、トランジスタを再分極（Umpolung）する際に、
強誘電層の分極によって引き起こされる電界を、漏れ電流が相殺するからである
。結果として、強誘電層の分極は、その下に位置するトランジスタチャネルを、
もはや制御できなくなる。この実施形態においては、ゲート電極は強誘電層に直
接接しておらず、第２誘電中間層によって強誘電層から絶縁されているので、ゲ
ート電極からの漏れ電流は強誘電層によって抑制される。その結果、強誘電トラ
ンジスタの機能性は改善され、データ保持時間を延ばす。
好ましい。この第２誘電中間層の助けとともに、強誘電層によって、ゲート電極
における補償電荷の漏れ電流は、強誘電層と第１誘電中間層との間の界面に抑え
られる。このような漏れ電流も、強誘電トランジスタのデータ保持時間を減少さ
せる可能性がある。というのも、トランジスタを再分極（Umpolung）する際に、
強誘電層の分極によって引き起こされる電界を、漏れ電流が相殺するからである
。結果として、強誘電層の分極は、その下に位置するトランジスタチャネルを、
もはや制御できなくなる。この実施形態においては、ゲート電極は強誘電層に直
接接しておらず、第２誘電中間層によって強誘電層から絶縁されているので、ゲ
ート電極からの漏れ電流は強誘電層によって抑制される。その結果、強誘電トラ
ンジスタの機能性は改善され、データ保持時間を延ばす。
【００１０】
強誘電トランジスタにある強誘電層の分極を変更するために、通常、半導体基
板とゲート電極との間に電圧が供給される。第１誘電中間層、強誘電層および第
２誘電中間層は、静電容量についての（von Kapazitaet）直列回路を示す。だか
ら、好ましくは、第１誘電中間層および第２誘電中間層を、十分大きな誘電率を
有する物質で形成する。これによって、第１誘電中間層および第２誘電中間層の
容量が強誘電トランジスタに及ぼす電気的影響は、できるだけ少なくなる。Ａｌ 2 Ｏ3は９〜１２の誘電率を備えているので、第１誘電中間層の条件を満たしてい
る。
板とゲート電極との間に電圧が供給される。第１誘電中間層、強誘電層および第
２誘電中間層は、静電容量についての（von Kapazitaet）直列回路を示す。だか
ら、好ましくは、第１誘電中間層および第２誘電中間層を、十分大きな誘電率を
有する物質で形成する。これによって、第１誘電中間層および第２誘電中間層の
容量が強誘電トランジスタに及ぼす電気的影響は、できるだけ少なくなる。Ａｌ 2 Ｏ3は９〜１２の誘電率を備えているので、第１誘電中間層の条件を満たしてい
る。
【００１１】
第２誘電中間層をＡｌ2Ｏ3、ＣｅＯ2またはＺｒＯ2から形成することは、本発
明の範囲内である。その際、同じ物質からまたは異なる物質から、第１誘電中間
層と第２誘電中間層とを形成することができる。特に、大きな誘電率を有するす
べての物質が適している。ゲート電極から強誘電層への熱による活性化された電
荷注入（ショットキー・エミッションとも呼ばれる）が抑制されるという点で、
第２誘電中間層にＡｌ2Ｏ3を利用することは好ましい。
明の範囲内である。その際、同じ物質からまたは異なる物質から、第１誘電中間
層と第２誘電中間層とを形成することができる。特に、大きな誘電率を有するす
べての物質が適している。ゲート電極から強誘電層への熱による活性化された電
荷注入（ショットキー・エミッションとも呼ばれる）が抑制されるという点で、
第２誘電中間層にＡｌ2Ｏ3を利用することは好ましい。
【００１２】
さらに、技術的に有利であれば、第１誘電中間層および／または第２誘電中間
層を、それぞれ多重層（Mehrfachschichten）として形成してもよい。その際、
第１誘電中間層および／または第２誘電中間層は、Ｓｉ3Ｎ4かＳｉＯ2かのどち
らかをさらに含んでもよい。
層を、それぞれ多重層（Mehrfachschichten）として形成してもよい。その際、
第１誘電中間層および／または第２誘電中間層は、Ｓｉ3Ｎ4かＳｉＯ2かのどち
らかをさらに含んでもよい。
【００１３】
強誘電層を通る漏れ電流を完全に遮断するためには、第１誘電中間層および第
２誘電中間層に加えて、誘電体の側面保護材（Flankenbedeckung）によって、横
からも強誘電層を絶縁するのがよい。また、誘電体の側面保護材には、Ａｌ2Ｏ3 、ＣｅＯ2またはＺｒＯ2が適している。
２誘電中間層に加えて、誘電体の側面保護材（Flankenbedeckung）によって、横
からも強誘電層を絶縁するのがよい。また、誘電体の側面保護材には、Ａｌ2Ｏ3 、ＣｅＯ2またはＺｒＯ2が適している。
【００１４】
強誘電トランジスタの領域において、半導体基板は、電気的な回路構成（Komp
onente）を実現するのに適した１つの物質を少なくとも含んでいる。その半導体
基板が、シリコンおよび／またはゲルマニウムを含んでいることが望ましい。と
りわけ、単結晶シリコンウェーハまたはＳＯＩ基板は、半導体基板に適している
。
onente）を実現するのに適した１つの物質を少なくとも含んでいる。その半導体
基板が、シリコンおよび／またはゲルマニウムを含んでいることが望ましい。と
りわけ、単結晶シリコンウェーハまたはＳＯＩ基板は、半導体基板に適している
。
【００１５】
強誘電トランジスタでの利用に適したすべての強誘電物質は、強誘電層に適し
た物質である。具体的に言うと、強誘電層は、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）、
ＰＺＴ（ＰｂＺｒxＴｉ1-xＯ2）、ＬｉＮｂＯ3またはＢＭＦ（ＢａＭｇＦ4）を
含んでいる。
た物質である。具体的に言うと、強誘電層は、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）、
ＰＺＴ（ＰｂＺｒxＴｉ1-xＯ2）、ＬｉＮｂＯ3またはＢＭＦ（ＢａＭｇＦ4）を
含んでいる。
【００１６】
ゲート電極には、ドープされたポリシリコン、プラチナまたはタングステンが
特に適している。さらに、ゲート電極を多層構造化して用いることができる。と
りわけ、このような多層構造においては、ダイオード構造を用いることができる
。
特に適している。さらに、ゲート電極を多層構造化して用いることができる。と
りわけ、このような多層構造においては、ダイオード構造を用いることができる
。
【００１７】
さらに、この強誘電トランジスタを、ｐチャネルトランジスタ（p-Kanal-Tran
sistor）かｎチャネルトランジスタ（n-Kanal-Transistor）かのどちらかとして
用いることができる。また、このトランジスタを、エンハンスメントトランジス
タ（Enhancement-Transistor）かデプレッショントランジスタ（Depletion-Tran
sistor）かのどちらかとして用いることができる。
sistor）かｎチャネルトランジスタ（n-Kanal-Transistor）かのどちらかとして
用いることができる。また、このトランジスタを、エンハンスメントトランジス
タ（Enhancement-Transistor）かデプレッショントランジスタ（Depletion-Tran
sistor）かのどちらかとして用いることができる。
【００１８】
以下に、本発明を、図面に示された典型的な実施の形態を用いて、詳細に説明
する。
する。
【００１９】
図１は、第１誘電中間層とゲート電極との間に強誘電層が配置されている、強
誘電トランジスタの断面図である。
誘電トランジスタの断面図である。
【００２０】
図２は、強誘電層が誘電物質によって完全に囲まれている、強誘電トランジス
タの断面図である。
タの断面図である。
【００２１】
一様に１０15ｃｍ-3のドーパント濃度（Dotierstoffkonzentration）をもつｎ
型にドープされた（n-dotiertem）単結晶シリコンから成る半導体基板１１にお
いて、ｐ型にドープされた（p-dotierte）槽（Wanne）１２が配置されている。
このｐ型にドープされた槽１２のドーパント濃度は、一様に１０16ｃｍ-3である
（図１参照）。ｐ型にドープされた槽１２においては、２つのソース／ドレイン
領域１３が配置されており、ソース／ドレイン領域１３は、それぞれ、一様に１
０20ｃｍ-3のドーパント濃度でｎ+型にドープされている。
型にドープされた（n-dotiertem）単結晶シリコンから成る半導体基板１１にお
いて、ｐ型にドープされた（p-dotierte）槽（Wanne）１２が配置されている。
このｐ型にドープされた槽１２のドーパント濃度は、一様に１０16ｃｍ-3である
（図１参照）。ｐ型にドープされた槽１２においては、２つのソース／ドレイン
領域１３が配置されており、ソース／ドレイン領域１３は、それぞれ、一様に１
０20ｃｍ-3のドーパント濃度でｎ+型にドープされている。
【００２２】
２つのソース／ドレイン領域１３間にあり、半導体基板１１の表面に隣接する
ｐ型にドープされた槽１２の部分は、チャネル領域として作用する。トランジス
タのこの領域は、開始電圧（Einsatzspannung）を調整するために付加的な不純
物（Dotierung）を含んでもよい。チャネル領域の表面には、第１誘電中間層１
４が配置されている。この第１誘電中間層１４は、Ａｌ2Ｏ3を含み、５〜７ｎｍ
の厚さを有している。
ｐ型にドープされた槽１２の部分は、チャネル領域として作用する。トランジス
タのこの領域は、開始電圧（Einsatzspannung）を調整するために付加的な不純
物（Dotierung）を含んでもよい。チャネル領域の表面には、第１誘電中間層１
４が配置されている。この第１誘電中間層１４は、Ａｌ2Ｏ3を含み、５〜７ｎｍ
の厚さを有している。
【００２３】
第１誘電中間層１４の表面には、ＳＢＴを含み、およそ１００〜１５０ｎｍの
厚さを有する強誘電層１５が配置されている。
厚さを有する強誘電層１５が配置されている。
【００２４】
強誘電層１５の表面には、プラチナから成るゲート電極１６が配置されている
。このゲート電極１６は、およそ５０〜１００ｎｍの厚さを有している。
。このゲート電極１６は、およそ５０〜１００ｎｍの厚さを有している。
【００２５】
一様に１０15ｃｍ-3のドーパント濃度をもつｎ型にドープされた単結晶シリコ
ンから成る半導体基板２１において、一様に１０16ｃｍ-3のドーパント濃度をも
つｐ型にドープされた槽２２が配置されている（図２参照）。ｐ型にドープされ
た槽２２には、２つのソース／ドレイン領域２３が配置されており、それらソー
ス／ドレイン領域２３には、一様に１０20ｃｍ-3のドーパント濃度でｎ+型にド
ープされている。
ンから成る半導体基板２１において、一様に１０16ｃｍ-3のドーパント濃度をも
つｐ型にドープされた槽２２が配置されている（図２参照）。ｐ型にドープされ
た槽２２には、２つのソース／ドレイン領域２３が配置されており、それらソー
ス／ドレイン領域２３には、一様に１０20ｃｍ-3のドーパント濃度でｎ+型にド
ープされている。
【００２６】
２つのソース／ドレイン領域２３の間に配置されるｐ型にドープされた槽２２
の部分は、チャネル領域として作用する。トランジスタのこの領域は、開始電圧
の調整のために付加的な不純物を含んでもよい。チャネル領域の表面には第１誘
電中間層２４が配置されている。その第１誘電中間層２４は、１〜２ｎｍの厚さ
のＳｉＯ2層２４１と、３〜４ｎｍの厚さのＡｌ2Ｏ3層２４２とから構成されて
いる。第１誘電層２４の表面には、１００〜１５０ｎｍの厚さのＳＢＴから成る
強誘電層２５が配置されている。
の部分は、チャネル領域として作用する。トランジスタのこの領域は、開始電圧
の調整のために付加的な不純物を含んでもよい。チャネル領域の表面には第１誘
電中間層２４が配置されている。その第１誘電中間層２４は、１〜２ｎｍの厚さ
のＳｉＯ2層２４１と、３〜４ｎｍの厚さのＡｌ2Ｏ3層２４２とから構成されて
いる。第１誘電層２４の表面には、１００〜１５０ｎｍの厚さのＳＢＴから成る
強誘電層２５が配置されている。
【００２７】
強誘電層２５の表面には、第２誘電中間層２６が配置されており、この第２誘
電中間層２６は、３〜４ｎｍの厚さのＣｅＯ2層２６１と、１〜３ｎｍの厚さの
Ｓｉ3Ｎ4層２６２とから構成されている。強誘電層２５と第２誘電中間層２６と
の側面は、ＣｅＯ2およびＡｌ2Ｏ3から成る誘電性の側面保護材２７によって覆
われている。あるいは、第２誘電中間層２６は、３〜４ｎｍの厚さのＡｌ2Ｏ3層
２６１と、１〜３ｎｍの厚さのＳｉ3Ｎ4層２６２とから構成されている場合もあ
る。
電中間層２６は、３〜４ｎｍの厚さのＣｅＯ2層２６１と、１〜３ｎｍの厚さの
Ｓｉ3Ｎ4層２６２とから構成されている。強誘電層２５と第２誘電中間層２６と
の側面は、ＣｅＯ2およびＡｌ2Ｏ3から成る誘電性の側面保護材２７によって覆
われている。あるいは、第２誘電中間層２６は、３〜４ｎｍの厚さのＡｌ2Ｏ3層
２６１と、１〜３ｎｍの厚さのＳｉ3Ｎ4層２６２とから構成されている場合もあ
る。
【００２８】
第２誘電層２６の表面には、ｎ+型にドープされたポリシリコンを含むゲート
電極２８が配置されている。このゲート電極２８は、１００〜２００ｎｍの厚さ
を有する。
電極２８が配置されている。このゲート電極２８は、１００〜２００ｎｍの厚さ
を有する。
【００２９】
本発明の強誘電トランジスタの製造工程は、標準ＭＯＳトランジスタのものと
類似している。第１中間層１４または２４と、強誘電層１５または２５と、第２
誘電中間層２６とは、例えばＣＶＤ工程における析出、および、それに続く構造
化によって形成される。ｐ型にドープされた槽１２または２２と、ソース／ドレ
イン領域１３または２３とは、注入または拡散によって形成される。
類似している。第１中間層１４または２４と、強誘電層１５または２５と、第２
誘電中間層２６とは、例えばＣＶＤ工程における析出、および、それに続く構造
化によって形成される。ｐ型にドープされた槽１２または２２と、ソース／ドレ
イン領域１３または２３とは、注入または拡散によって形成される。
【００３０】
析出またはスパッタ、および、後続の構造化によって、ゲート電極１６または
２８は生成される。ゲート電極１６と２８は、その下に配置される層を構造化す
る際に、ハードマスク（Hartmaske）として用いられる。
２８は生成される。ゲート電極１６と２８は、その下に配置される層を構造化す
る際に、ハードマスク（Hartmaske）として用いられる。
【００３１】
誘電性の側面保護材２７は、析出および異方性エッチバック（Rueckaetzen）
によって、スペーサーとして生成される。あるいは、この誘電性の側面保護材２
７は、第２誘電中間層と同じ物質から生成されうる場合もある。この場合、第２
誘電層は、強誘電層の構造化後に析出・構造化される。第２誘電中間層および誘
電性の側面保護材の構造は、この場合、一体となっている。
によって、スペーサーとして生成される。あるいは、この誘電性の側面保護材２
７は、第２誘電中間層と同じ物質から生成されうる場合もある。この場合、第２
誘電層は、強誘電層の構造化後に析出・構造化される。第２誘電中間層および誘
電性の側面保護材の構造は、この場合、一体となっている。
【図１】
図１は、第１誘電中間層とゲート電極との間に強誘電層が配置されている、強
誘電トランジスタの断面図である。
誘電トランジスタの断面図である。
【図２】
図２は、強誘電層が誘電物質によって完全に囲まれている、強誘電トランジス
タの断面図である。
タの断面図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年１０月１５日（２００１．１０．１５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ウンガー，オイゲン
ドイツ連邦共和国 86161 アウグスブル
ク マティアス クラウディウス シュト
ラーセ ３ハー
Ｆターム(参考） 5F083 FR06 GA11 JA02 JA13 JA15
JA17 JA19
5F101 BA62 BD02 BF02
Claims (11)
- 【請求項１】 ２つのソース／ドレイン領域（１３）とそれらの間にあるチャネル領域とを、
半導体基板（１１）に備え、 Ａｌ2Ｏ3を含む第１誘電中間層（１４）が上記チャネル領域の表面に配置され
ており、 強誘電層（１５）およびゲート電極（１６）が、上記第１誘電中間層（１４）
の上に配置されている強誘電トランジスタ。 - 【請求項２】 上記第１誘電中間層（１４）が５〜２０ｎｍの厚さを有する、請求項１に記載
の強誘電トランジスタ。 - 【請求項３】 第１誘電中間層（２４）が多重層として形成されている、請求項１または２に
記載の強誘電トランジスタ。 - 【請求項４】 上記第１誘電中間層（２４）がＳｉＯ2またはＳｉ3Ｎ4を含んでいる、請求項
３に記載の強誘電トランジスタ。 - 【請求項５】 強誘電層（２５）とゲート電極（２８）との間に、第２誘電中間層（２６）が
配置されている、請求項１から４のいずれか１項に記載の強誘電トランジスタ。 - 【請求項６】 上記第２誘電中間層（２６）は、Ａｌ2Ｏ3、ＣｅＯ2またはＺｒＯ2を含み、２
〜２０ｎｍの厚さを有する、請求項５に記載の強誘電トランジスタ。 - 【請求項７】 上記第２誘電中間層（２６）が多重層として形成されている、請求項５または
６に記載の強誘電トランジスタ。 - 【請求項８】 上記第２誘電中間層（２６）がＳｉＯ2またはＳｉ3Ｎ4を含んでいる、請求項
７に記載の強誘電トランジスタ。 - 【請求項９】 上記強誘電層（２５）は、誘電体の側面保護材（２７）によって側面から取り
囲まれている、請求項５から８のいずれか１項に記載の強誘電トランジスタ。 - 【請求項１０】 上記誘電体の側面保護材（２７）が、Ａｌ2Ｏ3、ＣｅＯ2、ＺｒＯ2、ＳｉＯ2
またはＳｉ3Ｎ4を含んでいる、請求項９に記載の強誘電トランジスタ。 - 【請求項１１】 上記強誘電層（１５）は、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）、ＰＺＴ（ＰｂＺｒx Ｔｉ1-xＯ2）、ＬｉＮｂＯ3またはＢＭＦ（ＢａＭｇＦ4）を含み、 上記ゲート電極（１６）は、ドープされたポリシリコン、プラチナまたはタン
グステンを含んでいる、請求項１から１０のいずれか１項に記載の強誘電トラン
ジスタ。
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|---|---|---|---|
| DE19946437A DE19946437A1 (de) | 1999-09-28 | 1999-09-28 | Ferroelektrischer Transistor |
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| PCT/DE2000/003209 WO2001024272A1 (de) | 1999-09-28 | 2000-09-15 | Ferroelektrischer transistor |
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| Publication Number | Publication Date |
|---|---|
| JP2003510848A true JP2003510848A (ja) | 2003-03-18 |
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ID=7923568
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|---|---|---|---|
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| WO (1) | WO2001024272A1 (ja) |
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| US6876030B2 (en) | 2000-09-22 | 2005-04-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
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| US6919251B2 (en) * | 2002-07-31 | 2005-07-19 | Texas Instruments Incorporated | Gate dielectric and method |
| US6940111B2 (en) * | 2002-11-29 | 2005-09-06 | Infineon Technologies Aktiengesellschaft | Radiation protection in integrated circuits |
| KR100947562B1 (ko) * | 2002-12-26 | 2010-03-15 | 매그나칩 반도체 유한회사 | 강유전체막을 이용한 반도체 메모리소자의 제조 방법 및그의 셀 트랜지스터 |
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| FR2888990B1 (fr) * | 2005-07-22 | 2007-09-07 | Commissariat Energie Atomique | Dispositif microelectronique dote de transistors surmontes d'une couche piezoelectrique |
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-
2000
- 2000-09-15 CN CNB008134588A patent/CN1192437C/zh not_active Expired - Fee Related
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- 2002-03-28 US US10/112,272 patent/US6707082B2/en not_active Expired - Fee Related
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