JP2003309108A - エッチング方法 - Google Patents
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Abstract
(57)【要約】
【課題】ドライプロセスにおいてもエッチングマスクの
パターンの間口を広くすることができるエッチング方法
を提供すること。 【解決手段】少なくとも表面にシリコン及びシリコン窒
化膜が露出する半導体基板のエッチング方法において、
Ｏ２ガスを反応ガスとしてプラズマ放電により励起され
た活性種を前記半導体基板に吹き付けることにより前記
シリコン及び前記シリコン窒化膜を露出面から所定膜厚
に酸化する酸化工程と、前記酸化工程により酸化された
前記半導体基板を少なくともＯ２ガス及びＣＨ２Ｆ２ガ
スを含む反応ガスを用いてプラズマエッチングするエッ
チング工程と、を含むことを特徴とする。
パターンの間口を広くすることができるエッチング方法
を提供すること。 【解決手段】少なくとも表面にシリコン及びシリコン窒
化膜が露出する半導体基板のエッチング方法において、
Ｏ２ガスを反応ガスとしてプラズマ放電により励起され
た活性種を前記半導体基板に吹き付けることにより前記
シリコン及び前記シリコン窒化膜を露出面から所定膜厚
に酸化する酸化工程と、前記酸化工程により酸化された
前記半導体基板を少なくともＯ２ガス及びＣＨ２Ｆ２ガ
スを含む反応ガスを用いてプラズマエッチングするエッ
チング工程と、を含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ドライプロセスに
おいてもシリコン窒化膜（エッチングマスク）のパター
ンの間口を広くすることができるエッチング方法に関す
る。
おいてもシリコン窒化膜（エッチングマスク）のパター
ンの間口を広くすることができるエッチング方法に関す
る。
【０００２】
【従来の技術】シリコン基板上に形成された素子を電気
的に分離する技術に、ＳＴＩ（Shallow Trench Isolati
on）がある。ＳＴＩは、一般的に、Ｓｉ３Ｎ４／ＳｉＯ
２膜をマスクとしてＳｉにトレンチを形成し、その中に
ＳｉＯ２を埋込み、最後にＣＭＰ（Chemical and Mecha
nical Polishing）によって平坦化することによって形
成される。
的に分離する技術に、ＳＴＩ（Shallow Trench Isolati
on）がある。ＳＴＩは、一般的に、Ｓｉ３Ｎ４／ＳｉＯ
２膜をマスクとしてＳｉにトレンチを形成し、その中に
ＳｉＯ２を埋込み、最後にＣＭＰ（Chemical and Mecha
nical Polishing）によって平坦化することによって形
成される。
【０００３】ＳＴＩでは、トレンチの形成において反応
性イオンエッチング（Reaction IonEtching；ＲＩＥ）
等のドライエッチングが用いられているが、半導体装置
の微細化に伴い、結晶欠陥（ラディエーションダメージ
など）や形状不良（ＲＩＥダメージ、ライナＳｉＯ２膜
の不均一性、埋込みＳｉＯ２のボイドやシームなど）に
起因する電気的リークの問題が生じる。このような不具
合を防止するために、最近では、熱リン酸等のウェット
プロセス（ウェットエッチング）によるプルバックによ
って、改善しようとしている。ここで、プルバックと
は、後の工程において障害となるＳｉ３Ｎ４等のエッチ
ングマスクの一部（ＳＴＩについてはＳｉＯ２埋込みの
際の障害となるトレンチ近傍の部分）を除去する（後退
させる）ことをいう。
性イオンエッチング（Reaction IonEtching；ＲＩＥ）
等のドライエッチングが用いられているが、半導体装置
の微細化に伴い、結晶欠陥（ラディエーションダメージ
など）や形状不良（ＲＩＥダメージ、ライナＳｉＯ２膜
の不均一性、埋込みＳｉＯ２のボイドやシームなど）に
起因する電気的リークの問題が生じる。このような不具
合を防止するために、最近では、熱リン酸等のウェット
プロセス（ウェットエッチング）によるプルバックによ
って、改善しようとしている。ここで、プルバックと
は、後の工程において障害となるＳｉ３Ｎ４等のエッチ
ングマスクの一部（ＳＴＩについてはＳｉＯ２埋込みの
際の障害となるトレンチ近傍の部分）を除去する（後退
させる）ことをいう。
【０００４】
【発明が解決しようとする課題】しかし、熱リン酸等に
よるウェットプロセスには以下のような問題点がある。
第１にウェットプロセスでは規模の大きな設備が必要な
ため、加工対象物に制約があり、大口径なウェハの処理
に不向きであるといった問題がある。第２に溶液の制御
が困難なため、Ｓｉ含有率が変動しやすくなる結果、選
択比が変動し易くなるといった問題がある。第３にＳｉ
３Ｎ４／Ｓｉの選択比が低いため、Ｓｉのダメージを防
止するための余分な酸化工程、酸化膜除去工程が必要に
なるといった問題がある。
よるウェットプロセスには以下のような問題点がある。
第１にウェットプロセスでは規模の大きな設備が必要な
ため、加工対象物に制約があり、大口径なウェハの処理
に不向きであるといった問題がある。第２に溶液の制御
が困難なため、Ｓｉ含有率が変動しやすくなる結果、選
択比が変動し易くなるといった問題がある。第３にＳｉ
３Ｎ４／Ｓｉの選択比が低いため、Ｓｉのダメージを防
止するための余分な酸化工程、酸化膜除去工程が必要に
なるといった問題がある。
【０００５】本発明の第１の目的は、ドライプロセスに
おいてもエッチングマスクのパターンの間口を広くする
ことができるエッチング方法を提供することである。
おいてもエッチングマスクのパターンの間口を広くする
ことができるエッチング方法を提供することである。
【０００６】本発明の第２の目的は、特殊な装置を用い
る必要のないエッチング方法を提供することである。
る必要のないエッチング方法を提供することである。
【０００７】本発明の第３の目的は、安定したプロセス
が可能なエッチング方法を提供することである。
が可能なエッチング方法を提供することである。
【０００８】本発明の第４の目的は、エッチングマスク
のパターンの間口をコントロールすることができるエッ
チング方法を提供することである。
のパターンの間口をコントロールすることができるエッ
チング方法を提供することである。
【０００９】
【課題を解決するための手段】ドライプロセス（ドライ
エッチング）でプルバックを行えば、装置は簡易なア
ッシャー規模でよく、選択比の安定化が可能であり、
選択比の制御がガス系の工夫で可能であることから、
以下のような発明をするに至った。
エッチング）でプルバックを行えば、装置は簡易なア
ッシャー規模でよく、選択比の安定化が可能であり、
選択比の制御がガス系の工夫で可能であることから、
以下のような発明をするに至った。
【００１０】本発明の第１の視点においては、少なくと
も表面にシリコン及びシリコン窒化膜が露出する半導体
基板のエッチング方法において、Ｏ２ガスを反応ガスと
してプラズマ放電により励起された活性種を前記半導体
基板に吹き付けることにより前記シリコン及び前記シリ
コン窒化膜を露出面から所定膜厚に酸化する酸化工程
と、前記酸化工程により酸化された前記半導体基板を少
なくともＯ２ガス及びＣＨ２Ｆ２ガスを含む反応ガスを
用いてプラズマエッチングするエッチング工程と、を含
むことを特徴とする。
も表面にシリコン及びシリコン窒化膜が露出する半導体
基板のエッチング方法において、Ｏ２ガスを反応ガスと
してプラズマ放電により励起された活性種を前記半導体
基板に吹き付けることにより前記シリコン及び前記シリ
コン窒化膜を露出面から所定膜厚に酸化する酸化工程
と、前記酸化工程により酸化された前記半導体基板を少
なくともＯ２ガス及びＣＨ２Ｆ２ガスを含む反応ガスを
用いてプラズマエッチングするエッチング工程と、を含
むことを特徴とする。
【００１１】本発明の第２の視点においては、少なくと
も表面にシリコン及びシリコン窒化膜が露出する半導体
基板のエッチング方法において、前記半導体基板を少な
くとも流量が全ガス流量の８５％以上かつ９５％以下の
Ｏ２ガス及び流量が全ガス流量の５％以上かつ１５％以
下のＣＨ２Ｆ２ガスを含む反応ガスを用いてプラズマエ
ッチングするエッチング工程を含むことを特徴とする。
も表面にシリコン及びシリコン窒化膜が露出する半導体
基板のエッチング方法において、前記半導体基板を少な
くとも流量が全ガス流量の８５％以上かつ９５％以下の
Ｏ２ガス及び流量が全ガス流量の５％以上かつ１５％以
下のＣＨ２Ｆ２ガスを含む反応ガスを用いてプラズマエ
ッチングするエッチング工程を含むことを特徴とする。
【００１２】また、前記エッチング方法において、前記
エッチング工程におけるＯ２ガスの流量は、全ガス流量
の８６％以上かつ９４％以下であり、前記エッチング工
程におけるＣＨ２Ｆ２ガスの流量は、全ガス流量の４％
以上かつ１４％以下であることが好ましい。Ｓｉ３Ｎ４
／Ｓｉの選択比を５以上とすることができるからであ
る。
エッチング工程におけるＯ２ガスの流量は、全ガス流量
の８６％以上かつ９４％以下であり、前記エッチング工
程におけるＣＨ２Ｆ２ガスの流量は、全ガス流量の４％
以上かつ１４％以下であることが好ましい。Ｓｉ３Ｎ４
／Ｓｉの選択比を５以上とすることができるからであ
る。
【００１３】本発明の第３の視点においては、少なくと
も表面にシリコン及びシリコン窒化膜が露出する半導体
基板のエッチング方法において、前記半導体基板を少な
くとも流量が全ガス流量の８０％以上かつ９５％以下の
Ｏ２ガス、流量が全ガス流量の５％以下のＣＦ４ガス若
しくはＣＨＦ３ガス及び流量が全ガス流量の５％以上か
つ１５％以下のＣＨ２Ｆ２ガスを含む反応ガスを用いて
プラズマエッチングするエッチング工程を含むことを特
徴とする。
も表面にシリコン及びシリコン窒化膜が露出する半導体
基板のエッチング方法において、前記半導体基板を少な
くとも流量が全ガス流量の８０％以上かつ９５％以下の
Ｏ２ガス、流量が全ガス流量の５％以下のＣＦ４ガス若
しくはＣＨＦ３ガス及び流量が全ガス流量の５％以上か
つ１５％以下のＣＨ２Ｆ２ガスを含む反応ガスを用いて
プラズマエッチングするエッチング工程を含むことを特
徴とする。
【００１４】また、前記第２及び第３の視点に係るエッ
チング方法において、前記エッチング工程を行なう前
に、Ｏ２ガスを反応ガスとしてプラズマ放電により励起
された活性種を前記半導体基板に吹き付けることにより
前記シリコン及び前記シリコン窒化膜を露出面から所定
膜厚に酸化する酸化工程を行なうことが好ましい。シリ
コン窒化膜のエッチングの反応速度を抑え、エッチング
速度を安定化させ、エッチング量の均一性、制御性を確
保できるからである。
チング方法において、前記エッチング工程を行なう前
に、Ｏ２ガスを反応ガスとしてプラズマ放電により励起
された活性種を前記半導体基板に吹き付けることにより
前記シリコン及び前記シリコン窒化膜を露出面から所定
膜厚に酸化する酸化工程を行なうことが好ましい。シリ
コン窒化膜のエッチングの反応速度を抑え、エッチング
速度を安定化させ、エッチング量の均一性、制御性を確
保できるからである。
【００１５】また、前記エッチング方法において、前記
エッチング工程と前記酸化工程それぞれの処理温度が同
じ場合に、前記エッチング工程の処理時間は、前記酸化
工程の処理時間の２倍以上かつ３倍以下であることが好
ましい。良好な表面形状を保持しながらエッチングマス
クとなるシリコン窒化膜をプルバックすることができる
からである。
エッチング工程と前記酸化工程それぞれの処理温度が同
じ場合に、前記エッチング工程の処理時間は、前記酸化
工程の処理時間の２倍以上かつ３倍以下であることが好
ましい。良好な表面形状を保持しながらエッチングマス
クとなるシリコン窒化膜をプルバックすることができる
からである。
【００１６】また、前記エッチング方法において、前記
酸化工程は、前記半導体基板を２００℃以上かつ３５０
℃以下に加熱して行ない、前記エッチング工程は、前記
半導体基板を３０℃以上かつ５０℃以下にして行なうこ
とが好ましい。酸化工程の処理時間を短縮することがで
きるからである。
酸化工程は、前記半導体基板を２００℃以上かつ３５０
℃以下に加熱して行ない、前記エッチング工程は、前記
半導体基板を３０℃以上かつ５０℃以下にして行なうこ
とが好ましい。酸化工程の処理時間を短縮することがで
きるからである。
【００１７】また、前記エッチング方法において、前記
酸化工程は、前記半導体基板を２００℃以上かつ３５０
℃以下に加熱されたサセプタ上に載置して行ない、前記
エッチング工程は、前記半導体基板を前記サセプタの表
面から所定の高さまで上昇させて行なうことが好まし
い。
酸化工程は、前記半導体基板を２００℃以上かつ３５０
℃以下に加熱されたサセプタ上に載置して行ない、前記
エッチング工程は、前記半導体基板を前記サセプタの表
面から所定の高さまで上昇させて行なうことが好まし
い。
【００１８】また、前記エッチング方法において、前記
酸化工程は、前記半導体基板を２００℃以上かつ３５０
℃以下に加熱された第１ののサセプタ上に載置して行な
い、前記エッチング工程は、前記第１のサセプタ上に載
置された前記半導体基板を３０〜５０℃に設定された第
２のサセプタ上に移載して行なうことが好ましい。
酸化工程は、前記半導体基板を２００℃以上かつ３５０
℃以下に加熱された第１ののサセプタ上に載置して行な
い、前記エッチング工程は、前記第１のサセプタ上に載
置された前記半導体基板を３０〜５０℃に設定された第
２のサセプタ上に移載して行なうことが好ましい。
【００１９】また、前記エッチング方法において、前記
酸化工程は、前記半導体基板を保持する保持台に取り付
けられたランプで照射することにより前記半導体基板の
温度を２００℃以上かつ３５０℃以下に加熱して行な
い、前記酸化工程は、前記ランプでの照射をやめること
により前記半導体基板の温度を３０〜５０℃にして行な
うことが好ましい。
酸化工程は、前記半導体基板を保持する保持台に取り付
けられたランプで照射することにより前記半導体基板の
温度を２００℃以上かつ３５０℃以下に加熱して行な
い、前記酸化工程は、前記ランプでの照射をやめること
により前記半導体基板の温度を３０〜５０℃にして行な
うことが好ましい。
【００２０】また、前記エッチング方法において、前記
酸化工程及び前記エッチング工程を交互に複数回繰り返
すことが好ましい。シリコン窒化膜のプルバック量（後
退量）を制御することができるからである。
酸化工程及び前記エッチング工程を交互に複数回繰り返
すことが好ましい。シリコン窒化膜のプルバック量（後
退量）を制御することができるからである。
【００２１】また、前記エッチング方法において、前記
酸化工程及び前記エッチング工程は、同一チャンバ内か
つ同一ステージ上で連続的に行なうことが好ましい。所
要時間を短縮することができるからである。
酸化工程及び前記エッチング工程は、同一チャンバ内か
つ同一ステージ上で連続的に行なうことが好ましい。所
要時間を短縮することができるからである。
【００２２】また、前記エッチング方法において、前記
エッチング工程における反応ガスの全圧は１０Ｐａ（約
０．１Ｔｏｒｒ）以上かつ１１０Ｐａ（約０．８Ｔｏｒ
ｒ）以下であることが好ましい。面内均一性を良好に保
ちながらＳｉ３Ｎ４／Ｓｉの選択比を４以上とすること
ができるからである。
エッチング工程における反応ガスの全圧は１０Ｐａ（約
０．１Ｔｏｒｒ）以上かつ１１０Ｐａ（約０．８Ｔｏｒ
ｒ）以下であることが好ましい。面内均一性を良好に保
ちながらＳｉ３Ｎ４／Ｓｉの選択比を４以上とすること
ができるからである。
【００２３】また、前記エッチング方法において、前記
半導体基板には、前記シリコン窒化膜をエッチングマス
クとして前記シリコンにトレンチを形成した半導体基板
を用いることが好ましい。エッチングマスクであるシリ
コン窒化膜のパターンの間口を広くすることができる結
果、トレンチへのＳｉＯ２埋め込み性に優れるため、ボ
イド等の発生を抑えることができるからである。
半導体基板には、前記シリコン窒化膜をエッチングマス
クとして前記シリコンにトレンチを形成した半導体基板
を用いることが好ましい。エッチングマスクであるシリ
コン窒化膜のパターンの間口を広くすることができる結
果、トレンチへのＳｉＯ２埋め込み性に優れるため、ボ
イド等の発生を抑えることができるからである。
【００２４】また、前記エッチング方法において、前記
半導体基板には、前記シリコンをゲート電極層とし、前
記シリコン窒化膜を前記ゲート電極層上に形成されたエ
ッチングマスクとする半導体基板を用いることが好まし
い。エッチングマスクがパターニングされた後に、ゲー
ト電極の寸法を細くすることができるからである。
半導体基板には、前記シリコンをゲート電極層とし、前
記シリコン窒化膜を前記ゲート電極層上に形成されたエ
ッチングマスクとする半導体基板を用いることが好まし
い。エッチングマスクがパターニングされた後に、ゲー
ト電極の寸法を細くすることができるからである。
【００２５】
【発明の実施の形態】少なくとも表面にシリコン（図２
の２）及びシリコン窒化膜（図２の４）が露出する半導
体基板（図２の１）のエッチング方法において、Ｏ２ガ
スを反応ガスとしてプラズマ放電により励起された活性
種を前記半導体基板に吹き付けることにより前記シリコ
ン及び前記シリコン窒化膜を露出面から所定膜厚に酸化
する酸化工程と（図２（Ｂ）参照）、前記酸化工程によ
り酸化された前記半導体基板を少なくともＯ２ガス及び
ＣＨ２Ｆ２ガスを含む反応ガスを用いてプラズマエッチ
ングするエッチング工程と（図２（Ｃ）参照）、を含む
ことにより、酸化工程でシリコン窒化膜表面にＳｉＯＮ
膜ができ、エッチング工程の処理時間の経過にともなう
シリコン窒化膜のエッチング速度の急速な上昇が抑えら
れ、基板表面の均一性を保ちながらシリコン窒化膜（エ
ッチングマスク）のパターンの間口を広くすることがで
きる。
の２）及びシリコン窒化膜（図２の４）が露出する半導
体基板（図２の１）のエッチング方法において、Ｏ２ガ
スを反応ガスとしてプラズマ放電により励起された活性
種を前記半導体基板に吹き付けることにより前記シリコ
ン及び前記シリコン窒化膜を露出面から所定膜厚に酸化
する酸化工程と（図２（Ｂ）参照）、前記酸化工程によ
り酸化された前記半導体基板を少なくともＯ２ガス及び
ＣＨ２Ｆ２ガスを含む反応ガスを用いてプラズマエッチ
ングするエッチング工程と（図２（Ｃ）参照）、を含む
ことにより、酸化工程でシリコン窒化膜表面にＳｉＯＮ
膜ができ、エッチング工程の処理時間の経過にともなう
シリコン窒化膜のエッチング速度の急速な上昇が抑えら
れ、基板表面の均一性を保ちながらシリコン窒化膜（エ
ッチングマスク）のパターンの間口を広くすることがで
きる。
【００２６】
【実施例】本発明の実施例１について図面を用いて説明
する。図１は、本発明の実施例１に係るエッチング方法
に用いる酸化工程前の半導体基板の構成を模式的に示し
た工程部分断面図である。図２は、本発明の実施例１に
係るエッチング方法の工程を模式的に示した工程部分断
面図である。図３は、本発明の実施例１に係るエッチン
グ方法におけるプルバック工程後の半導体基板の構成を
模式的に示した工程部分断面図である。図４は、本発明
の実施例１に係るエッチング方法に用いるアッシング装
置の構成を示した模式図である。
する。図１は、本発明の実施例１に係るエッチング方法
に用いる酸化工程前の半導体基板の構成を模式的に示し
た工程部分断面図である。図２は、本発明の実施例１に
係るエッチング方法の工程を模式的に示した工程部分断
面図である。図３は、本発明の実施例１に係るエッチン
グ方法におけるプルバック工程後の半導体基板の構成を
模式的に示した工程部分断面図である。図４は、本発明
の実施例１に係るエッチング方法に用いるアッシング装
置の構成を示した模式図である。
【００２７】実施例１で処理を行なう半導体基板（ウェ
ハ）は、図１（Ｆ）のようにシリコン窒化膜４及びシリ
コン酸化膜３が形成されたシリコン基板２にトレンチ６
を形成したものを用いる。この半導体基板１は、以下の
ようなプロセスにより加工形成される。
ハ）は、図１（Ｆ）のようにシリコン窒化膜４及びシリ
コン酸化膜３が形成されたシリコン基板２にトレンチ６
を形成したものを用いる。この半導体基板１は、以下の
ようなプロセスにより加工形成される。
【００２８】まず、シリコン基板２を熱酸化し、表面に
膜厚５〜１５ｎｍのシリコン酸化膜３を形成する（図１
（Ｂ）参照）。次に、シリコン酸化膜３上にＬＰＣＶＤ
法により膜厚１００〜１５０ｎｍのシリコン窒化膜４
（ＬＰ−Ｓｉ３Ｎ４膜）を成膜する（図１（Ｃ）参
照）。次に、シリコン窒化膜４上にリソグラフィー技術
を用いてレジストパターン５を形成する（図１（Ｄ）参
照）。次に、レジストパターン５をエッチングマスクと
してドライエッチング（異方性エッチング）によりシリ
コン酸化膜３が露出するまでシリコン窒化膜４及びシリ
コン酸化膜３の一部を除去し、その後、プラズマ剥離を
用いてレジストパターン５を剥離し、ＳＰＭ（Ｈ２ＳＯ
４−Ｈ２Ｏ２系）、ＡＰＭ（ＮＨ４ＯＨ−Ｈ２Ｏ２−Ｈ
２Ｏ系）等の洗浄薬液を用いてパーティクルや有機物を
除去する（図１（Ｅ）参照）。次に、シリコン窒化膜４
をエッチングマスクとして、ＲＩＥ（等方性エッチン
グ）により所定の深さまでシリコン酸化膜３及びシリコ
ン基板２をトレンチエッチングする（図１（Ｆ）参
照）。最後に、トレンチ６が形成された半導体基板を自
然酸化膜の除去（デポ剥離）や汚染物を除去するために
ＦＰＭ（Ｆ２−Ｈ２Ｏ２−Ｈ２Ｏ系）、ＡＰＭ（ＮＨ４
ＯＨ−Ｈ２Ｏ２−Ｈ２Ｏ系）、ＳＰＭ（Ｈ２ＳＯ４−Ｈ
２Ｏ２系）などの洗浄薬液を用いて洗浄、リンスを行
う。
膜厚５〜１５ｎｍのシリコン酸化膜３を形成する（図１
（Ｂ）参照）。次に、シリコン酸化膜３上にＬＰＣＶＤ
法により膜厚１００〜１５０ｎｍのシリコン窒化膜４
（ＬＰ−Ｓｉ３Ｎ４膜）を成膜する（図１（Ｃ）参
照）。次に、シリコン窒化膜４上にリソグラフィー技術
を用いてレジストパターン５を形成する（図１（Ｄ）参
照）。次に、レジストパターン５をエッチングマスクと
してドライエッチング（異方性エッチング）によりシリ
コン酸化膜３が露出するまでシリコン窒化膜４及びシリ
コン酸化膜３の一部を除去し、その後、プラズマ剥離を
用いてレジストパターン５を剥離し、ＳＰＭ（Ｈ２ＳＯ
４−Ｈ２Ｏ２系）、ＡＰＭ（ＮＨ４ＯＨ−Ｈ２Ｏ２−Ｈ
２Ｏ系）等の洗浄薬液を用いてパーティクルや有機物を
除去する（図１（Ｅ）参照）。次に、シリコン窒化膜４
をエッチングマスクとして、ＲＩＥ（等方性エッチン
グ）により所定の深さまでシリコン酸化膜３及びシリコ
ン基板２をトレンチエッチングする（図１（Ｆ）参
照）。最後に、トレンチ６が形成された半導体基板を自
然酸化膜の除去（デポ剥離）や汚染物を除去するために
ＦＰＭ（Ｆ２−Ｈ２Ｏ２−Ｈ２Ｏ系）、ＡＰＭ（ＮＨ４
ＯＨ−Ｈ２Ｏ２−Ｈ２Ｏ系）、ＳＰＭ（Ｈ２ＳＯ４−Ｈ
２Ｏ２系）などの洗浄薬液を用いて洗浄、リンスを行
う。
【００２９】次に、実施例１に係るエッチング方法で用
いる装置について説明する。実施例１では、図４のよう
なアッシング装置（アッシャ）を用いる。このアッシン
グ装置１０は、ガス供給源（図示せず）と流路として接
続するプラズマ生成室１２の周囲にＩＣＰ（Inductive
coupled Plasma）コイル１１を有するＩＣＰソースを備
えたＲＦダウンフローアッシャであり、プラズマ生成室
１２下のチャンバ１５内の反応ガス出口にイオントラッ
プ用のグリッド１３を備えており、イオンバイアスがウ
ェハ上にかかりにくなるバイアストラップ（図示せず）
を有する。グリッド１３は、金属または金属酸化物を網
状にしたものが一般的に用いられ、２重にしたりすると
効果が高い。チャンバ１５内のグリッド１３下方には、
半導体基板１が搭載されるとともに高周波誘導、ヒータ
等の加熱手段によって加熱されるサセプタ１４を有す
る。チャンバ１５内のガスは真空排気される。
いる装置について説明する。実施例１では、図４のよう
なアッシング装置（アッシャ）を用いる。このアッシン
グ装置１０は、ガス供給源（図示せず）と流路として接
続するプラズマ生成室１２の周囲にＩＣＰ（Inductive
coupled Plasma）コイル１１を有するＩＣＰソースを備
えたＲＦダウンフローアッシャであり、プラズマ生成室
１２下のチャンバ１５内の反応ガス出口にイオントラッ
プ用のグリッド１３を備えており、イオンバイアスがウ
ェハ上にかかりにくなるバイアストラップ（図示せず）
を有する。グリッド１３は、金属または金属酸化物を網
状にしたものが一般的に用いられ、２重にしたりすると
効果が高い。チャンバ１５内のグリッド１３下方には、
半導体基板１が搭載されるとともに高周波誘導、ヒータ
等の加熱手段によって加熱されるサセプタ１４を有す
る。チャンバ１５内のガスは真空排気される。
【００３０】次に、実施例１のエッチング方法について
説明する。ここでのエッチングは、ＳＴＩ形成工程にお
けるトレンチエッチングからトレンチ埋込みの間に行な
われるものである。図１（Ｆ）に示したトレンチ６が形
成された半導体基板１を図４に示したアッシング装置１
０のサセプタ１４にセットして、以下の酸化工程及びプ
ルバック工程を行なう。
説明する。ここでのエッチングは、ＳＴＩ形成工程にお
けるトレンチエッチングからトレンチ埋込みの間に行な
われるものである。図１（Ｆ）に示したトレンチ６が形
成された半導体基板１を図４に示したアッシング装置１
０のサセプタ１４にセットして、以下の酸化工程及びプ
ルバック工程を行なう。
【００３１】まず、酸化工程を行なう。酸化工程では、
Ｏ２ガスのみを反応ガスとしてプラズマ放電によって励
起された活性種Ｏ＊を半導体基板１に吹き付ける。これ
により、シリコン窒化膜４の露出面（側壁面を含む）だ
ったところから深さ３〜３０Å（０．３〜３ｎｍ）程度
までには等方的に酸素成分が注入（酸化）されたＳｉＯ
Ｎ膜４ａ（組成比は非化学量論的組成、ＳｉＮにＯが任
意量添加された状態、以下同じ）ができ、シリコン基板
２（トレンチ６の内壁）の露出面だったところから深さ
１０〜３０Å（１〜３ｎｍ）程度まで等方的に酸化され
たシリコン酸化膜７ができる（図２（Ｂ）参照）。な
お、実施例１における酸化工程の処理条件は表１に示す
通りである。
Ｏ２ガスのみを反応ガスとしてプラズマ放電によって励
起された活性種Ｏ＊を半導体基板１に吹き付ける。これ
により、シリコン窒化膜４の露出面（側壁面を含む）だ
ったところから深さ３〜３０Å（０．３〜３ｎｍ）程度
までには等方的に酸素成分が注入（酸化）されたＳｉＯ
Ｎ膜４ａ（組成比は非化学量論的組成、ＳｉＮにＯが任
意量添加された状態、以下同じ）ができ、シリコン基板
２（トレンチ６の内壁）の露出面だったところから深さ
１０〜３０Å（１〜３ｎｍ）程度まで等方的に酸化され
たシリコン酸化膜７ができる（図２（Ｂ）参照）。な
お、実施例１における酸化工程の処理条件は表１に示す
通りである。
【００３２】
【表１】
【００３３】次に、プルバック工程（エッチング工程）
を行なう。プルバック工程では、酸化工程で用いた同一
チャンバ内で半導体基板の位置を変えることなく引き続
きＯ ２−ＣＨ２Ｆ２系でのＯ２リッチ（Ｏ２ガスの流量
が全ガス流量の８５〜９５％以上）な条件で、プラズマ
エッチング（等方性エッチング）する。
を行なう。プルバック工程では、酸化工程で用いた同一
チャンバ内で半導体基板の位置を変えることなく引き続
きＯ ２−ＣＨ２Ｆ２系でのＯ２リッチ（Ｏ２ガスの流量
が全ガス流量の８５〜９５％以上）な条件で、プラズマ
エッチング（等方性エッチング）する。
【００３４】これにより、後のＳｉＯ２埋込み工程にお
いて障害となるシリコン窒化膜４（エッチングマスク）
の一部（特にトレンチ６近傍の側壁部分を含む）を選択
的に除去（後退）させることができる。つまり、実質的
にシリコン窒化膜４のみが等方的に後退したような形状
（間口が広がったような形状）が得られる（図２（Ｃ）
参照）。また、前記酸化工程を行なった後にプルバック
工程を行なうと、前記酸化工程を行なわないでプルバッ
ク工程を行なう場合に比べ、エッチング速度を安定化さ
せ、エッチングの選択比、エッチング量の均一性、制御
性を向上させることができる。
いて障害となるシリコン窒化膜４（エッチングマスク）
の一部（特にトレンチ６近傍の側壁部分を含む）を選択
的に除去（後退）させることができる。つまり、実質的
にシリコン窒化膜４のみが等方的に後退したような形状
（間口が広がったような形状）が得られる（図２（Ｃ）
参照）。また、前記酸化工程を行なった後にプルバック
工程を行なうと、前記酸化工程を行なわないでプルバッ
ク工程を行なう場合に比べ、エッチング速度を安定化さ
せ、エッチングの選択比、エッチング量の均一性、制御
性を向上させることができる。
【００３５】ここで、Ｓｉ３Ｎ４エッチング速度＞Ｓｉ
エッチング速度＞ＳｉＯ２エッチング速度であるため、
Ｓｉ３Ｎ４／ＳｉＯ２の選択比は５以上得られる。
エッチング速度＞ＳｉＯ２エッチング速度であるため、
Ｓｉ３Ｎ４／ＳｉＯ２の選択比は５以上得られる。
【００３６】なお、実施例１におけるプルバック工程の
処理条件は表２に示す通りである。ここで、表２におけ
る選択比ＡはＳｉ３Ｎ４／Ｓｉの選択比、選択比ＢはＳ
ｉ３Ｎ４／ＳｉＯ２の選択比である。
処理条件は表２に示す通りである。ここで、表２におけ
る選択比ＡはＳｉ３Ｎ４／Ｓｉの選択比、選択比ＢはＳ
ｉ３Ｎ４／ＳｉＯ２の選択比である。
【００３７】
【表２】
【００３８】ここで、プルバック工程によるプルバック
量（シリコン窒化膜４の水平方向の後退量；図２（Ｃ）
の幅Ｘ参照）について説明すると、ＳｉＯＮ膜４ａが膜
厚１０Åである場合に、表２の処理条件でプルバック工
程を行なうと、プルバック量＝４０（Å／ｍｉｎ）×２
（ｍｉｎ）−１０Å＝７０Å程度となる。なお、ＳｉＯ
Ｎ／ＳｉＯ２の選択比は、ＳｉＯＮの組成が非化学量論
的なため一定にならないが、ほぼ１と近似できる。
量（シリコン窒化膜４の水平方向の後退量；図２（Ｃ）
の幅Ｘ参照）について説明すると、ＳｉＯＮ膜４ａが膜
厚１０Åである場合に、表２の処理条件でプルバック工
程を行なうと、プルバック量＝４０（Å／ｍｉｎ）×２
（ｍｉｎ）−１０Å＝７０Å程度となる。なお、ＳｉＯ
Ｎ／ＳｉＯ２の選択比は、ＳｉＯＮの組成が非化学量論
的なため一定にならないが、ほぼ１と近似できる。
【００３９】プルバック工程の後、半導体基板を洗浄し
（図３（Ａ）参照）、トレンチの内壁を酸化させ（図３
（Ｂ）参照）、ＣＶＤによりＳｉＯ２９をトレンチに埋
め込み（図３（Ｃ）参照）、シリコン窒化膜４をＣＭＰ
ストッパとしてシリコン基板２が露出するまでＣＭＰに
より半導体基板の表面が平坦化され、ＳＴＩ構造が得ら
れる（図３（Ｄ）参照）。これにより、トレンチへの埋
め込みが良好となり、ボイド等の発生を抑えることがで
きる。
（図３（Ａ）参照）、トレンチの内壁を酸化させ（図３
（Ｂ）参照）、ＣＶＤによりＳｉＯ２９をトレンチに埋
め込み（図３（Ｃ）参照）、シリコン窒化膜４をＣＭＰ
ストッパとしてシリコン基板２が露出するまでＣＭＰに
より半導体基板の表面が平坦化され、ＳＴＩ構造が得ら
れる（図３（Ｄ）参照）。これにより、トレンチへの埋
め込みが良好となり、ボイド等の発生を抑えることがで
きる。
【００４０】次に、実施例１の効果を反応メカニズムに
より説明する。
より説明する。
【００４１】実施例１において、酸化工程の処理時間が
不足したり、プルバック工程における処理時間が過剰で
ある場合、シリコン窒化膜が急速にエッチングされ、図
５に示すような問題が起こる。すなわち、急速なエッチ
ングの程度が軽いときはシリコン窒化膜の表面が凹凸形
状になり、ひどい場合には、シリコン窒化膜が無くなっ
てしまうほどである。その理由は、以下の通りである。
不足したり、プルバック工程における処理時間が過剰で
ある場合、シリコン窒化膜が急速にエッチングされ、図
５に示すような問題が起こる。すなわち、急速なエッチ
ングの程度が軽いときはシリコン窒化膜の表面が凹凸形
状になり、ひどい場合には、シリコン窒化膜が無くなっ
てしまうほどである。その理由は、以下の通りである。
【００４２】酸化工程においてＯ２ガス単独でシリコン
窒化膜４の表面に酸素成分を注入するのは、それを行わ
ないで直接シリコン窒化膜４をＯ２−ＣＨ２Ｆ２系反応
ガスでプラズマエッチングを行なうと、エッチング速度
が時間の経過にともない急速に上昇してしまい、制御不
可能になってしまうからである。すなわち、酸素成分を
シリコン窒化膜４の表面に注入することで、シリコン窒
化膜のエッチングの反応速度を抑え、エッチング速度を
安定化させ、エッチング量の均一性、制御性を確保して
いる。
窒化膜４の表面に酸素成分を注入するのは、それを行わ
ないで直接シリコン窒化膜４をＯ２−ＣＨ２Ｆ２系反応
ガスでプラズマエッチングを行なうと、エッチング速度
が時間の経過にともない急速に上昇してしまい、制御不
可能になってしまうからである。すなわち、酸素成分を
シリコン窒化膜４の表面に注入することで、シリコン窒
化膜のエッチングの反応速度を抑え、エッチング速度を
安定化させ、エッチング量の均一性、制御性を確保して
いる。
【００４３】シリコン窒化膜のエッチング速度が上がる
メカニズムは、プラズマ励起反応によりＯ２ガスから活
性種Ｏ＊、ＣＨ２Ｆ２ガスから活性種Ｆ＊がそれぞれ発
生するとして、以下の化学式１に示すような反応式が考
えられる。なお、化学式１においては、シリコン窒化膜
については「ＳｉＮ」、フッ化珪素については「Ｓｉ
Ｆ」と表す。
メカニズムは、プラズマ励起反応によりＯ２ガスから活
性種Ｏ＊、ＣＨ２Ｆ２ガスから活性種Ｆ＊がそれぞれ発
生するとして、以下の化学式１に示すような反応式が考
えられる。なお、化学式１においては、シリコン窒化膜
については「ＳｉＮ」、フッ化珪素については「Ｓｉ
Ｆ」と表す。
【００４４】
【化１】
【００４５】化学式１を参照すると、反応式のＳｉＦ
からはＯ＊などの他活性種との結合などによって再解離
が起きてＦ＊ （ＳｉＦ由来の活性種Ｆ＊）が出され、
→に進むにつれ供給されるＦ＊にＦ＊ が加わることで
活性種Ｆ＊の総量が増加してゆく。つまり、各反応段階
において反応種Ｆが連鎖反応的に発生するため、全体の
反応が促進されることになり、エッチング速度は上昇し
ていく。なお、Ｏ＊は、過剰に供給されている。
からはＯ＊などの他活性種との結合などによって再解離
が起きてＦ＊ （ＳｉＦ由来の活性種Ｆ＊）が出され、
→に進むにつれ供給されるＦ＊にＦ＊ が加わることで
活性種Ｆ＊の総量が増加してゆく。つまり、各反応段階
において反応種Ｆが連鎖反応的に発生するため、全体の
反応が促進されることになり、エッチング速度は上昇し
ていく。なお、Ｏ＊は、過剰に供給されている。
【００４６】一方、実施例１のように酸化工程をプルバ
ック工程の前に予め行っておくと、シリコン窒化膜４の
表面から所定の深さまでＳｉＯＮ化するので、下記の化
学式２のような反応が起こる。
ック工程の前に予め行っておくと、シリコン窒化膜４の
表面から所定の深さまでＳｉＯＮ化するので、下記の化
学式２のような反応が起こる。
【００４７】
【化２】
【００４８】化学式２を参照すると、反応式のＳｉＯ
ＦからはＦ＊が出難いため、反応式ではＦ＊がほとん
ど増加せず、エッチング速度は反応式とであまり変
わらず安定する。すなわち、Ｆ＊が反応過程において連
鎖的に発生し難いため、反応過程中のＦ＊の量は、ソー
スガスの流量制御により制御可能であり、従って、反応
速度を安定化させることができる。
ＦからはＦ＊が出難いため、反応式ではＦ＊がほとん
ど増加せず、エッチング速度は反応式とであまり変
わらず安定する。すなわち、Ｆ＊が反応過程において連
鎖的に発生し難いため、反応過程中のＦ＊の量は、ソー
スガスの流量制御により制御可能であり、従って、反応
速度を安定化させることができる。
【００４９】したがって、酸化工程とプルバック工程の
処理時間の組合せが重要になる。プルバック工程の処理
時間が酸化工程の処理時間より長くなりすぎると、図５
のような形状異常が生じる。逆に、プルバック工程の処
理時間と酸化工程の処理時間を同程度にするとプルバッ
クしない。よって、酸化工程とプルバック工程の時間は
との処理条件がＧＡＳ種類以外の条件がほぼ同一の
ときは、プルバック工程の処理時間は酸化工程の処理時
間の２〜３倍が好ましいといえる。そうすれば、形状異
常なく良好なプルバック形状が得られる。
処理時間の組合せが重要になる。プルバック工程の処理
時間が酸化工程の処理時間より長くなりすぎると、図５
のような形状異常が生じる。逆に、プルバック工程の処
理時間と酸化工程の処理時間を同程度にするとプルバッ
クしない。よって、酸化工程とプルバック工程の時間は
との処理条件がＧＡＳ種類以外の条件がほぼ同一の
ときは、プルバック工程の処理時間は酸化工程の処理時
間の２〜３倍が好ましいといえる。そうすれば、形状異
常なく良好なプルバック形状が得られる。
【００５０】以上のように、実施例１によれば、ウェッ
トプロセスのときのようなＳｉのダメージを防止するた
めの余分な酸化工程、酸化膜除去工程が不要になり、工
程数が少なくプルバックすることが可能である。
トプロセスのときのようなＳｉのダメージを防止するた
めの余分な酸化工程、酸化膜除去工程が不要になり、工
程数が少なくプルバックすることが可能である。
【００５１】次に、実施例２について図面を用いて説明
する。図６は、本発明の実施例２に係るエッチング方法
に用いるアッシング装置の構成を示した模式図である。
する。図６は、本発明の実施例２に係るエッチング方法
に用いるアッシング装置の構成を示した模式図である。
【００５２】実施例２で用いる半導体基板（酸化工程直
前のもの）は、図１（Ｆ）の半導体基板１と同様であ
る。また、実施例２で用いるアッシング装置２０の構成
は、図４のアッシング装置におけるサセプタの代わりに
加熱手段によって加熱されていない保持台２４を用い、
保持台２４に搭載された半導体基板１をその保持台側
（裏面側）から３０〜２５０℃程度に加熱するランプ２
６を備え、その他のコイル２１、プラズマ生成室２２、
グリッド２３、チャンバ２５については図４のものと同
様である（図６参照）。このアッシング装置２０によれ
ば、酸化工程の際にランプ２６をＯＮにして半導体基板
１を２５０℃程度に加熱できるとともに、プルバック工
程の際にランプ２６をＯＦＦにして半導体基板１を３０
℃程度にすることができる。
前のもの）は、図１（Ｆ）の半導体基板１と同様であ
る。また、実施例２で用いるアッシング装置２０の構成
は、図４のアッシング装置におけるサセプタの代わりに
加熱手段によって加熱されていない保持台２４を用い、
保持台２４に搭載された半導体基板１をその保持台側
（裏面側）から３０〜２５０℃程度に加熱するランプ２
６を備え、その他のコイル２１、プラズマ生成室２２、
グリッド２３、チャンバ２５については図４のものと同
様である（図６参照）。このアッシング装置２０によれ
ば、酸化工程の際にランプ２６をＯＮにして半導体基板
１を２５０℃程度に加熱できるとともに、プルバック工
程の際にランプ２６をＯＦＦにして半導体基板１を３０
℃程度にすることができる。
【００５３】次に、実施例２の工程について説明する
と、半導体基板１をアッシング装置２０にセットし、酸
化工程を行ない、その後プルバック工程を行なう。酸化
工程では、表１におけるサセプタ設定温度及び処理時間
以外の他の処理条件を適用し、アッシング装置のランプ
２６をＯＮにして処理温度を２５０℃程度にして行う。
プルバック工程では、表２におけるサセプタ設定温度以
外の他の処理条件を適用し、アッシング装置のランプ２
６をＯＦＦにして処理温度を３０℃程度にして行う。な
お、実施例２のエッチング方法による工程部分断面図
は、図２と同様である。実施例２によれば、酸化工程の
処理時間が１０〜１５ｓｅｃ程度で済む。
と、半導体基板１をアッシング装置２０にセットし、酸
化工程を行ない、その後プルバック工程を行なう。酸化
工程では、表１におけるサセプタ設定温度及び処理時間
以外の他の処理条件を適用し、アッシング装置のランプ
２６をＯＮにして処理温度を２５０℃程度にして行う。
プルバック工程では、表２におけるサセプタ設定温度以
外の他の処理条件を適用し、アッシング装置のランプ２
６をＯＦＦにして処理温度を３０℃程度にして行う。な
お、実施例２のエッチング方法による工程部分断面図
は、図２と同様である。実施例２によれば、酸化工程の
処理時間が１０〜１５ｓｅｃ程度で済む。
【００５４】なお、実施例２における酸化工程の処理温
度は２５０℃程度としているが、２００〜３５０℃程度
であればよい。２００℃より低いと酸化工程の所要時間
の短縮があまり見込まれず、３５０℃より高いと所要時
間が短すぎ制御するのが難しくなったり、冷却に時間が
かかりすぎたりするデメリットが考えられる。
度は２５０℃程度としているが、２００〜３５０℃程度
であればよい。２００℃より低いと酸化工程の所要時間
の短縮があまり見込まれず、３５０℃より高いと所要時
間が短すぎ制御するのが難しくなったり、冷却に時間が
かかりすぎたりするデメリットが考えられる。
【００５５】次に、実施例３について図面を用いて説明
する。図７は、本発明の実施例３に係るエッチング方法
に用いるアッシング装置の構成を示した模式図である。
する。図７は、本発明の実施例３に係るエッチング方法
に用いるアッシング装置の構成を示した模式図である。
【００５６】実施例３で用いる半導体基板（酸化工程直
前のもの）は、図１（Ｆ）の半導体基板１と同様であ
る。また、実施例３で用いるアッシング装置３０の構成
は、図４のアッシング装置におけるサセプタの代わり
に、加熱手段によって一定温度２５０℃程度に加熱する
サセプタ３４と、プルバック工程を行なうときに半導体
基板を保持台表面から離れるように上昇させる昇降機構
３６と、を備え、その他のコイル３１、プラズマ生成室
３２、グリッド３３、チャンバ３５については図４のも
のと同様である（図７参照）。このアッシング装置３０
によれば、プルバック工程をする際に昇降機構３５で半
導体基板１をサセプタ３４から離れるように持ち上げれ
ば、５０℃くらいで処理することが可能である。
前のもの）は、図１（Ｆ）の半導体基板１と同様であ
る。また、実施例３で用いるアッシング装置３０の構成
は、図４のアッシング装置におけるサセプタの代わり
に、加熱手段によって一定温度２５０℃程度に加熱する
サセプタ３４と、プルバック工程を行なうときに半導体
基板を保持台表面から離れるように上昇させる昇降機構
３６と、を備え、その他のコイル３１、プラズマ生成室
３２、グリッド３３、チャンバ３５については図４のも
のと同様である（図７参照）。このアッシング装置３０
によれば、プルバック工程をする際に昇降機構３５で半
導体基板１をサセプタ３４から離れるように持ち上げれ
ば、５０℃くらいで処理することが可能である。
【００５７】次に、実施例３の工程について説明する
と、半導体基板１をアッシング装置３０にセットし、酸
化工程を行ない、その後プルバック工程を行なう。酸化
工程では、表１におけるサセプタ設定温度及び処理時間
以外の他の処理条件を適用し、半導体基板を保持台表面
に載置した状態で、サセプタ設定温度を２５０℃程度に
して行う。プルバック工程では、表２におけるサセプタ
設定温度以外の他の処理条件を適用し、半導体基板をサ
セプタ表面から所定の高さまで上昇させ、半導体基板を
５０℃くらいまで冷却した状態で行う。なお、実施例３
のエッチング方法による工程部分断面図は、図２と同様
である。実施例３によれば、酸化工程の処理時間が１０
〜１５ｓｅｃくらいで済む。
と、半導体基板１をアッシング装置３０にセットし、酸
化工程を行ない、その後プルバック工程を行なう。酸化
工程では、表１におけるサセプタ設定温度及び処理時間
以外の他の処理条件を適用し、半導体基板を保持台表面
に載置した状態で、サセプタ設定温度を２５０℃程度に
して行う。プルバック工程では、表２におけるサセプタ
設定温度以外の他の処理条件を適用し、半導体基板をサ
セプタ表面から所定の高さまで上昇させ、半導体基板を
５０℃くらいまで冷却した状態で行う。なお、実施例３
のエッチング方法による工程部分断面図は、図２と同様
である。実施例３によれば、酸化工程の処理時間が１０
〜１５ｓｅｃくらいで済む。
【００５８】次に、実施例４について図面を用いて説明
する。図８は、本発明の実施例４に係るエッチング方法
に用いるアッシング装置の構成を示した模式図である。
する。図８は、本発明の実施例４に係るエッチング方法
に用いるアッシング装置の構成を示した模式図である。
【００５９】実施例４で用いる半導体基板（酸化工程直
前のもの）は、図１（Ｆ）の半導体基板１と同様であ
る。また、実施例４で用いるアッシング装置４０の構成
は、１つのチャンバ４５内に設定温度３０℃程度のサセ
プタ４４と２５０℃程度のサセプタ４６を有し、半導体
基板をサセプタ４４からサセプタ４６に移載する移載手
段（図示せず）を有し、その他のコイル４１ａ、４１
ｂ、プラズマ生成室４２ａ、４２ｂ、グリッド４３ａ、
４３ｂについては図４のものと同様である（図８参
照）。
前のもの）は、図１（Ｆ）の半導体基板１と同様であ
る。また、実施例４で用いるアッシング装置４０の構成
は、１つのチャンバ４５内に設定温度３０℃程度のサセ
プタ４４と２５０℃程度のサセプタ４６を有し、半導体
基板をサセプタ４４からサセプタ４６に移載する移載手
段（図示せず）を有し、その他のコイル４１ａ、４１
ｂ、プラズマ生成室４２ａ、４２ｂ、グリッド４３ａ、
４３ｂについては図４のものと同様である（図８参
照）。
【００６０】次に、実施例４の工程について説明する
と、半導体基板１をアッシング装置４０にセットし、酸
化工程を行ない、その後プルバック工程を行なう。酸化
工程では、半導体基板１をサセプタ４４に載置した状態
で、表１におけるサセプタ設定温度及び以外の他の処理
条件を適用して行う。プルバック工程では、半導体基板
１をサセプタ４４からサセプタ４６に移載して、表２の
プルバック工程そのままの処理条件で行う。なお、実施
例４のエッチング方法による工程部分断面図は、図２と
同様である。実施例４によれば、酸化工程の処理時間
は、１０〜１５ｓｅｃくらいで済む。
と、半導体基板１をアッシング装置４０にセットし、酸
化工程を行ない、その後プルバック工程を行なう。酸化
工程では、半導体基板１をサセプタ４４に載置した状態
で、表１におけるサセプタ設定温度及び以外の他の処理
条件を適用して行う。プルバック工程では、半導体基板
１をサセプタ４４からサセプタ４６に移載して、表２の
プルバック工程そのままの処理条件で行う。なお、実施
例４のエッチング方法による工程部分断面図は、図２と
同様である。実施例４によれば、酸化工程の処理時間
は、１０〜１５ｓｅｃくらいで済む。
【００６１】次に、実施例５について説明する。実施例
５のエッチング方法では、実施例１における酸化工程及
びプルバック工程の繰り返し回数を調整する。各工程の
処理条件は表１及び表２を参照されたい。なお、半導体
基板は、図１（Ｆ）の半導体基板１と同様である。ま
た、実施例７で用いるアッシング装置は、図４のアッシ
ング装置１０と同様である。
５のエッチング方法では、実施例１における酸化工程及
びプルバック工程の繰り返し回数を調整する。各工程の
処理条件は表１及び表２を参照されたい。なお、半導体
基板は、図１（Ｆ）の半導体基板１と同様である。ま
た、実施例７で用いるアッシング装置は、図４のアッシ
ング装置１０と同様である。
【００６２】実施例５によれば、プルバック量（シリコ
ン窒化膜のパターンの間口の大きさ）を広げる調整が可
能である。例えば、酸化工程及びプルバック工程を３回
繰り返すと、酸化工程及びプルバック工程の１回あたり
のプルバック量が７０Å（７ｎｍ）である場合、７０Å
×３回で２１０Å（２１ｎｍ）程度プルバックすること
ができる。なお、酸化工程及びプルバック工程の繰り返
しは、エッチング装置の処理シーケンスにより繰り返す
ことが可能であり、ステップ毎に異なるエッチング装置
若しくはチャンバ（反応室）を使用する必要はない。
ン窒化膜のパターンの間口の大きさ）を広げる調整が可
能である。例えば、酸化工程及びプルバック工程を３回
繰り返すと、酸化工程及びプルバック工程の１回あたり
のプルバック量が７０Å（７ｎｍ）である場合、７０Å
×３回で２１０Å（２１ｎｍ）程度プルバックすること
ができる。なお、酸化工程及びプルバック工程の繰り返
しは、エッチング装置の処理シーケンスにより繰り返す
ことが可能であり、ステップ毎に異なるエッチング装置
若しくはチャンバ（反応室）を使用する必要はない。
【００６３】次に、実施例６について説明する。実施例
６のエッチング方法では、実施例１における酸化工程及
びプルバック工程の各処理時間を相対的に短縮する。な
お、半導体基板は、図１（Ｆ）の半導体基板１と同様で
ある。また、実施例６で用いるアッシング装置は、図４
のアッシング装置１０と同様である。実施例６によれ
ば、プルバック量の制限が可能である。
６のエッチング方法では、実施例１における酸化工程及
びプルバック工程の各処理時間を相対的に短縮する。な
お、半導体基板は、図１（Ｆ）の半導体基板１と同様で
ある。また、実施例６で用いるアッシング装置は、図４
のアッシング装置１０と同様である。実施例６によれ
ば、プルバック量の制限が可能である。
【００６４】次に、実施例７について説明する。実施例
７のエッチング方法では、プルバック工程のＯ２ガスの
流量の一部（５％以下）をＣＦ４ガス若しくはＣＨＦ３
ガスに置き換えたガス条件で処理する。半導体基板は、
図１（Ｆ）の半導体基板１と同様である。また、実施例
７で用いるアッシング装置は、図４のアッシング装置１
０と同様である。
７のエッチング方法では、プルバック工程のＯ２ガスの
流量の一部（５％以下）をＣＦ４ガス若しくはＣＨＦ３
ガスに置き換えたガス条件で処理する。半導体基板は、
図１（Ｆ）の半導体基板１と同様である。また、実施例
７で用いるアッシング装置は、図４のアッシング装置１
０と同様である。
【００６５】実施例７の工程について説明すると、ま
ず、酸化工程は実施例１の酸化工程と同じ処理条件（表
１参照）で行なう。次に、実施例１のプルバック工程の
処理条件におけるＯ２ガスの流量の一部（５％以下）を
ＣＦ４ガス若しくはＣＨＦ３ガスに置き換えたガス条件
で処理する。プルバック工程の条件は以下の通りであ
る。
ず、酸化工程は実施例１の酸化工程と同じ処理条件（表
１参照）で行なう。次に、実施例１のプルバック工程の
処理条件におけるＯ２ガスの流量の一部（５％以下）を
ＣＦ４ガス若しくはＣＨＦ３ガスに置き換えたガス条件
で処理する。プルバック工程の条件は以下の通りであ
る。
【００６６】
【表３】
【００６７】実施例７によれば、このようにソースガス
におけるＦ成分の量を増加させることにより、ＣＦ４若
しくはＣＨＦ３を加えないときよりも選択比は多少低下
するものの、シリコン窒化膜のエッチング速度をシリコ
ン基板のエッチング速度より大きい状態を保持しつつ、
シリコン窒化膜のエッチング速度を大きくすることがで
き、実施例１のときよりも処理能力を向上させ、処理時
間を短くすることができる。
におけるＦ成分の量を増加させることにより、ＣＦ４若
しくはＣＨＦ３を加えないときよりも選択比は多少低下
するものの、シリコン窒化膜のエッチング速度をシリコ
ン基板のエッチング速度より大きい状態を保持しつつ、
シリコン窒化膜のエッチング速度を大きくすることがで
き、実施例１のときよりも処理能力を向上させ、処理時
間を短くすることができる。
【００６８】次に、実施例８について説明する。実施例
８のエッチング方法では、実施例７の酸化工程を行なわ
ず、プルバック工程のみを行なう。実施例８によれば、
処理開始からシリコン窒化膜のエッチング速度が高く、
また、急激なエッチング速度の変動（速度上昇）がなく
なる。
８のエッチング方法では、実施例７の酸化工程を行なわ
ず、プルバック工程のみを行なう。実施例８によれば、
処理開始からシリコン窒化膜のエッチング速度が高く、
また、急激なエッチング速度の変動（速度上昇）がなく
なる。
【００６９】次に、実施例９について図面を用いて説明
する。図９及び図１０は、本発明の実施例９のエッチン
グ方法の工程を模式的に示した工程部分断面図である。
する。図９及び図１０は、本発明の実施例９のエッチン
グ方法の工程を模式的に示した工程部分断面図である。
【００７０】実施例９で処理を行なう半導体基板９０
（ウェハ）は、図１０（Ｆ）のようにゲート絶縁膜９
２、ゲート電極層９３及びエッチングマスク９４が形成
されたシリコン基板９１を用いる。エッチングマスク９
４は、シリコン窒化膜であるが、ゲート電極形成のよう
な場合、シリコン窒化膜とシリコン酸化膜との積層の場
合もある。また、ゲート電極層９３は、ドープトポリシ
リコンであるが、ＷＳｉ、Ｗ、ＴｉＳｉ、Ｇｅ、ジルコ
ニウム等、またはそれとポリシリコンの積層構造でも構
わない。この半導体基板９０は、以下のようなプロセス
により加工形成される。
（ウェハ）は、図１０（Ｆ）のようにゲート絶縁膜９
２、ゲート電極層９３及びエッチングマスク９４が形成
されたシリコン基板９１を用いる。エッチングマスク９
４は、シリコン窒化膜であるが、ゲート電極形成のよう
な場合、シリコン窒化膜とシリコン酸化膜との積層の場
合もある。また、ゲート電極層９３は、ドープトポリシ
リコンであるが、ＷＳｉ、Ｗ、ＴｉＳｉ、Ｇｅ、ジルコ
ニウム等、またはそれとポリシリコンの積層構造でも構
わない。この半導体基板９０は、以下のようなプロセス
により加工形成される。
【００７１】まず、シリコン基板９１を熱酸化し、表面
にゲート絶縁膜９２を形成する（図９（Ｂ）参照）。次
に、ゲート絶縁膜９２上にゲート電極層９３を成膜する
（図９（Ｃ）参照）。次に、ゲート配線層９３上にエッ
チングマスク９４を成膜する（図９（Ｄ）参照）。次
に、エッチングマスク９４上にリソグラフィー技術を用
いてレジストパターン９５を形成する（図１０（Ｅ）参
照）。次に、レジストパターン９５をエッチングマスク
としてドライエッチング（異方性エッチング）によりゲ
ート配線層９３が露出するまでエッチングマスク９４の
一部を除去し、その後、剥離液を用いてレジストパター
ン９５を剥離し、ＳＰＭ（Ｈ２ＳＯ４−Ｈ ２Ｏ２系）等
の洗浄薬液を用いてパーティクルや有機物を除去するこ
とによりできる（図１０（Ｆ）参照）。
にゲート絶縁膜９２を形成する（図９（Ｂ）参照）。次
に、ゲート絶縁膜９２上にゲート電極層９３を成膜する
（図９（Ｃ）参照）。次に、ゲート配線層９３上にエッ
チングマスク９４を成膜する（図９（Ｄ）参照）。次
に、エッチングマスク９４上にリソグラフィー技術を用
いてレジストパターン９５を形成する（図１０（Ｅ）参
照）。次に、レジストパターン９５をエッチングマスク
としてドライエッチング（異方性エッチング）によりゲ
ート配線層９３が露出するまでエッチングマスク９４の
一部を除去し、その後、剥離液を用いてレジストパター
ン９５を剥離し、ＳＰＭ（Ｈ２ＳＯ４−Ｈ ２Ｏ２系）等
の洗浄薬液を用いてパーティクルや有機物を除去するこ
とによりできる（図１０（Ｆ）参照）。
【００７２】次に、実施例９のエッチング方法について
説明する。実施例９では、図１０（Ｆ）の半導体基板９
０を図４のアッシング装置１０にセットし、表２に示し
た処理条件でプルバック工程を行う。すると、エッチン
グマスク９４の間口が後退した半導体基板９０ができる
（図１０（Ｇ）参照）。
説明する。実施例９では、図１０（Ｆ）の半導体基板９
０を図４のアッシング装置１０にセットし、表２に示し
た処理条件でプルバック工程を行う。すると、エッチン
グマスク９４の間口が後退した半導体基板９０ができる
（図１０（Ｇ）参照）。
【００７３】実施例９によれば、ゲート電極層９３がポ
リシリコン等のシリコン系の場合にエッチング速度が低
く、また、ゲート電極層９３がＷ等のメタルの場合にエ
ッチング速度が極めて低いことから、このような半導体
基板９０のプルバック（スリミング）にも適用できる。
リシリコン等のシリコン系の場合にエッチング速度が低
く、また、ゲート電極層９３がＷ等のメタルの場合にエ
ッチング速度が極めて低いことから、このような半導体
基板９０のプルバック（スリミング）にも適用できる。
【００７４】また、エッチングマスク９４がパターニン
グされた後に、寸法を細くしたいという要請が、多々あ
る。その場合に、面内の均一性を保ちながら、パターン
によらずにプルバックができ、なおかつゲート電極層９
３を削らずにすむ。
グされた後に、寸法を細くしたいという要請が、多々あ
る。その場合に、面内の均一性を保ちながら、パターン
によらずにプルバックができ、なおかつゲート電極層９
３を削らずにすむ。
【００７５】次に、実施例９のエッチング方法によるエ
ッチング速度、面内均一性、反応ガスの流量割合及び圧
力の関係について説明する。図１１は、シリコン窒化膜
及びポリシリコンに係るエッチング速度及び面内均一性
についてのＣＨ２Ｆ２ガス流量割合依存性を示したグラ
フである。図１２は、シリコン窒化膜及びポリシリコン
に係るエッチング速度及び面内均一性についての圧力依
存性を示したグラフである。
ッチング速度、面内均一性、反応ガスの流量割合及び圧
力の関係について説明する。図１１は、シリコン窒化膜
及びポリシリコンに係るエッチング速度及び面内均一性
についてのＣＨ２Ｆ２ガス流量割合依存性を示したグラ
フである。図１２は、シリコン窒化膜及びポリシリコン
に係るエッチング速度及び面内均一性についての圧力依
存性を示したグラフである。
【００７６】サンプルは、図１０（Ｆ）のエッチングマ
スク９４をシリコン窒化膜とし、ゲート電極層９３をポ
リシリコンとした半導体基板９０である。図１１につい
ての反応ガス全体の圧力は０．９Ｔｏｒｒ（１２０Ｐ
ａ）である。面内均一性は、所定の面内における式（最
大エッチング速度−最低エッチング速度）／（２×平均
エッチング速度）によって計算される。図１２について
のＯ２ガスの流量は９００ｓｃｃｍ、ＣＨ２Ｆ２ガスの
流量は７５ｓｃｃｍである。
スク９４をシリコン窒化膜とし、ゲート電極層９３をポ
リシリコンとした半導体基板９０である。図１１につい
ての反応ガス全体の圧力は０．９Ｔｏｒｒ（１２０Ｐ
ａ）である。面内均一性は、所定の面内における式（最
大エッチング速度−最低エッチング速度）／（２×平均
エッチング速度）によって計算される。図１２について
のＯ２ガスの流量は９００ｓｃｃｍ、ＣＨ２Ｆ２ガスの
流量は７５ｓｃｃｍである。
【００７７】図１１を参照すると、本実施例では、シリ
コン窒化膜のエッチング速度とポリシリコンのエッチン
グ速度の比（選択比）が高いほどよいとしており、Ｏ２
ガスとＣＨ２Ｆ２ガスそれぞれの流量割合は、選択比４
以上を確保できるＯ２＝８５〜９５％、ＣＨ２Ｆ２＝５
〜１５％の範囲が好適であり、より好ましくはＯ２＝９
２％、ＣＨ２Ｆ２＝８％付近である。Ｏ２ガスの流量割
合が８５％より小さくなると、エッチング速度が大きす
ぎ、エッチングされたシリコン窒化膜表面の均一性が著
しく悪化する。一方、Ｏ２ガスの流量割合が９５％より
大きくなると、Ｆ成分の不足によってシリコン窒化膜の
エッチング速度が小さくなり、シリコン酸化膜に対する
選択比が低くなる。
コン窒化膜のエッチング速度とポリシリコンのエッチン
グ速度の比（選択比）が高いほどよいとしており、Ｏ２
ガスとＣＨ２Ｆ２ガスそれぞれの流量割合は、選択比４
以上を確保できるＯ２＝８５〜９５％、ＣＨ２Ｆ２＝５
〜１５％の範囲が好適であり、より好ましくはＯ２＝９
２％、ＣＨ２Ｆ２＝８％付近である。Ｏ２ガスの流量割
合が８５％より小さくなると、エッチング速度が大きす
ぎ、エッチングされたシリコン窒化膜表面の均一性が著
しく悪化する。一方、Ｏ２ガスの流量割合が９５％より
大きくなると、Ｆ成分の不足によってシリコン窒化膜の
エッチング速度が小さくなり、シリコン酸化膜に対する
選択比が低くなる。
【００７８】ここで、図１１の処理条件ではシリコン酸
化膜の面内均一性があまりよくない。これについては圧
力を低圧にすることで、面内均一性が良好にできるとと
もに、選択比を高い状態に保つことができる。図１２を
参照すると、シリコン窒化膜及びポリシリコンそれぞれ
の面内均一性は約０．８Ｔｏｒｒ（１１０Ｐａ）付近か
ら低圧側にゆくにしたがい向上する（凹凸が小さくな
る）。なお、エッチング速度は、約０．８Ｔｏｒｒ（１
１０Ｐａ）付近から低圧側にゆくにしたがい、シリコン
窒化膜については減少し、ポリシリコンについては増大
しているが、選択比４以上を確保できる約０．１Ｔｏｒ
ｒ（１０Ｐａ）あたりまでは好適であるといえる。
化膜の面内均一性があまりよくない。これについては圧
力を低圧にすることで、面内均一性が良好にできるとと
もに、選択比を高い状態に保つことができる。図１２を
参照すると、シリコン窒化膜及びポリシリコンそれぞれ
の面内均一性は約０．８Ｔｏｒｒ（１１０Ｐａ）付近か
ら低圧側にゆくにしたがい向上する（凹凸が小さくな
る）。なお、エッチング速度は、約０．８Ｔｏｒｒ（１
１０Ｐａ）付近から低圧側にゆくにしたがい、シリコン
窒化膜については減少し、ポリシリコンについては増大
しているが、選択比４以上を確保できる約０．１Ｔｏｒ
ｒ（１０Ｐａ）あたりまでは好適であるといえる。
【００７９】
【発明の効果】本発明によれば、以下のような効果を奏
する。
する。
【００８０】第１に、ドライプロセスにおいてもシリコ
ン窒化膜（エッチングマスク）のパターンの間口を広く
することができる結果、トレンチへのＳｉＯ２埋め込み
性に優れるため、ボイド等の発生を抑えることができ
る。
ン窒化膜（エッチングマスク）のパターンの間口を広く
することができる結果、トレンチへのＳｉＯ２埋め込み
性に優れるため、ボイド等の発生を抑えることができ
る。
【００８１】第２に、ウェットプロセスのときのような
Ｓｉのダメージを防止するための余分な酸化工程、酸化
膜除去工程が不要になり、工程数が少なくプルバックす
ることが可能である。
Ｓｉのダメージを防止するための余分な酸化工程、酸化
膜除去工程が不要になり、工程数が少なくプルバックす
ることが可能である。
【００８２】第３に、同一チャンバー、同一ステージで
連続処理することができるため、特殊な装置を用いる必
要がなく、また、装置を大型にする必要がない。
連続処理することができるため、特殊な装置を用いる必
要がなく、また、装置を大型にする必要がない。
【００８３】第４に、選択比の変動が小さくなり、より
安定したプロセスが可能である。
安定したプロセスが可能である。
【００８４】第５に、エッチングマスクのパターンの間
口をコントロールできるため、出来上がりの配線幅（ゲ
ート配線寸法など）をコントロールすることができる。
口をコントロールできるため、出来上がりの配線幅（ゲ
ート配線寸法など）をコントロールすることができる。
【図１】本発明の実施例１に係るエッチング方法に用い
る酸化工程前の半導体基板の構成を模式的に示した工程
部分断面図である。
る酸化工程前の半導体基板の構成を模式的に示した工程
部分断面図である。
【図２】本発明の実施例１に係るエッチング方法の工程
を模式的に示した工程部分断面図である。
を模式的に示した工程部分断面図である。
【図３】本発明の実施例１に係るエッチング方法におけ
るプルバック工程後の半導体基板の構成を模式的に示し
た工程部分断面図である。
るプルバック工程後の半導体基板の構成を模式的に示し
た工程部分断面図である。
【図４】本発明の実施例１に係るエッチング方法に用い
るアッシング装置の構成を示した模式図である。
るアッシング装置の構成を示した模式図である。
【図５】比較例に係るエッチング方法を行なったときの
半導体基板の構成を模式的に示した部分断面図である。
半導体基板の構成を模式的に示した部分断面図である。
【図６】本発明の実施例２に係るエッチング方法に用い
るアッシング装置の構成を示した模式図である。
るアッシング装置の構成を示した模式図である。
【図７】本発明の実施例３に係るエッチング方法に用い
るアッシング装置の構成を示した模式図である。
るアッシング装置の構成を示した模式図である。
【図８】本発明の実施例４に係るエッチング方法に用い
るアッシング装置の構成を示した模式図である。
るアッシング装置の構成を示した模式図である。
【図９】本発明の実施例９のエッチング方法の工程を模
式的に示した工程部分断面図である（前半）。
式的に示した工程部分断面図である（前半）。
【図１０】本発明の実施例９のエッチング方法の工程を
模式的に示した工程部分断面図である（後半）。
模式的に示した工程部分断面図である（後半）。
【図１１】シリコン窒化膜及びポリシリコンに係るエッ
チング速度及び面内均一性についてのＣＨ２Ｆ２流量割
合依存性を示したグラフである。
チング速度及び面内均一性についてのＣＨ２Ｆ２流量割
合依存性を示したグラフである。
【図１２】シリコン窒化膜及びポリシリコンに係るエッ
チング速度及び面内均一性についての圧力依存性を示し
たグラフである。
チング速度及び面内均一性についての圧力依存性を示し
たグラフである。
１、９０ 半導体基板
２、９１ シリコン基板
３ シリコン酸化膜
４ シリコン窒化膜
４ａ ＳｉＯＮ膜
５ レジストパターン
６ トレンチ
７、８ シリコン酸化膜
９ ＳｉＯ２
１０、２０、３０、４０ アッシング装置
１１、２１、３１、４１ａ、４１ｂ ＩＣＰコイル
１２、２２、３２、４２ａ、４２ｂ プラズマ生成室
１３、２３、３３、４３ａ、４３ｂ グリッド
１４、３４、４４、４６ サセプタ
１５、２５、３５、４５ チャンバ
２４ 保持台
２６ ランプ
３６ 昇降機構
９２ ゲート絶縁膜
９３ ゲート電極層
９４ エッチングマスク
９５ レジストパターン
フロントページの続き
Ｆターム(参考） 5F004 AA16 BA20 BB11 BB18 BB28
DA15 DA26 DB02 DB03 DB07
EB04 EB05 FA01
5F032 AA35 AA44 AA45 AA66 AA77
DA02 DA03 DA23 DA25 DA26
DA33 DA53 DA78
Claims (11)
- 【請求項１】少なくとも表面にシリコン及びシリコン窒
化膜が露出する半導体基板のエッチング方法において、 Ｏ２ガスを反応ガスとしてプラズマ放電により励起され
た活性種を前記半導体基板に吹き付けることにより前記
シリコン及び前記シリコン窒化膜を露出面から所定膜厚
に酸化する酸化工程と、 前記酸化工程により酸化された前記半導体基板を少なく
ともＯ２ガス及びＣＨ ２Ｆ２ガスを含む反応ガスを用い
てプラズマエッチングするエッチング工程と、を含むこ
とを特徴とするエッチング方法。 - 【請求項２】少なくとも表面にシリコン及びシリコン窒
化膜が露出する半導体基板のエッチング方法において、 前記半導体基板を少なくとも流量が全ガス流量の８５％
以上かつ９５％以下のＯ２ガス及び流量が全ガス流量の
５％以上かつ１５％以下のＣＨ２Ｆ２ガスを含む反応ガ
スを用いてプラズマエッチングするエッチング工程を含
むことを特徴とするエッチング方法。 - 【請求項３】少なくとも表面にシリコン及びシリコン窒
化膜が露出する半導体基板のエッチング方法において、 前記半導体基板を少なくとも流量が全ガス流量の８０％
以上かつ９５％以下のＯ２ガス、流量が全ガス流量の５
％以下のＣＦ４ガス若しくはＣＨＦ３ガス及び流量が全
ガス流量の５％以上かつ１５％以下のＣＨ２Ｆ２ガスを
含む反応ガスを用いてプラズマエッチングするエッチン
グ工程を含むことを特徴とするエッチング方法。 - 【請求項４】前記エッチング工程を行なう前に、Ｏ２ガ
スを反応ガスとしてプラズマ放電により励起された活性
種を前記半導体基板に吹き付けることにより前記シリコ
ン及び前記シリコン窒化膜を露出面から所定膜厚に酸化
する酸化工程を行なうことを特徴とする請求項２又は３
記載のエッチング方法。 - 【請求項５】前記エッチング工程と前記酸化工程それぞ
れの処理温度が同じ場合に、前記エッチング工程の処理
時間は、前記酸化工程の処理時間の２倍以上かつ３倍以
下であることを特徴とする請求項１又は４記載のエッチ
ング方法。 - 【請求項６】前記酸化工程は、前記半導体基板を２００
℃以上かつ３５０℃以下に加熱して行ない、 前記エッチング工程は、前記半導体基板を３０℃以上か
つ５０℃以下にして行なうことを特徴とする請求項１又
は４記載のエッチング方法。 - 【請求項７】前記酸化工程及び前記エッチング工程を交
互に複数回繰り返すことを特徴とする請求項１、４乃至
６のいずれか一に記載のエッチング方法。 - 【請求項８】前記酸化工程及び前記エッチング工程は、
同一チャンバ内かつ同一ステージ上で連続的に行なうこ
とを特徴とする請求項１、４乃至７のいずれか一に記載
のエッチング方法。 - 【請求項９】前記エッチング工程における反応ガスの全
圧は１０Ｐａ以上かつ１１０Ｐａ以下であることを特徴
とする請求項１、４乃至８のいずれか一に記載のエッチ
ング方法。 - 【請求項１０】前記半導体基板には、前記シリコン窒化
膜をエッチングマスクとして前記シリコンにトレンチを
形成した半導体基板を用いることを特徴とする請求項１
乃至９のいずれか一に記載のエッチング方法。 - 【請求項１１】前記半導体基板には、前記シリコンをゲ
ート電極層とし、前記シリコン窒化膜を前記ゲート電極
層上に形成されたエッチングマスクとする半導体基板を
用いることを特徴とする請求項１乃至９のいずれか一に
記載のエッチング方法。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100336180C (zh) * | 2001-06-22 | 2007-09-05 | 东京毅力科创株式会社 | 干蚀刻方法 |
| KR101163816B1 (ko) * | 2005-09-22 | 2012-07-09 | 도쿄엘렉트론가부시키가이샤 | 플라즈마 처리 방법 및 장치 |
| US20110027999A1 (en) * | 2006-08-16 | 2011-02-03 | Freescale Semiconductor, Inc. | Etch method in the manufacture of an integrated circuit |
| US20080160742A1 (en) * | 2006-12-27 | 2008-07-03 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with recess gate |
| KR100899393B1 (ko) * | 2007-09-07 | 2009-05-27 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| US20090191688A1 (en) * | 2008-01-28 | 2009-07-30 | Texas Instruments Incorporated | Shallow Trench Isolation Process Using Two Liners |
| DE102008011928B4 (de) * | 2008-02-29 | 2010-06-02 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Herstellen eines Halbleiterbauelements unter Verwendung einer Ätzstoppschicht mit geringerer Dicke zum Strukturieren eines dielektrischen Materials |
| DE102008021555B4 (de) * | 2008-04-30 | 2010-07-22 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren mit einer Abscheidung verspannungsinduzierender Schichten über mehreren ersten und mehreren zweiten Transistoren |
| US20090311868A1 (en) * | 2008-06-16 | 2009-12-17 | Nec Electronics Corporation | Semiconductor device manufacturing method |
| CN102484166B (zh) * | 2009-09-07 | 2015-09-02 | 东电电子太阳能股份公司 | 制造光伏电池结构的方法 |
| US20150206789A1 (en) * | 2014-01-17 | 2015-07-23 | Nanya Technology Corporation | Method of modifying polysilicon layer through nitrogen incorporation for isolation structure |
| US20180277387A1 (en) * | 2014-08-06 | 2018-09-27 | American Air Liquide, Inc. | Gases for low damage selective silicon nitride etching |
| US9165765B1 (en) | 2014-09-09 | 2015-10-20 | Tokyo Electron Limited | Method for patterning differing critical dimensions at sub-resolution scales |
| CN106257624A (zh) * | 2016-08-29 | 2016-12-28 | 北京代尔夫特电子科技有限公司 | 一种化合物半导体的腐蚀方法 |
| US9997410B1 (en) * | 2016-11-29 | 2018-06-12 | Vanguard International Semiconductor Corporation | Methods for forming the isolation structure of the semiconductor device and semiconductor devices |
| US11107904B2 (en) * | 2018-10-23 | 2021-08-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Inner spacer formation in multi-gate transistors |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4595601A (en) * | 1984-05-25 | 1986-06-17 | Kabushiki Kaisha Toshiba | Method of selectively forming an insulation layer |
| US5877032A (en) * | 1995-10-12 | 1999-03-02 | Lucent Technologies Inc. | Process for device fabrication in which the plasma etch is controlled by monitoring optical emission |
| US5786276A (en) * | 1997-03-31 | 1998-07-28 | Applied Materials, Inc. | Selective plasma etching of silicon nitride in presence of silicon or silicon oxides using mixture of CH3F or CH2F2 and CF4 and O2 |
| JP3015822B2 (ja) * | 1998-03-06 | 2000-03-06 | 工業技術院長 | 固体選択成長用マスク及びその製造方法 |
-
2002
- 2002-04-12 JP JP2002111143A patent/JP3586678B2/ja not_active Expired - Fee Related
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2003
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7534723B2 (en) | 2005-09-12 | 2009-05-19 | Samsung Electronics Co., Ltd. | Methods of forming fine patterns, and methods of forming trench isolation layers using the same |
| JP2013522884A (ja) * | 2010-03-10 | 2013-06-13 | アプライド マテリアルズ インコーポレイテッド | 周期的な酸化およびエッチングのための装置と方法 |
| JP2013522882A (ja) * | 2010-03-10 | 2013-06-13 | アプライド マテリアルズ インコーポレイテッド | 周期的な酸化およびエッチングのための装置と方法 |
| JP2013522883A (ja) * | 2010-03-10 | 2013-06-13 | アプライド マテリアルズ インコーポレイテッド | 周期的な酸化およびエッチングのための装置と方法 |
| JP2013207174A (ja) * | 2012-03-29 | 2013-10-07 | Lapis Semiconductor Co Ltd | 半導体装置の製造方法 |
| JP2014225629A (ja) * | 2013-04-19 | 2014-12-04 | 東京エレクトロン株式会社 | エッチング方法 |
| US9691630B2 (en) | 2013-04-19 | 2017-06-27 | Tokyo Electron Limited | Etching method |
| JP2022554086A (ja) * | 2019-11-05 | 2022-12-28 | ベイジン・ナウラ・マイクロエレクトロニクス・イクイップメント・カンパニー・リミテッド | エッチング方法、空隙誘電体層、及びダイナミックランダムアクセスメモリ |
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| US11948805B2 (en) | 2019-11-05 | 2024-04-02 | Beijing Naura Microelectronics Equipment Co., Ltd. | Etching method, air-gap dielectric layer, and dynamic random-access memory |
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