JP2003258294A - Ｌｅｄ素子 - Google Patents
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- H01—ELECTRIC ELEMENTS
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- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
Abstract
(57)【要約】
【課題】 良好な歩留まりで製造できて、光通信用に好
適なＬＥＤ素子を提供すること。 【解決手段】 Ｐ型ＧａＡｓ基板１上に、Ｐ型ＧａＡｌ
Ａｓクラッド層２と、Ｐ型ＧａＡｌＡｓ活性層３と、Ｎ
型ＧａＡｌＡｓクラッド層４とを順に備え、さらに、平
面において略円形のＮ側電極５を備える。幅方向両側に
は、Ｎ型クラッド層４表面から、Ｐ型活性層３、Ｐ型ク
ラッド層２、およびＰ型基板の上部に達するメサエッチ
ングを施している。Ｐ型活性層３とＮ型クラッド層４と
の接合面であるＰＮ接合面は、面積を０．０５３ｍｍ2
以上０．０５８ｍｍ2以下に形成したので、光出力ＩＬ
が約２０．５μＡ以上約２３．３μＡ以下になると共
に、応答特性Ｔｗが約−３．５ｎｓ以上約−３．０ｎｓ
以下になる。したがって、通信用のＬＥＤ素子の良品基
準を容易に満たすことができる。
適なＬＥＤ素子を提供すること。 【解決手段】 Ｐ型ＧａＡｓ基板１上に、Ｐ型ＧａＡｌ
Ａｓクラッド層２と、Ｐ型ＧａＡｌＡｓ活性層３と、Ｎ
型ＧａＡｌＡｓクラッド層４とを順に備え、さらに、平
面において略円形のＮ側電極５を備える。幅方向両側に
は、Ｎ型クラッド層４表面から、Ｐ型活性層３、Ｐ型ク
ラッド層２、およびＰ型基板の上部に達するメサエッチ
ングを施している。Ｐ型活性層３とＮ型クラッド層４と
の接合面であるＰＮ接合面は、面積を０．０５３ｍｍ2
以上０．０５８ｍｍ2以下に形成したので、光出力ＩＬ
が約２０．５μＡ以上約２３．３μＡ以下になると共
に、応答特性Ｔｗが約−３．５ｎｓ以上約−３．０ｎｓ
以下になる。したがって、通信用のＬＥＤ素子の良品基
準を容易に満たすことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＥＤ（発光ダイ
オード）素子に関する。
オード）素子に関する。
【０００２】
【従来の技術】従来より、ＧａＡｌＡｓ（ガリウム・ア
ルミニウム・ヒ素）系のＬＥＤ素子は、以下のようにし
て製造している。まず、基板上に、液相エピタキシャル
成長によってＰ型ＧａＡｌＡｓクラッド層、Ｐ型ＧａＡ
ｌＡｓ活性層、Ｎ型ＧａＡｌＡｓクラッド層を成長させ
てエピタキシャルウェハを形成する。このエピタキシャ
ルウェハをエッチングまたはラッピングして所定の厚み
に整え、洗浄・乾燥した後、このウェハの表裏面に、金
またはＡｌからなる電極材料を各々スパッタする。その
後、このウェハの表面、すなわちＮ型ＧａＡｌＡｓクラ
ッド層の表面に、レジスト塗布、プレ硬化、マスクパタ
ーンの焼き付け、および現像を施して、所定の形状のマ
スクを形成する。このマスクを配置していない上記電極
材料の部分をエッチング除去して、所定形状の電極を形
成する。その後、上記マスクを有機溶剤で除去し、上記
所定形状にエッチングされた電極をアロイ化する。そし
て、ウェハに形成されたＰＮ接合面、すなわち、上記Ｐ
型ＧａＡｌＡｓ活性層とＮ型ＧａＡｌＡｓクラッド層と
の接合面をメサエッチングによって分断する。このメサ
エッチングは、比較的高い信頼性が要求されるＬＥＤ素
子を製造する場合に実施する。上記メサエッチングは、
以下のようにして行う。すなわち、まず、上記アロイ化
された電極が設けられた側のウェハ表面に、この電極を
エッチングした際に形成したマスクと略同一の方法によ
ってマスクを形成する。そして、そのマスクを設けたウ
ェハをメサエッチャントに浸漬し、ＰＮ接合部に達する
までエッチングし、その後、上記マスクを除去する。引
き続き、ウェハテストによって各チップ毎の電気的特性
を測定し、この測定結果が基準外であるチップは不良チ
ップとしてマーキングする。そして、上記ウェハをダイ
シングしてチップ分割して、上記マーキングがされてい
ない良品を収集して、ＬＥＤ素子が完成する。
ルミニウム・ヒ素）系のＬＥＤ素子は、以下のようにし
て製造している。まず、基板上に、液相エピタキシャル
成長によってＰ型ＧａＡｌＡｓクラッド層、Ｐ型ＧａＡ
ｌＡｓ活性層、Ｎ型ＧａＡｌＡｓクラッド層を成長させ
てエピタキシャルウェハを形成する。このエピタキシャ
ルウェハをエッチングまたはラッピングして所定の厚み
に整え、洗浄・乾燥した後、このウェハの表裏面に、金
またはＡｌからなる電極材料を各々スパッタする。その
後、このウェハの表面、すなわちＮ型ＧａＡｌＡｓクラ
ッド層の表面に、レジスト塗布、プレ硬化、マスクパタ
ーンの焼き付け、および現像を施して、所定の形状のマ
スクを形成する。このマスクを配置していない上記電極
材料の部分をエッチング除去して、所定形状の電極を形
成する。その後、上記マスクを有機溶剤で除去し、上記
所定形状にエッチングされた電極をアロイ化する。そし
て、ウェハに形成されたＰＮ接合面、すなわち、上記Ｐ
型ＧａＡｌＡｓ活性層とＮ型ＧａＡｌＡｓクラッド層と
の接合面をメサエッチングによって分断する。このメサ
エッチングは、比較的高い信頼性が要求されるＬＥＤ素
子を製造する場合に実施する。上記メサエッチングは、
以下のようにして行う。すなわち、まず、上記アロイ化
された電極が設けられた側のウェハ表面に、この電極を
エッチングした際に形成したマスクと略同一の方法によ
ってマスクを形成する。そして、そのマスクを設けたウ
ェハをメサエッチャントに浸漬し、ＰＮ接合部に達する
までエッチングし、その後、上記マスクを除去する。引
き続き、ウェハテストによって各チップ毎の電気的特性
を測定し、この測定結果が基準外であるチップは不良チ
ップとしてマーキングする。そして、上記ウェハをダイ
シングしてチップ分割して、上記マーキングがされてい
ない良品を収集して、ＬＥＤ素子が完成する。
【０００３】このようにして製造したＬＥＤ素子は、デ
ィスプレイ用や光通信用に用いらる。このようなディス
プレイ用や光通信用などのＬＥＤ素子の用途が異なる
と、上記ウェハテストにおけるＬＥＤ素子の電気的特性
の合格基準が異なる。すなわち、ディスプレイ用のＬＥ
Ｄ素子は、光出力について、下限の基準のみが設定され
る。一方、光通信用のＬＥＤ素子は、光出力の上限と下
限との両方の基準が設定される。また、応答特性につい
ても同様に、ディスプレイ用のＬＥＤ素子では下限の基
準のみが設定される一方、光通信用のＬＥＤ素子では上
限と下限との両方の基準が設定される。
ィスプレイ用や光通信用に用いらる。このようなディス
プレイ用や光通信用などのＬＥＤ素子の用途が異なる
と、上記ウェハテストにおけるＬＥＤ素子の電気的特性
の合格基準が異なる。すなわち、ディスプレイ用のＬＥ
Ｄ素子は、光出力について、下限の基準のみが設定され
る。一方、光通信用のＬＥＤ素子は、光出力の上限と下
限との両方の基準が設定される。また、応答特性につい
ても同様に、ディスプレイ用のＬＥＤ素子では下限の基
準のみが設定される一方、光通信用のＬＥＤ素子では上
限と下限との両方の基準が設定される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のＬＥＤ素子は、光通信用に用いる場合の不合格率が
比較的高くて、歩留まりが悪いという問題がある。これ
は、ＬＥＤ素子の内部発光効率の良否や、ウェハプロセ
スにおける加工のバラツキなどに起因して、光出力と応
答特性とについて、上限と下限の両方の基準を満たし難
いからである。
来のＬＥＤ素子は、光通信用に用いる場合の不合格率が
比較的高くて、歩留まりが悪いという問題がある。これ
は、ＬＥＤ素子の内部発光効率の良否や、ウェハプロセ
スにおける加工のバラツキなどに起因して、光出力と応
答特性とについて、上限と下限の両方の基準を満たし難
いからである。
【０００５】そこで、本発明の目的は、良好な歩留まり
で製造できて、光通信用に好適なＬＥＤ素子を提供する
ことにある。
で製造できて、光通信用に好適なＬＥＤ素子を提供する
ことにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＬＥＤ素子は、半導体基板上に、順に、第
１導電型クラッド層と、活性層と、第２導電型クラッド
層とを備えたＬＥＤ素子において、上記活性層と第２導
電型クラッド層との接合面積が、０．０５３ｍｍ2以上
０．０５８ｍｍ2以下であることを特徴としている。
め、本発明のＬＥＤ素子は、半導体基板上に、順に、第
１導電型クラッド層と、活性層と、第２導電型クラッド
層とを備えたＬＥＤ素子において、上記活性層と第２導
電型クラッド層との接合面積が、０．０５３ｍｍ2以上
０．０５８ｍｍ2以下であることを特徴としている。
【０００７】上記構成によれば、上記活性層と第２導電
型クラッド層との接合面積が０．０５３ｍｍ2以上０．
０５８ｍｍ2以下に形成されることによって、光出力と
応答特性との両方が所定の基準を満たすようになる。し
たがって、光通信用に好適なＬＥＤ素子が、簡易かつ良
好な歩留まりで製造できる。ここで、上記接合面積が
０．０５３ｍｍ2よりも小さいと、光出力が基準の下限
を下回ってしまう。一方、上記接合面積が０．０５８ｍ
ｍ2よりも大きくなると、応答特性が基準の下限を下回
ってしまう。
型クラッド層との接合面積が０．０５３ｍｍ2以上０．
０５８ｍｍ2以下に形成されることによって、光出力と
応答特性との両方が所定の基準を満たすようになる。し
たがって、光通信用に好適なＬＥＤ素子が、簡易かつ良
好な歩留まりで製造できる。ここで、上記接合面積が
０．０５３ｍｍ2よりも小さいと、光出力が基準の下限
を下回ってしまう。一方、上記接合面積が０．０５８ｍ
ｍ2よりも大きくなると、応答特性が基準の下限を下回
ってしまう。
【０００８】１実施形態のＬＥＤ素子は、上記第２導電
型クラッド層は、厚みが１０μｍ以上２２μｍ以下であ
る。
型クラッド層は、厚みが１０μｍ以上２２μｍ以下であ
る。
【０００９】上記実施形態によれば、上記第２導電型ク
ラッド層の厚みを１０μｍ以上２２μｍ以下にすること
によって、光出力のバラツキが少なくできる。ここで、
上記第２導電型クラッド層の厚みが１０μｍよりも小さ
くなると、この第２導電型クラッド層を介して活性層に
向う電流の広がりが少なくなって光出力が低下する。一
方、上記第２導電型クラッド層の厚みが２２μｍよりも
大きくなると、ＰＮ接合部の表面からの深さが深くなる
ので、このＬＥＤ素子の製造工程において、例えばメサ
エッチによってＰＮ接合部の接合面積を調節することが
できなくなる。
ラッド層の厚みを１０μｍ以上２２μｍ以下にすること
によって、光出力のバラツキが少なくできる。ここで、
上記第２導電型クラッド層の厚みが１０μｍよりも小さ
くなると、この第２導電型クラッド層を介して活性層に
向う電流の広がりが少なくなって光出力が低下する。一
方、上記第２導電型クラッド層の厚みが２２μｍよりも
大きくなると、ＰＮ接合部の表面からの深さが深くなる
ので、このＬＥＤ素子の製造工程において、例えばメサ
エッチによってＰＮ接合部の接合面積を調節することが
できなくなる。
【００１０】１実施形態のＬＥＤ素子は、上記活性層
は、厚みが４μｍ以上６μｍ以下である。
は、厚みが４μｍ以上６μｍ以下である。
【００１１】上記実施形態によれば、上記活性層は、厚
みが４μｍ以上６μｍ以下であり、この活性層の厚みの
範囲では光出力が殆ど変わらないので、所定の光出力の
ＬＥＤ素子が容易に形成される。ここで、活性層の厚み
が４μｍよりも小さいと、活性層の厚みの変化に対する
光出力の変化の割合が大きくなって、ＬＥＤ素子の製品
毎における光強度のバラツキが大きくなる。一方、活性
層の厚みが６μｍよりも大きいと、光出力が不足してし
まう。
みが４μｍ以上６μｍ以下であり、この活性層の厚みの
範囲では光出力が殆ど変わらないので、所定の光出力の
ＬＥＤ素子が容易に形成される。ここで、活性層の厚み
が４μｍよりも小さいと、活性層の厚みの変化に対する
光出力の変化の割合が大きくなって、ＬＥＤ素子の製品
毎における光強度のバラツキが大きくなる。一方、活性
層の厚みが６μｍよりも大きいと、光出力が不足してし
まう。
【００１２】１実施形態のＬＥＤ素子は、表面から５０
μｍ以上７０μｍ以下の深さに亘ってメサエッチが施さ
れている。
μｍ以上７０μｍ以下の深さに亘ってメサエッチが施さ
れている。
【００１３】上記実施形態によれば、表面から５０μｍ
以上７０μｍ以下の深さに亘ってメサエッチを施してい
るので、ＰＮ接合を形成する面が適切な断面積になる。
ここで、上記メサエッチの深さが５０μｍよりも浅い場
合、ＰＮ接合を形成する面の断面積が調節できない。一
方、上記メサエッチの深さが７０μｍよりも深い場合、
ＰＮ接合を形成する面の断面積が小さくなって、適切な
光出力が得られなくなってしまう。
以上７０μｍ以下の深さに亘ってメサエッチを施してい
るので、ＰＮ接合を形成する面が適切な断面積になる。
ここで、上記メサエッチの深さが５０μｍよりも浅い場
合、ＰＮ接合を形成する面の断面積が調節できない。一
方、上記メサエッチの深さが７０μｍよりも深い場合、
ＰＮ接合を形成する面の断面積が小さくなって、適切な
光出力が得られなくなってしまう。
【００１４】１実施形態のＬＥＤ素子は、上記第２導電
型クラッド層側の表面に、平面において略円形をなし、
かつ、直径が１８０μｍ以上２２０μｍ以下の電極を設
けている。
型クラッド層側の表面に、平面において略円形をなし、
かつ、直径が１８０μｍ以上２２０μｍ以下の電極を設
けている。
【００１５】上記実施形態によれば、平面において略円
形の電極を設け、この電極の直径を１８０μｍ以上２２
０μｍ以下にすることによって、上記ＬＥＤ素子は適切
な光出力が得られる。ここで、上記電極の直径が１８０
μｍよりも小さいと、光出力が過大になって、基準の上
限値を越えてしまう。一方、上記電極の直径が２２０μ
ｍよりも大きいと、上記第２導電型クラッド層側の表面
の寸法に近くなるので、上記電極の形成位置が多少ずれ
た場合であっても、その電極の端部が第２導電型クラッ
ド層の表面端部からはみ出す虞があり、このはみ出した
電極端部がＰＮ接合部分に接触して、リーク電流が生じ
るなどの不都合が生じる虞がある。
形の電極を設け、この電極の直径を１８０μｍ以上２２
０μｍ以下にすることによって、上記ＬＥＤ素子は適切
な光出力が得られる。ここで、上記電極の直径が１８０
μｍよりも小さいと、光出力が過大になって、基準の上
限値を越えてしまう。一方、上記電極の直径が２２０μ
ｍよりも大きいと、上記第２導電型クラッド層側の表面
の寸法に近くなるので、上記電極の形成位置が多少ずれ
た場合であっても、その電極の端部が第２導電型クラッ
ド層の表面端部からはみ出す虞があり、このはみ出した
電極端部がＰＮ接合部分に接触して、リーク電流が生じ
るなどの不都合が生じる虞がある。
【００１６】１実施形態のＬＥＤ素子は、上記半導体基
板はＰ型ＧａＡｓからなり、上記第１導電型クラッド層
はＰ型ＧａＡｌＡｓからなり、上記活性層はＰ型ＧａＡ
ｌＡｓからなり、上記第２導電型クラッド層はＮ型Ｇａ
ＡｌＡｓからなる。
板はＰ型ＧａＡｓからなり、上記第１導電型クラッド層
はＰ型ＧａＡｌＡｓからなり、上記活性層はＰ型ＧａＡ
ｌＡｓからなり、上記第２導電型クラッド層はＮ型Ｇａ
ＡｌＡｓからなる。
【００１７】上記実施形態によれば、従来より多く用い
られている材料を用いることによって、例えば光通信に
好適なＬＥＤ素子が、簡易かつ安価に、高い歩留まりで
製造できる。
られている材料を用いることによって、例えば光通信に
好適なＬＥＤ素子が、簡易かつ安価に、高い歩留まりで
製造できる。
【００１８】
【発明の実施の形態】以下、本発明を図示の実施形態に
より詳細に説明する。
より詳細に説明する。
【００１９】図１は、本発明の実施形態のＬＥＤ素子を
示す図である。このＬＥＤ素子は、Ｐ型ＧａＡｓ基板１
上に、Ｐ型ＧａＡｌＡｓクラッド層２と、Ｐ型ＧａＡｌ
Ａｓ活性層３と、Ｎ型ＧａＡｌＡｓクラッド層４とを順
に備える。上記Ｐ型ＧａＡｓ基板１の下面に図示しない
Ｐ側電極が設けられていると共に、上記Ｎ型ＧａＡｌＡ
ｓクラッド層４の表面に平面において略円形のＮ側電極
５が設けられている。上記ＬＥＤ素子の幅方向両側に
は、上記Ｎ型クラッド層４表面から、このＮ型クラッド
層４、Ｐ型活性層３、Ｐ型クラッド層２、およびＰ型基
板の上部に達するメサエッチングが施されて、メサ形状
をなしている。上記Ｐ型活性層３とＮ型クラッド層４と
の接合面であるＰＮ接合面は、面積が０．０５３ｍｍ2
以上０．０５８ｍｍ2以下に形成されている。
示す図である。このＬＥＤ素子は、Ｐ型ＧａＡｓ基板１
上に、Ｐ型ＧａＡｌＡｓクラッド層２と、Ｐ型ＧａＡｌ
Ａｓ活性層３と、Ｎ型ＧａＡｌＡｓクラッド層４とを順
に備える。上記Ｐ型ＧａＡｓ基板１の下面に図示しない
Ｐ側電極が設けられていると共に、上記Ｎ型ＧａＡｌＡ
ｓクラッド層４の表面に平面において略円形のＮ側電極
５が設けられている。上記ＬＥＤ素子の幅方向両側に
は、上記Ｎ型クラッド層４表面から、このＮ型クラッド
層４、Ｐ型活性層３、Ｐ型クラッド層２、およびＰ型基
板の上部に達するメサエッチングが施されて、メサ形状
をなしている。上記Ｐ型活性層３とＮ型クラッド層４と
の接合面であるＰＮ接合面は、面積が０．０５３ｍｍ2
以上０．０５８ｍｍ2以下に形成されている。
【００２０】上記ＬＥＤ素子は、以下のようにして製造
する。まず、組成の異なる３つのＧａメルトを用いたス
ライドボート法によって、Ｐ型ＧａＡｓ基板１上に、Ｐ
型ＧａＡｌＡｓクラッド層２、Ｐ型ＧａＡｌＡｓ活性層
３、Ｎ型ＧａＡｌＡｓクラッド層４を、順次、液相エピ
タキシャル成長させる。具体的には、過冷却度を約５０
℃に設定し、Ａｌ添加量をＧａに対して０．１９ｗｔ％
以上０．２５ｗｔ％以下程度にした第１のＧａメルトを
Ｐ型基板１上に被せ、８０５℃以上８００℃以下の温度
でエピタキシャル成長を開始して、成長時の温度差を５
℃以上１０℃以下にする。この時、冷却速度を０．６℃
／ｍｉｎ以上１．０℃／ｍｉｎ以下にして、Ｐ型ＧａＡ
ｌＡｓクラッド層２を成長する。その後、その第１Ｇａ
メルトをウェハ上から除去する。続いて、第２のＧａメ
ルトを被せ、７９４．８℃以上７９４．６℃以下の温度
でエピタキシャル成長を開始し、成長時の温度差を０．
４℃以上０．５℃以下にする。この時、冷却速度を０．
０２℃／ｍｉｎ以上０．０４℃／ｍｉｎ以下にして、Ｐ
型ＧａＡｌＡｓ活性層３を成長させる。その後、第２Ｇ
ａメルトをウェハ上から除去する。続いて、第３のＧａ
メルトをウェハに被せ、７９４．４℃以上７９４．１以
下の温度にてエピタキシャル成長を開始し、成長時の温
度差を８０℃以上１００℃以下とした。この時の冷却速
度を０．６℃以上１．０℃以下にして、Ｎ型ＧａＡｌＡ
ｓクラッド層４を成長させる。その後、第３Ｇａメルト
をウェハ上から除去する。上記第１乃至第３Ｇａメルト
を用いてエピタキシャル成長を行う際、上記ウェハを回
転させることによって、そのウェハ表面に接触する雰囲
気を一定に保つようにする。
する。まず、組成の異なる３つのＧａメルトを用いたス
ライドボート法によって、Ｐ型ＧａＡｓ基板１上に、Ｐ
型ＧａＡｌＡｓクラッド層２、Ｐ型ＧａＡｌＡｓ活性層
３、Ｎ型ＧａＡｌＡｓクラッド層４を、順次、液相エピ
タキシャル成長させる。具体的には、過冷却度を約５０
℃に設定し、Ａｌ添加量をＧａに対して０．１９ｗｔ％
以上０．２５ｗｔ％以下程度にした第１のＧａメルトを
Ｐ型基板１上に被せ、８０５℃以上８００℃以下の温度
でエピタキシャル成長を開始して、成長時の温度差を５
℃以上１０℃以下にする。この時、冷却速度を０．６℃
／ｍｉｎ以上１．０℃／ｍｉｎ以下にして、Ｐ型ＧａＡ
ｌＡｓクラッド層２を成長する。その後、その第１Ｇａ
メルトをウェハ上から除去する。続いて、第２のＧａメ
ルトを被せ、７９４．８℃以上７９４．６℃以下の温度
でエピタキシャル成長を開始し、成長時の温度差を０．
４℃以上０．５℃以下にする。この時、冷却速度を０．
０２℃／ｍｉｎ以上０．０４℃／ｍｉｎ以下にして、Ｐ
型ＧａＡｌＡｓ活性層３を成長させる。その後、第２Ｇ
ａメルトをウェハ上から除去する。続いて、第３のＧａ
メルトをウェハに被せ、７９４．４℃以上７９４．１以
下の温度にてエピタキシャル成長を開始し、成長時の温
度差を８０℃以上１００℃以下とした。この時の冷却速
度を０．６℃以上１．０℃以下にして、Ｎ型ＧａＡｌＡ
ｓクラッド層４を成長させる。その後、第３Ｇａメルト
をウェハ上から除去する。上記第１乃至第３Ｇａメルト
を用いてエピタキシャル成長を行う際、上記ウェハを回
転させることによって、そのウェハ表面に接触する雰囲
気を一定に保つようにする。
【００２１】以上のようにして、Ｐ型ＧａＡｓ基板１上
に、厚みが１０μｍ以上４０μｍ以下でＡｌ混晶比が
０．６５のＰ型ＧａＡｌＡクラッド層２と、厚みが４μ
ｍ以上６μｍ以下のＰ型ＧａＡｌＡｓ活性層３と、厚み
が１０μｍ以上２２μｍ以下のＮ型ＧａＡｌＡｓクラッ
ド層４とを形成する。上記Ｎ型ＧａＡｌＡｓクラッド層
４の層厚が２２μｍ以上である場合、このクラッド層４
の所定の厚みに対応する部分をエッチング除去して、厚
みを制御すればよい。
に、厚みが１０μｍ以上４０μｍ以下でＡｌ混晶比が
０．６５のＰ型ＧａＡｌＡクラッド層２と、厚みが４μ
ｍ以上６μｍ以下のＰ型ＧａＡｌＡｓ活性層３と、厚み
が１０μｍ以上２２μｍ以下のＮ型ＧａＡｌＡｓクラッ
ド層４とを形成する。上記Ｎ型ＧａＡｌＡｓクラッド層
４の層厚が２２μｍ以上である場合、このクラッド層４
の所定の厚みに対応する部分をエッチング除去して、厚
みを制御すればよい。
【００２２】このようにエピタキシャル成長して形成し
たウェハの上記Ｎ型ＧａＡｌＡｓクラッド層４の表面
に、従来と同様にエッチング技術を用いて、直径が１８
０μｍ以上２２０μｍ以下の略円形の電極５を形成す
る。続いて、上記電極５を形成した側のウェハの表面
に、フォトレジストを用いて所定形状のマスクを形成す
る。そして、このマスクを設けたウェハをメサエッチャ
ントに浸漬し、上記Ｐ型活性層３とＮ型クラッド層４と
の接合部であるＰＮ接合部に達するまでエッチングす
る。このエッチングは、ウェハ表面から５０μｍ以上７
０μｍ以下の深さに達するように施されるのが好まし
い。これによって、上記ＰＮ接合部を確実にチップ毎に
分断することができる。この後、上記マスクを除去し、
ウェハテストによってチップ毎の電気的特性を夫々測定
し、この電気的特性の測定結果を、予め定められた基準
と比較する。この基準から測定結果が外れたチップは、
不良チップとしてマーキングする。このウェハテストの
後、ウェハをダイシングしてチップ分割して、上記マー
キングされたチップ以外のチップを収集して、本実施形
態のＬＥＤ素子が完成する。
たウェハの上記Ｎ型ＧａＡｌＡｓクラッド層４の表面
に、従来と同様にエッチング技術を用いて、直径が１８
０μｍ以上２２０μｍ以下の略円形の電極５を形成す
る。続いて、上記電極５を形成した側のウェハの表面
に、フォトレジストを用いて所定形状のマスクを形成す
る。そして、このマスクを設けたウェハをメサエッチャ
ントに浸漬し、上記Ｐ型活性層３とＮ型クラッド層４と
の接合部であるＰＮ接合部に達するまでエッチングす
る。このエッチングは、ウェハ表面から５０μｍ以上７
０μｍ以下の深さに達するように施されるのが好まし
い。これによって、上記ＰＮ接合部を確実にチップ毎に
分断することができる。この後、上記マスクを除去し、
ウェハテストによってチップ毎の電気的特性を夫々測定
し、この電気的特性の測定結果を、予め定められた基準
と比較する。この基準から測定結果が外れたチップは、
不良チップとしてマーキングする。このウェハテストの
後、ウェハをダイシングしてチップ分割して、上記マー
キングされたチップ以外のチップを収集して、本実施形
態のＬＥＤ素子が完成する。
【００２３】図２は、本実施形態のＬＥＤ素子のＰＮ接
合の面積を変えた際に、そのＬＥＤ素子の光出力ＩＬと
応答特性Ｔｗとが変わる様子を示した図である。図２に
おいて、横軸はＰＮ接合の面積（ｍｍ2）であり、左側
の縦軸は光出力ＩＬ（μＡ）であり、右側の縦軸は応答
特性Ｔｗ（ｎｓ）である。ここで、上記応答特性Ｔｗ
は、ＬＥＤ素子にパルス型の入力波形の電流が印加され
た場合の光出力の応答波形において、立ち上がり遅延時
間ＴＰＬＨから立下り遅延時間ＴＰＨＬを差し引いた値
である。上記立ち上がり遅延時間ＴＰＬＨは、図３に示
すように、ＬＥＤ素子に印加される電流値が増加する
際、電流が最大値の５０％に達した時間から、この印加
電流の増加に伴って光出力値が最大値の５０％に達した
時間までにかかる時間の差である。また、上記立下り遅
延時間ＴＰＨＬは、ＬＥＤ素子に印加された電流値が減
少する際、電流が最大値の５０％に達した時間から、こ
の印加電流の減少に伴って光出力値が最大値の５０％に
達した時間までにかかる時間の差である。このＬＥＤ素
子を光通信用に用いる場合、上記立ち上がり遅延時間Ｔ
ＰＬＨと立下り遅延時間ＴＰＨＬとの差が０に近づく、
つまり、応答特性Ｔｗが０に近づくのが好ましい。この
応答特性Ｔｗは、ＰＮ接合面積の減少に伴って減少す
る。
合の面積を変えた際に、そのＬＥＤ素子の光出力ＩＬと
応答特性Ｔｗとが変わる様子を示した図である。図２に
おいて、横軸はＰＮ接合の面積（ｍｍ2）であり、左側
の縦軸は光出力ＩＬ（μＡ）であり、右側の縦軸は応答
特性Ｔｗ（ｎｓ）である。ここで、上記応答特性Ｔｗ
は、ＬＥＤ素子にパルス型の入力波形の電流が印加され
た場合の光出力の応答波形において、立ち上がり遅延時
間ＴＰＬＨから立下り遅延時間ＴＰＨＬを差し引いた値
である。上記立ち上がり遅延時間ＴＰＬＨは、図３に示
すように、ＬＥＤ素子に印加される電流値が増加する
際、電流が最大値の５０％に達した時間から、この印加
電流の増加に伴って光出力値が最大値の５０％に達した
時間までにかかる時間の差である。また、上記立下り遅
延時間ＴＰＨＬは、ＬＥＤ素子に印加された電流値が減
少する際、電流が最大値の５０％に達した時間から、こ
の印加電流の減少に伴って光出力値が最大値の５０％に
達した時間までにかかる時間の差である。このＬＥＤ素
子を光通信用に用いる場合、上記立ち上がり遅延時間Ｔ
ＰＬＨと立下り遅延時間ＴＰＨＬとの差が０に近づく、
つまり、応答特性Ｔｗが０に近づくのが好ましい。この
応答特性Ｔｗは、ＰＮ接合面積の減少に伴って減少す
る。
【００２４】上記ＰＮ接合面積の減少に伴う応答特性Ｔ
ｗの減少は、ＬＥＤ素子の容量が関係している。上記Ｐ
Ｎ接合面積が減少すると、ＬＥＤ素子の容量もまた減少
する。これによって、パルス電流印加時のＬＥＤ素子の
電荷チャージ時間が短縮され、その結果、上記立ち上が
り遅延時間ＴＰＬＨが短縮される。一方、立下り遅延時
間ＴＰＨＬは、元来、立ち上がり遅延時間ＴＰＬＨより
も十分に小さくて、ＰＮ接合面積の減少に対する短縮の
効果は、立ち上がり遅延時間ＴＰＬＨにおけるよりも遥
かに小さい。したがって、ＰＮ接合面積が減少しても、
立下り遅延時間ＴＰＨＬは殆ど短縮されない。すなわ
ち、上記ＰＮ接合面積の減少に伴う応答特性Ｔｗの減少
は、主に、立ち上がり遅延時間ＴＰＬＨの短縮によって
達成される。
ｗの減少は、ＬＥＤ素子の容量が関係している。上記Ｐ
Ｎ接合面積が減少すると、ＬＥＤ素子の容量もまた減少
する。これによって、パルス電流印加時のＬＥＤ素子の
電荷チャージ時間が短縮され、その結果、上記立ち上が
り遅延時間ＴＰＬＨが短縮される。一方、立下り遅延時
間ＴＰＨＬは、元来、立ち上がり遅延時間ＴＰＬＨより
も十分に小さくて、ＰＮ接合面積の減少に対する短縮の
効果は、立ち上がり遅延時間ＴＰＬＨにおけるよりも遥
かに小さい。したがって、ＰＮ接合面積が減少しても、
立下り遅延時間ＴＰＨＬは殆ど短縮されない。すなわ
ち、上記ＰＮ接合面積の減少に伴う応答特性Ｔｗの減少
は、主に、立ち上がり遅延時間ＴＰＬＨの短縮によって
達成される。
【００２５】下記の表１は、互いに異なる複数のＰＮ接
合面積について、ＬＥＤ素子の立ち上がり遅延時間ＴＰ
ＬＨ、立下り遅延時間ＴＰＨＬ、および応答特性Ｔｗ、
ならびに、容量、光出力をまとめた表である。
合面積について、ＬＥＤ素子の立ち上がり遅延時間ＴＰ
ＬＨ、立下り遅延時間ＴＰＨＬ、および応答特性Ｔｗ、
ならびに、容量、光出力をまとめた表である。
【００２６】
【表１】
【００２７】ここで、オーディオ用光伝送の光源として
上記ＬＥＤ素子を用いる場合、応答特性Ｔｗは−３．６
ｎｓ以上５．０ｎｓ以下であるのが望ましい。この応答
特性Ｔｗを得るために必要なＰＮ接合面積は、表１およ
び図２から、０．０５８ｍｍ 2以下であることが分か
る。
上記ＬＥＤ素子を用いる場合、応答特性Ｔｗは−３．６
ｎｓ以上５．０ｎｓ以下であるのが望ましい。この応答
特性Ｔｗを得るために必要なＰＮ接合面積は、表１およ
び図２から、０．０５８ｍｍ 2以下であることが分か
る。
【００２８】一方、上記ＰＮ接合面積が減少すると、発
光領域が小さくなって、ＬＥＤ素子の光出力が低下す
る。オーディオ用光伝送の光源として上記ＬＥＤ素子を
用いる場合、光出力は２０μＡ以上２６μＡ以下である
のが望ましい。この光出力を得るために必要なＰＮ接合
面積は、表１および図２から、０．０５３ｍｍ2以上で
あることが分かる。
光領域が小さくなって、ＬＥＤ素子の光出力が低下す
る。オーディオ用光伝送の光源として上記ＬＥＤ素子を
用いる場合、光出力は２０μＡ以上２６μＡ以下である
のが望ましい。この光出力を得るために必要なＰＮ接合
面積は、表１および図２から、０．０５３ｍｍ2以上で
あることが分かる。
【００２９】したがって、上記ＬＥＤ素子は、ＰＮ接合
の面積を０．０５３ｍｍ2以上０．０５８ｍｍ2以下にす
ることによって、そのＬＥＤ素子の光出力と応答特性
を、合格基準を満たすようにできる。つまり、ＰＮ接合
の面積を適切に制御することによって、通信用に好適な
ＬＥＤ素子が、簡易に良好な歩留まりで製造できる。
の面積を０．０５３ｍｍ2以上０．０５８ｍｍ2以下にす
ることによって、そのＬＥＤ素子の光出力と応答特性
を、合格基準を満たすようにできる。つまり、ＰＮ接合
の面積を適切に制御することによって、通信用に好適な
ＬＥＤ素子が、簡易に良好な歩留まりで製造できる。
【００３０】また、ここにおいて、上記Ｎ型ＧａＡｌＡ
ｓクラッド層４は、厚みが１０μｍ以２２μｍ以下であ
るので、このＮ型ＧａＡｌＡｓクラッド層４を介して活
性層３に向う電流の広がりを適切にして、光出力を適切
な値にできる。また、上記ＰＮ接合の表面からの深さを
適切な深さにできるので、ＬＥＤ素子の製造時において
エッチングによってＰＮ接合を確実に分断し、これによ
って、ＰＮ接合のチップ毎の面積を適切な値にできる。
ｓクラッド層４は、厚みが１０μｍ以２２μｍ以下であ
るので、このＮ型ＧａＡｌＡｓクラッド層４を介して活
性層３に向う電流の広がりを適切にして、光出力を適切
な値にできる。また、上記ＰＮ接合の表面からの深さを
適切な深さにできるので、ＬＥＤ素子の製造時において
エッチングによってＰＮ接合を確実に分断し、これによ
って、ＰＮ接合のチップ毎の面積を適切な値にできる。
【００３１】また、上記Ｐ型ＧａＡｌＡｓ活性層３の厚
みを４μｍ以上６μｍ以下にしているので、このＬＥＤ
素子の光出力を安定して所定値にできる。
みを４μｍ以上６μｍ以下にしているので、このＬＥＤ
素子の光出力を安定して所定値にできる。
【００３２】図４は、上記Ｐ型ＧａＡｌＡｓ活性層３の
厚みを変えた場合のＬＥＤ素子の光出力ＩＬの変化を示
した図である。図４において、横軸はＰ型ＧａＡｌＡｓ
活性層３の厚み（μｍ）であり、縦軸はＬＥＤ素子の光
出力ＩＬ（μＡ）である。図４から分かるように、Ｐ型
ＧａＡｌＡｓ活性層３の厚みが４μｍ以上６μｍ以下で
は、ＬＥＤ素子の光出力ＩＬが殆ど変化することなく、
約２０μＡである。したがって、上記Ｐ型ＧａＡｌＡｓ
活性層３の厚みを４μｍ以上６μｍ以下にすることによ
って、ＬＥＤ素子の光出力ＩＬを安定して約２０μＡに
できて、光出力のバラツキを少なくできる。その結果、
厚みを高精度に管理することなく比較的簡易にＰ型Ｇａ
ＡｌＡｓ活性層３を形成することができて、所定の光出
力の基準を満たして光通信に好適なＬＥＤ素子を、高い
歩留まりで製造できる。
厚みを変えた場合のＬＥＤ素子の光出力ＩＬの変化を示
した図である。図４において、横軸はＰ型ＧａＡｌＡｓ
活性層３の厚み（μｍ）であり、縦軸はＬＥＤ素子の光
出力ＩＬ（μＡ）である。図４から分かるように、Ｐ型
ＧａＡｌＡｓ活性層３の厚みが４μｍ以上６μｍ以下で
は、ＬＥＤ素子の光出力ＩＬが殆ど変化することなく、
約２０μＡである。したがって、上記Ｐ型ＧａＡｌＡｓ
活性層３の厚みを４μｍ以上６μｍ以下にすることによ
って、ＬＥＤ素子の光出力ＩＬを安定して約２０μＡに
できて、光出力のバラツキを少なくできる。その結果、
厚みを高精度に管理することなく比較的簡易にＰ型Ｇａ
ＡｌＡｓ活性層３を形成することができて、所定の光出
力の基準を満たして光通信に好適なＬＥＤ素子を、高い
歩留まりで製造できる。
【００３３】上記実施形態において、半導体基板上に、
順に、Ｐ型クラッド層、活性層、およびＮ型クラッド層
を設けたが、上記クラッド層の導電型は、上記活性層を
挟んで逆であってもよい。すなわち、上記活性層よりも
半導体基板に近い側のクラッド層をＮ型にして、上記活
性層よりも半導体基板に遠い側のクラッド層をＰ型にし
てもよい。
順に、Ｐ型クラッド層、活性層、およびＮ型クラッド層
を設けたが、上記クラッド層の導電型は、上記活性層を
挟んで逆であってもよい。すなわち、上記活性層よりも
半導体基板に近い側のクラッド層をＮ型にして、上記活
性層よりも半導体基板に遠い側のクラッド層をＰ型にし
てもよい。
【００３４】
【発明の効果】以上より明らかなように、本発明のＬＥ
Ｄ素子によれば、半導体基板上に、順に、第１導電型ク
ラッド層と、活性層と、第２導電型クラッド層とを備え
たＬＥＤ素子において、上記活性層と第２導電型クラッ
ド層との接合面積が、０．０５３ｍｍ2以上０．０５８
ｍｍ2以下であるので、ＬＥＤ素子の光出力と応答特性
との両方が所定の基準を満たすようにできる。したがっ
て、光通信用に好適なＬＥＤ素子が、良好な歩留まりで
製造できる。
Ｄ素子によれば、半導体基板上に、順に、第１導電型ク
ラッド層と、活性層と、第２導電型クラッド層とを備え
たＬＥＤ素子において、上記活性層と第２導電型クラッ
ド層との接合面積が、０．０５３ｍｍ2以上０．０５８
ｍｍ2以下であるので、ＬＥＤ素子の光出力と応答特性
との両方が所定の基準を満たすようにできる。したがっ
て、光通信用に好適なＬＥＤ素子が、良好な歩留まりで
製造できる。
【００３５】１実施形態のＬＥＤ素子によれば、上記第
２導電型クラッド層は、厚みが１０μｍ以上２２μｍ以
下であるので、光出力のバラツキが少なくできる。
２導電型クラッド層は、厚みが１０μｍ以上２２μｍ以
下であるので、光出力のバラツキが少なくできる。
【００３６】１実施形態のＬＥＤ素子によれば、上記活
性層は、厚みが４μｍ以上６μｍ以下であり、この活性
層の厚みの範囲では光出力が殆ど変わらないので、所定
の光出力のＬＥＤ素子が容易に形成できる。
性層は、厚みが４μｍ以上６μｍ以下であり、この活性
層の厚みの範囲では光出力が殆ど変わらないので、所定
の光出力のＬＥＤ素子が容易に形成できる。
【００３７】１実施形態のＬＥＤ素子によれば、表面か
ら５０μｍ以上７０μｍ以下の深さに亘ってメサエッチ
が施されているので、ＰＮ接合を形成する面が適切な断
面積になって、適切な光出力のＬＥＤが形成できる。
ら５０μｍ以上７０μｍ以下の深さに亘ってメサエッチ
が施されているので、ＰＮ接合を形成する面が適切な断
面積になって、適切な光出力のＬＥＤが形成できる。
【００３８】１実施形態のＬＥＤ素子によれば、上記第
２導電型クラッド層側の表面に、平面において略円形を
なし、かつ、直径が１８０μｍ以上２２０μｍ以下の電
極を設けているので、適切な光出力のＬＥＤ素子が形成
できる。
２導電型クラッド層側の表面に、平面において略円形を
なし、かつ、直径が１８０μｍ以上２２０μｍ以下の電
極を設けているので、適切な光出力のＬＥＤ素子が形成
できる。
【００３９】１実施形態のＬＥＤ素子によれば、上記半
導体基板はＰ型ＧａＡｓからなり、上記第１導電型クラ
ッド層はＰ型ＧａＡｌＡｓからなり、上記活性層はＰ型
ＧａＡｌＡｓからなり、上記第２導電型クラッド層はＮ
型ＧａＡｌＡｓからなるので、光通信に好適なＬＥＤ素
子が、簡易かつ安価に、高い歩留まりで製造できる。
導体基板はＰ型ＧａＡｓからなり、上記第１導電型クラ
ッド層はＰ型ＧａＡｌＡｓからなり、上記活性層はＰ型
ＧａＡｌＡｓからなり、上記第２導電型クラッド層はＮ
型ＧａＡｌＡｓからなるので、光通信に好適なＬＥＤ素
子が、簡易かつ安価に、高い歩留まりで製造できる。
【図１】 本発明の実施形態のＬＥＤ素子を示す図であ
る。
る。
【図２】 図１のＬＥＤ素子のＰＮ接合の面積を変えた
際に、そのＬＥＤ素子の光出力ＩＬと応答特性Ｔｗとが
変わる様子を示した図である。
際に、そのＬＥＤ素子の光出力ＩＬと応答特性Ｔｗとが
変わる様子を示した図である。
【図３】 ＬＥＤ素子に印加される電流の入力波形と、
その場合の光出力の応答波形とを示した図である。
その場合の光出力の応答波形とを示した図である。
【図４】 図１のＬＥＤ素子のＰ型ＧａＡｌＡｓ活性層
３の厚みを変えた際に、そのＬＥＤ素子の光出力ＩＬが
変化する様子を示した図である。
３の厚みを変えた際に、そのＬＥＤ素子の光出力ＩＬが
変化する様子を示した図である。
１ Ｐ型ＧａＡｓ基板
２ Ｐ型ＧａＡｌＡｓクラッド層
３ Ｐ型ＧａＡｌＡｓ活性層
４ Ｎ型ＧａＡｌＡｓクラッド層４
５ Ｎ側電極
Claims (6)
- 【請求項１】 半導体基板上に、順に、第１導電型クラ
ッド層と、活性層と、第２導電型クラッド層とを備えた
ＬＥＤ素子において、 上記活性層と第２導電型クラッド層との接合面積が、
０．０５３ｍｍ2以上０．０５８ｍｍ2以下であることを
特徴とするＬＥＤ素子。 - 【請求項２】 請求項１に記載のＬＥＤ素子において、 上記第２導電型クラッド層は、厚みが１０μｍ以上２２
μｍ以下であることを特徴とするＬＥＤ素子。 - 【請求項３】 請求項１または２に記載のＬＥＤ素子に
おいて、 上記活性層は、厚みが４μｍ以上６μｍ以下であること
を特徴とするＬＥＤ素子。 - 【請求項４】 請求項１乃至３のいずれか１つに記載の
ＬＥＤ素子において、 表面から５０μｍ以上７０μｍ以下の深さに亘ってメサ
エッチが施されていることを特徴とするＬＥＤ素子。 - 【請求項５】 請求項１乃至４のいずれか１つに記載の
ＬＥＤ素子において、 上記第２導電型クラッド層側の表面に、平面において略
円形をなし、かつ、直径が１８０μｍ以上２２０μｍ以
下の電極を設けたことを特徴とするＬＥＤ素子。 - 【請求項６】 請求項１乃至５のいずれか１つに記載の
ＬＥＤ素子において、 上記半導体基板はＰ型ＧａＡｓからなり、上記第１導電
型クラッド層はＰ型ＧａＡｌＡｓからなり、上記活性層
はＰ型ＧａＡｌＡｓからなり、上記第２導電型クラッド
層はＮ型ＧａＡｌＡｓからなることを特徴とするＬＥＤ
素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002055675A JP2003258294A (ja) | 2002-03-01 | 2002-03-01 | Ｌｅｄ素子 |
| US10/375,048 US6911673B2 (en) | 2002-03-01 | 2003-02-28 | Light emitting diode device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002055675A JP2003258294A (ja) | 2002-03-01 | 2002-03-01 | Ｌｅｄ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003258294A true JP2003258294A (ja) | 2003-09-12 |
Family
ID=27800049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002055675A Pending JP2003258294A (ja) | 2002-03-01 | 2002-03-01 | Ｌｅｄ素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6911673B2 (ja) |
| JP (1) | JP2003258294A (ja) |
Cited By (2)
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|---|---|---|---|---|
| WO2012073993A1 (ja) * | 2010-12-02 | 2012-06-07 | 昭和電工株式会社 | 発光ダイオード、発光ダイオードランプ及び照明装置 |
| JP2015167245A (ja) * | 2015-04-30 | 2015-09-24 | 昭和電工株式会社 | 発光ダイオード、発光ダイオードランプ及び照明装置 |
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|---|---|---|---|---|
| JP2006216912A (ja) * | 2005-02-07 | 2006-08-17 | Hitachi Cable Ltd | 発光ダイオード用エピタキシャルウェハ |
| US10033156B2 (en) | 2016-07-13 | 2018-07-24 | University Of Central Florida Research Foundation, Inc. | Low resistance vertical cavity light source with PNPN blocking |
| US10483719B2 (en) | 2016-07-13 | 2019-11-19 | University Of Central Florida Research Foundation, Inc. | Semiconductor devices with depleted heterojunction current blocking regions |
Family Cites Families (12)
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|---|---|---|---|---|
| US5214306A (en) * | 1991-01-29 | 1993-05-25 | Sanyo Electric Co., Ltd. | Light emitting diode |
| JPH08228023A (ja) | 1995-02-21 | 1996-09-03 | Sharp Corp | ＧａＰ系半導体発光素子 |
| US5861636A (en) * | 1995-04-11 | 1999-01-19 | Nec Corporation | Surface emitting visible light emiting diode having ring-shaped electrode |
| JP3210840B2 (ja) | 1995-07-21 | 2001-09-25 | シャープ株式会社 | 半導体液相エピタキシャル装置 |
| JP3504079B2 (ja) * | 1996-08-31 | 2004-03-08 | 株式会社東芝 | 半導体発光ダイオード素子の製造方法 |
| JPH10101475A (ja) | 1996-10-03 | 1998-04-21 | Sharp Corp | 液相エピタキシャル成長装置 |
| JPH1112083A (ja) | 1997-06-27 | 1999-01-19 | Sharp Corp | 化合物半導体製造装置 |
| JP3590724B2 (ja) | 1998-08-20 | 2004-11-17 | シャープ株式会社 | 液相エピタキシャル成長装置および液相エピタキシャル成長方法 |
| JP3896704B2 (ja) | 1998-10-07 | 2007-03-22 | 松下電器産業株式会社 | ＧａＮ系化合物半導体発光素子 |
| JP3464952B2 (ja) | 1999-10-20 | 2003-11-10 | シャープ株式会社 | 液相エピタキシャル成長装置 |
| JP3586641B2 (ja) | 2000-11-22 | 2004-11-10 | シャープ株式会社 | 発光ダイオードの製造方法 |
| JP2002231992A (ja) | 2001-02-02 | 2002-08-16 | Toshiba Corp | 半導体受光素子 |
-
2002
- 2002-03-01 JP JP2002055675A patent/JP2003258294A/ja active Pending
-
2003
- 2003-02-28 US US10/375,048 patent/US6911673B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
| WO2012073993A1 (ja) * | 2010-12-02 | 2012-06-07 | 昭和電工株式会社 | 発光ダイオード、発光ダイオードランプ及び照明装置 |
| JP2012119585A (ja) * | 2010-12-02 | 2012-06-21 | Showa Denko Kk | 発光ダイオード、発光ダイオードランプ及び照明装置 |
| US9299885B2 (en) | 2010-12-02 | 2016-03-29 | Showa Denko K.K. | Light-emitting diode, light-emitting diode lamp, and illumination device |
| JP2015167245A (ja) * | 2015-04-30 | 2015-09-24 | 昭和電工株式会社 | 発光ダイオード、発光ダイオードランプ及び照明装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6911673B2 (en) | 2005-06-28 |
| US20030164504A1 (en) | 2003-09-04 |
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