JP2023513619A - 金属格子を含むレーザリフトオフ処理システム - Google Patents

金属格子を含むレーザリフトオフ処理システム Download PDF

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Abstract

発光ダイオード（ＬＥＤ）デバイスの製造方法が、複数の半導体層を透明基板の上に堆積させることによってＬＥＤ構造を形成することを含む。トレンチ付き金属が、複数の半導体層内に配置され、トレンチ付き金属は、透明基板に接触する。ＬＥＤ構造は、電気的インターコネクトを備えるＣＭＯＳ構造に取り付けられ、電気的インターコネクトは、それらの間にキャビティを画定する。複数の半導体層からの透明基板のレーザリフトオフをもたらすために、レーザ光が使用される。

Description

本開示は、概して、ＣＭＯＳ基板に取り付けられた半導体ＬＥＤからサファイアまたは他の基板を分離することに関する。
ウェアラブルデバイス、ヘッドマウントディスプレイ、および大面積ディスプレイを含む、様々な新興のディスプレイ用途は、１００μｍ×１００μｍ未満の横方向寸法を有する高密度のマイクロＬＥＤ（μＬＥＤまたはｕＬＥＤ）のアレイで構成される小型化されたチップを必要とする。マイクロＬＥＤ（ｕＬＥＤ）は、典型的には、赤色、青色および緑色の波長を含む近接近したマイクロＬＥＤを整列(アライメント)させることによって、カラーディスプレイの製造において使用される直径または幅が約５０μｍ以下の寸法を有する。一般に、２つのアプローチが、個々のマイクロＬＥＤダイから構成されるディスプレイを組み立てるために利用されてきた。第１のアプローチは、ピックアンドプレース(pick-and-place)アプローチであり、それは、各々の個々の青色、緑色および赤色波長のマイクロＬＥＤをピックアップし、次に、それらをバックプレーン上に整列させて取り付け、その後、バックプレーンをドライバ集積回路に電気的に接続することを含む。各マイクロＬＥＤのサイズが小さいため、このアセンブリシーケンスは遅く、製造誤差を起こしやすい。更に、ディスプレイの増大する解像度要件を満足するように、ダイサイズが減少するにつれて、所要の寸法のディスプレイを形成するために、ますますより多くの数のダイが、各ピックアンドプレース操作で転送されなければならない。
半導体発光デバイス（ＬＥＤ）またはマイクロＬＥＤのピックアンドプレース製造の代替は、ウェハスケール製造によって提供される。ＣＭＯＳダイ上の制御電子機器は、はんだ、導電性ピラーまたは他の適切なインターコネクト(相互接続部)によって、ＬＥＤウェハに直接的に取り付けられることができる。残念ながら、ＬＥＤおよびＣＭＯＳ接続されたダイおよびウェハの処理は、ＬＥＤダイまたはウェハのみの処理と比較して困難であり得る。サファイア基板除去、ガリウム洗浄、および蛍光体取付けのような複雑なプロセスステップは、ＣＭＯＳダイの完全性および機能性を損なうことなく実施できなければならない。
背面上の隣接材料に吸収される透明材料を通じてレーザ光源を投射することを含む、レーザリフトオフプロセスは、特に関心事である。透明基板（例えば、サファイア）と吸収材料（例えば、ＧａＮ）との間の界面に閉じ込められるプラズマは、材料のリフトオフ(lift-off)または分離(separation)をもたらす。残念ながら、ＣＭＯＳダイ取付けに関連するコーティングおよび処理ステップは、リフトオフを妨害し得る。例えば、ＣＭＯＳダイまたはウェハとＬＥＤダイまたはウェハとの間のアンダーフィルコーティングは、透明基板の望ましくないコーティングを含むことができ、それはアンダーフィルが最初に部分的に除去されないならば、リフトオフを防げる。
１つの実施形態において、発光ダイオード（ＬＥＤ）デバイスを製造する方法が、透明基板の上に複数の半導体層を堆積させることによってＬＥＤ構造を形成することを含む。トレンチ付き金属が、複数の半導体層内に配置され、トレンチ付き金属は、透明基板に接触する。ＬＥＤ構造は、電気的インターコネクト(相互接続部)を有するＣＭＯＳ構造に取り付けられ、電気的インターコネクトは、それらの間にキャビティ(空洞)を画定する。レーザ光を用いて、複数の半導体層からの透明基板のレーザリフトオフをもたらす。
幾つかの実施形態では、アンダーフィル材料をキャビティ内に堆積させることができる。
幾つかの実施態様において、トレンチ付き金属は、トレンチ付き格子(グリッド)を画定するように配列される。
幾つかの実施態様において、透明基板は、サファイアである。
幾つかの実施態様において、電気的インターコネクトは、導電性ピラーである。
幾つかの実施態様において、複数の半導体層は、ＧａＮである。
幾つかの実施形態において、発光ダイオード（ＬＥＤ）デバイスを製造する方法は、複数の半導体層内にトレンチ付き金属を含むＬＥＤ構造を、電気的インターコネクトを有するＣＭＯＳ構造に取り付けることを含み、電気的インターコネクトは、それらの間にキャビティを画定する。レーザ光は、複数の半導体層からの透明基板のレーザリフトオフをもたらすように方向付けられる。
本開示の非限定的かつ非網羅的な実施形態が、以下の図を参照して記載され、図面において、同等の参照番号は、特に断りがない限り、様々な図を通じて同等の部品を指す。
ＣＭＯＳダイまたはウェハに取り付けられたＬＥＤダイをパッケージングするための例示的なプロセスフローである
アンダーフィルの前にＣＭＯＳダイまたはウェハに取り付けられたＬＥＤダイを図示している。
アンダーフィルの後にＣＭＯＳダイまたはウェハに取り付けられたＬＥＤダイを図示している。
ＣＭＯＳダイまたはウェハに取り付けられたＬＥＤダイを粘着防止コーティングで被覆することを図示している。
アンダーフィルの後にＣＭＯＳダイまたはウェハに取り付けられたＬＥＤダイを図示している。
トレンチ付き金属格子を含むＬＥＤダイとの接触からのサファイアの除去を斜視図で図示している。
理解を容易にするために、可能な場合には、同一の参照番号を使用して、図に共通する同一の要素を示してある。図は、縮尺通りに描かれていない。例えば、ＣＭＯＳダイまたはウェハの高さおよび幅は、縮尺通りに描かれていない。
本開示の幾つかの例示的な実施形態を記載する前に、本開示は、以下の記述に示される構造またはプロセスステップの詳細に限定されないことが理解されるべきである。本開示は、他の実施形態が可能であり、様々な方法で実施または実行されることができる。
１つ以上の実施形態に従って本明細書で使用されるような「基板(substrate)」という用語は、プロセスが作用する表面または表面の一部を有する、中間または最終の構造を指す。加えて、幾つかの実施形態における基板への言及は、文脈が明確に別の意味を示さない限り、基板の一部分のみも指す。更に、幾つかの実施形態による基板上に堆積することへの言及は、裸の基板上にまたは１つ以上のフィルム(膜)または構成または材料がその上に堆積または形成された基板上に堆積することを含む。
１つ以上の実施形態において、「基板」とは、製造プロセス中にフィルム処理が行われる基板上に形成される任意の基板または材料表面を意味する。例示的な実施形態では、処理が行われる基板表面は、用途に依存して、シリコン、酸化ケイ素、シリコンオンインシュレータ（ＳＯＩ：silicon on insulator）、歪シリコン、非晶質シリコン、ドープシリコン、炭素ドープ酸化ケイ素、ゲルマニウム、ヒ化ガリウム、ガラス、サファイア、および金属、金属窒化物、ＩＩＩ族窒化物（例えば、ＧａＮ、ＡｌＮ、ＩｎＮおよび合金）、金属合金、および他の導電性材料のような、材料を含む。基板は、発光ダイオード（ＬＥＤ）デバイスを含むが、これに限定されない。幾つかの実施態様において、基板は、基板表面を研磨、エッチング、還元、酸化、ヒドロキシレート、アニール、ＵＶ硬化、電子ビーム硬化および／または焼成するための前処理プロセスに曝される。基板自体の表面上での直接的なフィルム処理に加えて、幾つかの実施形態では、開示のフィルム処理ステップのいずれも、基板上に形成される下層(underlayer)上でも実行され、「基板表面(substrate surface)」という用語は、文脈が示すように下層を含むことが意図されている。よって、例えば、フィルム／層または部分フィルム／層が基板表面上に堆積される場合、新たに堆積されるフィルム／層の露出された表面は、基板表面となる。
「ウェハ(wafer)」および「基板(substrate)」という用語は、本開示では互換的に使用される。よって、本明細書で使用されるとき、ウェハは、本明細書に記載するＬＥＤデバイスの形成のための基板として機能する。
図１は、ＣＭＯＳダイまたはウェハに取り付けられたＬＥＤダイの製造のための例示的なプロセスフロー１００である。ステップ１０２において、ＬＥＤダイまたはウェハは、はんだ、導電性ピラー、導電性接着材料、またはＬＥＤウェハへの他の適切なインターコネクト(相互接続部)を用いて、ＣＭＯＳダイまたはウェハに取り付けられる。アンダーフィル(underfill)が、ＬＥＤダイまたはウェハとおよび取り付けられたＣＭＯＳダイまたはウェハとの間に適用される（ステップ１０４）。各々の組み合わせられたＬＥＤダイまたはウェハおよび取り付けられたＣＭＯＳダイまたはウェハの電気的接続性および動作は、レーザリフトオフ（ＬＬＯ：laser lift-off）前の歩留まり試験(yield test)において試験されることができ、非動作ダイは、後の廃棄のためにマーキングされる（ステップ１０６）。透明サファイアまたは他のＬＥＤ基板材料は、レーザリフトオフによって除去され（ステップ１０８）、方向付けられたレーザエネルギが、ＧａＮのような吸収性界面材料を加熱して蒸発させて、分離を可能にする。１つの実施形態において、窒化ＧａＮは、蒸発させられ、窒素および金属ガリウムに分解される。ステップ１１０において、ガリウム残渣を洗浄（またはエッチング）するために加熱された水（または弱酸）を用いて、ガリウム金属を除去し且つ洗浄する。各々の組み合わせられたＬＥＤダイまたはウェハおよび取り付けられたＣＭＯＳダイまたはウェハの電気的接続性および動作は、レーザリフトオフ（ＬＬＯ）後の歩留まり試験で試験されることができ、非動作ダイは、後の廃棄のためにマーキングされる（ステップ１１２）。ステップ１１４において、蛍光体をＬＥＤに取り付けることができ、電気的接続性および動作が再び試験されることができる（ステップ１１６）。最終ステップ１１８において、（必要であれば）ウェハはダイシングされることができ、組み合わされたＣＭＯＳダイおよびＬＥＤはパッケージされることができる。
図２Ａは、アンダーフィル前にＣＭＯＳダイまたはウェハ２１０に取り付けられたＬＥＤダイまたはウェハ２０２を含む構造２００を図示している。ＬＥＤダイまたはウェハ２０２は、Ｎ型層と、活性層(アクティブ層)と、電気的に給電されるときに光を放射し得るＰ型層とを含む、半導体層２３０を有する、サファイア２４０または他の透明基板を含む。
１つ以上の実施態様において、透明基板は、サファイア、炭化ケイ素、ケイ素（Ｓｉ）、石英、酸化マグネシウム（ＭｇＯ）、酸化亜鉛（ＺｎＯ）、スピネル、および同等物のうちの１つ以上を含む。１つ以上の実施形態において、基板は、エピ層(Epi-layer))の成長の前にパターン化されない。よって、幾つかの実施形態において、基板は、パターン化されず、平坦または実質的に平坦であるとみなされることができる。他の実施形態において、基板は、パターン化され、例えば、パターン化されたサファイア基板（ＰＳＳ）のである。
幾つかの実施態様において、透明基板は、エピタキシャル成長させられた或いは堆積された半導体Ｎ層を支持することができる。次に、半導体ｐ層をＮ層上に順次成長させるか或いは堆積させて、層間の接合部に活性領域を形成することができる。高輝度発光デバイスを形成することができる半導体材料は、ＩＩＩ－Ｖ族半導体、特に、ＩＩＩ族窒化物材料とも呼ばれる、ガリウム、アルミニウム、インジウム、および窒素の二元、三元、および四元合金を含むが、これらに限定されない。幾つかの実施態様において、ＩＩＩ族窒化物材料は、ガリウム（Ｇａ）、アルミニウム（Ａｌ）およびインジウム（Ｉｎ）のうちの１つ以上を含む。よって、幾つかの実施態様において、半導体層は、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）、窒化ガリウムアルミニウム（ＧａＡｌＮ）、窒化ガリウムインジウム（ＧａＩｎＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウムインジウム（ＡｌＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウム（ＩｎＡｌＮ）、および同等物のうちの１つ以上を含む。１つ以上の特定の実施態様において、半導体層１０４は、窒化ガリウムを含み、ｎ型層である。
ＣＭＯＳチップまたはウェハ２１０間の電気的および機械的接続は、導電性ピラー２２２によって提供されることができる。ピラーは、機械的安定性および取付けを改良し且つ電気的絶縁も改良するためにアンダーフィル材料で充填されることができるキャビティまたはギャップ２２０を画定する。
図２Ｂは、アンダーフィル２５０を所定の場所に備える図２Ｂの構造２００を図示している。この実施形態において、アンダーフィルは、キャビティ２２０の外側の領域から除去されている。図３Ａおよび図３Ｂに関して記載するような他の技術の使用または除去なしに、アンダーフィルは、典型的には、サファイア２４０の側壁２４２と接触する（点線２５１で示す）フィレット(fillet)を形成する。残念ながら、サファイア側壁２４２と接触し且つ接着剤でサファイア側壁２４２を保持するそのようなアンダーフィルフィレット２５１は、レーザリフトオフによるサファイア２４０の除去を妨げるか、或いは追加的なアンダーフィル除去ステップを必要とする。
図３Ａを参照すると、ＣＭＯＳダイまたはウェハ２１０に取り付けられた（サファイア基板２４０を有する）ＬＥＤダイの側壁２４２は、任意に、粘着防止コーティング２７０(anti-stick coating)で被覆されることができる。粘着防止コーティングは、サファイア２４０が浸漬される疎水性液体または（例えば、液体テフロンのような）他の粘着防止材料であることができる。被覆防止材料(anti-coating material)がＬＥＤとＣＭＯＳとの間のキャビティ内に入らないように注意しなければならない。何故ならば、毛管作用はコーティングを吸い込み、アンダーフィルが後の処理ステップにおいてキャビティ内に付着するのを妨げるからである。
図３Ｂは、サファイア２４０および側壁２４２を粘着防止コーティング材料２７０で任意に被覆した後にＣＭＯＳダイまたはウェハに取り付けられたＬＥＤダイを図示している。ＬＥＤダイおよびウェハとＣＭＯＳチップまたはウェハとの間のキャビティ内に配置される(placed)と、アンダーフィル２５０は、多少の余分なアンダーフィル材料２５２を更に含むことができる。この余分な材料２５２は、依然として、ＣＭＯＳチップまたはウェハ２１０に接触することができるが、キャビティ内に位置付けられない。しかしながら、それは、粘着防止コーティング材料２７０の先の適用の故に、サファイア２４０および側壁２４２に接触しないので、レーザリフトオフとの干渉はない。
図４は、ＬＥＤダイとの接触からサファイア４４０のレーザリフトオフ除去を可能にする構造４００を斜視図で図示しており、トレンチ付き金属格子４６０ (trenched metal grid)を含む。構造４００は、ＣＭＯＳチップまたはウェハ４１０に取り付けられた半導体層４３０を有するＬＥＤダイを含む。図２Ａおよび図２Ｂに関して議論した実施形態と同様に、ＣＭＯＳチップまたはウェハ４１０と半導体層４３０との間の電気的および機械的接続は、導電性ピラー４２２によって提供される。ピラーは、機械的安定性および取付けを改良し且つ電気的絶縁性も改良するためにアンダーフィル材料４５０で充填されることができるキャビティまたはギャップを画定する。
この実施形態において、半導体層４３０は、トレンチ付き金属格子４６２を一緒に形成するトレンチ付き金属４６０を含む。実際には、トレンチは、複数の離間したメサ(mesas)を画定するのに役立ち、次に、メサは、ピクセルを画定し、複数の離間したメサの各々は、半導体層を含み、離間したメサの各々は、それらの幅以下の高さを有する。トレンチ付き金属４６０は、複数の離間したメサの各々の間の空間内に堆積され、金属は、離間したメサの各々の間に光分離(optical isolation)を提供するとともに、ＧａＮ ＬＥＤの側壁との電気的接触を可能にする。１つの実施形態において、電気的接触は、Ｎ型層の側壁に沿って離間したメサの各メサのＮ型層を電気的に接触させることを含むことができる。複数の離間したメサの各メサの間の空間は、１ｕｍ～１００ｕｍの範囲ピクセルピッチをもたらし、ピクセルピッチが１０ｕｍ～１００ｕｍの範囲にあるときに、ｐ接触層の隣接するエッジの間の空間は、ピクセルピッチの１０％未満であり、ピクセルピッチが１μｍ～１００μｍの範囲にあるときに、空間ギャップは、５μｍ以下であり且つ０．５μｍより大きい。
幾つかの実施態様において、トレンチ金属４６０は、反射性金属を含む。幾つかの実施態様において、トレンチ金属幅は、４μｍ以下であり且つ０．５μｍより大きく、或いは３μｍ以下であり且つ０．５μｍより大きい。幾つかの実施態様において、トレンチ付き金属格子４６２間の複数の離間したメサは、ピクセルに配列され(arranged)、ピクセルピッチは、５μｍ～１００μｍまたは３０μｍ～５０μｍの範囲である。幾つかの実施態様において、半導体層４３０は、２μｍ～１０μｍの範囲の厚さを有する。
トレンチ付き金属４６０は、サファイア４４０とＬＥＤダイの半導体層４３０との間に取り付けられるので、サファイアリフトオフは、金属４６０との接続を破壊することを必要とする。この実施形態において、レーザ光４０２は、ＧａＮ（または他の半導体材料４３０）を分解して、サファイア４４０からの分離を作り出す。レーザエネルギは、金属４６０の分解および直接的な放出を引き起こすほど十分には高くないが、ＧａＮの面積が金属４６０の面積よりも十分に大きい領域では、ＧａＮの分解からの窒素ガス膨張の力は、サファイアからの金属の分離を引き起こす。
本発明を詳細に記載したが、当業者は、本開示を所与として、本明細書に記載する本発明の概念の精神から逸脱することなく、修正が本発明に加えられてよいことを理解するであろう。従って、本発明の範囲が、図示し且つ記載した特定の実施形態に限定されることは、意図されていない。

Claims (10)

  1. 発光ダイオード（ＬＥＤ）デバイスを製造する方法であって、
    透明基板の上に複数の半導体層を堆積させることによってＬＥＤ構造を形成することと、
    前記複数の半導体層内にトレンチ付き金属を配置することであって、前記トレンチ付き金属は、前記透明基板と接触し、前記トレンチ付き金属は、トレンチ付き格子を画定するように配列される、配置することと、
    前記ＬＥＤ構造をＣＭＯＳ構造に取り付けることであって、前記ＣＭＯＳ構造は、電気的インターコネクトを備え、該電気的インターコネクトは、それらの間にキャビティを画定する、取り付けることと、
    前記複数の半導体層からの前記透明基板のレーザリフトオフをもたらすようにレーザ光を方向付けることと、を含む、
    方法。
  2. 前記キャビティ内にアンダーフィル材料を堆積させることを更に含む、請求項１に記載のＬＥＤデバイスを製造する方法。
  3. 前記透明基板は、サファイアである、請求項１に記載のＬＥＤデバイスを製造する方法。
  4. 前記電気的インターコネクトは、導電性ピラーである、請求項１に記載のＬＥＤデバイスを製造する方法。
  5. 粘着防止コーティングで前記透明基板の側壁を被覆することを更に含む、請求項１に記載のＬＥＤデバイスを製造する方法。
  6. 前記透明基板は、前記側壁を被覆するために粘着防止材料中に浸漬される、請求項５に記載のＬＥＤデバイスを製造する方法。
  7. 発光ダイオード（ＬＥＤ）デバイスを製造する方法であって、
    複数の半導体層内にトレンチ付き金属を含むＬＥＤ構造を、電気的インターコネクトを備えるＣＭＯＳ構造に取り付けることであって、前記電気的インターコネクトは、それらの間にキャビティを画定し、前記複数の半導体層および前記トレンチ付き金属は、ピクセルを画定する格子に配列される、取り付けることと、
    前記複数の半導体層からの前記透明基板のレーザリフトオフをもたらすようにレーザ光を方向付けることと、を含む、
    方法。
  8. 前記基板は、サファイアである、請求項７に記載の方法。
  9. 前記複数の半導体層は、ＧａＮである、請求項７に記載の方法。
  10. 前記電気的インターコネクトは、導電性ピラーである、請求項７に記載の方法。
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