JP2003256826A - 画像処理回路、複合画像処理回路、および、画像形成装置 - Google Patents
画像処理回路、複合画像処理回路、および、画像形成装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
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- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
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Abstract
(57)【要約】
【課題】 画素数の増減、および、画像処理の種類の増
減に対応し、かつ、製造コストおよび開発コストを含む
全体コストの増加を最小限に抑える。 【解決手段】 画像処理回路は、画像を構成する複数の
画素の画素データを、画素のライン単位で、ラインデー
タとして保持する複数のラインバッファと、複数のライ
ンバッファの少なくとも１つに保持されたラインデータ
を用いて、入力された画素データに、異なる画像処理を
行う第１の画像処理部および第２の画像処理部とを有す
る。画像処理回路はさらに、第１の画像処理部とライン
バッファとの接続経路を選択して、第１の画像処理部
を、２以上のラインバッファにアクセス可能にするバッ
ファ選択器を備えている。
減に対応し、かつ、製造コストおよび開発コストを含む
全体コストの増加を最小限に抑える。 【解決手段】 画像処理回路は、画像を構成する複数の
画素の画素データを、画素のライン単位で、ラインデー
タとして保持する複数のラインバッファと、複数のライ
ンバッファの少なくとも１つに保持されたラインデータ
を用いて、入力された画素データに、異なる画像処理を
行う第１の画像処理部および第２の画像処理部とを有す
る。画像処理回路はさらに、第１の画像処理部とライン
バッファとの接続経路を選択して、第１の画像処理部
を、２以上のラインバッファにアクセス可能にするバッ
ファ選択器を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、ラインバッファを
利用して画像処理を行う画像処理装置に関する。
利用して画像処理を行う画像処理装置に関する。
【０００２】
【従来の技術】フィルタ処理、階調処理等の画像処理に
おいては、処理対象となる１画素だけでなく、その周辺
に位置する複数の周辺画素を利用する場合がある。図９
は、３ｘ３のマトリクス処理における処理対象となる画
素と、その周辺画素とを示す図である。３ｘ３マトリク
ス処理では、処理対象の画素Ｄ１１の処理に際し、その
前後の画素Ｄ１０、Ｄ１２、１ライン上の画素Ｄ０１お
よびその前後の画素Ｄ００、Ｄ０２、１ライン下の画素
Ｄ２１およびその前後の画素Ｄ２０、Ｄ２２の画素デー
タが参照され、利用される。
おいては、処理対象となる１画素だけでなく、その周辺
に位置する複数の周辺画素を利用する場合がある。図９
は、３ｘ３のマトリクス処理における処理対象となる画
素と、その周辺画素とを示す図である。３ｘ３マトリク
ス処理では、処理対象の画素Ｄ１１の処理に際し、その
前後の画素Ｄ１０、Ｄ１２、１ライン上の画素Ｄ０１お
よびその前後の画素Ｄ００、Ｄ０２、１ライン下の画素
Ｄ２１およびその前後の画素Ｄ２０、Ｄ２２の画素デー
タが参照され、利用される。
【０００３】画素（Ｄ０ｎ、Ｄ１ｎ（ｎ：０，１，
２））を含む、前ラインの画素の画素データは、ライン
バッファと呼ばれるメモリ回路において保持（遅延）さ
れ、後の画像処理で使用される。ラインバッファは、目
的とする画像処理の内容に応じてその記憶容量が決定さ
れる。例えば１インチに６００画素が含まれる６００Ｄ
ＰＩの精度で、Ａ３判の短尺方向の画素を処理するに
は、約８ＫＢのメモリが必要となる（約７５００画素／
ライン）。また同様に、Ａ３判に対して、１２００ＤＰ
Ｉの精度で画像処理を行う場合は、Ａ３判の約２倍、１
６ＫＢのラインバッファが必要である。
２））を含む、前ラインの画素の画素データは、ライン
バッファと呼ばれるメモリ回路において保持（遅延）さ
れ、後の画像処理で使用される。ラインバッファは、目
的とする画像処理の内容に応じてその記憶容量が決定さ
れる。例えば１インチに６００画素が含まれる６００Ｄ
ＰＩの精度で、Ａ３判の短尺方向の画素を処理するに
は、約８ＫＢのメモリが必要となる（約７５００画素／
ライン）。また同様に、Ａ３判に対して、１２００ＤＰ
Ｉの精度で画像処理を行う場合は、Ａ３判の約２倍、１
６ＫＢのラインバッファが必要である。
【０００４】画像処理の種類が増えると、必要なライン
バッファの数も増加する。例えば、５種類の処理（例え
ば、ゲイン調整、５ｘ５マトリックスのフィルタ処理、
３ｘ３マトリックスのノイズ除去、変倍処理、３ｘ３マ
トリックスの誤差拡散処理）を行う場合は、全部で１０
本の８ＫＢラインバッファが必要になる。よって、これ
らの処理を１チップの大規模集積回路（ＬＳＩ）で実現
するには、１０本の８ＫＢラインバッファをＬＳＩに搭
載しなければならない。Ａ０判に対して、上述した５種
類の画像処理を６００ＤＰＩの精度で行う場合には、Ａ
０判の短尺方向をラインとして扱うため、データ量は、
Ａ３判の約３倍になる。よって、２４ＫＢのラインバッ
ファが全部で１０本必要となる。
バッファの数も増加する。例えば、５種類の処理（例え
ば、ゲイン調整、５ｘ５マトリックスのフィルタ処理、
３ｘ３マトリックスのノイズ除去、変倍処理、３ｘ３マ
トリックスの誤差拡散処理）を行う場合は、全部で１０
本の８ＫＢラインバッファが必要になる。よって、これ
らの処理を１チップの大規模集積回路（ＬＳＩ）で実現
するには、１０本の８ＫＢラインバッファをＬＳＩに搭
載しなければならない。Ａ０判に対して、上述した５種
類の画像処理を６００ＤＰＩの精度で行う場合には、Ａ
０判の短尺方向をラインとして扱うため、データ量は、
Ａ３判の約３倍になる。よって、２４ＫＢのラインバッ
ファが全部で１０本必要となる。
【０００５】
【発明が解決しようとする課題】上述のように、１チッ
プで種々の画像処理に対応できるＬＳＩを開発する場合
には、各処理のうち、必要となる最大容量のラインバッ
ファを搭載しなければならない。これでは、より精度の
低い画像処理では、大容量のラインバッファを使い切る
ことがないため、ラインバッファの搭載によって製造コ
ストのみが増加し、非効率的である。例えば、Ａ３判の
６００ＤＰＩ処理では、Ａ３判の１２００ＤＰＩ処理で
必要となるラインバッファ容量を使い切ることはない。
プで種々の画像処理に対応できるＬＳＩを開発する場合
には、各処理のうち、必要となる最大容量のラインバッ
ファを搭載しなければならない。これでは、より精度の
低い画像処理では、大容量のラインバッファを使い切る
ことがないため、ラインバッファの搭載によって製造コ
ストのみが増加し、非効率的である。例えば、Ａ３判の
６００ＤＰＩ処理では、Ａ３判の１２００ＤＰＩ処理で
必要となるラインバッファ容量を使い切ることはない。
【０００６】上述した問題に対しては、画像処理内容に
よって、ＬＳＩに搭載するラインバッファの容量または
数を変更して、製造コストを最適化することも考えられ
る。例えば、高精度の処理を実現するグレードの高い機
種に対しては、大容量かつ多数のラインバッファを搭載
したＬＳＩを開発し、一方、高精度の処理を行わない低
グレードの機種に対しては、より小さい容量かつ少数の
ラインバッファを搭載したＬＳＩを開発することもでき
る。しかし、機種ごとに最適なＬＳＩを開発すると、今
度は開発コストが増大する。
よって、ＬＳＩに搭載するラインバッファの容量または
数を変更して、製造コストを最適化することも考えられ
る。例えば、高精度の処理を実現するグレードの高い機
種に対しては、大容量かつ多数のラインバッファを搭載
したＬＳＩを開発し、一方、高精度の処理を行わない低
グレードの機種に対しては、より小さい容量かつ少数の
ラインバッファを搭載したＬＳＩを開発することもでき
る。しかし、機種ごとに最適なＬＳＩを開発すると、今
度は開発コストが増大する。
【０００７】なお、特開平６−１４９９９４号公報等
は、１つのメモリを複数のラインバッファとして共有
し、ラインバッファの数を低減する方法を開示してい
る。しかし、複数の画像処理を同時に行う場合に対応で
きない。また、特開平７−４４６９６号公報は、ライン
バッファの削減手法を開示するが、画素数が増加してラ
インバッファの容量を越えた場合には対応できない。そ
して、特開平１０−３４０３４０公報は、ラインバッフ
ァの割り当てをビット方向に変更し、それにより画像処
理毎の有効ビット数、すなわち画像処理の精度を変更す
る技術を開示するが、この場合にも同様に画素数の増加
には対応できない。
は、１つのメモリを複数のラインバッファとして共有
し、ラインバッファの数を低減する方法を開示してい
る。しかし、複数の画像処理を同時に行う場合に対応で
きない。また、特開平７−４４６９６号公報は、ライン
バッファの削減手法を開示するが、画素数が増加してラ
インバッファの容量を越えた場合には対応できない。そ
して、特開平１０−３４０３４０公報は、ラインバッフ
ァの割り当てをビット方向に変更し、それにより画像処
理毎の有効ビット数、すなわち画像処理の精度を変更す
る技術を開示するが、この場合にも同様に画素数の増加
には対応できない。
【０００８】本発明の目的は、画素数の増減、および、
画像処理の種類の増減に対応し、かつ、製造コストおよ
び開発コストを含む全体コストの増加を最小限に抑える
ことである。
画像処理の種類の増減に対応し、かつ、製造コストおよ
び開発コストを含む全体コストの増加を最小限に抑える
ことである。
【０００９】
【課題を解決するための手段】本発明の画像処理回路
は、画像を構成する複数の画素の画素データを、画素の
ライン単位で、ラインデータとして保持する複数のライ
ンバッファと、前記複数のラインバッファの少なくとも
１つに保持されたラインデータを用いて、入力された前
記画素データに、異なる画像処理を行う第１の画像処理
部および第２の画像処理部とを有する画像処理回路であ
って、第１の画像処理部とラインバッファとの接続経路
を選択して、前記第１の画像処理部を、２以上のライン
バッファにアクセス可能にするバッファ選択器と、前記
第２の画像処理部の画像処理をバイパスして、前記第１
の画像処理部が画像処理した画素データを出力する出力
経路を選択する出力選択器とをさらに備えている。これ
により上記目的が達成される。
は、画像を構成する複数の画素の画素データを、画素の
ライン単位で、ラインデータとして保持する複数のライ
ンバッファと、前記複数のラインバッファの少なくとも
１つに保持されたラインデータを用いて、入力された前
記画素データに、異なる画像処理を行う第１の画像処理
部および第２の画像処理部とを有する画像処理回路であ
って、第１の画像処理部とラインバッファとの接続経路
を選択して、前記第１の画像処理部を、２以上のライン
バッファにアクセス可能にするバッファ選択器と、前記
第２の画像処理部の画像処理をバイパスして、前記第１
の画像処理部が画像処理した画素データを出力する出力
経路を選択する出力選択器とをさらに備えている。これ
により上記目的が達成される。
【００１０】前記２以上のラインバッファの数は、前記
第１の画像処理部における画像処理に必要なラインの数
であってもよい。
第１の画像処理部における画像処理に必要なラインの数
であってもよい。
【００１１】本発明の複合画像処理回路は、第１の画像
処理回路および第２の画像処理回路で構成されている。
前記第１の画像処理回路および第２の画像処理回路の各
々は、画像を構成する複数の画素の画素データを、画素
のライン単位で、ラインデータとして保持する複数のラ
インバッファと、前記複数のラインバッファの少なくと
も１つに保持されたラインデータを用いて、入力された
前記画素データに、異なる画像処理を行う第１の画像処
理部および第２の画像処理部と、前記第１の画像処理部
において画像処理を行うか、画像処理をバイパスするか
の経路を選択する第１の出力選択器と、前記第２の画像
処理部において画像処理を行うか、画像処理をバイパス
するかの経路を選択する第２の出力選択器と、接続経路
を選択して、前記第１の画像処理部および前記第２の画
像処理部の各々を、ラインバッファにアクセス可能にす
るバッファ選択器とを有する。前記第１の画像処理回路
では、前記第２の出力選択器は、前記第２の画像処理部
において画像処理を省略する経路を選択し、かつ、バッ
ファ選択器は、前記第１の画像処理部を、前記第１の画
像処理部における画像処理に必要な数の前記ラインバッ
ファにアクセス可能にする。前記第２の画像処理回路
は、前記第１の画像処理回路の前記第２の出力選択器か
ら出力された前記画素データを受け取り、前記第１の出
力選択器は、前記第１の画像処理部において画像処理を
省略する経路を選択し、かつ、バッファ選択器は、前記
第２の画像処理部を、前記第２の画像処理部における画
像処理に必要な数の前記ラインバッファにアクセス可能
にする。これにより上記目的が達成できる。
処理回路および第２の画像処理回路で構成されている。
前記第１の画像処理回路および第２の画像処理回路の各
々は、画像を構成する複数の画素の画素データを、画素
のライン単位で、ラインデータとして保持する複数のラ
インバッファと、前記複数のラインバッファの少なくと
も１つに保持されたラインデータを用いて、入力された
前記画素データに、異なる画像処理を行う第１の画像処
理部および第２の画像処理部と、前記第１の画像処理部
において画像処理を行うか、画像処理をバイパスするか
の経路を選択する第１の出力選択器と、前記第２の画像
処理部において画像処理を行うか、画像処理をバイパス
するかの経路を選択する第２の出力選択器と、接続経路
を選択して、前記第１の画像処理部および前記第２の画
像処理部の各々を、ラインバッファにアクセス可能にす
るバッファ選択器とを有する。前記第１の画像処理回路
では、前記第２の出力選択器は、前記第２の画像処理部
において画像処理を省略する経路を選択し、かつ、バッ
ファ選択器は、前記第１の画像処理部を、前記第１の画
像処理部における画像処理に必要な数の前記ラインバッ
ファにアクセス可能にする。前記第２の画像処理回路
は、前記第１の画像処理回路の前記第２の出力選択器か
ら出力された前記画素データを受け取り、前記第１の出
力選択器は、前記第１の画像処理部において画像処理を
省略する経路を選択し、かつ、バッファ選択器は、前記
第２の画像処理部を、前記第２の画像処理部における画
像処理に必要な数の前記ラインバッファにアクセス可能
にする。これにより上記目的が達成できる。
【００１２】前記第１の画像処理回路のバッファ選択器
は、前記第１の画像処理部を、複数のラインバッファに
アクセス可能にしてもよい。
は、前記第１の画像処理部を、複数のラインバッファに
アクセス可能にしてもよい。
【００１３】前記第２の画像処理回路のバッファ選択器
は、前記第２の画像処理部を、複数のラインバッファに
アクセス可能にしてもよい。
は、前記第２の画像処理部を、複数のラインバッファに
アクセス可能にしてもよい。
【００１４】本発明の画像形成装置は、画像を走査し
て、前記画像を構成する複数の画素の画素データを取得
するスキャン部と、スキャン部が取得した前記画素デー
タに画像処理を行い、処理画像データを出力する、請求
項３〜５に記載の複合画像処理回路と、複合画像処理回
路が出力した前記処理画像データに基づいて、前記画像
に対応したレーザ駆動信号を生成するデータ生成部と、
レーザおよび感光体ドラムを有し、前記画像をプリント
するプリント部であって、データ生成部が生成した前記
レーザ駆動信号に基づいてレーザを駆動し、帯電した感
光体ドラムを露光して、トナーを用いて前記画像に対応
した静電潜像を形成し、前記画像をプリントするプリン
ト部とを備えている。これにより上記目的が達成され
る。
て、前記画像を構成する複数の画素の画素データを取得
するスキャン部と、スキャン部が取得した前記画素デー
タに画像処理を行い、処理画像データを出力する、請求
項３〜５に記載の複合画像処理回路と、複合画像処理回
路が出力した前記処理画像データに基づいて、前記画像
に対応したレーザ駆動信号を生成するデータ生成部と、
レーザおよび感光体ドラムを有し、前記画像をプリント
するプリント部であって、データ生成部が生成した前記
レーザ駆動信号に基づいてレーザを駆動し、帯電した感
光体ドラムを露光して、トナーを用いて前記画像に対応
した静電潜像を形成し、前記画像をプリントするプリン
ト部とを備えている。これにより上記目的が達成され
る。
【００１５】本発明の別の画像形成装置は、画像を走査
して、前記画像を構成する複数の画素の画素データを取
得するスキャン部と、スキャン部が取得した前記画素デ
ータに画像処理を行い、処理画像データを出力する、請
求項３〜５に記載の複合画像処理回路と、複合画像処理
回路が出力した前記処理画像データに圧縮符号化処理を
行い、送信データを生成するデータ生成部と、データ生
成部が生成した前記送信データを、信号回線に送信する
送信部とを備えている。これにより上記目的が達成され
る。
して、前記画像を構成する複数の画素の画素データを取
得するスキャン部と、スキャン部が取得した前記画素デ
ータに画像処理を行い、処理画像データを出力する、請
求項３〜５に記載の複合画像処理回路と、複合画像処理
回路が出力した前記処理画像データに圧縮符号化処理を
行い、送信データを生成するデータ生成部と、データ生
成部が生成した前記送信データを、信号回線に送信する
送信部とを備えている。これにより上記目的が達成され
る。
【００１６】
【発明の実施の形態】以下、添付の図面を参照して、本
発明の実施の形態１〜４を説明する。実施の形態１で
は、本発明の基本的な原理を説明する。実施の形態２お
よび３は、実施の形態１の変形例、実施の形態４は、本
発明の応用例である。添付の図面では、同じ機能を有す
る構成要素には、同じ参照符号を付している。
発明の実施の形態１〜４を説明する。実施の形態１で
は、本発明の基本的な原理を説明する。実施の形態２お
よび３は、実施の形態１の変形例、実施の形態４は、本
発明の応用例である。添付の図面では、同じ機能を有す
る構成要素には、同じ参照符号を付している。
【００１７】（実施の形態１）図１は、実施の形態１に
よる、画像処理回路１０の構成を示すブロック図であ
る。画像処理回路１０は、１つの大規模半導体集積回路
（ＬＳＩ）、または、ＩＣチップ上に形成されており、
処理の対象となる原画像データを受け取って所定の画像
処理を行い、処理画像データとして出力する。原画像デ
ータは、例えば、スキャナ（図示せず）で読み取った画
像を構成する複数の画素の画素データであり、または、
コンピュータ（図示せず）から送信された複数の画素の
画素データである。処理画像データは、後述する画像処
理部により画像処理された画素の画素データである。
よる、画像処理回路１０の構成を示すブロック図であ
る。画像処理回路１０は、１つの大規模半導体集積回路
（ＬＳＩ）、または、ＩＣチップ上に形成されており、
処理の対象となる原画像データを受け取って所定の画像
処理を行い、処理画像データとして出力する。原画像デ
ータは、例えば、スキャナ（図示せず）で読み取った画
像を構成する複数の画素の画素データであり、または、
コンピュータ（図示せず）から送信された複数の画素の
画素データである。処理画像データは、後述する画像処
理部により画像処理された画素の画素データである。
【００１８】画像処理回路１０は、２つの画像処理部２
−１、２−２と、ラインバッファ４−１、４−２と、選
択器６、８とを備えている。画像処理部２−１、２−２
は、同一または異なる内容の画像処理を同時に処理し、
処理画像データを出力する。例えば、画像処理部２−１
は、ゲイン調整処理を行う回路、画像処理部２−２は、
誤差拡散処理を行う回路である。ラインバッファ４−
１、４−２は、８ＫＢの記憶容量を備えており、それぞ
れ、例えば、１インチに６００画素が含まれる６００Ｄ
ＰＩの精度で、Ａ３判の短尺方向の１ラインの画素（約
７５００画素）の画素データを記憶できる。すなわち、
ラインバッファ４−１、４−２は、ライン単位で画像デ
ータを保持する。ライン単位の画像データは、ラインデ
ータとも称される。選択器６は、画像処理部とラインバ
ッファ４との間に設けられており、それぞれ複数存在す
る画像処理部とラインバッファとを選択的に接続する。
選択器８は、画像処理部２−１および画像処理部２−２
の出力に接続されており、いずれかの処理結果を処理画
像データとして選択的に出力する。
−１、２−２と、ラインバッファ４−１、４−２と、選
択器６、８とを備えている。画像処理部２−１、２−２
は、同一または異なる内容の画像処理を同時に処理し、
処理画像データを出力する。例えば、画像処理部２−１
は、ゲイン調整処理を行う回路、画像処理部２−２は、
誤差拡散処理を行う回路である。ラインバッファ４−
１、４−２は、８ＫＢの記憶容量を備えており、それぞ
れ、例えば、１インチに６００画素が含まれる６００Ｄ
ＰＩの精度で、Ａ３判の短尺方向の１ラインの画素（約
７５００画素）の画素データを記憶できる。すなわち、
ラインバッファ４−１、４−２は、ライン単位で画像デ
ータを保持する。ライン単位の画像データは、ラインデ
ータとも称される。選択器６は、画像処理部とラインバ
ッファ４との間に設けられており、それぞれ複数存在す
る画像処理部とラインバッファとを選択的に接続する。
選択器８は、画像処理部２−１および画像処理部２−２
の出力に接続されており、いずれかの処理結果を処理画
像データとして選択的に出力する。
【００１９】以下、選択器６および８の選択動作を説明
する。選択器６および選択器８は、画像処理回路１０の
外部に設けられた中央演算処理装置（ＣＰＵ）等の制御
部（図示せず）からの選択信号、レジスタ（図示せず）
の値、または、画像処理回路１０の外部に設けられた選
択スイッチに基づいて、選択動作する。
する。選択器６および選択器８は、画像処理回路１０の
外部に設けられた中央演算処理装置（ＣＰＵ）等の制御
部（図示せず）からの選択信号、レジスタ（図示せず）
の値、または、画像処理回路１０の外部に設けられた選
択スイッチに基づいて、選択動作する。
【００２０】まず、選択器６は、２種類の選択動作を行
う。すなわち、画像処理部２−１にラインバッファ４−
１を接続し、画像処理部２−２にラインバッファ４−２
を接続する、１対１の選択動作、および、ラインバッフ
ァ４−１、４−２を、１６ＫＢの容量を有する１つのラ
インバッファとして、１つの画像処理部（例えば、画像
処理部画像処理部２−１）へ接続する、２対１の選択動
作である。
う。すなわち、画像処理部２−１にラインバッファ４−
１を接続し、画像処理部２−２にラインバッファ４−２
を接続する、１対１の選択動作、および、ラインバッフ
ァ４−１、４−２を、１６ＫＢの容量を有する１つのラ
インバッファとして、１つの画像処理部（例えば、画像
処理部画像処理部２−１）へ接続する、２対１の選択動
作である。
【００２１】一方、選択器８も、２種類の選択動作を行
う。すなわち、画像処理部２−１のみの処理結果を出力
するバイパス選択動作、および、画像処理部２−２の処
理結果を出力する直列処理選択動作である。選択器８が
バイパス選択動作を行う場合には、画像処理部２−１の
処理結果は、画像処理部２−２において処理されること
なくバイパスされて、処理画像データとして出力され
る。上述の例でいえば、原画像データのゲイン調整処理
のみが行われて出力される。選択器８が直列処理選択動
作を行う場合には、画像処理部２−１の処理結果を、画
像処理部２−２においてさらに処理した結果を出力す
る。上述の例でいえば、原画像データのゲイン調整処
理、および、誤差拡散処理を行った後、処理画像データ
を出力することになる。
う。すなわち、画像処理部２−１のみの処理結果を出力
するバイパス選択動作、および、画像処理部２−２の処
理結果を出力する直列処理選択動作である。選択器８が
バイパス選択動作を行う場合には、画像処理部２−１の
処理結果は、画像処理部２−２において処理されること
なくバイパスされて、処理画像データとして出力され
る。上述の例でいえば、原画像データのゲイン調整処理
のみが行われて出力される。選択器８が直列処理選択動
作を行う場合には、画像処理部２−１の処理結果を、画
像処理部２−２においてさらに処理した結果を出力す
る。上述の例でいえば、原画像データのゲイン調整処
理、および、誤差拡散処理を行った後、処理画像データ
を出力することになる。
【００２２】選択器６および８を設けた理由は、画像処
理回路１０を、機能的に差異を設けられた複数種類の製
品に利用できるようにするためである。例えば、バイパ
ス選択動作のみ行うように選択器８を設定した場合と、
直列処理選択動作を行うように選択器８を設定した場合
とを比較すると、後者は、前者より複雑な画像処理を行
うことができる。一方、１対１の選択動作のみを行うよ
うに選択器６を設定した場合と、２対１の選択動作を行
うように選択器６を設定した場合とを比較すると、後者
は、１つの画像処理部に利用可能なバッファ容量が前者
の２倍あるので、２倍の画素数の画像処理を行うことが
できる。よって、いずれの場合も、前者の設定は、低機
能機種に適し、後者の設定は、高機能機種に適している
といえる。なお、バイパス選択動作のみ行うように選択
器８を設定した場合には、画像処理部２−２は利用され
ないため、その部品コスト（製造コスト）は無駄にな
る。しかし、１種類の画像処理回路１０を製造すれば、
機能的に差異を設けられた複数種類の製品に利用できる
ので、機能毎に画像処理回路を設計する必要がなくな
り、開発コストを低減できる。よって、製造コストおよ
び開発コストを含む全体コストの増加を最小限に抑えら
れる。
理回路１０を、機能的に差異を設けられた複数種類の製
品に利用できるようにするためである。例えば、バイパ
ス選択動作のみ行うように選択器８を設定した場合と、
直列処理選択動作を行うように選択器８を設定した場合
とを比較すると、後者は、前者より複雑な画像処理を行
うことができる。一方、１対１の選択動作のみを行うよ
うに選択器６を設定した場合と、２対１の選択動作を行
うように選択器６を設定した場合とを比較すると、後者
は、１つの画像処理部に利用可能なバッファ容量が前者
の２倍あるので、２倍の画素数の画像処理を行うことが
できる。よって、いずれの場合も、前者の設定は、低機
能機種に適し、後者の設定は、高機能機種に適している
といえる。なお、バイパス選択動作のみ行うように選択
器８を設定した場合には、画像処理部２−２は利用され
ないため、その部品コスト（製造コスト）は無駄にな
る。しかし、１種類の画像処理回路１０を製造すれば、
機能的に差異を設けられた複数種類の製品に利用できる
ので、機能毎に画像処理回路を設計する必要がなくな
り、開発コストを低減できる。よって、製造コストおよ
び開発コストを含む全体コストの増加を最小限に抑えら
れる。
【００２３】図２は、１対１の選択動作を行う選択器６
と、直列処理選択動作を行う選択器８とを含む、画像処
理回路１０の構成を示すブロック図である。画像処理部
２−１は、選択器６を介して、ラインバッファ４−１に
記憶されたラインデータを読み出す。一方、画像処理部
２−２は、選択器６を介して、ラインバッファ４−２に
記憶されたラインデータを読み出す。画像処理部２−１
が、ラインバッファ４−２にアクセスすることはない。
画像処理部２−１および２−２は、それぞれ８ＫＢのラ
インバッファにアクセスできるので、上述のように、例
えば、６００ＤＰＩの精度で、Ａ３判の短尺方向の１ラ
インを保持できる。画像処理回路１０は、画像処理部２
−１および２−２で処理されたデータを、選択器８を介
して処理画像データとして出力する。
と、直列処理選択動作を行う選択器８とを含む、画像処
理回路１０の構成を示すブロック図である。画像処理部
２−１は、選択器６を介して、ラインバッファ４−１に
記憶されたラインデータを読み出す。一方、画像処理部
２−２は、選択器６を介して、ラインバッファ４−２に
記憶されたラインデータを読み出す。画像処理部２−１
が、ラインバッファ４−２にアクセスすることはない。
画像処理部２−１および２−２は、それぞれ８ＫＢのラ
インバッファにアクセスできるので、上述のように、例
えば、６００ＤＰＩの精度で、Ａ３判の短尺方向の１ラ
インを保持できる。画像処理回路１０は、画像処理部２
−１および２−２で処理されたデータを、選択器８を介
して処理画像データとして出力する。
【００２４】一方、図３は、２対１の選択動作を行う選
択器６と、バイパス選択動作を行う選択器８とを含む、
画像処理回路１０の構成を示すブロック図である。２対
１の選択動作により、画像処理部２−１は、１６ＫＢの
容量を有する１つのラインバッファとして、ラインバッ
ファ４−１および４−２を使用できる。８ＫＢのバッフ
ァを使用する１対１の選択動作時と比較すると、画像処
理部２−１は、２倍のデータ量が必要な画像処理が可能
になる。例えば、１２００ＤＰＩの精度による画像処理
を行うことができる。画像処理部２−１が画像処理を行
った後は、画像処理部２−２の処理はバイパスされ、処
理画像データとして出力される。
択器６と、バイパス選択動作を行う選択器８とを含む、
画像処理回路１０の構成を示すブロック図である。２対
１の選択動作により、画像処理部２−１は、１６ＫＢの
容量を有する１つのラインバッファとして、ラインバッ
ファ４−１および４−２を使用できる。８ＫＢのバッフ
ァを使用する１対１の選択動作時と比較すると、画像処
理部２−１は、２倍のデータ量が必要な画像処理が可能
になる。例えば、１２００ＤＰＩの精度による画像処理
を行うことができる。画像処理部２−１が画像処理を行
った後は、画像処理部２−２の処理はバイパスされ、処
理画像データとして出力される。
【００２５】なお、ラインバッファはＦＩＦＯ形式のメ
モリで構成されることが多いが、ＦＩＦＯを実現する回
路の構成、メモリの種類は特に限定しない。例えば、ラ
ンダムアクセスメモリ（ＲＡＭ）を利用してもよいし、
レジスタを利用してもよい。さらに、ラインバッファの
ビット幅、ワードサイズも特に限定しない。
モリで構成されることが多いが、ＦＩＦＯを実現する回
路の構成、メモリの種類は特に限定しない。例えば、ラ
ンダムアクセスメモリ（ＲＡＭ）を利用してもよいし、
レジスタを利用してもよい。さらに、ラインバッファの
ビット幅、ワードサイズも特に限定しない。
【００２６】（実施の形態２）次に、画像処理回路１０
の変形例を説明する。図４は、実施の形態２による、画
像処理回路４０の構成を示すブロック図である。画像処
理回路４０の基本的な機能は実施の形態１の画像処理回
路１０（図１）と同じである。
の変形例を説明する。図４は、実施の形態２による、画
像処理回路４０の構成を示すブロック図である。画像処
理回路４０の基本的な機能は実施の形態１の画像処理回
路１０（図１）と同じである。
【００２７】画像処理回路４０が、画像処理回路１０
（図１）と異なるのは、選択器８−１を設けたことであ
る。画像処理回路４０では、選択器８−２が、図1に示
す選択器８と同様の機能を有している。
（図１）と異なるのは、選択器８−１を設けたことであ
る。画像処理回路４０では、選択器８−２が、図1に示
す選択器８と同様の機能を有している。
【００２８】選択器８−１は、外部からの信号経路、お
よび、画像処理部２−１の出力に接続されており、２種
類の選択動作を行う。すなわち、入力された原画像デー
タを画像処理部２−１で処理することなく次段へ送るバ
イパス選択動作、または、画像処理部２−１の処理結果
を処理画像データとして出力する直列処理選択動作であ
る。選択器８−１を設けたことにより、画像処理部２−
２が原画像データを直接処理できるようになるので、選
択器６は、画像処理部２−２からもラインバッファ４−
１および４−２にアクセスできるように、１対１の選択
動作、または、２対１の選択動作をさらに実行できる。
実施の形態１の例を用いると、原画像データは、画像処
理部２−１でゲイン調整処理されず、画像処理部２−２
において誤差拡散処理を施される。
よび、画像処理部２−１の出力に接続されており、２種
類の選択動作を行う。すなわち、入力された原画像デー
タを画像処理部２−１で処理することなく次段へ送るバ
イパス選択動作、または、画像処理部２−１の処理結果
を処理画像データとして出力する直列処理選択動作であ
る。選択器８−１を設けたことにより、画像処理部２−
２が原画像データを直接処理できるようになるので、選
択器６は、画像処理部２−２からもラインバッファ４−
１および４−２にアクセスできるように、１対１の選択
動作、または、２対１の選択動作をさらに実行できる。
実施の形態１の例を用いると、原画像データは、画像処
理部２−１でゲイン調整処理されず、画像処理部２−２
において誤差拡散処理を施される。
【００２９】例えば、図５は、２対１の選択動作を行う
選択器６と、バイパス選択動作および直列処理選択動作
をそれぞれ行う選択器８−１、８−２とを含む、画像処
理回路４０の構成を示すブロック図である。図から理解
されるように、選択器８−１のバイパス選択動作によ
り、原画像データを受け取った画像処理部２−２は、２
つのラインバッファ４−１および４−２を１６ＫＢの１
つのバッファとして利用して、精度の高い画像処理を実
現できる。
選択器６と、バイパス選択動作および直列処理選択動作
をそれぞれ行う選択器８−１、８−２とを含む、画像処
理回路４０の構成を示すブロック図である。図から理解
されるように、選択器８−１のバイパス選択動作によ
り、原画像データを受け取った画像処理部２−２は、２
つのラインバッファ４−１および４−２を１６ＫＢの１
つのバッファとして利用して、精度の高い画像処理を実
現できる。
【００３０】画像処理回路を複数組み合わせることによ
り、さらに多様な画像処理を行う画像処理回路を実現で
きる。図６は、２つの画像処理回路４０−１、４０−２
を直列に接続した複合画像処理回路６０の構成を示すブ
ロック図である。画像処理回路４０−１、４０−２は、
それぞれ、画像処理回路４０（図４）で構成されている
とする。画像処理回路４０−１から出力され、画像処理
回路４０−２に入力されるデータは、図では中間データ
として示している。
り、さらに多様な画像処理を行う画像処理回路を実現で
きる。図６は、２つの画像処理回路４０−１、４０−２
を直列に接続した複合画像処理回路６０の構成を示すブ
ロック図である。画像処理回路４０−１、４０−２は、
それぞれ、画像処理回路４０（図４）で構成されている
とする。画像処理回路４０−１から出力され、画像処理
回路４０−２に入力されるデータは、図では中間データ
として示している。
【００３１】画像処理部４０−１の画像処理部２−１
は、２つのラインバッファ４−１、４−２にアクセスで
きるので、１ラインのデータが１６ＫＢまでの画像処理
が可能である。一方、画像処理部２−２の処理はバイパ
スされる。画像処理回路４０−２については、図５に示
す画像処理回路４０であるから、その説明は省略する。
は、２つのラインバッファ４−１、４−２にアクセスで
きるので、１ラインのデータが１６ＫＢまでの画像処理
が可能である。一方、画像処理部２−２の処理はバイパ
スされる。画像処理回路４０−２については、図５に示
す画像処理回路４０であるから、その説明は省略する。
【００３２】２つの画像処理回路を接続することによ
り、画像処理部は、１ラインが２倍のデータ量（１６Ｋ
Ｂ）までの画像処理に対応できる。ラインバッファの容
量を変更した、新たな画像処理回路を設計する必要がな
いので、設計開発のための費用を要することなく、処理
画素数を増加できる。
り、画像処理部は、１ラインが２倍のデータ量（１６Ｋ
Ｂ）までの画像処理に対応できる。ラインバッファの容
量を変更した、新たな画像処理回路を設計する必要がな
いので、設計開発のための費用を要することなく、処理
画素数を増加できる。
【００３３】（実施の形態３）図７は、実施の形態３に
よる、画像処理回路７０の構成を示すブロック図であ
る。画像処理回路７０は、１つの大規模半導体集積回路
（ＬＳＩ）、またはＩＣチップ上に形成されている。
よる、画像処理回路７０の構成を示すブロック図であ
る。画像処理回路７０は、１つの大規模半導体集積回路
（ＬＳＩ）、またはＩＣチップ上に形成されている。
【００３４】画像処理回路７０は、画像処理部２−１〜
２−５と、ラインバッファ４−１〜４−１０と、選択器
６と、選択器８−１〜８−５とを備えている。画像処理
回路７０は、画像処理回路４０（図４）の画像処理部、
ラインバッファ、および、選択器の数を、それぞれ、５
個、１０個、および、５個に増加して構成した回路であ
る。
２−５と、ラインバッファ４−１〜４−１０と、選択器
６と、選択器８−１〜８−５とを備えている。画像処理
回路７０は、画像処理回路４０（図４）の画像処理部、
ラインバッファ、および、選択器の数を、それぞれ、５
個、１０個、および、５個に増加して構成した回路であ
る。
【００３５】画像処理部２−１〜２−５は、別個の５種
類の画像処理、具体的には、それぞれ、ゲイン調整処
理、３ｘ３のマトリックスフィルタ処理、変倍処理、４
ｘ４マトリックスのノイズ除去処理、３ｘ３マトリック
スの誤差拡散処理を行う。各画像処理部は、別個に、任
意の数のラインバッファにアクセスして、画像処理に必
要なライン数の画像データを取得できる。処理内容に応
じて必要とされるラインバッファのライン数が決まって
いるので、例えば、画像処理部２−４で３ライン分のデ
ータが必要な場合には、各々が１ラインのデータを格納
する３つのラインバッファを割り当てて、通常の大きさ
（例えば１ラインが８ＫＢのデータ）の画像を処理でき
る。なお、１ライン分のデータが２つのラインバッファ
に格納されている場合には、各ラインにつき２つのライ
ンバッファを割り当てればよい。これにより、通常の２
倍の品質または大きさ（例えば１ラインが１６ＫＢのデ
ータ）の画像を処理できる。
類の画像処理、具体的には、それぞれ、ゲイン調整処
理、３ｘ３のマトリックスフィルタ処理、変倍処理、４
ｘ４マトリックスのノイズ除去処理、３ｘ３マトリック
スの誤差拡散処理を行う。各画像処理部は、別個に、任
意の数のラインバッファにアクセスして、画像処理に必
要なライン数の画像データを取得できる。処理内容に応
じて必要とされるラインバッファのライン数が決まって
いるので、例えば、画像処理部２−４で３ライン分のデ
ータが必要な場合には、各々が１ラインのデータを格納
する３つのラインバッファを割り当てて、通常の大きさ
（例えば１ラインが８ＫＢのデータ）の画像を処理でき
る。なお、１ライン分のデータが２つのラインバッファ
に格納されている場合には、各ラインにつき２つのライ
ンバッファを割り当てればよい。これにより、通常の２
倍の品質または大きさ（例えば１ラインが１６ＫＢのデ
ータ）の画像を処理できる。
【００３６】例えば、１ラインが８ＫＢのデータ、すな
わち、１ラインがラインバッファ１つの容量と同じ場合
の通常画像の場合、画像処理部２−１〜２−５が画像処
理をするのに必要なライン数と、割り当てるラインバッ
ファの数の関係は、以下の表１に示すとおりである。
わち、１ラインがラインバッファ１つの容量と同じ場合
の通常画像の場合、画像処理部２−１〜２−５が画像処
理をするのに必要なライン数と、割り当てるラインバッ
ファの数の関係は、以下の表１に示すとおりである。
【００３７】
【表１】
【００３８】表１によれば、各画像処理部の処理が「有
効」となっていることから、画像処理回路７０が形成さ
れた１つのＬＳＩで、１ラインが８ＫＢまでの画像に対
して全ての画像処理が実現できる。なお、選択器８−１
〜８−５は、いずれも各画像処理部からの出力結果を受
け取る経路を選択する。また選択器６は、表１の「ライ
ンバッファ割り当て数」に示す数のラインバッファを、
各画像処理部に接続するよう動作する。
効」となっていることから、画像処理回路７０が形成さ
れた１つのＬＳＩで、１ラインが８ＫＢまでの画像に対
して全ての画像処理が実現できる。なお、選択器８−１
〜８−５は、いずれも各画像処理部からの出力結果を受
け取る経路を選択する。また選択器６は、表１の「ライ
ンバッファ割り当て数」に示す数のラインバッファを、
各画像処理部に接続するよう動作する。
【００３９】次に、１ラインのデータが１６ＫＢの画
像、すなわち、１ラインがラインバッファ２つの容量に
等しい場合の通常画像の場合を考える。この場合は、表
１の通常画像の２倍の大きさの画像を処理の対象として
考える。
像、すなわち、１ラインがラインバッファ２つの容量に
等しい場合の通常画像の場合を考える。この場合は、表
１の通常画像の２倍の大きさの画像を処理の対象として
考える。
【００４０】
【表２】
【００４１】表２から明らかなように、画像処理部２−
１〜２−３に、全てのラインバッファを割り当て、必要
ラインに応じたデータを確保できる。よって、１ライン
が１６ＫＢまでの画像に対しては、１つのＬＳＩで画像
処理部２−１〜２−３までの画像処理（ゲイン調整処
理、３ｘ３のマトリックスフィルタ処理、変倍処理）が
実現できる。しかしこれは、換言すれば、１つのＬＳＩ
では画像処理部２−４および２−５の画像処理（４ｘ４
マトリックスのノイズ除去処理、３ｘ３マトリックスの
誤差拡散処理）がなされないことを意味する。よって、
画像処理部２−４および２−５によりさらに画像処理を
行うためには、新たな画像処理回路７０を設けて、表３
に示すパターンＢの割り当てを行う必要がある。
１〜２−３に、全てのラインバッファを割り当て、必要
ラインに応じたデータを確保できる。よって、１ライン
が１６ＫＢまでの画像に対しては、１つのＬＳＩで画像
処理部２−１〜２−３までの画像処理（ゲイン調整処
理、３ｘ３のマトリックスフィルタ処理、変倍処理）が
実現できる。しかしこれは、換言すれば、１つのＬＳＩ
では画像処理部２−４および２−５の画像処理（４ｘ４
マトリックスのノイズ除去処理、３ｘ３マトリックスの
誤差拡散処理）がなされないことを意味する。よって、
画像処理部２−４および２−５によりさらに画像処理を
行うためには、新たな画像処理回路７０を設けて、表３
に示すパターンＢの割り当てを行う必要がある。
【００４２】
【表３】
【００４３】表３に示すように、すでに処理が終了した
画像処理部２−１〜２−３の処理を無効にし、ラインバ
ッファを画像処理部２−４および２−５にのみ割り当て
ることにより、１つのＬＳＩで１ラインが１６ＫＢまで
の画像に対して、画像処理部２−４および２−５の画像
処理を行うことができる。以上から、上述した２つのパ
ターンＡおよびＢを組み合わせることにより、全５種類
の画像処理を実現できる。
画像処理部２−１〜２−３の処理を無効にし、ラインバ
ッファを画像処理部２−４および２−５にのみ割り当て
ることにより、１つのＬＳＩで１ラインが１６ＫＢまで
の画像に対して、画像処理部２−４および２−５の画像
処理を行うことができる。以上から、上述した２つのパ
ターンＡおよびＢを組み合わせることにより、全５種類
の画像処理を実現できる。
【００４４】最後に、１ラインのデータが２４ＫＢの画
像、すなわち、１ラインがラインバッファ３つの容量に
等しい場合の通常画像の処理を考える。これは、表１の
通常画像の３倍の大きさを持つ画像の処理である。
像、すなわち、１ラインがラインバッファ３つの容量に
等しい場合の通常画像の処理を考える。これは、表１の
通常画像の３倍の大きさを持つ画像の処理である。
【００４５】
【表４】
【００４６】表４から明らかなように、画像処理部２−
１および２−２に、全てのラインバッファを割り当て、
必要ラインに応じたデータを確保できる。よって、１ラ
インが２４ＫＢまでの画像に対しては、１つのＬＳＩで
画像処理部２−１および２−２の画像処理（ゲイン調整
処理、３ｘ３のマトリックスフィルタ処理）が実現でき
る。
１および２−２に、全てのラインバッファを割り当て、
必要ラインに応じたデータを確保できる。よって、１ラ
インが２４ＫＢまでの画像に対しては、１つのＬＳＩで
画像処理部２−１および２−２の画像処理（ゲイン調整
処理、３ｘ３のマトリックスフィルタ処理）が実現でき
る。
【００４７】さらに後続の処理を行うためには、新たな
画像処理回路７０を設けて、表５に示すパターンＢの割
り当てを行う必要がある。
画像処理回路７０を設けて、表５に示すパターンＢの割
り当てを行う必要がある。
【００４８】
【表５】
【００４９】表５に示すように、すでに処理が終了した
画像処理部２−１および２−２の処理を無効にし、ライ
ンバッファを画像処理部２−３に割り当てることによ
り、１つのＬＳＩで１ラインが２４ＫＢまでの画像に対
して、画像処理部２−３の画像処理（変倍処理）を行う
ことができる。なお、画像処理部２−３のみが有効とさ
れ、画像処理部２−４が有効とされていない理由は、画
像処理部２−３のライン割り当て後には、後続の画像処
理部２−４に必要なライン数が確保できないからであ
る。そこで、画像処理部２−４において画像処理を行う
ために、新たな画像処理回路７０を設けて、表６に示す
パターンＣの割り当てを行う必要がある。
画像処理部２−１および２−２の処理を無効にし、ライ
ンバッファを画像処理部２−３に割り当てることによ
り、１つのＬＳＩで１ラインが２４ＫＢまでの画像に対
して、画像処理部２−３の画像処理（変倍処理）を行う
ことができる。なお、画像処理部２−３のみが有効とさ
れ、画像処理部２−４が有効とされていない理由は、画
像処理部２−３のライン割り当て後には、後続の画像処
理部２−４に必要なライン数が確保できないからであ
る。そこで、画像処理部２−４において画像処理を行う
ために、新たな画像処理回路７０を設けて、表６に示す
パターンＣの割り当てを行う必要がある。
【００５０】
【表６】
【００５１】第３の画像処理回路７０が設けられた１つ
のＬＳＩを用いると、１ラインが２４ＫＢまでの画像に
対して画像処理部２−４の画像処理（４ｘ４マトリック
スのノイズ除去処理）が実現できる。さらに画像処理部
２−５による画像処理を行うために、第４の画像処理回
路７０を設けて、表７に示すパターンＤの割り当てを行
う必要がある。
のＬＳＩを用いると、１ラインが２４ＫＢまでの画像に
対して画像処理部２−４の画像処理（４ｘ４マトリック
スのノイズ除去処理）が実現できる。さらに画像処理部
２−５による画像処理を行うために、第４の画像処理回
路７０を設けて、表７に示すパターンＤの割り当てを行
う必要がある。
【００５２】
【表７】
となり、１つのＬＳＩで１ラインが２４ＫＢまでの画像
に対して画像処理部２−５の画像処理（３ｘ３マトリッ
クスの誤差拡散処理）が実現できる。
に対して画像処理部２−５の画像処理（３ｘ３マトリッ
クスの誤差拡散処理）が実現できる。
【００５３】以上から、１ライン当たり２４ＫＢのデー
タ量の画像に対して画像処理部２−１〜２−５の５種類
の画像処理を行うには、画像処理回路７０を４つ設け、
上述した４つのパターンＡ〜Ｄを組み合わせればよいこ
とが理解される。
タ量の画像に対して画像処理部２−１〜２−５の５種類
の画像処理を行うには、画像処理回路７０を４つ設け、
上述した４つのパターンＡ〜Ｄを組み合わせればよいこ
とが理解される。
【００５４】（実施の形態４）本実施の形態では、本発
明の画像処理回路の応用例を説明する。
明の画像処理回路の応用例を説明する。
【００５５】図８の（ａ）は、画像形成装であるコピー
機の構成を示すブロック図である。コピー機は、スキャ
ン部８１と、実施の形態１〜３の画像処理回路が実装さ
れた画像処理チップ８０と、プリントデータ生成部８２
と、プリント部８３とを備えている。スキャン部８１
は、原稿を走査して原画像データを生成する。スキャン
部８１は、原稿に光を照射する露光ランプと、原稿から
の反射光を集光するレンズアレイ、および集光された光
を電気信号に変換するＣＣＤイメージセンサを備えてい
る（いずれも図示せず）。
機の構成を示すブロック図である。コピー機は、スキャ
ン部８１と、実施の形態１〜３の画像処理回路が実装さ
れた画像処理チップ８０と、プリントデータ生成部８２
と、プリント部８３とを備えている。スキャン部８１
は、原稿を走査して原画像データを生成する。スキャン
部８１は、原稿に光を照射する露光ランプと、原稿から
の反射光を集光するレンズアレイ、および集光された光
を電気信号に変換するＣＣＤイメージセンサを備えてい
る（いずれも図示せず）。
【００５６】画像処理チップ８０は、例えば、画像処理
回路１０（図１）、画像処理回路４０（図２）、複合画
像処理回路６０（図６）、または、画像処理回路７０
（図７）を実装した１つのチップである。画像処理チッ
プ８０は、スキャン部８１から原画像データを受け取
り、画像処理回路７０により画像処理した後、処理画像
データを出力する。画像処理の具体例は、実施の形態１
〜３で説明したので、省略する。
回路１０（図１）、画像処理回路４０（図２）、複合画
像処理回路６０（図６）、または、画像処理回路７０
（図７）を実装した１つのチップである。画像処理チッ
プ８０は、スキャン部８１から原画像データを受け取
り、画像処理回路７０により画像処理した後、処理画像
データを出力する。画像処理の具体例は、実施の形態１
〜３で説明したので、省略する。
【００５７】プリントデータ生成部８２は、画像処理チ
ップ８０から出力された処理画像データに対し、プリン
ト出力のための処理、例えば、感光体の階調特性に応じ
た階調補正（γ補正）を行う。さらにプリントデータ生
成部８２は、階調補正後の画像データに基づいて、レー
ザダイオード駆動信号を生成する。このレーザダイオー
ド駆動信号は、プリントデータとして出力される。プリ
ント部８３は、プリントデータ生成部８２からプリント
データを受け取り、受け取ったプリントデータに基づい
てプリントを行う。より具体的には、プリント部８３
は、プリントデータに基づいて、半導体レーザを発光さ
せる。レーザ光は、帯電されて、かつ、回転駆動されて
いる感光体ドラムを露光する。さらにトナーにより感光
体ドラム上に静電潜像が現像された後、転写ドラムに巻
きつけられた複写紙に転写される。
ップ８０から出力された処理画像データに対し、プリン
ト出力のための処理、例えば、感光体の階調特性に応じ
た階調補正（γ補正）を行う。さらにプリントデータ生
成部８２は、階調補正後の画像データに基づいて、レー
ザダイオード駆動信号を生成する。このレーザダイオー
ド駆動信号は、プリントデータとして出力される。プリ
ント部８３は、プリントデータ生成部８２からプリント
データを受け取り、受け取ったプリントデータに基づい
てプリントを行う。より具体的には、プリント部８３
は、プリントデータに基づいて、半導体レーザを発光さ
せる。レーザ光は、帯電されて、かつ、回転駆動されて
いる感光体ドラムを露光する。さらにトナーにより感光
体ドラム上に静電潜像が現像された後、転写ドラムに巻
きつけられた複写紙に転写される。
【００５８】図８の（ｂ）は、画像形成装であるファク
シミリ装置（ＦＡＸ）の構成を示すブロック図である。
ファクシミリ装置は、スキャン部８４と、画像処理チッ
プ８０と、送信データ生成部８５と、送信部８６とを備
えている。（ａ）との相違点は、プリントデータ生成部
８２およびプリント部８３に代えて、ＦＡＸ送信するた
めの送信データ生成部８５および送信部８６を有するこ
とである。相違点のみを説明すると、送信データ生成部
８５は、画像処理チップ８０から出力された処理画像デ
ータを受け取り、ＦＡＸ送信のための所定の規格に合致
したデータ処理、例えば、ＭＨ（Modified Huffman）処
理、ＭＲ（Modified READ）処理等の冗長度抑圧符号化
処理を行う。送信データ生成部８５は、処理されたデー
タを送信データとして出力する。送信部８６は、送信デ
ータ生成部８５から受け取った送信データを、アナログ
またはデジタルの信号回線を介して相手方へ送信する。
シミリ装置（ＦＡＸ）の構成を示すブロック図である。
ファクシミリ装置は、スキャン部８４と、画像処理チッ
プ８０と、送信データ生成部８５と、送信部８６とを備
えている。（ａ）との相違点は、プリントデータ生成部
８２およびプリント部８３に代えて、ＦＡＸ送信するた
めの送信データ生成部８５および送信部８６を有するこ
とである。相違点のみを説明すると、送信データ生成部
８５は、画像処理チップ８０から出力された処理画像デ
ータを受け取り、ＦＡＸ送信のための所定の規格に合致
したデータ処理、例えば、ＭＨ（Modified Huffman）処
理、ＭＲ（Modified READ）処理等の冗長度抑圧符号化
処理を行う。送信データ生成部８５は、処理されたデー
タを送信データとして出力する。送信部８６は、送信デ
ータ生成部８５から受け取った送信データを、アナログ
またはデジタルの信号回線を介して相手方へ送信する。
【００５９】
【発明の効果】バッファ選択器として選択器６を設け、
第１の画像処理部を２以上のラインバッファにアクセス
可能にした。これにより、１つのラインバッファのみを
使用する場合と比較して、より多くのラインデータを利
用する画像処理が可能になる。第１の画像処理部は、複
数のラインバッファの１つに保持されたラインデータを
用いても画像処理を行えるので、１つの画像処理回路
で、種々の大きさの画像データに対応できる。なお、２
以上のラインバッファの数は、第１の画像処理部におけ
る画像処理に必要なラインの数である。さらに、第２の
画像処理部の画像処理をバイパスして、第１の画像処理
部が画像処理した画素データを出力する出力経路を選択
する出力選択器を有するので、有効にしたい画像処理を
任意に選択できる。
第１の画像処理部を２以上のラインバッファにアクセス
可能にした。これにより、１つのラインバッファのみを
使用する場合と比較して、より多くのラインデータを利
用する画像処理が可能になる。第１の画像処理部は、複
数のラインバッファの１つに保持されたラインデータを
用いても画像処理を行えるので、１つの画像処理回路
で、種々の大きさの画像データに対応できる。なお、２
以上のラインバッファの数は、第１の画像処理部におけ
る画像処理に必要なラインの数である。さらに、第２の
画像処理部の画像処理をバイパスして、第１の画像処理
部が画像処理した画素データを出力する出力経路を選択
する出力選択器を有するので、有効にしたい画像処理を
任意に選択できる。
【００６０】また、第２の画像処理部は、第１の画像処
理部がアクセスするラインバッファとは異なるラインバ
ッファに接続してラインデータを用いた画像処理を行う
ので、必要な全ての画像処理を行うことができる。
理部がアクセスするラインバッファとは異なるラインバ
ッファに接続してラインデータを用いた画像処理を行う
ので、必要な全ての画像処理を行うことができる。
【００６１】２つの画像処理回路を使用して、各画像処
理回路において、必要な画像処理を行うので、設計の変
更を行うことなく、必要な全ての画像処理を実現でき
る。
理回路において、必要な画像処理を行うので、設計の変
更を行うことなく、必要な全ての画像処理を実現でき
る。
【００６２】画像処理部を、複数のラインバッファにア
クセス可能にしたので、画像データの大きさに依存する
ことのない画像処理を実現できる。通常の画像処理に対
しては必要最小限のラインバッファしか搭載していない
ためコストの増加はない。また、大きな画像データを処
理する場合は、同一の回路の一部の機能を選択して組み
合わせ、複数の回路で全ての画像処理をおこなうため、
新たな専用の回路を設計開発するコストが不要になる。
クセス可能にしたので、画像データの大きさに依存する
ことのない画像処理を実現できる。通常の画像処理に対
しては必要最小限のラインバッファしか搭載していない
ためコストの増加はない。また、大きな画像データを処
理する場合は、同一の回路の一部の機能を選択して組み
合わせ、複数の回路で全ての画像処理をおこなうため、
新たな専用の回路を設計開発するコストが不要になる。
【００６３】上述の画像処理回路を用いて画像処理を行
うので、画像データが増加した場合でも、画像処理回路
の数を追加すれば全ての画像処理を実現できる。そのた
め、画像をプリントするプリンタ、および、ファクシミ
リ装置等において利用された場合でも、機種のグレード
によって新たな回路を設計開発する必要がなくなり、製
造コストおよび開発コストを含む全体コストの増加を最
小限に抑えることができる。
うので、画像データが増加した場合でも、画像処理回路
の数を追加すれば全ての画像処理を実現できる。そのた
め、画像をプリントするプリンタ、および、ファクシミ
リ装置等において利用された場合でも、機種のグレード
によって新たな回路を設計開発する必要がなくなり、製
造コストおよび開発コストを含む全体コストの増加を最
小限に抑えることができる。
【図１】 実施の形態１による画像処理回路の構成を示
すブロック図である。
すブロック図である。
【図２】 １対１の選択動作を行う選択器と、直列処理
選択動作を行う選択器とを含む、画像処理回路の構成を
示すブロック図である。
選択動作を行う選択器とを含む、画像処理回路の構成を
示すブロック図である。
【図３】 ２対１の選択動作を行う選択器と、バイパス
選択動作を行う選択器とを含む、画像処理回路の構成を
示すブロック図である。
選択動作を行う選択器とを含む、画像処理回路の構成を
示すブロック図である。
【図４】 実施の形態２による画像処理回路の構成を示
すブロック図である。
すブロック図である。
【図５】 ２対１の選択動作を行う選択器と、バイパス
選択動作および直列処理選択動作をそれぞれ行う２つの
選択器とを含む、画像処理回路の構成を示すブロック図
である。
選択動作および直列処理選択動作をそれぞれ行う２つの
選択器とを含む、画像処理回路の構成を示すブロック図
である。
【図６】 ２つの画像処理回路を直列に接続した複合画
像処理回路の構成を示すブロック図である。
像処理回路の構成を示すブロック図である。
【図７】 実施の形態３による画像処理回路の構成を示
すブロック図である。
すブロック図である。
【図８】 （ａ）は、コピー機の構成を示すブロック図
である。（ｂ）は、ファクシミリ装置の構成を示すブロ
ック図である。
である。（ｂ）は、ファクシミリ装置の構成を示すブロ
ック図である。
【図９】 ３ｘ３のマトリクス処理における処理対象と
なる画素と、その周辺画素とを示す図である。
なる画素と、その周辺画素とを示す図である。
２、２−ｎ 画像処理部
４、４−ｎ ラインバッファ
６ 選択器
８、８−ｎ 選択器
１０ 画像処理回路
４０ 画像処理回路
６０ 複合画像処理回路
Claims (7)
- 【請求項１】 画像を構成する複数の画素の画素データ
を、画素のライン単位で、ラインデータとして保持する
複数のラインバッファと、 前記複数のラインバッファの少なくとも１つに保持され
たラインデータを用いて、入力された前記画素データ
に、異なる画像処理を行う第１の画像処理部および第２
の画像処理部とを有する画像処理回路であって、 第１の画像処理部とラインバッファとの接続経路を選択
して、前記第１の画像処理部を、２以上のラインバッフ
ァにアクセス可能にするバッファ選択器と、 前記第２の画像処理部の画像処理をバイパスして、前記
第１の画像処理部が画像処理した画素データを出力する
出力経路を選択する出力選択器とをさらに備えた、画像
処理回路。 - 【請求項２】 前記２以上のラインバッファの数は、前
記第１の画像処理部における画像処理に必要なラインの
数である、請求項１に記載の画像処理回路。 - 【請求項３】 第１の画像処理回路および第２の画像処
理回路で構成された複合画像処理回路であって、 前記第１の画像処理回路および第２の画像処理回路の各
々は、 画像を構成する複数の画素の画素データを、画素のライ
ン単位で、ラインデータとして保持する複数のラインバ
ッファと、 前記複数のラインバッファの少なくとも１つに保持され
たラインデータを用いて、入力された前記画素データ
に、異なる画像処理を行う第１の画像処理部および第２
の画像処理部と、 前記第１の画像処理部において画像処理を行うか、画像
処理をバイパスするかの経路を選択する第１の出力選択
器と、 前記第２の画像処理部において画像処理を行うか、画像
処理をバイパスするかの経路を選択する第２の出力選択
器と、 接続経路を選択して、前記第１の画像処理部および前記
第２の画像処理部の各々を、ラインバッファにアクセス
可能にするバッファ選択器とを有しており、 前記第１の画像処理回路では、前記第２の出力選択器
は、前記第２の画像処理部において画像処理を省略する
経路を選択し、かつ、バッファ選択器は、前記第１の画
像処理部を、前記第１の画像処理部における画像処理に
必要な数の前記ラインバッファにアクセス可能にしてお
り、 前記第２の画像処理回路は、前記第１の画像処理回路の
前記第２の出力選択器から出力された前記画素データを
受け取り、前記第１の出力選択器は、前記第１の画像処
理部において画像処理を省略する経路を選択し、かつ、
バッファ選択器は、前記第２の画像処理部を、前記第２
の画像処理部における画像処理に必要な数の前記ライン
バッファにアクセス可能にする、複合画像処理回路。 - 【請求項４】 前記第１の画像処理回路のバッファ選択
器は、前記第１の画像処理部を、複数のラインバッファ
にアクセス可能にする、請求項３に記載の複合画像処理
回路。 - 【請求項５】 前記第２の画像処理回路のバッファ選択
器は、前記第２の画像処理部を、複数のラインバッファ
にアクセス可能にする、請求項３またはA６に記載の複
合画像処理回路。 - 【請求項６】 画像を走査して、前記画像を構成する複
数の画素の画素データを取得するスキャン部と、 スキャン部が取得した前記画素データに画像処理を行
い、処理画像データを出力する、請求項３〜５に記載の
複合画像処理回路と、 複合画像処理回路が出力した前記処理画像データに基づ
いて、前記画像に対応したレーザ駆動信号を生成するデ
ータ生成部と、 レーザおよび感光体ドラムを有し、前記画像をプリント
するプリント部であって、データ生成部が生成した前記
レーザ駆動信号に基づいてレーザを駆動し、帯電した感
光体ドラムを露光して、トナーを用いて前記画像に対応
した静電潜像を形成し、前記画像をプリントするプリン
ト部とを備えた、画像形成装置。 - 【請求項７】 画像を走査して、前記画像を構成する複
数の画素の画素データを取得するスキャン部と、 スキャン部が取得した前記画素データに画像処理を行
い、処理画像データを出力する、請求項３〜５に記載の
複合画像処理回路と、 複合画像処理回路が出力した前記処理画像データに圧縮
符号化処理を行い、送信データを生成するデータ生成部
と、 データ生成部が生成した前記送信データを、信号回線に
送信する送信部とを備えた、画像形成装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002053734A JP4146654B2 (ja) | 2002-02-28 | 2002-02-28 | 画像処理回路、複合画像処理回路、および、画像形成装置 |
| US10/371,631 US7170522B2 (en) | 2002-02-28 | 2003-02-20 | Image processing circuit, combined image processing circuit, and image forming apparatus |
| US11/634,459 US7659908B2 (en) | 2002-02-28 | 2006-12-05 | Image processing circuit, combined image processing circuit, and image forming apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002053734A JP4146654B2 (ja) | 2002-02-28 | 2002-02-28 | 画像処理回路、複合画像処理回路、および、画像形成装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008121342A Division JP4295808B2 (ja) | 2008-05-07 | 2008-05-07 | 複合画像処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003256826A true JP2003256826A (ja) | 2003-09-12 |
| JP4146654B2 JP4146654B2 (ja) | 2008-09-10 |
Family
ID=28665081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002053734A Expired - Fee Related JP4146654B2 (ja) | 2002-02-28 | 2002-02-28 | 画像処理回路、複合画像処理回路、および、画像形成装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7170522B2 (ja) |
| JP (1) | JP4146654B2 (ja) |
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