JPH10210251A

JPH10210251A - 画像メモリアクセス方法、画像形成装置、画像形成記憶装置、アドレス発生方法、及びアドレス発生装置

Info

Publication number: JPH10210251A
Application number: JP9007263A
Authority: JP
Inventors: Koichi Watanabe; 功一渡邉; Hironobu Machida; 弘信町田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-01-20
Filing date: 1997-01-20
Publication date: 1998-08-07

Abstract

(57)【要約】【課題】この発明は、同一ブロック内であれば横方
向、縦方向、ブロック全体、ブロックの一部といった任
意のデータに対しバーストアクセスを可能にし、アクセ
ス方向によらずに画像メモリに対する高速アクセスを可
能にできる。【解決手段】この発明は、画像全体をブロックに分割
し、それぞれのブロックをバーストアクセス可能なメモ
リアドレスのデータで構成するようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、画像メモリに対
するアクセスを行う画像メモリアクセス方法、画像形成
装置、画像形成記憶装置、アドレス発生方法、及びアド
レス発生装置に関する。

【０００２】

【従来の技術】近年、イメージ情報は容易にデジタルデ
ータとして扱えるようになってきた。これらを応用した
機器としてデジタルＰＰＣがある。これは、従来のアナ
ログＰＰＣの様に原稿からの反射光を光学的に導いて感
光体上に像形成を行うのではない。原稿からの反射光は
一旦ＣＣＤセンサで電気信号として読み取った後デジタ
ル信号に変換される。一旦デジタル化された原稿は様々
な処理を施された後、レーザープリンタによって紙に出
力される。

【０００３】原稿画像を一旦デジタル信号に変換するこ
とによって、ＣＣＤセンサからの入力特性やレーザープ
リンタへの出力特性の補正、拡大・縮小、部分消去・枠
外消去等の様々な処理が信号処理によって可能となる。

【０００４】更に、デジタル信号に変換された画像は符
号化処理を行うことによりデータ量を圧縮して効率的に
蓄積することが可能となる。蓄積された画像は印字出力
を行いたい任意の順番でもとの画像に復号化され、任意
の枚数レーザープリンタヘ出力することが可能である。

【０００５】従来、これらの並び変えは、複写された印
字出力に対しソーターやスタッカーを用いて機械的に行
われていたため、装置の巨大化や騒音の増大が避けられ
なかった。また、複数枚数印字するためには繰り返し複
写動作を行う必要があった。

【０００６】また、１ページ分の画像メモリ（ページメ
モリ）を用意し、スキャナ（画像読取装置）からの画像
もしくは符号化蓄積された画像を一旦画像メモリ上に展
開した後、画像メモリの読み出し方を変えることによっ
て９０度、１８０度、２７０度といった回転画像を出力
することが出来る。

【０００７】画像を回転出力することにより、原稿の置
く方向によらず常に同じ方向の用紙で出力することや、
縦横交互に出力することによつて複数部の切れ目を用紙
の方向によって区別することが出来る。

【０００８】また、スキャナからの画像もしくは符号化
蓄積された画像を縮小した複数ぺージを１ページで画像
メモリに展開することにより複数ページの画像を１枚に
印刷する連結複写（４イン１、２イン１）が可能とな
る。この連結複写の際、連結する枚数によって用紙の縦
横が変わってしまうため画像の回転出力が必要となる。

【０００９】画像を回転出力するためには元の画像を画
像メモリに一旦書き込んだ後に画像が回転されるように
画像メモリを読み出す必要がある。

【００１０】原稿を高画質に複写するためには原稿の読
み取りやレーザープリンタに画像を印字する際の解像度
を高くする必要がある。当然、高解像度化に伴いそれに
必要な画像メモリの容量も膨大な大きさになる。例え
ば、Ａ４サイズの原稿を４００ｄｐｉの解像度で１画素
あたり１ビットの白黒データとして１ページ読み取った
場合、必要となる画像メモリの大きさは約２Ｍｂｙｔ
ｅ、６００ｄｐｉの解像度では約４．４Ｍｂｙｔｅとな
る。また、１画素あたりの８ビットのグレースケールデ
ータとして読み取った場合は更にその８倍と膨大な大き
さになってしまう。

【００１１】このように、画像データを記録するために
は非常に膨大な大きさのメモリが必要となるため、画像
メモリにはビット単価が安価なＤＲＡＭが通常使用され
る。

【００１２】一般的なＤＲＡＭは、行（ＲＯＷ）及び列
（ＣＯＬＵＭＮ）の２つのアドレスによって特定のアド
レスを指定し、行アドレスを指定すると内部的には同じ
行アドレスのデータがすべて読み出されるため同じ行ア
ドレスのデータであれば列アドレスを指定するだけで複
数のデータを高速に（行アドレスと列アドレスの両アド
レスを指定する場合と比較して）アクセス可能な高速ペ
ージモード又はハイパーページモード（ＥＤＯ）を有し
ている。

【００１３】さらに、連続した列アドレスをＤＲＡＭ内
部で発生し、外部からはＤＲＡＭに対し列アドレスのカ
ウントアップ信号のみを与えることにより連続アドレス
ヘのアクセスをさらに高速化したシンクロナスＤＲＡＭ
などがある。

【００１４】高速ページモードに対応したＤＲＡＭとし
てＴＣ５１１６１６０Ａ、ハイパーページモードに対応
したＤＲＡＭとしてＴＣ５１１６１６５ＢＪ（詳細はデ
ータブック：１９９５年版（株）東芝ＭＯＳメモリＤＲ
ＡＭ（多ビット品）編を参照）、シンクロナスＤＲＡＭ
としてＴＣ５９Ｓ１６０４ＦＴなどがある（詳細はデー
タブック：１９９５年版（株）東芝ＭＯＳメモリＡＳＭ
ＩＣ編を参照）。

【００１５】以後、上記したような、ＤＲＡＭに対し起
点となるアドレスを与え高速な連続アクセスを行うこと
をＤＲＡＭのバーストアクセスと呼ぶこととする。

【００１６】これらのＤＲＡＭを使用して画像メモリを
構成する場合、特願平６−８５６７６号では２次元の画
像に対し左上から右下へ向かってライン順次にメモリア
ドレスが増加している。

【００１７】従って、メモリの連続したアドレスを２次
元の画像メモリに対応させるために、ライン左端から右
へ向かってアドレスを増加し、ライン右終端のメモリア
ドレスと次のライン（１つ下のライン）のライン左端の
メモリアドレスが連続している。

【００１８】メモリアドレスは下位に列（ＣＯＬＵＭ
Ｎ）アドレス、上位に行（ＲＯＷ）アドレスが割り当て
られている。

【００１９】よって、同じラインの左右方向内ではアド
レスが連続するために上位アドレスである行アドレスは
下位アドレスの変化する範囲で同じ値を保っている。

【００２０】しかし、ラインの異なる上下方向ではアド
レスが不連続となるため上位アドレスが同じとなる保証
はない。

【００２１】原稿を高画質に複写するためには原稿の読
み取りやレーザープリンタに画像を印宇する際の解像度
を高くする必要がある。当然、高解像度化に伴いそれに
必要な画像メモリの容量も膨大な大きさになる。例え
ば、前述の通りＡ４サイズの原稿を４００ｄｐｉの解像
度で１画素あたり１ビットの白黒データとして１ページ
読み取った場合必要となる画像メモリの大きさは約２Ｍ
ｂｙｔｅ、６００ｄｐｉの解像度では約４．４Ｍｂｙｔ
ｅとなる。また、１画素あたりの８ビットのグレースケ
ールデータとして読み取った場合は更にその８倍と膨大
な大きさになってしまう。

【００２２】これらの大量の画像データを画像メモリ上
で処理するためには、スキャナから画像メモリへの画像
データ転送、画像メモリからプリンタへの画像データ転
送、また、画像を蓄積するための画像符号化、復号化装
置との画像転送など、非常に高速な画像メモリの転送速
度が要求される。

【００２３】例えば、画像メモリ上の画像データを１分
間に６０回プリンタヘ転送する場合、Ａ４サイズ、６０
０ｄｐｉの白黒の画像は１秒間に４．４ＭＢｙｔｅ、１
画素あたりの８ビットのグレースケールデータとして読
み取った場合は更にその８倍の１秒間に３５．２ＭＢｙ
ｔｅの転送速度が必要となる。

【００２４】従来方式ではメモリの連続したアドレスを
２次元の画像メモリに対応させる際に左右方向および上
下方向のメモリアドレスの連続性を考慮していなかっ
た。

【００２５】従って、通常アクセス時の左右方向、回転
アクセス時の上下方向、２次元的なブロックを処理単位
としてアクセスを行う画像処理や符号化・復号化処理、
複数のレーザー露光装置により複数ラインが同時に印字
可能なプリンタに対する複数ラインの読み出しの際に、
毎回行アドレスおよび列アドレスを与え１ワード単位に
アクセスを行うしかなく、ＤＲＡＭのバーストアクセス
による高速転送を行うことができなかった。

【００２６】また、高速転送が必要な際には、１度にア
クセスするワードのビット幅を広げることや他の高速な
メモリデバイスを使用することにより対応していたた
め、装置規模やコストの増大が避けられなかった。

【００２７】

【発明が解決しようとする課題】上記したように、画像
メモリに対する高速アクセスを行うことができないとい
う欠点を除去するもので、画像メモリに対するバースト
アクセスを可能とし、高速アクセスが可能な画像メモリ
アクセス方法、画像形成装置、画像形成記憶装置、アド
レス発生方法、及びアドレス発生装置を提供することを
目的とする。

【００２８】

【課題を解決するための手段】この発明は、複数行、複
数列のビットからなるメモリアレイと、このメモリアレ
イに対し、１行分のビットデータの一括読出し及び、一
括書込みの可能な、１行分のビットデータを保持するデ
ータレジスタと、このデータレジスタに、１行分のビッ
トデータの一括読出し及び、一括書込みを行う上記メモ
リアレイの行を選択する行アドレス選択手段と、上記１
行分のビットデータを保持するデータレジスタの読出し
及び、書込みを行う特定のビットを選択する列アドレス
選択手段とからなる画像メモリにおいて、原稿画像を複
数画素からなるブロックに分割し、同一ブロックの画素
データを、上記メモリアレイの同一行に記憶するように
し、同一ブロック内の画素データへのアクセスであれ
ば、上記メモリアレイの行アドレスを１回指定するだけ
で、同一ブロック内の複数の画素データを上記データレ
ジスタの列アドレスのみの指定でアクセスするものであ
る。

【００２９】この発明は、複数行、複数列のビットから
なるメモリアレイと、このメモリアレイに対し、１行分
のビットデータの一括読出し及び、一括書込みの可能
な、１行分のビットデータを保持するデータレジスタ
と、このデータレジスタに、１行分のビットデータの一
括読出し及び、一括書込みを行う上記メモリアレイの行
を選択する行アドレス選択手段と、上記１行分のビット
データを保持するデータレジスタの読出し及び、書込み
を行う特定のビットを選択する列アドレス選択手段とか
らなる画像メモリにおいて、原稿画像を複数画素からな
るブロックに分割し、同一ブロックの画素データを、上
記メモリアレイの同一行に記憶するようにし、同一ブロ
ック内の画素データへのアクセスであり、既に、該当す
るブロックの含まれる行アドレスのビットデータが上記
データレジスタに存在すれば、同一ブロック内の複数の
画素データを上記データレジスタの列アドレスのみの指
定でアクセスするものである。

【００３０】この発明は、複数行、複数列のビットから
なるメモリアレイと、このメモリアレイに対し、１行分
のビットデータの一括読出し及び、一括書込みの可能
な、１行分のビットデータを保持するデータレジスタ
と、このデータレジスタに、１行分のビットデータの一
括読出し及び、一括書込みを行う上記メモリアレイの行
を選択する行アドレス選択手段と、上記１行分のビット
データを保持するデータレジスタの読出し及び、書込み
を行う特定のビットを選択する列アドレス選択手段とか
らなる画像メモリを用いる画像形成装置において、原稿
画像の画素データを読取る読取手段と、この読取手段に
より読取られた画像データを画像形成時に同時に画像形
成される画素データが同一のブロックに含まれるような
複数画素からなるブロックに分割し、同一ブロックの画
素データを、上記メモリアレイの同一行に記憶する記憶
手段と、同一ブロック内の画素データへの読出しであれ
ば、上記メモリアレイの行アドレスを１回指定するだけ
で、同一ブロック内の複数の画素データを上記データレ
ジスタの列アドレスのみの指定で画像形成時に同時に画
像形成される画素データを連続して読出す読出手段と、
この読出手段により読出された画素データに応じて被画
像形成媒体に複数画素を同時に画像形成する画像形成手
段から構成される。

【００３１】この発明は、複数行、複数列のビットから
なるメモリアレイと、このメモリアレイに対し、１行分
のビットデータの一括読出し及び、一括書込みの可能
な、１行分のビットデータを保持するデータレジスタ
と、このデータレジスタに、１行分のビットデータの一
括読出し及び、一括書込みを行う上記メモリアレイの行
を選択する行アドレス選択手段と、上記１行分のビット
データを保持するデータレジスタの読出し及び、書込み
を行う特定のビットを選択する列アドレス選択手段とか
らなる画像メモリを用いる画像形成装置において、原稿
画像の画素データを読取る読取手段と、この読取手段に
より読取られた画像形成時に同時に画像形成される画素
データが同一のブロックに含まれるような複数画素から
なるブロックに分割し、同一ブロックの画素データを、
上記メモリアレイの同一行に記憶する記憶手段と、同一
ブロック内の画素データへの読出しであり、既に、該当
するブロックの含まれる行アドレスのビットデータが上
記データレジスタに存在すれば、同一ブロック内の複数
の画素データを上記データレジスタの列アドレスのみの
指定で画像形成時に同時に画像形成される画素データを
連続して読出す読出手段と、この読出手段により読出さ
れた画素データに応じて被画像形成媒体に複数画素を同
時に画像形成する画像形成手段から構成される。

【００３２】この発明は、複数行、複数列のビットから
なるメモリアレイと、このメモリアレイに対し、１行分
のビットデータの一括読出し及び、一括書込みの可能
な、１行分のビットデータを保持するデータレジスタ
と、このデータレジスタに、１行分のビットデータの一
括読出し及び、一括書込みを行う上記メモリアレイの行
を選択する行アドレス選択手段と、上記１行分のビット
データを保持するデータレジスタの読出し及び、書込み
を行う特定のビットを選択する列アドレス選択手段とか
らなる画像メモリを用いる画像形成記憶装置において、
原稿画像の画素データを読取る読取手段と、この読取手
段により読取られた画像データを符号化の処理単位とな
る複数画素からなるブロックに分割し、同一ブロックの
画素データを、上記メモリアレイの同一行に記憶する記
憶手段と、同一ブロック内の画素データの読出しであれ
ば、上記メモリアレイの行アドレスを１回指定するだけ
で、符号化の処理単位となるブロックの複数の画素デー
タを上記データレジスタの列アドレスのみの指定で一括
して読出す読出手段と、この読出手段により読出された
ブロックの画素データを符号化する符号化手段と、この
上記符号化手段によって符号化された符号データを記憶
する符号データ記憶手段と、符号化データ記憶手段に記
憶された１ページ以上の符号データを任意のページ順序
で読出す符号データ読出手段と、ブロック単位に符号化
された符号データを復号化する復号化手段と、復号化さ
れたブロック単位の画素データを上記メモリアレイの行
アドレスを１回指定するだけで、復号化の処理単位とな
るブロックの複数の画素データを上記データレジスタの
列アドレスのみの指定で一括して書込む書込手段と、上
記書込手段によって書込まれた画素データに応じて被画
像形成媒体に画像形成する画像形成手段から構成され
る。

【００３３】この発明は、ライン方向に複数ワード、カ
ラム方向に複数ワードを１ブロックとし、このブロック
がライン方向に複数ブロック分、カラム方向に複数ブロ
ック分存在する画像メモリに対して、画像メモリを２次
元的にアクセスする際に、所定のラインにおいて、１ブ
ロックを構成するカラム方向のワード数分のバーストア
クセスのアドレスを発生し、１回のバーストアクセスご
とに、１ブロックを構成するワード数分加えたアドレス
を発生し、カラム方向の複数ブロック分のバーストアク
セスごとに、カラム方向の複数ブロック数から１ブロッ
ク減算した値に１ブロックを構成するワード数を乗算し
た値を減算した値に、１ブロック内のカラム方向のワー
ド数分加算した値をアドレスとして発生し、カラム方向
の複数ブロック分のバーストアクセスをライン方向の複
数ワード数分行うごとに、１ブロックを構成するワード
数から１ブロックを構成するカラム方向のワード数を減
算した値をアドレスとして発生するものである。

【００３４】この発明は、複数行、複数列のビットから
なるメモリアレイと、このメモリアレイに対し、１行分
のビットデータの一括読出し及び、一括書込みの可能
な、１行分のビットデータを保持するデータレジスタ
と、このデータレジスタに、１行分のビットデータの一
括読出し及び、一括書込みを行う上記メモリアレイの行
を選択する行アドレス選択手段と、上記１行分のビット
データを保持するデータレジスタの読出し及び、書込み
を行う特定のビットを選択する列アドレス選択手段とか
らなり、原稿画像を複数画素からなるブロックに分割
し、同一ブロックの画素データを、上記メモリアレイの
同一行に記憶するようにし、同一ブロック内の画素デー
タへのアクセスであれば、上記メモリアレイの行アドレ
スを１回指定するだけで、同一ブロック内の複数の画素
データを上記データレジスタの列アドレスのみの指定で
アクセスする画像メモリにおいて、上記画像メモリの行
アドレスを上位アドレス、列アドレスを下位アドレスと
して表現したアドレスを１次元メモリアドレスとし、原
稿画像のブロック構成を、行方向に複数ワード、列方向
に複数ワードを１ブロックとし、行方向に複数ブロッ
ク、列方向に複数ブロックとし、２次元的にアクセスす
る際に、各ブロックの最初にアクセスするワードの１次
元アドレスを算出し、この１次元アドレスの行アドレス
に相当する値を上記メモリアレイの行アドレスとして１
回指定し、上記１次元アドレスの列アドレスに相当する
値に、各連続アクセスに共通する正または負のオフセッ
トの値を加えた値を上記メモリアレイの列アドレスとし
て順次設定し、列アドレスのみの指定によるブロック内
の連続アクセスを行い、上記連続アクセスを行うための
アドレス発生手段は、現在の連続アクセス開始アドレス
を記憶するメモリアドレス記憶手段と、第１のアドレス
増分の指定手段と、第２のアドレス増分の指定手段と、
第３のアドレス増分の指定手段と、１連続アクセスを１
回とし、連続アクセスの回数をカウントする第１のカウ
ント手段と、１連続アクセスを１回とし、連続アクセス
の回数をカウントする第２のカウント手段と、上記第１
のカウント手段の第１のカウント周期の指定手段と、上
記第２のカウント手段の第２のカウント周期の指定手段
と、連続アクセス開始アドレスを起点として、連続アク
セスを行う各々のワードのメモリアドレスへの変位を指
定する指定手段とからなり、各連続アクセスのアクセス
開始アドレスは、ページの最初にアクセスするワードの
１次元アドレスを初期値とし、現在の連続アクセス開始
アドレスを記憶する上記メモリアドレス記憶手段に対
し、１回の連続アクセスごとに、第１のアドレス増分を
加え、第１のカウント周期の連続アクセスごとに、第２
のアドレス増分を加え、第２のカウント周期の連続アク
セスごとに、第３のアドレス増分を加えることにより算
出され、各連続アクセスを行うワードのメモリアドレス
は、上記連続アクセスの開始アドレスに対し、上記連続
アクセスを行う各々のワードのメモリアドレスへの変位
を加えることにより算出されるものである。

【００３５】

【発明の実施の形態】以下、この発明の第１の実施形態
について図面を参照して説明する。

【００３６】すなわち、この発明をコピ―、ファクシミ
リ、プリンタの３機能を有する複合形の画像形成装置の
実施例について説明する。

【００３７】図１はこの発明の画像形成装置の一例とし
てのデジタル複写機の内部構造を示す概略構成ブロック
図である。

【００３８】図１に示すように、デジタル複写機は装置
本体１１０を備え、この装置本体１１０内には、後述す
る読み取り手段として機能するスキャナ１３、および画
像形成手段として機能するプリンタ１５が設けられてい
る。

【００３９】装置本体１１０の上面には、読取対象物、
つまり原稿Ｄが載置される透明なガラスからなる原稿載
置台１１２が設けられている。また、装置本体１１０の
上面には、原稿載置台１１２上に原稿を自動的に送る自
動原稿送り装置１０７（以下、ＡＤＦと称する）が配設
されている。このＡＤＦ１０７は、原稿載置台１１２に
対して開閉可能に配設され、原稿載置台１１２に載置さ
れた原稿Ｄを原稿載置台１１２に密着させる原稿押さえ
としても機能する。

【００４０】ＡＤＦ１０７は、原稿Ｄがセットされる原
稿トレイ１０８、原稿の有無を検出するエンプティセン
サ１０９、原稿トレイ１０８から原稿を一枚づつ取り出
すピックアップローラ１１４、取り出された原稿を搬送
する給紙ローラ１１５、原稿の先端を整位するアライニ
ングローラ対１１６、原稿載置台１１２のほぼ全体を覆
うように配設された搬送ベルト１１８を備えている。そ
して、原稿トレイ１０８に上向きにセットされた複数枚
の原稿は、その最下の頁、つまり、最終頁から順に取り
出され、アライニングローラ対１１６により整位された
後、搬送ベルト１１８によって原稿載置台１１２の所定
位置へ搬送される。

【００４１】ＡＤＦ７において、搬送ベルト１１８を挟
んでアライニングローラ対１１６と反対側の端部には、
反転ローラ１２０、非反転センサ１２１、フラッパ１２
２、排紙ローラ１２３が配設されている。後述するスキ
ャナ１３により画像情報の読み取られた原稿Ｄは、搬送
ベルト１１８により原稿載置台１１２上から送り出さ
れ、反転ローラ１２０、フラッパ１２１、および排紙ロ
ーラ１２２を介してＡＤＦ７上面の原稿排紙部１２４上
に排出される。原稿Ｄの裏面を読み取る場合、フラッパ
１２２を切換えることにより、搬送ベルト１１８によっ
て搬送されてきた原稿Ｄは、反転ローラ１２０によって
反転された後、再度搬送ベルト１１８により原稿載置台
１１２上の所定位置に送られる。

【００４２】装置本体１１０内に配設されたスキャナ１
３は、原稿載置台１１２に載置された原稿Ｄを照明する
光源としての露光ランプ１２５、および原稿Ｄからの反
射光を所定の方向に偏向する第１のミラー１２６を有
し、これらの露光ランプ１２５および第１のミラー１２
６は、原稿載置台１１２の下方に配設された第１のキャ
リッジ１２７に取り付けられている。

【００４３】第１のキャリッジ１２７は、原稿載置台１
１２と平行に移動可能に配置され、図示しない歯付きベ
ルト等を介して駆動モータにより、原稿載置台１１２の
下方を往復移動される。

【００４４】また、原稿載置台１１２の下方には、原稿
載置台１１２と平行に移動可能な第２のキャリッジ１２
８が配設されている。第２のキャリッジ１２８には、第
１のミラー１２６により偏向された原稿Ｄからの反射光
を順に偏向する第２および第３のミラー１３０、１３１
が互いに直角に取り付けられている。第２のキャリッジ
１２８は、第１のキャリッジ１２７を駆動する歯付きベ
ルト等により、第１のキャリッジ１２７に対して従動さ
れるとともに、第１のキャリッジに対して、１／２の速
度で原稿載置台１１２に沿って平行に移動される。

【００４５】また、原稿載置台１１２の下方には、第２
のキャリッジ１２８上の第３のミラー１３１からの反射
光を集束する結像レンズ１３２と、結像レンズ１３２に
より集束された反射光を受光して光電変換するＣＣＤセ
ンサ１３４とが配設されている。結像レンズ１３２は、
第３のミラー１３１により偏向された光の光軸を含む面
内に、駆動機構を介して移動可能に配設され、自身が移
動することで反射光を所望の倍率で結像する。そして、
ＣＣＤセンサ１３４は、入射した反射光を光電変換し、
読み取った原稿Ｄに対応する電気信号を出力する。

【００４６】一方、プリンタ１５は、潜像形成手段とし
て作用するレーザ露光装置１４０を備えている。レーザ
露光装置１４０は、光源としての半導体レーザ１４１
と、半導体レーザ１４１から出射されたレーザ光を連続
的に偏向する走査部材としてのポリゴンミラー１３６
と、ポリゴンミラー１３６を後述する所定の回転数で回
転駆動する走査モータとしてもポリゴンモータ１３７
と、ポリゴンミラーからのレーザ光を偏向して後述する
感光体ドラム１４４へ導く光学系１４２とを備えてい
る。このような構成のレーザ露光装置１４０は、装置本
体１１０の図示しない支持フレームに固定支持されてい
る。

【００４７】半導体レーザ１４１は、スキャナ１３によ
り読み取られた原稿Ｄの画像情報、あるいはファクシミ
リ送受信文書情報等に応じてオン・オフ制御され、この
レーザ光はポリゴンミラー１３６および光学系１４２を
介して感光体ドラム１４４へ向けられ、感光体ドラム１
４４周面を走査することにより感光体ドラム１４４周面
上に静電潜像を形成する。

【００４８】また、プリンタ１５は、装置本体１１０の
ほぼ中央に配設された像担持体としての回転自在な感光
体ドラム１４４を有し、感光体ドラム１４４周面は、レ
ーザ露光装置１４０からのレーザ光により露光され、所
望の静電潜像が形成される。感光体ドラム１４４の周囲
には、ドラム周面を所定の電荷に帯電させる帯電チャー
ジャ１４５、感光体ドラム１４４周面上に形成された静
電潜像に現像剤としてのトナーを供給して所望の画像濃
度で現像する現像器１４６、後述する用紙カセットから
給紙された被転写材、つまり、コピー用紙Ｐを感光体ド
ラム１４４から分離させるための剥離チャージャ１４７
を一体に有し、感光体ドラム１４４に形成されたトナー
像を用紙Ｐに転写させる転写チャージャ１４８、感光体
ドラム１４４周面からコピー用紙Ｐを剥離する剥離爪１
４９、感光体ドラム１４４周面に残留したトナーを清掃
する清掃装置１５０、および、感光体ドラム１４４周面
の除電する除電器１５１が順に配置されている。

【００４９】装置本体１１０内の下部には、それぞれ装
置本体から引出し可能な上段カセット１５２、中段カセ
ット１５３、下段カセット１５４が互いに積層状態に配
設され、各カセット内にはサイズの異なるコピー用紙が
装填されている。これらのカセットの側方には大容量フ
ィーダ１５５が設けられ、この大容量フィーダ１５５に
は、使用頻度の高いサイズのコピー用紙Ｐ、例えば、Ａ
４サイズのコピー用紙Ｐが約３０００枚収納されてい
る。また、大容量フィーダ１５５の上方には、手差しト
レイ１５６を兼ねた給紙カセット１５７が脱着自在に装
着されている。

【００５０】装置本体１１０内には、各カセットおよび
大容量フィーダ１５５から感光体ドラム１４４と転写チ
ャージャ１４８との間に位置した転写部を通って延びる
搬送路１５８が形成され、搬送路１５８の終端には定着
ランプ１６０ａを有する定着装置１６０が設けられてい
る。定着装置１６０に対向した装置本体１１０の側壁に
は排出口１６１が形成され、排出口１６１にはシングル
トレイのフィニッシャ１８０が装着されている。

【００５１】上段カセット１５２、中段カセット１５
３、下段カセット１５４、給紙カセット１５７の近傍お
よび大容量フィーダ１５５の近傍には、カセットあるい
は大容量フィーダから用紙Ｐを一枚づつ取り出すピック
アップローラ１６３がそれぞれ設けられている。また、
搬送路１５８には、ピックアップローラ１６３により取
り出されたコピー用紙Ｐを搬送路１５８を通して搬送す
る多数の給紙ローラ対１６４が設けられている。

【００５２】搬送路１５８において感光体ドラム１４４
の上流側にはレジストローラ対１６５が設けられてい
る。レジストローラ対１６５は、取り出されたコピー用
紙Ｐの傾きを補正するとともに、感光体ドラム１４４上
のトナー像の先端とコピー用紙Ｐの先端とを整合させ、
感光体ドラム１４４周面の移動速度と同じ速度でコピー
用紙Ｐを転写部へ給紙する。レジストローラ対１６５の
手前、つまり、給紙ローラ１６４側には、コピー用紙Ｐ
の到達を検出するアライニング前センサ１６６が設けら
れている。

【００５３】ピックアップローラ１６３により各カセッ
トあるいは大容量フィーダ１５５から１枚づつ取り出さ
れたコピー用紙Ｐは、給紙ローラ対１６４によりレジス
トローラ対１６５へ送られる。そして、コピー用紙Ｐ
は、レジストローラ対１６５により先端が整位された
後、転写部に送られる。

【００５４】転写部において、感光体ドラム１４４上に
形成された現像剤像、つまり、トナー像が、転写チャー
ジャ１４８により用紙Ｐ上に転写される。トナー像の転
写されたコピー用紙Ｐは、剥離チャージャ１４７および
剥離爪１４９の作用により感光体ドラム１４４周面から
剥離され、搬送路５２の一部を構成する搬送ベルト１６
７を介して定着装置１６０に搬送される。そして、定着
装置１６０によって現像剤像がコピー用紙Ｐに溶融定着
さた後、コピー用紙Ｐは、給紙ローラ対１６８および排
紙ローラ対１６９により排出口１６１を通してフィニッ
シャ１８０上へ排出される。

【００５５】搬送路１５８の下方には、定着装置１６０
を通過したコピー用紙Ｐを反転して再びレジストローラ
対１６５へ送る自動両面装置１７０が設けられている。
自動両面装置１７０は、コピー用紙Ｐを一時的に集積す
る一時集積部１７１と、搬送路１５８から分岐し、定着
装置１６０を通過したコピー用紙Ｐを反転して一時集積
部７１に導く反転路１７２と、一時集積部に集積された
コピー用紙Ｐを一枚づつ取り出すピックアップローラ１
７３と、取り出された用紙を搬送路１７４を通してレジ
ストローラ対１６５へ給紙する給紙ローラ１７５とを備
えている。また、搬送路１５８と反転路１７２との分岐
部には、コピー用紙Ｐを排出口１６１あるいは反転路１
７２に選択的に振り分ける振り分けゲート１７６が設け
られている。

【００５６】両面コピーを行う場合、定着装置１６０を
通過したコピ用紙Ｐは、振り分けゲート１７６により反
転路１７２に導かれ、反転された状態で一時集積部１７
１に一時的に集積された後、ピックアップローラ１７３
および給紙ローラ対１７５により、搬送路１７４を通し
てレジストローラ対１６５へ送られる。そして、コピー
用紙Ｐはレジストローラ対１６５により整位された後、
再び転写部に送られ、コピー用紙Ｐの裏面にトナー像が
転写される。その後、コピー用紙Ｐは、搬送路１５８、
定着装置１６０および排紙ローラ１６９を介してフィニ
ッシャ１８０に排紙される。

【００５７】フィニッシャ１８０は排出された一部構成
の文書を一部単位でステープル止めし貯めていくもので
ある。ステープルするコピー用紙Ｐが一枚排出口１６１
から排出される度にガイドバー１８１にてステープルさ
れる側に寄せて整合する。全てが排出され終わると紙押
えアーム１５２が排出された一部単位のコピー用紙Ｐを
抑えステープラユニット１８３がステープル止めを行
う。その後、ガイドバー１８１が下がり、ステープル止
めが終わったコピー用紙Ｐはその一部単位でフィニッシ
ャ排出ローラ１８５にてそのフィニッシャ排出トレイ１
８４に排出される。フィニッシャ排出トレイ１８４の下
がる量は排出されるコピー用紙Ｐの枚数によりある程度
決められ、一部単位に排出される度にステップ的に下が
る。また排出されるコピー用紙Ｐを整合するガイドバー
１８１はフィニッシャ排出トレイ１８４上に載った既に
ステープル止めされたコピー用紙Ｐに当たらないような
高さの位置にある。

【００５８】また、フィニッシャ排出トレイ１８４は、
ソートモード時、一部ごとにシフト（たとえば、前後左
右の４つの方向へ）するシフト機構（図示しない）に接
続されている。

【００５９】図２は画像形成装置の全体構成を示すブロ
ック図で、この装置は、基本的な複写機能を実行する基
本ユニット１、本装置を他のシステムと接続する時に画
像データを一時的に記憶したり、画像データを編集・加
工して複写するときに画像データを記憶するページメモ
リ等を有するシステム基本ユニット２、前記基本ユニッ
ト１から入力した画像データを電子的かつ半永久的に保
存するための光デイスク装置等を有し、かつ他のシステ
ムとの間で画像データあるいは制御データをやりとりす
る時に、画像データ及び制御データを他のシステムの制
御体系、画像フォーマットに変換する制御手段を有する
システム拡張ユニット３の３つのシステムで構成されて
いる。

【００６０】前記基本ユニット１とシステム基本ユニッ
ト２は制御データをやりとりする基本部システムインタ
フェース４と画像データをやりとりする基本部画像イン
タフェース５とにより接続されている。

【００６１】前記システム基本ユニット２とシステム拡
張ユニット３は制御データをやりとりする拡張部システ
ムインタフェース６と画像データをやりとりする拡張部
画像インタフェース７とにより接続されている。

【００６２】すなわち前記基本ユニット１とシステム拡
張ユニット３とは直接接続されておらず、制御データ及
び画像データのやりとりは必ずシステム基本ユニット２
を介して行われるようになっている。

【００６３】この画像形成装置は、システム基本ユニッ
ト２及びシステム拡張ユニット３の接続の有無により３
つの形態をとりうる。

【００６４】すなわち第１の形態は基本ユニット１のみ
の構成で、この構成での基本的な機能は複写機能であ
り、拡大縮小処理やマスキング／トリミング処理等の簡
易的な編集処理を伴う複写処理が可能である。

【００６５】第２の形態は基本ユニット１にシステム基
本ユニット２を接続した形態で、この形態では基本ユニ
ット１での複写機能のほかに、画像データを一時的に記
憶するページメモリを用いて、画像の回転処理、複数の
画像の合成処理等の編集処理が可能となる。また、この
システム基本ユニット２には、システム拡張ユニット３
の他にファクシミリ等の通信回線制御手段を構成するＦ
ＡＸ（ファクシミリ）ユニット８及び基本ユニット１の
プリンタを外部のパソコン等の制御機器のリモートプリ
ンタとして使用するためのプリンタコントローラ９を接
続することが可能となっており、このＦＡＸユニット８
から通信回線を介して他のシステムや機器に画像を送信
したり、逆に通信回線を介して他のシステムや機器から
画像データを受信することが可能であり、受信した画像
データは基本ユニット１に送られ後述するプリンタによ
り印字出力される。

【００６６】第３の形態は基本ユニット１、システム基
本ユニット２及びシステム拡張ユニット３を接続した形
態で図２に示す形態となる。

【００６７】この形態においては第１及び第２の形態で
の機能の他に画像データを電子的かつ半永久的に保存
し、保存した画像データを管理するデータ保存／管理機
能、後述するローカルエリアネットワーク（ＬＡＮ）回
線制御手段からＬＡＮ回線を介して他のシステムや機器
に画像を送信したり、逆にＬＡＮ回線を介して他のシス
テムや機器から画像データを受信するＬＡＮによる画像
データの送受信機能、汎用インタフェースを介してパー
ソナルコンピュータから送られてくる印字制御コードを
イメージデータに変換し、システム基本ユニット２のペ
ージメモリを介して基本ユニット１のプリンタから上記
イメージデータを印字出力するプリンタ機能等が可能と
なる。

【００６８】前記基本ユニット１は、図３に示すよう
に、制御部本体を構成するシステムＣＰＵ１１、操作部
及び表示部を備えたコントロールパネル１２、原稿から
画像を読み取る入力手段としてのイメージスキャナ１
３、画像処理回路１４及び出力手段としてのプリンタ１
５で構成されている。前記システムＣＰＵ１１は基本部
システムバス１６を介してコントロールパネル１２、ス
キャナ１３、画像処理回路１４及び画像形成出力を行う
出力手段としてのプリンタ１５と接続され、これらを制
御するようになっている。この基本部システムバス１６
は前記基本部システムインタフェース４に接続されてい
る。

【００６９】前記スキャナ１３は列状に配置された複数
（１ライン）の受光素子からなるＣＣＤラインセンサ
（図示せず）を有し、原稿台（図示せず）に載置された
原稿の画像をシステムＣＰＵ１１からの指示に従い１ラ
イン毎に読みとり、画像の濃淡を８ビットのデジタル・
データに変換した後、スキャナインタフェースを介し
て、同期信号と共に時系列デジタル・データとして画像
処理回路１４へ出力する。

【００７０】前記プリンタ１５は、レーザ光学系（図示
せず）と転写紙に画像形成が可能な電子写真方式を組み
合わせた画像形成部（図示せず）から構成され、システ
ムＣＰＵ１１からの指示に従い画像処理回路１４から４
ビットのデジタル画像データをプリンタインタフェース
を介して、同期信号に同期して入力し、画像データの大
きさに応じたパルス幅のレーザ光により感光体ドラム
（図示せず）上に静電潜像を形成した後、可視化手段
（図示せず）により上記静電潜像を可視化し、転写手段
（図示せず）により可視化された画像を転写紙に転写
し、定着手段（図示せず）により転写紙上の画像を定着
して該転写紙を出力するものである。

【００７１】前記コントロールパネル１２は、本装置の
動作モードやパラメータを設定する操作部とシステムの
状態、またはシステム基本ユニット２のページメモリに
格納された画像イメージを表示する表示部から構成され
る。

【００７２】前記システムＣＰＵ１１は、後述するシス
テム基本ユニット２の各部も制御するようになってい
る。

【００７３】前記画像処理回路１４は、図４に示すよう
に、平滑化エッジ強調回路１４ａ、編集／移動回路１４
ｂ、拡大／縮小回路１４ｃ及び階調変換回路１４ｄから
なる。

【００７４】前記平滑化エッジ強調回路１４ａは、画像
読み取り時に混入したノイズを平滑化回路により除去
し、平滑化によってボケが生じたエッジをエッジ強調回
路により先鋭化する。

【００７５】前記編集／移動回路１４ｂは、ライン単位
の簡易的な編集処理を行うブロックで、例えばライン方
向の移動処理、マスキング／トリミング処理を行う。

【００７６】前記拡大／縮小回路１４ｃは、指定した変
倍率に応じた画素の繰り返し処理あるいは間引き処理と
補間処理の組み合わせにより拡大縮小処理を行う。

【００７７】前記階調変換回路１４ｄは、面積階調手法
を用いて前記スキャナ１３で読み取った１画素８ｂｉｔ
の画像データを指定した階調数に階調変換する。そして
階調変換した画像データはプリンタのビット数である１
画素４ｂｉｔの画像データでプリンタ１５、あるいはス
キャナデータバス１７および前記基本部画像インタフェ
ース５を介して前記システム基本ユニット２へ送られ
る。

【００７８】前記プリンタ１５の入出力特性の非線形性
の補正は面積階調手法を用いて階調処理を行うときに同
時に行われる。

【００７９】前記システム基本ユニット２は、図４に示
すように、画像データとしてスキャナ１３により読み取
ったビットイメージデータとこのイメージデータを圧縮
した符号化データ等を記憶するページメモリ２８、基本
ユニット１内のシステムＣＰＵ１１とシステム拡張ユニ
ット３内のＣＰＵとの制御情報の通信を制御したり、基
本ユニット１およびシステム拡張ユニット３からのペー
ジメモリ２８へのアクセスを制御するシステム制御回路
２１、ページメモリ２８のアドレスを生成するページメ
モリアドレス制御回路２６、システム基本ユニット２内
の各デバイス間のデータ転送を行う画像バス２９、この
画像バス２９を介してページメモリ２８と他のデバイス
とのデータ転送を行うときのデータ転送を制御するペー
ジメモリデータ制御回路２７を設けている。

【００８０】ページメモリ２８は、１ページ分のイメー
ジデータを記憶する画像領域（ワークエリア、画像メモ
リ）２８ａと、複数ページ分の圧縮された符号化データ
を記憶する符号領域（ファイルエリア）２８ｂとから構
成されている。上記画像領域２８ａが後述するＤＲＡＭ
により構成されている。

【００８１】また、基本部画像インタフェース５を介し
て基本ユニット１と画像データを転送するときに画像デ
ータをインタフェースする画像データＩ／Ｆ２１０、解
像度の異なる機器に画像データを送信するときに画像デ
ータを他の機器の解像度に変換したり、解像度の異なる
機器から受信した画像データを基本ユニット１のプリン
タ１５の解像度に変換したり、２値画像データの９０度
回転処理を実行する解像度変換２値回転回路２１２、フ
ァクシミリ送信や光ディスク記憶のように画像データを
圧縮して送信したり、記憶したりするデバイスのために
入力した画像データを圧縮したり、圧縮された形態の画
像データがプリンタ１５を介して可視化するために伸長
する圧縮／伸長回路２１１を設けている。

【００８２】また、文字フォントが記憶されているＦＯ
ＮＴメモリ、システムＣＰＵ１１が使用する制御情報を
一時的に記憶するワークメモリ、システム基本ユニット
２を使用して処理を行う時の処理プログラムが記憶され
ているプログラムメモリ等で構成されるシステムメモリ
（ＲＯＭ／ＲＡＭ）２４、基本部システムバス１６のデ
バイス間でのデータ転送を高速に行うためのシステムＤ
ＭＡコントローラ２３、プリンタコントローラ９とシス
テムＣＰＵ１１との間で制御情報のやり取りをしたり、
プリンタコントローラ９と画像バス２９との間で画像デ
ータ転送を行うときに上記制御情報および画像データを
インタフェースするプリンタコントローラインタフェー
ス２１３を設けている。

【００８３】さらに、システム制御回路２１に接続さ
れ、システムＣＰＵ１１とシステム拡張ユニット３のＣ
ＰＵとの間で制御情報の通信を行うときに制御情報を記
憶させるための通信メモリ２５、画像データＩ／Ｆ２１
０に接続され、プリンタ１５から画像データを出力する
ときに画像データを９０度あるいは１８０度回転して出
力するときに使用する多値回転メモリ２１４を設けてい
る。

【００８４】なお、前記ＦＡＸユニット８及びプリンタ
コントローラ９はオプションにより接続されようになっ
ている。

【００８５】前記システム拡張ユニット３は、図５に示
すように、内部の各デバイスを拡張部システムバス４３
を介して制御する拡張ＣＰＵ３１、拡張部システムバス
４３上でのデータ転送を制御する拡張ＤＭＡコントロー
ラ３２、汎用的なＩＳＡバス４４、拡張部システムバス
４３とＩＳＡバス４４をインタフェースするＩＳＡバス
コントローラ３３、拡張部システムバス４３に接続され
画像データを電子的に保存するための保存手段、例えば
ハードディスク装置３５、そのインタフェースであるハ
ードディスクインターフェース３４、前記ＩＳＡバス４
４に接続され画像データを電子的に保存するための保存
手段、例えば光ディスク装置３８、そのインタフェース
である光ディスクインタフェース３７、ＬＡＮ機能を実
現するためのローカルエリアネットワーク回線制御装置
（ＬＡＮ）４１、プリンタ機能を実現するためのプリン
タコントローラ制御装置４０、Ｇ４・ＦＡＸ制御機能を
有するＧ４・ＦＡＸ制御回路３９、ＳＣＳＩ仕様のデバ
イスを接続するときに使用する拡張ＳＣＳＩインタフェ
ース４２、前記プリンタコントローラ制御装置４０から
のイメージデータを前記拡張画像インタフェース７を介
してシステム基本ユニット２へ出力するための拡張部画
像バス４５、前記拡張部システムバス４３と拡張部画像
バス４５との間でデータをやりとりするときのインタフ
ェースを行うバッファメモリ３６で構成される。

【００８６】なお、前記光ディスクインターフェース３
７、光ディスク装置３８、Ｇ４・ＦＡＸ制御回路３９、
プリンタコントローラ制御装置４０、ローカルエリアネ
ットワーク回線制御装置４１、拡張ＳＣＳＩインターフ
ェース４２はオプションでありシステム拡張ユニット３
から着脱可能な構成となっている。

【００８７】前記光ディスク装置３８は、インタフェー
ス３７を介してＩＳＡバス４４と接続され、前記拡張Ｃ
ＰＵ３１は、ＳＣＳＩコマンドを用いて拡張部システム
バス４３、ＩＳＡバスコントローラ３３、ＩＳＡバス４
４を介して前記光ディスク装置３８を制御する。

【００８８】前記ローカルエリアネットワーク回線制御
装置４１は、接続されるネットワークシステムのプロト
コルに基づいてネットワーク上の他の機器と制御データ
やイメージデータの通信を制御する回線制御部、ＬＡＮ
からの通信制御データやイメージデータ、あるいはシス
テム拡張バスからの制御データやイメージデータを一時
的に格納しておく共有メモリ、システム拡張バスインタ
フェースから構成される。

【００８９】前記プリンタコントローラ制御装置４０
は、パーソナルコンピュータとの間で制御コードやイメ
ージデータのやりとりを行うセントロニクス準拠のパラ
レルインタフェース、ビットイメージデータをシステム
基本ユニットのページメモリ２８へ転送するためのシス
テム拡張部画像バス４５とのインタフェースをとるシス
テム拡張画像バスインタフェース、装置内のイメージデ
ータの転送を制御するイメージデータ転送制御部、パー
ソナルコンピュータからの制御コードを解釈し、拡張部
システムバス４３及びＩＳＡバス４４を介して拡張ＣＰ
Ｕ３１に制御情報を知らせたり、パーソナルコンピュー
タからの印字制御コードを解釈し、ビット情報に変換し
た後、ビット情報を装置内のメモリに記憶する制御手
段、ＩＳＡバス４４とのインタフェースをとるシステム
拡張バスインタフェースとから構成される。

【００９０】次に前記システム基本ユニット２内の要部
の構成と機能について詳細を説明する。

【００９１】前記システム制御回路２１は、図７に示す
ように、前記システムＣＰＵ１１と拡張ＣＰＵ３１との
制御情報の通信を制御する通信メモリアクセス制御回路
４０１、前記通信メモリ２５とのインタフェースをとる
通信メモリインターフェース４０２、基本ユニット１お
よびシステム拡張ユニット３からのページメモリ２８へ
のアクセスを制御するページメモリアクセス制御回路４
０３、基本部システムバス１６を介して基本ユニット１
のシステムＣＰＵ１１から送られてくる制御情報やイメ
ージ情報を同時に送られてくるアドレスをデコードして
該当するシステム基本ユニット２内のブロックに上記制
御情報あるいはイメージ情報を振り分ける基本部システ
ムバスインタフェース４０５、システム拡張ユニット３
からの制御情報やイメージ情報を同時に送られてくるア
ドレスをデコードして回路内の該当するブロックに振り
分けるシステム拡張バスインタフェース４０６、基本部
システムバス１６上のページメモリアクセスが可能な手
段（基本ユニット内のＣＰＵ１１およびＤＭＡコントロ
ーラ２２）やシステム拡張バス４３上のページメモリア
クセスが可能な手段（システム拡張ユニット３のＣＰＵ
３１およびＤＭＡコントローラ３２）が各々のシステム
バスを介してページメモリ２８内の画像データをアクセ
スするときに、前記ページメモリアクセス制御回路４０
３とページメモリ２８の間で画像データのやりとりをイ
ンタフェースするページメモリインタフェース４０４か
ら構成される。

【００９２】前記通信メモリアクセス制御回路４０１は
基本ユニット１のＣＰＵ１１とシステム拡張ユニット３
のＣＰＵ３１がシステム制御回路２１内の通信メモリイ
ンタフェース４０２を介して通信メモリ２５と制御コー
ドの受け渡しを行うとき、その通信メモリ２５のアクセ
スを制御する。

【００９３】前記通信メモリ２５は基本ユニット１のＣ
ＰＵ１１及びシステム拡張ユニットのＣＰＵ３１のメモ
リ空間にマッピングされており、それぞれからは特定の
領域をアクセスすることにより前記通信メモリ２５との
データのリード、ライトが可能となる。

【００９４】前記通信メモリアクセス制御回路４０１
は、図８に示すように、調停回路４１０、通信メモリア
クセスシーケンサ４１２、双方向セレクタ４１３及び割
込制御回路４１４により構成される。

【００９５】前記調停回路４１０は基本ユニット１のＣ
ＰＵ１１とシステム拡張ユニット３のＣＰＵ３１の通信
メモリアクセスの優先度制御を行う。前記基本ユニット
１のＣＰＵ１１とシステム拡張ユニット３のＣＰＵ３１
が通信メモリ２５を同時にアクセスした時には、設定さ
れた優先度に基づきどちらか一方のアクセスを許可し、
他方のアクセスを待たせる。

【００９６】前記通信メモリアクセスシーケンサ４１２
は、許可されたＣＰＵの要求に基づき通信メモリ２５に
対してリードあるいはライトの制御信号を出力する。

【００９７】前記双方向セレクタ４１３は、調停回路４
１０の調停結果に基づき、許可された制御手段が出力し
た通信メモリ２５に対するアドレスを通信メモリアクセ
スシーケンサ４１２が出力するタイミング信号に同期し
て通信メモリ２５へ出力する。そしてライト動作におい
ては許可されたＣＰＵがアドレスと一緒に出力する通信
情報（データ）をアドレス情報と共に通信メモリ２５へ
出力する。また、リード動作においては許可されたＣＰ
Ｕからの通信メモリ２５に対するアドレスと通信メモリ
アクセスシーケンサ４１２が出力するタイミング信号に
より通信メモリ２５から読み出された通信情報を入力
し、許可されたＣＰＵへ出力する。

【００９８】前記ページメモリアクセス制御回路４０３
は、図９に示すように、調停回路４３０、データレジス
タ４３１、４３２、４３６、４３７、アドレスレジスタ
４３３、双方向セレク４３４及びページメモリアクセス
シーケンサ４３５により構成さている。

【００９９】前記調停回路４３０は、基本ユニット１の
ＣＰＵ１１とシステム拡張ユニット３のＣＰＵ３１のペ
ージメモリアクセスの優先度制御を行う。ＣＰＵ１１と
ＣＰＵ３１がページメモリ２８を同時にアクセスした時
には、設定された優先度に基づきどちらか一方のＣＰＵ
のアクセスを許可し、他方のＣＰＵのアクセスを待たせ
る。

【０１００】前記ページメモリアクセスシーケンサ４３
５は、許可されたＣＰＵの要求に基づきページメモリ２
８に対してリードあるいはライトの制御信号をアドレス
制御回路２６に出力する。

【０１０１】前記双方向セレクタ４３４は、調停回路４
３０の調停結果に基づき、許可されたＣＰＵが出力した
ページメモリ２８に対するアドレスをページメモリアク
セスシーケンサ４３５が出力するタイミング信号に同期
してアドレス制御回路２６へ出力する。そしてライト動
作においては許可されたＣＰＵがアドレスと一緒に出力
する情報（データ）をアドレス情報と共にデータ制御回
路２７へ出力する。また、リード動作においては許可さ
れたＣＰＵからのページメモリ２８に対するアドレスと
ページメモリアクセスシーケンサ４３５が出力するタイ
ミング信号によりページメモリ２８から読み出された画
像データをデータ制御回路２７を介して入力し、上記許
可されたＣＰＵへ出力する。

【０１０２】前記データレジスタ４３１及びデータレジ
スタ４３２は、基本ユニット１がページメモリ２８をア
クセスするときにデータを一時的に蓄えるレジスタであ
り、前記アドレスレジスタ４３３は基本ユニット１が出
力するページメモリ２８のアドレスを一時的に記憶して
おくレジスタである。

【０１０３】ここで、基本ユニット１がデータレジスタ
４３１を使用してページメモリ２８をアクセスする場合
は、基本ユニット１が出力したアドレスがアドレスレジ
スタ４３３に一時的に蓄えられ、アドレス制御回路２６
を介してページメモリ２８へ出力される。これに対して
基本ユニット１がデータレジスタ４３２を使用してペー
ジメモリ２８をアクセスする場合、基本ユニット１が出
力するアドレスは無視され、アドレス制御回路２６のア
ドレス発生部が設定情報に基づいてアドレスをページメ
モリ２８に出力する。

【０１０４】また前記データレジスタ４３６及びデータ
レジスタ４３７は、システム拡張ユニット３がページメ
モリ２８をアクセスするときにデータを一時的に蓄える
レジスタであり、システム拡張ユニット３がページメモ
リ２８をアクセスする場合は２つのレジスタ共アドレス
制御回路２６のアドレス発生部が設定情報に基づいてア
ドレスをページメモリ２８に出力する。

【０１０５】基本ユニット１のシステムＤＭＡコントロ
ーラ２３は基本部システムバス２２上のデバイス間のデ
ータ転送を基本ユニット１のＣＰＵ１１を介在せずにハ
ード的に高速に転送するためのコントローラである。

【０１０６】前記システムＤＭＡコントローラ２３を使
用してデータ転送を行う処理としては、ＦＡＸ送受信処
理におけるページメモリ２８とＦＡＸユニット８間の圧
縮データ（コードデータ）の転送、ページメモリ２８上
のイメージをコントロールパネル１２に表示するための
ページメモリ２８とコントロールパネル１２間のイメー
ジデータの転送、操作画面をコントロールパネル１２に
表示するためのシステムメモリ２４とコントロールパネ
ル１２間のデータ転送等がある。

【０１０７】前記ページメモリ２８のアドレスを生成す
るアドレス制御回路２６は、図１０に示すように、画像
バス２９からのリクエストによって各種の転送シーケン
スを実行する転送制御シーケンサ６１０、画像バス２９
のリクエストとシステムバス２２のリクエストを調停を
行う調停部６１１、画像バス２９からの転送において複
数チャンネルの各種メモリアドレスを発生するアドレス
発生部６１２、このアドレス発生部６１２から出力され
るアドレスとシステムアドレスとを切り換えるセレクタ
６１３、ＤＲＡＭ（画像領域２８ａ）のアドレス及び制
御信号を発生するＤＲＡＭ制御部６１４から構成されて
いる。

【０１０８】前記アドレス制御回路２６は、画像バス２
９及びシステムバス２２の２系統からメモリ・アクセス
・リクエストを受け付ける。このリクエストは調停部６
１１により調停が行われ、調停に勝った側のデータ転送
処理が行われる。

【０１０９】システムバス側のリクエストが調停に勝っ
た場合、セレクタ６１３によって選択されたシステムア
ドレスはＤＲＡＭ制御部６１４に入力される。ＤＲＡＭ
制御部６１４は入力されたアドレスをＤＲＡＭ（画像領
域２８ａ）のアドレスに変換すると共に、リード、ライ
トに必要な制御信号を発生する。

【０１１０】また、転送制御シーケンサ６１０には画像
バス２９からリクエストと共にアドレスチャンネル信号
が入力され、アドレス発生部６１２内の複数のアドレス
発生器から１つを選択する。画像バス２９側のリクエス
トが調停に勝つと、選択されたチャンネルのメモリアド
レスがアドレス発生部６１２から出力され、ＤＲＡＭ制
御部６１４に入力される。

【０１１１】前記アドレス発生部６１２は、図１１に示
すように、４チャンネルの２次元アドレス発生器６３
１、６３２、６３３、６３４、２チャンネルのＦＩＦＯ
アドレス発生器６３５、６３６及び転送シーケンサから
のチャンネルセレクト信号によって、それらの発生する
メモリアドレスの内の１つを選択するセレクタ６３７に
より構成されている。

【０１１２】このような各種のアドレスの発生可能な２
次元アドレス発生器を使用することによって、ページメ
モリ２８の任意の矩形領域に対する転送、回転読み出し
や繰り返し読み出し、また、２次元アドレス発生器を２
チャンネル使用することによって、ページメモリ２８の
任意の領域間で画像の移動、回転、縦横変換、繰り返
し、鏡像等の画像編集が可能である。

【０１１３】ＦＩＦＯアドレス発生器６３５、６３６
は、ページメモリ２８をＦＩＦＯメモリとして使用する
ためのＦＩＦＯアドレス、ＦＩＦＯ制御に必要なステー
タスを発生する。

【０１１４】ステータスとしては、ＦＩＦＯフル（ＦＩ
ＦＯ領域が未読出しのデータで満杯の状態）、ＦＩＦＯ
エンプティー（ＦＩＦＯ領域に未読出しのデータがない
状態）、ＦＩＦＯハーフ（ＦＩＦＯ領域に半分以上の未
読出しデータがある状態）がある。また、システムＣＰ
Ｕ１１からＦＩＦＯのレジスタを読み出すことによっ
て、ＦＩＦＯに入っているデータ量及び空き容量を知る
ことが出来る。

【０１１５】これらのステータスを用いてＦＩＦＯ制御
を行うことで、画像バス２９のデバイスからデバイス、
または、画像バス２９のデバイスからシステムバス２２
へ転送する際に、それぞれの転送速度や、転送タイミン
グの差をＦＩＦＯメモリで吸収することができ、高速な
データ転送が可能である。

【０１１６】また、ＦＩＦＯアドレス発生器６３５、６
３６はＦＩＦＯ制御を行わない場合、１チャンネルにつ
き２チャンネル分の１次元アドレス発生器として使用す
ることが可能である。

【０１１７】前記データ制御回路２７は、図１２に示す
ように、システム基本ユニット２内の画像バス２９上の
デバイス間のデータ転送、および画像バス２９上のデバ
イスとページメモリ２８間のデータ転送を制御する画像
データ転送制御部７０１、ビットブロック転送及び種々
のラスタオペレーション（論理演算）を実行するイメー
ジ処理部７０２、基本ユニット１のＣＰＵ１１あるいは
システム拡張ユニット３のＣＰＵ３１が前記システム制
御回路２１を介してページメモリ２８をアクセス（リー
ド／ライト）するときのデータをインタフェースするシ
ステムインターフェース７０３、ページメモリ２８への
書き込み処理において前記アドレス制御回路２６のペー
ジメモリアクセス調停結果に基づいて前記画像データ転
送制御部７０１を介して送られてくる画像バス２９上の
デバイスからのデータか、あるいはシステムインターフ
ェース７０３を介して送られてくるＣＰＵ（基本ユニッ
ト１のＣＰＵ１１あるいはシステム拡張ユニット３のＣ
ＰＵ３１）からのデータかを選択するセレクタ７０４、
ページメモリ２８からのデータの読出し処理において前
記アドレス制御回路２６のページメモリアクセス調停結
果に基づいて前記画像データ転送制御部７０１を介した
画像バス２９上のデバイスへデータを送るか、あるいは
システムインターフェース７０３を介したＣＰＵ（基本
ユニット１のＣＰＵ１１あるいはシステム拡張ユニット
３のＣＰＵ３１）へデータを送るかを選択するセレクタ
７０５で構成されている。

【０１１８】次に、図１２に示した前記画像データ転送
制御部７０１の制御について説明する。画像データ転送
制御部７０１が制御する画像データの転送形態には次の
２つの形態がある。

【０１１９】１つの形態はシステム基本ユニット２の画
像バス２９上のＩ／Ｏデバイス間のデータ転送で、ソー
ス（転送元）／ディスティネーション（転送先）とも画
像バス２９上にあり、ソースから画像データ転送制御部
７０１内のデータバッファにデータを取り込むリードサ
イクルとデータバッファ上のデータをディスティネーシ
ョンに書き込むライトサイクルの２サイクルで構成され
る。

【０１２０】もう１つの形態はシステム基本ユニット２
の画像バス２９上のＩ／Ｏデバイスとページメモリ２８
間のデータ転送で、Ｉ／Ｏデバイスと画像データ転送制
御部７０１内のデータバッファ間のデータ転送サイクル
と、データバッファとページメモリ２８間のデータ転送
の２つのサイクルで構成される。

【０１２１】ページメモリ２８とデータバッファ間は画
像バス２９と独立なため、２つのサイクルは並行して動
作することが可能となっている。

【０１２２】また画像データ転送制御部７０１は上記し
た２つの形態のデータ転送を８チャンネル指定すること
が可能で、同時に８チャンネルのデータ転送が可能とな
っている。

【０１２３】前記画像データ転送制御部７０１は、図１
３に示すように、データバッファ７４０、画像バス優先
度制御部７４１、転送制御シーケンサ７４２、ページメ
モリ優先度制御部７４３、ページメモリタイミング制御
部７４４、ターミナルカウンタ７４５、割込制御部７４
６、制御バスインターフェース７４７、パラメータレジ
スタ７４８及びＩ／Ｏバッファ７４９により構成されて
いる。

【０１２４】前記データバッファ７４０はデータ転送に
おいてソースからのデータを一時的に格納しておくデー
タレジスタをチャンネル数分有する。

【０１２５】前記画像バス優先度制御部７４１は、画像
バス２９上のデバイスからのデータ転送リクエスト（Ｒ
ＥＱ）を入力し、所定の優先度制御によりデータ転送を
許可するデバイスを決定し、許可されたデバイスにデー
タ転送を開始を通知（ＡＣＫ）する。

【０１２６】前記転送制御シーケンサ７４２は、前記画
像バス優先度制御部７４１の優先度制御結果に基づいて
決定したソースデバイスとディスティネーションデバイ
ス間のデータ転送のタイミング信号を生成し画像バス２
９に出力する。

【０１２７】前記ページメモリ優先度制御部７４３は、
データバッファ７４０が出力するリクエスト信号を入力
し、ページメモリ２８とデータバッファ７４０との間の
データ転送チャンネルを所定の優先度に基づいて決定す
る。

【０１２８】前記ページメモリタイミング制御部７４４
は、ページメモリ優先度制御部７４３の優先度制御結果
に基づいて決定した転送チャンネルのページメモリ２８
とデータバッファ７４０間のデータ転送のタイミング信
号を生成しアドレス制御回路２６に出力する。データバ
ッファ７４０からの転送リクエスト信号は、ページメモ
リ２８へのライト処理においては画像バス２９上のデバ
イスからのデータがデータバッファ７４０内に格納され
ている状態のときに、ページメモリ２８からのデータの
リード処理においてはデータバッファ７４０内にデータ
が格納されていない状態のときに、ページメモリ優先度
制御部７４３に出力される。

【０１２９】前記パラメータレジスタ７４８は、転送チ
ャンネル毎の転送元、転送先、転送バイト数、転送終了
時の割り込み処理の有無等を設定しておくレジスタであ
る。前記画像バス２９は、３２ビットのデータ幅を有
し、１画素のビット幅によらず常に３２ビットのデータ
転送が行われる。例えばスキャナ１３から２値（１ビッ
ト／画素）のデータをページメモリ２８へ書き込む場合
は、画像バス２９上は３２画素データが一度に画像デー
タＩ／Ｆ２１０から画像データ転送制御部７０１を介し
てページメモリ２８へ転送され、また多値（４ビット／
画素）のデータをページメモリ２８へ書き込む場合は、
８画素のデータが画像バス２９上を一度に転送される。
データの３２ビット化は画像バス２９上の各デバイスで
１画素のビット数に応じてそれぞれ行われる。

【０１３０】前記画像バス２９上のデータ転送優先度制
御はプリンタ１５への出力、スキャナ１３からの入力処
理のように、データ転送を途中で停止したり、待たせた
りできないデバイスからの転送リクエストを優先的に許
可し、圧縮／伸長処理や解像度変換処理のようにデータ
転送を待たせることが可能なデバイスの転送リクエスト
は優先度の高いデバイスからの転送リクエストがないと
きのみ許可するというようにデバイスの性質により優先
度を決定するように決められている。

【０１３１】ところで、図３のシステムバス１６にはタ
イマ９００が接続される。このタイマー９００は、図１
４に示すように、タイマー制御部９０１、基準クロック
発生回路９０２、基準クロック分周回路９０３、ダウン
カウンタ９０４で構成される。

【０１３２】タイマー制御部９０１はシステムＣＰＵ１
１からシステムバス１６を介して、基準クロック分周回
路９０２の分周比設定、ダウンカウンタ９０４のカウン
ト開始及び停止の制御を行う。

【０１３３】また、タイマー制御部９０１はダウンカウ
ンタ９０４から出力されるキャリーダウン信号によりシ
ステムＣＰＵ１１に対して割り込み信号を発生すること
が可能である。

【０１３４】基準クロック発生回路９０２は水晶発振器
により２５ＭＨｚの正確な方形波を発生する。

【０１３５】基準クロック分周回路９０３はシステムＣ
ＰＵ１１からの設定により、基準クロックを１／１から
１／６５５３６までの任意の分周比で１／ｎの周波数に
分周する。

【０１３６】ダウンカウンタ９０４は３２ビットのバイ
ナリ・ダウンカウンタで分周クロックに同期してカウン
トダウンされる。このダウンカウンタ９０４の初期値は
システムＣＰＵ１１よりシステムバス１６を介して設定
される。

【０１３７】また、ダウンカウンタ９０４にキャリーダ
ウン（０からの繰り下がり）が生じると前回システムＣ
ＰＵ１１によって設定された初期値が自動的に設定され
る。このダウンカウンタ９０４の値はシステムＣＰＵ１
１からシステムバス１６を介していつでも読み出すこと
ができる。

【０１３８】また、ダウンカウンタ９０４のカウントダ
ウンの開始及び停止はタイマー制御部９０１から出力さ
れるカウントイネーブル信号によって制御される。

【０１３９】次に、図１３の画像バス優先度制御部７４
１の詳細な構成について図１５を参照して説明する。画
像バス優先度制御部７４１は画像バス転送リクエスト調
停部、９１０、８チャンネル分のリクエストマスク回路
９１１、８チャンネル分のリクエスト発生部９１２によ
り構成される。

【０１４０】リクエスト発生部９１２は８チャンネルの
転送チャンネルごとに独立している。各チャンネルのリ
クエスト発生部９１２には画像バス転送リクエスト信号
とチャンネルバッファステータスが入力され、両者の条
件が満たされたとき内部の有効な転送リクエストを発生
する。ここで、画像バス転送リクエスト信号は画像バス
２９に接続されたデバイスが画像バス２９でのデータ転
送を要求する際にアクティブにされる信号である。チャ
ンネルバッファステータスは、各転送チャンネルのデー
タ受け渡し用のデータバッファ７４０の状態を表す信号
で、そのチャンネルのデータバッファに有効なデータが
入っていない“エンプティ”の状態及び有効なデータが
入っている“フル”の２つの状態がある。

【０１４１】画像バス２９のデバイスからデータバッフ
ァ７４０へのデバイス・リード転送の場合、転送したい
チャンネルのデータバッファのバッファステータスが
“エンプティ”でかつデバイスからそのチャンネルに対
するリクエスト信号がアクティブな時、リクエスト発生
部９１１より内部の有効な転送リクエストが発生する。
また、データバッファ７４０から画像バス２９のデバイ
スへのデバイス・ライト転送の場合、転送したいチャン
ネルのデータバッファ７４０に有効なデータがありバッ
ファステータスが“フル”でかつデバイスからそのチャ
ンネルに対するリクエスト信号がアクティブな時、リク
エスト発生部９１２より内部の有効な転送リクエストが
発生する。

【０１４２】リクエストマスク回路９１１は前段のリク
エスト発生部９１２で作られた転送リクエストを有効に
するか否かを制御している。

【０１４３】転送チャンネル・イネーブルはそのチャン
ネルの転送の許可・非許可を決定する。

【０１４４】ＴＣマスクは転送量制御を行うためのもの
で、ターミナルカウンタ７４５に予め転送したいワード
数を設定し、所定のワード数を転送し終わるとＴＣマス
クがアクティブになりそのチャンネルの転送が禁止され
る。この転送量制御を行わない場合は設定によりＴＣマ
スクを常に非アクティブにしておく。

【０１４５】ＦＩＦＯ制御マスクはＦＩＦＯ制御を行う
際にそのチャンネルの転送許可・禁止を制御しており、
ＦＩＦＯ制御マスクはアクティブで転送禁止、非アクテ
ィブで転送許可となる。

【０１４６】ＦＩＦＯ制御をＦＩＦＯアドレス発生器６
３５、６３６からのＦＩＦＯステータスで行うか、ター
ミナルカウンタ７４５の転送比較器の比較結果で行うか
またはＦＩＦＯ制御を行わないかはシステムＣＰＵ１１
からの設定により選択する。ＦＩＦＯ制御を行わない場
合は設定によりＦＩＦＯ制御マスクを常に非アクティブ
にしておく。

【０１４７】画像バス転送リクエスト調停部９１０はリ
クエストマスク回路９１１が発生する８チャンネル分の
転送リクエストを調停し１チャンネルを選択し、選択さ
れたチャンネルのデバイスに対しリクエストが受け付け
られ転送を許可したことを示す画像バス転送アクノリッ
ジ信号を出力する。このアクノリッジ信号を受け取った
デバイスは画像バス２９上でデータ転送を行う。

【０１４８】複数のチャンネルから転送リクエストが発
生した場合に行う調停の優先度制御はチャンネル１から
８をリング状に並べたときに前回転送を行ったチャンネ
ルの優先度が最も低くなるラウンドロビン制御を行って
いる。よって、８チャンネル全てが転送リクエストを出
し続けていても８回転送が行われる内に必ず順番が回っ
てくるため各チャンネル均等に転送が行われる。

【０１４９】次に、図１３のページメモリ優先度制御部
７４３の詳細な構成を図１６を参照して説明する。この
ページメモリ優先度制御部７４３はページメモリ転送リ
クエスト調停部９２１、８チャンネル分のリクエストマ
スク回路９２２、８チャンネル分のリクエスト発生部９
２３により構成される。

【０１５０】リクエスト発生部９２３は８チャンネルの
転送チャンネルごとに独立している。各チャンネルのリ
クエスト発生部９２３にはチャンネルバッファステータ
スが入力され、チャンネルバッファステータスの条件が
満たされたとき内部の有効な転送リクエストを発生す
る。

【０１５１】チャンネルバッファステータスは各転送チ
ャンネルのデータ受け渡し用のデータバッファ７４０の
状態を表す信号で、そのチャンネルのデータバッファ７
４０に有効なデータが入っていない“エンプティ”の状
態及び有効なデータが入っている“フル”の２つの状態
がある。

【０１５２】ページメモリ４０４からデータバッファ７
４０へのメモリ・リード転送の場合、転送したいチャン
ネルのデータバッファ７４０のバッファステータスが
“エンプティ”つまりデータの受け取りが可能な時、リ
クエスト発生部９２３より内部の有効な転送リクエスト
が発生する。

【０１５３】また、データバッファ７４０からページメ
モリ４０４へのメモリ・ライト転送の場合、転送したい
チャンネルのデータバッファ７４０に有効なデータがあ
りバッファステータスが“フル”である時、リクエスト
発生部９２３より内部の有効な転送リクエストが発生す
る。

【０１５４】リクエストマスク回路９２２は前段のリク
エスト発生部９２３で作られた転送リクエストを有効に
するか否かを制御している。

【０１５５】転送チャンネル・イネーブルはそのチャン
ネルの転送の許可・非許可を決定する。

【０１５６】ＴＣマスクは転送量制御を行うためのもの
で、ターミナルカウンタ７４５に予め転送したいワード
数を設定し、所定のワード数を転送し終わるとＴＣマス
クがアクティブになりそのチャンネルの転送が禁止され
る。転送量制御を行わない場合は設定によりＴＣマスク
を常に非アクティブにしておく。

【０１５７】ＦＩＦＯ制御マスクはＦＩＦＯ制御を行う
際にそのチャンネルの転送許可・禁止を制御しており、
ＦＩＦＯ制御マスクはアクティブで転送禁止、非アクテ
ィブで転送許可となっている。

【０１５８】ＦＩＦＯ制御をＦＩＦＯアドレス発生器６
３５、６３６からのＦＩＦＯステータスで行うか、ター
ミナルカウンタ７４５の転送比較器の比較結果で行うか
またはＦＩＦＯ制御を行わないかはシステムＣＰＵ１１
からの設定により選択する。ＦＩＦＯ制御を行わない場
合は設定によりＦＩＦＯ制御マスクを常に非アクティブ
にしておく。

【０１５９】ページメモリ転送リクエスト調停部９２１
はリクエストマスク回路９２２が発生する８チャンネル
分の転送リクエストを調停し１チャンネルを選択し、選
択されたチャンネルに設定されているアドレス発生器の
選択信号（ＲＣＨＮ）をアドレス制御部２６に出力す
る。

【０１６０】複数のチャンネルから転送リクエストが発
生した場合に行う調停の優先度制御はチャンネル１から
８をリング状に並べたときに前回転送を行ったチャンネ
ルの優先度が最も低くなるラウンドロビン制御を行って
いる。よって、８チャンネル全てが転送リクエストを出
し続けていても８回転送が行われる内に必ず順番が回っ
てくるため各チャンネル均等に転送が行われる。

【０１６１】次に、図１３のターミナルカウンタ７４５
の詳細な構成について図１７を参照して説明する。ター
ミナルカウンタ７４５は各チャンネル毎の転送ワード数
をカウントするもので、カウントダウン信号発生部９３
１、８チャンネル分の転送ワード数カウンタ９３２、２
チャンネルに１つ接続されている４つの転送数比較器９
３３により構成されている。

【０１６２】カウントダウン信号発生部９３１は画像バ
ス優先度制御部７４１の調停結果に基づいた転送チャン
ネル信号及び選択されたチャンネルの転送ワード数カウ
ンタ９３２に対して転送終了信号に従ってカウントダウ
ン信号を出力する。

【０１６３】転送ワード数カウンタ９３２はそのチャン
ネルの画像バス２９の１転送が終了する度にカウントダ
ウンされる３２ビットのバイナリ・ダウンカウンタであ
る。ここで、カウンタ７４５の初期値はシステムＣＰＵ
１１よりシステムバス１６を介して設定される。キャリ
ーダウン（０からの繰り下がり）が生じるとターミナル
カウント信号が出力される。

【０１６４】転送ワード数カウンタ９３２の値はシステ
ムＣＰＵ１１からシステムバス１６を介していつでも読
み出すことができる。

【０１６５】割り込みマスク回路９３４は８チャンネル
分のターミナルカウント信号に対してシステムＣＰＵへ
の割り込みの許可・非許可を行い、それらの論理和をと
り１本にまとめたものをターミナルカウント割り込み信
号として出力する。各チャンネルの許可・非許可の設定
はシステムＣＰＵ１１より行う。

【０１６６】転送数比較器９３３は２つのチャンネルの
転送ワード数を比較し転送ワード数が等しいとき比較結
果として出力をアクティブにする。

【０１６７】また、転送数比較器９３３は設定により比
較するそれぞれの転送ワード数を各々任意の正数倍して
比較することができる。通常は各々１倍にして使用す
る。例えばＡ、Ｂの２つのチャンネルに対しＡを２倍に
Ｂを１倍に設定するとＡ転送ワード数がＢの転送ワード
数の１／２に達した時に比較結果がアクティブになる。
この比較結果は２つのチャンネル間でＦＩＦＯ制御を行
う際の制御信号として用いられる。

【０１６８】次に、上記のような構成において動作を説
明する。まず、スキャナ１３からページメモリ２８へ画
像データを入力する基本動作について説明する。スキャ
ナ１３が読み取った原稿の８ｂｉｔ／画素の画像出力デ
ータは、画像処理回路１４を通じて８ｂｉｔ／画素また
は４ｂｉｔ／画素または２ｂｉｔ／画素または１ｂｉｔ
／画素のスキャナ画像データとして画像データインター
フェース２１０へ転送され、その画像データインターフ
ェース２１０内部でスキャナ画像データの複数画素
（４、８、１６、３２画素）を集め、３２ｂｉｔ単位の
転送データとして画像バス２９を介してデータ制御回路
２７へＤＭＡ転送される。

【０１６９】データ制御回路２７はアドレス制御回路２
６で発生するページメモリ２８のアドレスに３２ｂｉｔ
のスキャナ画像データの書き込みを行っている。

【０１７０】次に、ページメモリ２８上の画像データを
圧縮する処理について説明する。ページメモリ２８は画
像データを記憶する画像領域２８ａと圧縮された符号デ
ータを記憶する符号領域２８ｂに論理的に区別されてい
る。

【０１７１】画像データ転送制御部７０１に転送経路と
してページメモリ２８の画像領域２８ａから圧縮伸長回
路２１１の画像入力と、圧縮伸長回路２１１の符号出力
からページメモリ２８の符号領域２８ｂへの２チャンネ
ルを設定する。

【０１７２】また、符号出力の転送先をハードディスク
インターフェース３４や光ディスクインターフェース３
７とすることにより、よりビット単位の低い記録媒体に
大量の画像を記録することができる。

【０１７３】圧縮伸長回路２１１に圧縮処理の諸設定を
行った後、符号化開始指令を実行する。

【０１７４】画像データはページメモリ２８から読み出
され圧縮伸長回路２１１に入力される。圧縮伸長回路２
１１は画像を符号化し符号をページメモリ２８の符号領
域２８ｂに出力する。

【０１７５】次に、符号化された画像データのページメ
モリ２８への伸長処理について説明する。画像データ転
送制御部７０１に転送経路としてページメモリ２８の符
号領域２８ｂから圧縮伸長回路２１１の符号入力と、圧
縮伸長回路２１１の画像出力からページメモリ２８の画
像領域２８ａへの２チャンネルを設定する。また、符号
入力の転送元をハードディスクインターフェース３４や
光ディスクインターフェース３７とすることにより、よ
りビット単価の低い記録媒体に蓄積された大量の画像を
記録することができる。

【０１７６】圧縮伸長回路２１１に伸長処理の諸設定を
行った後、復号化開始命令を実行する。

【０１７７】符号データはページメモリ２８から読み出
され圧縮伸長回路２１１に入力される。そして、圧縮伸
長回路２１１は画像を復号化し画像データをページメモ
リ２８の画像領域２８ａに出力する。

【０１７８】次に、ページメモリ２８からプリンタ１５
へのプリンタ出力動作について説明する。まず、ページ
メモリ２８からプリンタ１５へ画像データを出力する。
アドレス制御回路２６で発生するページメモリ２８のア
ドレスで指定された３２ｂｉｔ単位の画像データはデー
タ制御回路２７へ転送された後、画像バス２９を介して
画像データインターフェース２１０へＤＭＡ転送され
る。

【０１７９】画像データインターフェース２１０の一部
では３２ｂｉｔの画像データからプリンタ１５へ出力す
るための１画素のビット数４ｂｉｔ／画素または２ｂｉ
ｔ／画素または１ｂｉｔ／画素に変換を行い、画像処理
部１４を通じてプリンタ１５へ転送出力される。

【０１８０】以上のようにして、スキャナ１３からペー
ジメモリ２８への画像入力動作、ページメモリ２８上の
画像データ圧縮処理、符号化された画像データのページ
メモリ２８への伸長処理、ページメモリ２８からプリン
タ１５へのプリンタ出力動作という基本動作が行われ
る。

【０１８１】次に、電子ソートについて、図１８を参照
して説明する。電子ソートはソートの対象となる複数の
原稿を読み取り、半導体メモリやハードディスク・光デ
ィスクなどの記憶装置に一旦蓄積し、蓄積された画像を
任意の順序で任意の枚数出力するものである。そうする
ことによって、後から入力したページを先に出力して印
字出力のページ順序を整えたり、ページ順序になったも
のを複数部出力するといったことが可能となる。図１８
は電子ソートの一例である、図のように４枚の原稿を順
に入力すると、グループ出力の場合、一番最後に入力さ
れた原稿から順に必要部数づつ出力していく。用紙は後
から出力されたものが詰まれていくため、一番はじめに
入力された原稿が一番上に詰まれて出力される。

【０１８２】一方、ソート出力の場合、原稿入力と逆の
順序で１部づつ出力し、それを必要部数分繰り返す。

【０１８３】ここで、本発明の画像メモリ（ＤＲＡＭ：
画像領域２８ａ）および２次元アドレスの発生動作につ
いて説明する。

【０１８４】画像メモリの説明に先立って、ＤＲＡＭの
通常アクセスと高速ページモードの違いについて説明す
る。

【０１８５】まず、ＤＲＡＭ（画像領域２８ａ）の内部
構成の概略を説明する。

【０１８６】図１９は１６ｂｉｔのデータを１０４８５
７６個（アドレス）記憶することが出来るＤＲＡＭの一
構成例を示しており、タイミングジェネレータ１００
１、行アドレスレジスタ１００２、行アドレスデコーダ
１００３、列アドレスレジスタ１００４、列アドレスデ
コーダ１００５、メモリアレイ１００６、行データレジ
スタ１００７、列データセレクタ１００８、およびデー
タ入出力バッファ１００９から構成されている。

【０１８７】ＭＭＡ［９：０］は１０４８５７６個のど
のアドレスにデータを書き込み・読み出しを行うかを指
定するアドレスを入力する。制御信号ＲＡＳ．ＣＡＳ．
ＷＥはアドレスの取り込み及びデータの入出力のタイミ
ングを制御する。ＭＤ［１５：０］は１６ビットのデー
タを入出力する。１０４８５７６個のアドレスを指定す
るためには２０ビット（１０４８５７６＝２²⁰）のアド
レス信号が必要となるが、ＭＭＡ［９：０］の１０ビッ
トを２回に分けて入力することによって２０ビット分の
アドレスを指定している。

【０１８８】ＭＭＡ［９：０］、制御信号ＲＡＳ．ＣＡ
Ｓ．ＷＥは、アドレス制御回路２６より供給され、ＭＤ
［１５：０］はデータ制御回路２７へ出力される。

【０１８９】行アドレスレジスタ１００２は行アドレス
として入力されたＭＭＡ［９：０］を保持する、列アド
レスレジスタ１００４は列アドレスとして入力されたＭ
ＭＡ［９：０］を保持する。アドレスを保持するタイミ
ングはＲＡＳ．ＣＡＳ信号を基準にタイミングジェネレ
ータ１００１が発生する。行アドレスデコーダ１００３
は１０ビットの行アドレスを個別の行を指定するための
１０２４ビット（１０２４＝２¹⁰）にデコードする。同
様に列アドレスデコーダ１００４は１０ビットの列アド
レスを個別の列を指定するための１０２４ビットにデコ
ードする。メモリアレイ１００６は実際にデータを記憶
する部分で、１ビット１０２４列を記憶単位とする１行
が１０２４行分、この１０２４列掛ける１０２４行のア
レイが１６枚分ありデータビットである１６ビットを構
成している。

【０１９０】ＤＲＡＭのリードはまず行アドレスを入力
し、ＲＡＳ信号により行アドレスを行アドレスレジスタ
１００２に保持する。行アドレスは行アドレスデコーダ
１００３によってデコードされメモリアレイ１００６の
特定の行を選択する。ＤＲＡＭの読み出しは行単位で行
われ選択された行のデータは行データレジスタ（１０２
４列が１６ビット分）１００７に保持される。次に列ア
ドレスを入力し、ＣＡＳ信号により列アドレスを列アド
レスレジスタ１００４に保持する。列アドレスは列アド
レスデコーダ１００５によってデコードされ、デコード
結果に基づいて行データレジスタ１００７に保持された
１０２４列分のデータから列データセレクタ１００８に
よって特定の列のデータを選択する。列データセレクタ
１００８に選択されたデータはデータ入出力バッファ１
００９によって外部（データ制御回路２７）に出力され
る。最後に行データレジスタ１００７の１行分のデータ
をメモリアレイ１００６上の元の行に書き込みリード動
作を終了する。元の行への書き戻しを行う理由は、メモ
リアレイ１００６から行データレジスタ１００７に１行
の読み出す際に読み出したメモリアレイ１００６上のデ
ータを破壊してしまうためである。

【０１９１】ＤＲＡＭのライトは行アドレスを入力し、
ＲＡＳ信号により行アドレスを行アドレスレジスタ１０
０２に保持する。行アドレスは行アドレスデコーダ１０
０３によってデコードされメモリアレイ１００６の特定
の行を選択する。ＤＲＡＭの読み出しは行単位で行われ
選択された行のデータは行データレジスタ（１０２４列
が１６ビット分）１００７に保持される。ＣＡＳ信号に
より列アドレスを列アドレスレジスタ１００４に保持す
る。列アドレスは列アドレスデコーダ１００５によって
デコードされ、デコード結果に基づいて行データレジス
タ１００７に保持された１０２４列分のデータのうち１
列分のデータをデータ入出力バッファ１００８から入力
されたデータに書き換える。つまり、指定された行の指
定された列のデータが行データレジスタ１００７上で書
き換えられる。次に行データレジスタ１００７の１行分
のデータをメモリアレイ１００６上の元の行に書き込
み、ライト動作を終了する。

【０１９２】ＤＲＡＭのバーストアクセスは、行アドレ
スを与え１行分のデータを行データレジスタ１００７に
読み出したうえで、同じ行のデータを読み出すのであれ
ば列アドレスを与えるだけで何度でも読み出すことがで
き、また、同じ行アドレスに書き込みを行うのであれば
列アドレスのみを与え、行データレジスタ１００７上で
変更し同一行の変更がすべて完了した段階でメモリアレ
イ１００６に書き戻すことによって実現している。

【０１９３】図２０の（ａ）〜（ｄ）に通常のリードタ
イミングを示す。

【０１９４】図２０の（ａ）〜（ｄ）に示すように、ア
ドレスは、ＲＡＳの立ち下がりで行アドレスを、ＣＡＳ
の立ち下がりで列アドレスを順次設定し所定時間の後に
データが出力される。

【０１９５】図２１の（ａ）〜（ｄ）に高速ページモー
ドのリードタイミングを示す。

【０１９６】図２１の（ａ）〜（ｄ）に示すように、１
回のアクセスに１つの行アドレスと複数（図では４アド
レス）の行アドレスを与えるバーストリードサイクルの
タイミングを示す。通常のリードタイミングと比較して
分かるように、行アドレスを毎回与えなくて済むため、
高速にデータを入出力することが可能となる。

【０１９７】本発明のポイントは上記のようなバースト
アクセスが可能なＤＲＡＭを使用して画像メモリを構成
する際に、２次元的なブロックを同一行アドレスのデー
タにより構成することによって、同一ブロック内であれ
ば横方向、縦方向もしくはブロック全体に対しバースト
アクセスを可能にし、アクセス方向によらずに高速アク
セスが可能な画像メモリを提供することである。

【０１９８】次に、図２２、図２３を用いて、原稿画像
を構成する画素と、ＤＲＡＭ（画像領域２８ａ）を構成
するメモリセルとの対応関係の説明する。

【０１９９】図２２は原稿画像の画素構成を示してい
る。

【０２００】・画素構成本例の原稿画像は横２５６画素、縦２５６画素で構成さ
れる。

【０２０１】画素の位置を示すために、左から右に向か
ってｘ座標、上から下に向かってｙ座標とし、原稿上の
画素位置をＰ（ｘ，ｙ）で表すものとする。本例では、
左上隅の画素をＰ（１，１）、右上隅の画素をＰ（２５
６，１）、左下隅の画素をＰ（１，２５６）、右下隅の
画素をＰ（２５６，２５６）とする。

【０２０２】・ブロック構成横４画素、縦４画素で構成される領域を１ブロックとし
て、原稿画像を横６４ブロック、縦６４ブロックに分割
する。

【０２０３】ブロックの位置を示すために、左から右に
向かってｘ座標、上から下に向かってｙ座標とし、原稿
上の画素位置をＢ（ｘ，ｙ）で表すものとする。本例で
は、左上隅の画素をＢ（１，１）、右上隅の画素をＢ
（６４，１）、左下隅の画素をＢ（１，６４）、右下隅
の画素をＢ（６４，６４）とする。

【０２０４】図２３はＤＲＡＭのメモリセルの構成を示
している。

【０２０５】本例のＤＲＡＭは列方向に１０２４個、行
方向に１０２４個のメモリセルで構成される。メモリセ
ルは、記憶・読み出しの際に個別に指定できる最小の単
位である。

【０２０６】メモリセルの位置を示すために左から右に
向かって列方向、上から下に向かって行方向とし、メモ
リセルの位置をＭ（列，行）で示すものとする。本例で
は、左上隅のメモリセルをＭ（１，１）、右上隅のメモ
リセルをＭ（１０２４，１）、左下隅のメモリセルをＭ
（１，１０２４）、右下隅のメモリセルをＭ（１０２
４，１０２４）とする。

【０２０７】ＤＲＡＭのメモリセルへのアクセスは、行
アドレス、列アドレスの順にアドレスを設定することに
より特定のメモリセルへのアクセスを行う。

【０２０８】ＤＲＡＭに行アドレスを設定すると、指定
された行のすべての列データ（Ｍ（１〜１０２４，行）
のメモリセルの内容）が一斉にＤＲＡＭ内の行データレ
ジスタ１００７に転送される。よって、同じ行のセルへ
のアクセスは、一旦、行データレジスタ１００７に転送
されてしまえば、行データレジスタ１００７のデータを
列アドレスのみで選択することが出来るため、行アドレ
スを指定する必要が無い分処理時間を短縮することが出
来る。

【０２０９】・原稿画像の画素位置、ブロック位置とメ
モリセル位置の関係図中、Ｐ（ｘ，ｙ）は図２２の原稿画像の画素位置、Ｂ
（ｘ，ｙ）はブロック位置を示している。

【０２１０】原稿画像は１６画素で構成されるブロック
を連続するメモリセルとして、列アドレス方向、行アド
レス方向の順で対応付けられている。

【０２１１】この際に、ブロックを構成する画素が必ず
同一の行アドレスとなるように対応付けを行う必要があ
る。そうすることによって、同一ブロックの画素へに対
応する画素への連続アクセスは、行アドレス指定は最初
の１回のみで、画素に対応する列アドレスの指定のみで
行うことが出来る。また、他のブロックであっても同じ
行アドレスであれば、同様に列アドレスの指定のみでア
クセスすることが可能である。

【０２１２】本例では、１ブロック１６画素に対し、１
行のメモリセルの数が１０２４個（１ブロックの画素数
の正数倍）であるため過不足無くブロックを割り当てる
ことが出来る。

【０２１３】・ＤＲＡＭへの画像書き込み、読み出しの
例・スキャナ１３からの画像入力図２２の原稿をスキャナ１３で画像を読み取ると、ｘ方
向、ｙ方向の順で画素の画像データが順次読み込まれ
る。

【０２１４】画素位置で表すと、まずはじめにＰ（１，
１）が読み込まれ、順にＰ（２から２５６，１）、Ｐ
（１から２５６，２）と左上から右下に向かって読み込
まれ、最後にＰ（２５６，２５６）が読み込まれる。

【０２１５】読み込まれた画素の画像データは順次ＤＲ
ＡＭへ転送され、対応するメモリセルに記憶される。

【０２１６】メモリセルへの書き込みの際に、同じ行ア
ドレスのメモリセルに対しての連続書き込みにおいて
は、行アドレス指定１度だけ指定し、行アドレスが異な
ったときのみ再度行アドレスを指定すればよい。

【０２１７】本例では、説明を簡単にするために、異な
るブロックに最初にアクセスする毎に行アドレスを設定
するものとする。

【０２１８】［１行目（開始ライン）の書き込み］Ｂ（１，１）の行アドレス設定Ｐ（１，１）の列アドレス設定、データ書き込み（開始
画素）Ｐ（２，１）の列アドレス設定、データ書き込みＰ（３，１）の列アドレス設定、データ書き込みＰ（４，１）の列アドレス設定、データ書き込みＢ（２，１）の行アドレス設定Ｐ（５，１）の列アドレス設定、データ書き込みＰ（６，１）の列アドレス設定、データ書き込みＰ（７，１）の列アドレス設定、データ書き込みＰ（８，１）の列アドレス設定、データ書き込み・・・Ｂ（６４，１）の行アドレス設定Ｐ（２５３，１）の列アドレス設定、データ書き込みＰ（２５４，１）の列アドレス設定、データ書き込みＰ（２５５，１）の列アドレス設定、データ書き込みＰ（２５６，１）の列アドレス設定、データ書き込み［２行目の書き込み］Ｂ（１，１）の行アドレス設定Ｐ（１，２）の列アドレス設定、データ書き込みＰ（２，２）の列アドレス設定、データ書き込みＰ（３，２）の列アドレス設定、データ書き込みＰ（４，２）の列アドレス設定、データ書き込みＢ（２，１）の行アドレス設定Ｐ（５，２）の列アドレス設定、データ書き込みＰ（６，２）の列アドレス設定、データ書き込みＰ（７，２）の列アドレス設定、データ書き込みＰ（８，２）の列アドレス設定、データ書き込み・・・Ｂ（６４，１）の行アドレス設定Ｐ（２５３，２）の列アドレス設定、データ書き込みＰ（２５４，２）の列アドレス設定、データ書き込みＰ（２５５，２）の列アドレス設定、データ書き込みＰ（２５６，２）の列アドレス設定、データ書き込み・・・［２５６行目（最終ライン）の書き込み］Ｂ（１，６４）の行アドレス設定Ｐ（１，２５６）の列アドレス設定、データ書き込みＰ（２，２５６）の列アドレス設定、データ書き込みＰ（３，２５６）の列アドレス設定、データ書き込みＰ（４，２５６）の列アドレス設定、データ書き込みＢ（２，６４）の行アドレス設定Ｐ（５，２５６）の列アドレス設定、データ書き込みＰ（６，２５６）の列アドレス設定、データ書き込みＰ（７，２５６）の列アドレス設定、データ書き込みＰ（８，２５６）の列アドレス設定、データ書き込み・・・Ｂ（６４，６４）の行アドレス設定Ｐ（２５３，２５６）の列アドレス設定、データ書き込
みＰ（２５４，２５６）の列アドレス設定、データ書き込
みＰ（２５５，２５６）の列アドレス設定、デーダ書き込
みＰ（２５６，２５６）の列アドレス設定、データ書き込
み（最終画素）・プリンタ１５への画像出力（シングルビーム）・非回転スキャナ１３よりＤＲＡＭに書き込まれた画像を、図２
２の原稿のｘ方向、ｙ方向の順で画素の画像データを対
応するメモリセルから順次読み出してプリンタ１５へ出
力する。

【０２１９】原稿の画素位置で表すと、まずはじめにＰ
（１，１）を読み出し、順にＰ（２から２５６，１）、
Ｐ（１から２５６，２）を左上から右下に向かって読み
出し、最後にＰ（２５６，２５６）を読み出す。

【０２２０】読み出される画索に対応するメモリセルの
画像データは順次ＤＲＡＭから読み出されプリンタ１５
ヘ出力される。

【０２２１】メモリセルの読み出しの際に、同じ行アド
レスのメモリセルに対しての連続読み出しにおいては、
行アドレス指定１度だけ指定し、行アドレスが異なった
ときのみ再度行アドレスを指定すればよい。

【０２２２】本例では、説明を簡単にするために、異な
るブロックに最初にアクセスずる毎に行アドレスを設定
するものとする。

【０２２３】［１行目（開始ライン）の読み出し］Ｂ（１，１）の行アドレス設定Ｐ（１，１）の列アドレス設定、データ読み出し（開始
画素）Ｐ（２，１）の列アドレス設定、データ読み出しＰ（３，１）の列アドレス設定、データ読み出しＰ（４，１）の列アドレス設定、データ読み出しＢ（２，１）の行アドレス設定Ｐ（５，１）の列アドレス設定、データ読み出しＰ（６，１）の列アドレス設定、データ読み出しＰ（７，１）の列アドレス設定、データ読み出しＰ（８，１）の列アドレス設定、データ読み出し・・・Ｂ（６４，１）の行アドレス設定Ｐ（２５３，１）の列アドレス設定、データ読み出しＰ（２５４，１）の列アドレス設定、データ読み出しＰ（２５５，１）の列アドレス設定、データ読み出しＰ（２５６，１）の列アドレス設定、データ読み出し［２行目の読み出し］Ｂ（１，１）の行アドレス設定Ｐ（１，２）の列アドレス設定、データ読み出しＰ（２，２）の列アドレス設定、データ読み出しＰ（３，２）の列アドレス設定、データ読み出しＰ（４，２）の列アドレス設定、データ読み出しＢ（２，１）の行アドレス設定Ｐ（５，２）の列アドレス設定、データ読み出しＰ（６，２）の列アドレス設定、データ読み出しＰ（７，２）の列アドレス設定、データ読み出しＰ（８，２）の列アドレス設定、データ読み出し・・・Ｂ（６４，１）の行アドレス設定Ｐ（２５３，２）の列アドレス設定、データ読み出しＰ（２５４，２）の列アドレス設定、データ読み出しＰ（２５５，２）の列アドレス設定、データ読み出しＰ（２５６，２）の列アドレス設定、データ読み出し・・・［２５６行目（最終ライン）の読み出し］Ｂ（１，６４）の行アドレス設定Ｐ（１，２５６）の列アドレス設定、データ読み出しＰ（２，２５６）の列アドレス設定、データ読み出しＰ（３，２５６）の列アドレス設定、データ読み出しＰ（４，２５６）の列アドレス設定、データ読み出しＢ（２，６４）の行アドレス設定Ｐ（５，２５６）の列アドレス設定、データ読み出しＰ（６，２５６）の列アドレス設定、データ読み出しＰ（７，２５６）の列アドレス設定、データ読み出しＰ（８，２５６）の列アドレス設定、データ読み出し・・・Ｂ（６４，６４）の行アドレス設定Ｐ（２５３，２５６）の列アドレス設定、データ読み出
しＰ（２５４，２５６）の列アドレス設定、データ読み出
しＰ（２５５，２５６）の列アドレス設定、データ読み出
しＰ（２５６，２５６）の列アドレス設定、データ読み出
し（最終画素）・右９０度回転スキャナ１３よりＤＲＡＭに書き込まれた画像を、図２
２の原稿を反ｙ方向、Ｘ方向の順で画素の画像データを
対応するメモリセルから順次読み出すことによって、原
稿を右９０度回転しプリンタ１５ヘ出力する。

【０２２４】原稿の画素位置で表すと、まずはじめにＰ
（１，２５６）を読み出し、順にＰ（１，２５５から
１）、（２，２５６から１）を左下から右上に向かって
読み出し、最後にＰ（２５６，１）を読み出す。

【０２２５】読み出される画素に対応するメモリセルの
画像データは順次ＤＲＡＭから読み出されプリンタ１５
ヘ出力される。

【０２２６】メモリセルの読み出しの際に、同じ行アド
レスのメモリセルに対しての連続読み出しにおいては、
行アドレス指定１度だけ指定し、行アドレスが異なった
ときのみ再度行アドレスを指定すればよい。

【０２２７】本例では、説明を簡単にするために、異な
るブロックに最初にアクセスする毎に行アドレスを設定
するものとする。

【０２２８】［１行目（開始ライン）の読み出し］Ｂ（１，６４）の行アドレス設定Ｐ（１，２５６）の列アドレス設定、データ読み出し
（開始画素）Ｐ（１，２５５）の列アドレス設定、データ読み出しＰ（１，２５４）の列アドレス設定、データ読み出しＰ（１，２５３）の列アドレス設定、データ読み出しＢ（１，６３）の行アドレス設定Ｐ（１，２５２）の列アドレス設定、データ読み出しＰ（１，２５１）の列アドレス設定、データ読み出しＰ（１，２５０）の列アドレス設定、データ読み出しＰ（１，２４９）の列アドレス設定、データ読み出し・・・Ｂ（１，１）の行アドレス設定Ｐ（１，４）の列アドレス設定、データ読み出しＰ（１，３）の列アドレス設定、データ読み出しＰ（１，２）の列アドレス設定、データ読み出しＰ（１，１）の列アドレス設定、データ読み出し［２行目の読み出し］Ｂ（１，６４）の行アドレス設定Ｐ（２，２５６）の列アドレス設定、データ読み出しＰ（２，２５５）の列アドレス設定、データ読み出しＰ（２，２５４）の列アドレス設定、データ読み出しＰ（２，２５３）の列アドレス設定、デニタ読み出しＢ（１，６３）の行アドレス設定Ｐ（２，２５２）の列アドレス設定、データ読み出しＰ（２，２５１）の列アドレス設定、データ読み出しＰ（２，２５０）の列アドレス設定、データ読み出しＰ（２，２４９）の列アドレス設定、データ読み出し・・・Ｂ（１，１）の行アドレス設定Ｐ（２，４）の列アドレス設定、データ読み出しＰ（２，３）の列アドレス設定、データ読み出しＰ（２，２）の列アドレス設定、データ読み出しＰ（２，１）の列アドレス設定、データ読み出し［２５６行目（最終ライン）の読み出し］Ｂ（６４，６４）の行アドレス設定Ｐ（２５６，２５６）の列アドレス設定、データ読み出
しＰ（２５６，２５５）の列アドレス設定、データ読み出
しＰ（２５６，２５４）の列アドレス設定、データ読み出
しＰ（２５６，２５３）の列アドレス設定、データ読み出
しＢ（６４，６３）の行アドレス設定Ｐ（２５６，２５２）の列アドレス設定、データ読み出
しＰ（２５６，２５１）の列アドレス設定、データ読み出
しＰ（２６６，２５０）の列アドレス設定、データ読み出
しＰ（２５６，２４９）の列アドレス設定、データ読み出
し・・・Ｂ（６４，１）の行アドレス設定Ｐ（２５６，４）の列アドレス設定、データ読み出しＰ（２５６．３）の列アドレス設定、データ読み出しＰ（２５６，２）の列アドレス設定、データ読み出しＰ（２５６，１）の列アドレス設定、データ読み出し
（最終画素）・右１８０度回転スキャナ１３よりＤＲＡＭに書き込まれた画像を、図２
２の原稿を反Ｘ方向、反ｙ方向の順で画素の画像データ
を対応するメモリセルから順次読み出すことによって、
原稿を右１８度回転しプリンタ１５ヘ出力する。

【０２２９】原稿の画素位置で表すと、まずはじめにＰ
（２５６，２５６）を読み出し、順にＰ（２５５から
１，２５６）、（２５６から１，２５５）を右下から左
上に向かつて読み出し、最後にＰ（１，１）を読み出
す。

【０２３０】読み出される画素に対応するメモリセルの
画像データは順次ＤＲＡＭから読み出されプリンタ１５
ヘ出力される。

【０２３１】メモリセルの読み出しの際に、同じ行アド
レスのメモリセルに対しての連続読み出しにおいては、
行アドレス指定１度だけ指定し、行アドレスが異なった
ときのみ再度行アドレスを指定すればよい。本例では、
説明を簡単にするために、異なるブロックに最初にアク
セスする毎に行アドレスを設定するものとする。

【０２３２】［１行目（開始ライン）の読み出し］Ｂ（６４，６４）の行アドレス設定Ｐ（２５６，２５６）の列アドレス設定、データ読み出
し（開始画素）Ｐ（２５５，２５６）の列アドレス設定、データ読み出
しＰ（２５４，２５６）の列アドレス設定、データ読み出
しＰ（２５３，２５６）の列アドレス設定、データ読み出
しＢ（６３，６４）の行アドレス設定Ｐ（２５２，２５６）の列アドレス設定、データ読み出
しＰ（２５１，２５６）の列アドレス設定、データ読み出
しＰ（２５０，２５６）の列アドレス設定、データ読み出
しＰ（２４９，２５６）の列アドレス設定、データ読み出
し・・・Ｂ（１，６４）の行アドレス設定Ｐ（４，２５６）の列アドレス設定、データ読み出しＰ（３，２５６）の列アドレス設定、データ読み出しＰ（２，２５６）の列アドレス設定、データ読み出しＰ（１，２５６）の列アドレス設定、データ読み出し［２行目の読み出し］Ｂ（６４，６４）の行アドレス設定Ｐ（２５６，２５５）の列アドレス設定、データ読み出
しＰ（２５５，２５５）の列アドレス設定、データ読み出
しＰ（２５４，２５５）の列アドレス設定、データ読み出
しＰ（２５３，２５５）の列アドレス設定、データ読み出
しＢ（６３，６４）の行アドレス設定Ｐ（２５２，２５５）の列アドレス設定、データ読み出
しＰ（２５１，２５５）の列アドレス設定、データ読み出
しＰ（２５０，２５５）の列アドレス設定、データ読み出
しＰ（２４９，２５５）の列アドレス設走、データ読み出
し・・・Ｂ（１，６４）の行アドレス設定Ｐ（４，２５５）の列アドレス設定、データ読み出しＰ（３，２５５）の列アドレス設定、データ読み出しＰ（２，２５５）の列アドレス設定、データ読み出しＰ（１，２５５）の列アドレス設定、データ読み出し・・・［２５６行目（最終ライン）の読み出し］Ｂ（６４，１）の行アドレス設定Ｐ（２５６，１）の列アドレス設定、データ読み出しＰ（２５５，１）の列アドレス設定、データ読み出しＰ（２５４，１）の列アドレス設定、データ読み出しＰ（２５３，１）の列アドレス設定、データ読み出しＢ（６３，１）の行アドレス設定Ｐ（２５２，１）の列アドレス設定、データ読み出しＰ（２５１，１）の列アドレス設定、データ読み出しＰ（２５０，１）の列アドレス設定、データ読み出しＰ（２４９，１）の列アドレス設定、データ読み出しＢ（１，１）の行アドレス設定Ｐ（４，１）の列アドレス設定、データ読み出しＰ（３，１）の列アドレス設定、データ読み出しＰ（２，１）の列アドレス設定、データ読み出しＰ（１，１）の列アドレス設定、データ読み出し（最終
画素）・右２７０度回転スキャナ１３よりＤＲＡＭに書き込まれた画像を、図２
２の原稿をｙ方向、反Ｘ方向の順で画素の画像データを
対応するメモリセルから順次読み出すことによって、原
稿を右２７０度回転しプリンタ１５ヘ出力する。

【０２３３】原稿の画素位置で表すと、まずはじめにＰ
（２５６，１）を読み出し、順にＰ（２５６，２から２
５６）、Ｐ（２５５，１から２５６）を右上から左下に
向かって読み出し、最後にＰ（１，２５６）を読み出
す。

【０２３４】読み出される画素に対応するメモリセルの
画像データは順次ＤＲＡＭから読み出されプリンタ１５
ヘ出力される。

【０２３５】メモリセルの読み出しの際に、同じ行アド
レスのメモリセルに対しての連続読み出しにおいては、
行アドレス指定１度だけ指定し、行アドレスが異なった
ときのみ再度行アドレスを指定すればよい。

【０２３６】本例では、説明を簡単にするために、異な
るブロックに最初にアク七スする毎に行アドレスを設定
するものとする。

【０２３７】［１行目（開始ライン）の読み出し］Ｂ（６４，１）の行アドレス設定Ｐ（２５６，１）の列アドレス設定、データ読み出し
（開始画素）Ｐ（２５６，２）の列アドレス設定、データ読み出しＰ（２５６，３）の列アドレス設定、データ読み出しＰ（２５６，４）の列アドレス設定、データ読み出しＢ（６４，２）の行アドレス設定Ｐ（２５６，５）の列アドレス設定、データ読み出しＰ（２５６，６）の列アドレス設定、データ読み出しＰ（２５６，７）の列アドレス設定、データ読み出しＰ（２５６，８）の列アドレス設定、データ読み出しＢ（６４，６４）の行アドレス設定Ｐ（２５６，２５３）の列アドレス設定、データ読み出
しＰ（２５６，２５４）の列アドレス設定、データ読み出
しＰ（２５６，２５５）の列アドレス設定、データ読み出
しＰ（２５６、２５６）の列アドレス設定、データ読み出
し［２行目の読み出し］Ｂ（６４，１）の行アドレス設定Ｐ（２５５，１）の列アドレス設定、データ読み出しＰ（２５５、２）の列アドレス設定、データ読み出しＰ（２５５，３）の列アドレス設定、データ読み出しＰ（２５５，４）の列アドレス設定、データ読み出しＢ（６４．２）の行アドレス設定Ｐ（２５５，５）の列アドレス設定、データ読み出しＰ（２５５，６）の列アドレス設定、データ読み出しＰ（２５５，７）の列アドレス設定、データ読み出しＰ（２５５，８）の列アドレス設定、データ読み出しＢ（６４，６４）の行アドレス設定Ｐ（２５５，２５３）の列アドレス設定、データ読み出
しＰ（２５５，２５４）の列アドレス設定、データ読み出
しＰ（２５５，２５５）の列アドレス設定、データ読み出
しＰ（２５５，２５６）の列アドレス設定、データ読み出
し・・・［２５６行目（最終ライン）の読み出し］Ｂ（１，１）の行アドレス設定Ｐ（１，１）の列アドレス設定、データ読み出しＰ（１，２）の列アドレス設定、データ読み出しＰ（１，３）の列アドレス設定、データ読み出しＰ（１，４）の列アドレス設定、デ＝タ読み出しＢ（１．２）の行アドレス設定Ｐ（１，５）の列アドレス設定、データ読み出しＰ（１，６）の列アドレス設定、データ読み出しＰ（１，７）の列アドレス設走、データ読み出しＰ（１，８）の列アドレス設定、データ読み出しＢ（１，６４）の行アドレス設定Ｐ（１，２５３）の列アドレス設定、データ読み出しＰ（１，２５４）の列アドレス設定、データ読み出しＰ（１，２５５）の列アドレス設定、データ読み出しＰ（１，２５６）の列アドレス設定、データ読み出し
（最終画素）・プリンタ１５への画像出力（４ビームのマルチビー
ム）・非回転スキャナ１３よりＤＲＡに書き込まれた画像を、図２２
の原稿のｘ方向、ｙ方向の順で４ライン分の画素の画像
データを対応するメモリセルから順次読み出してプリン
タ１５ヘ出力することにより４ライン同時に印刷を行
う。

【０２３８】原稿の画素位置で表すと、まずはじめにＰ
（１，１から４）を読み出し（４ライン分）、順にＰ
（２，１〜４）、Ｐ（２５６，１〜４）を左上から右下
に向かづて読み出し、最後にＰ（２５６，２５３〜２５
６）を読み出す。

【０２３９】読み出される画素に対応するメモリセルの
画像データは順次ＤＲＡＭから読み出されプリンタ１５
ヘ出力される。

【０２４０】メモリセルの読み出しの際に、同じ行アド
レスのメモリセルに対しての連続読み出しにおいては、
行アドレス指定１度だけ指定し、行アドレスが異なった
ときのみ再度行アドレスを指定ずればよい。

【０２４１】本例では、説明を簡単にするために、異な
るブロックに最初にアクセスする毎に行アドレスを設定
するものとする。

【０２４２】［１〜４行目（開始ライン）の読み出し］Ｂ（１，１）の行アドレス設定Ｐ（１，１〜４）の列アドレス設定、データ読み出し
（開始画素、４ライン分）Ｐ（２，１〜４）の列アドレス設定、データ読み出しＰ（３，１〜４）の列アドレス設定、デ＝タ読み出しＰ（４，１〜４）の列アドレス設定、データ読み出しＢ（２，１）の行アドレス設定Ｐ（５，１〜４）の列アドレス設定、データ読み出しＰ（６，１〜４）の列アドレス設定、データ読み出しＰ（７，１〜４）の列アドレス設定、データ読み出しＰ（８，１〜４）の列アドレス設定、データ読み出し・・・Ｂ（６４，１）の行アドレス設定Ｐ（２５３，１〜４）の列アドレス設定、データ読み出
しＰ（２５４，１〜４）の列アドレス設定、データ読み出
しＰ（２５５，１〜４）の列アドレス設定、データ読み出
しＰ（２５６，１〜４）の列アドレス設定、データ読み出
し［５〜８行目の読み出し］Ｂ（１，２）の行アドレス設
定Ｐ（１，５〜８）の列アドレス設定、データ読み出しＰ（２，５〜８）の列アドレス設定、データ読み出しＰ（３，５〜８）の列アドレス設定、データ読み出しＰ（４，５〜８）の列アドレス設定、データ読み出しＢ（２，２）の行アドレス設定Ｐ（５，５〜８）の列アドレス設定、データ読み出しＰ（６，５〜８）の列アドレス設定、データ読み出しＰ（７，５〜８）の列アドレス設定、データ読み出しＰ（８，５〜８）の列アドレス設定、データ読み出し・・・Ｂ（６４，２）の行アドレス設定Ｐ（２５３，５〜８）の列アドレス設定、データ読み出
しＰ（２５４，５〜８）の列アドレス設定、データ読み出
しＰ（２５５，５〜８）の列アドレス設定、データ読み出
しＰ（２５６，５〜８）の列アドレス設定、データ読み出
し・・・［２５３〜２５６行目（最終ライン）の読み出し］Ｂ（１，６４）の行アドレス設定Ｐ（１，２５３〜２５６）の列アドレス設定、ヂータ読
み出しＰ（２，２５３〜２５６）の列アドレス設定、データ読
み出しＰ（３，２５３〜２５６）の列アドレス設定、データ読
み出しＰ（４，２５３〜２５６）の列アドレス設定、データ読
み出しＢ（２，６４）の行アドレス設定Ｐ（５，２５３〜２５６）の列アドレス設定、データ読
み出しＰ（６，２５３〜２５６）の列アドレス設定、データ読
み出しＰ（７，２５３〜２５６）の列アドレス設定、データ読
み出しＰ（８，２５３〜２５６）の列アドレス設定、データ読
み出し・・・Ｂ（６４，６４）の行アドレス設定Ｐ（２５３，２５３〜２５６）の列アドレス設定、デー
タ読み出しＰ（２５４，２５３〜２５６）の列アドレス設定、デー
タ読み出しＰ（２５５，２５３〜２５６）の列アドレス設定、デー
タ読み出しＰ（２５６，２５′３〜２５６）の列アドレス設定、デ
ータ読み出し（最終画素、４ライン分）・右９０度回転スキャナ１３よりＤＲＡＭに書き込まれた画像を、図２
２の原稿の反ｙ方向、ｘ方向の順で４ライン分の画衆の
画像データを対応するメモリセルから順次読み出してプ
リンタ１５ヘ出力することにより右９０度回転した画像
を４ライン同時に印刷する。

【０２４３】原稿の画素位置で表すと、まずはじめにＰ
（１〜４，２５６）を読み出し（４ライン分）、順にＰ
（１〜４，２５５）、Ｐ（１〜４，１）を左下から右上
に向かって読み出し、最後にＰ（２５３〜２５６，１）
を読み出す。

【０２４４】読み出される画素に対応するメモリセルの
画像データは順次ＤＲＡＭから読み出されプリンタ１５
ヘ出力される。

【０２４５】メモリセルの読み出しの際に、同じ行アド
レスのメモリセルに対しての連続読み出しにおいては、
行アドレス指定１度だけ指定し、行アドレスが異なった
ときのみ再度行アドレスを指定すればよい。

【０２４６】本例では、説明を簡単にするために、異な
るブロックに最初にアクセスする毎に行アドレスを設定
するものとする。

【０２４７】［１〜４行目（開始ライン）の読み出し］Ｂ（１，６４）の行アドレス設定Ｐ（１〜４，２５６）の列アドレス設定、データ読み出
し（開始画素、４ライン分）Ｐ（１〜４，２５５）の列アドレス設定、データ読み出
しＰ（１〜４，２５４）の列アドレス設定、データ読み出
しＰ（１〜４，２５３）の列アドレス設定、データ読み出
しＢ（１，６３）の行アドレス設定Ｐ（１〜４，２５２）の列アドレス設定、データ読み出
しＰ（１〜４，２５１）の列アドレス設定、データ読み出
しＰ（１〜４，２５０）の列アドレス設定、データ読み出
しＰ（１〜４，２４９）の列アドレス設定、データ読み出
し・・・Ｂ（１，１）の行アドレス設定Ｐ（１〜４，４）の列アドレス設定、データ読み出しＰ（１〜４，３）の列アドレス設定、データ読み出しＰ（１〜４，２）の列アドレス設定、データ読み出しＰ（１〜４，１）の列アドレス設定、データ読み出し［５〜８行目の読み出し］Ｂ（２，６４）の行アドレス設定Ｐ（５〜８，２５６）の列アドレス設定、データ読み出
しＰ（５〜８，２５５）の列アドレス設定、データ読み出
しＰ（５〜８，２５４）の列アドレス設定、データ読み出
しＰ（５〜８，２５３）の列アドレス設定、データ読み出
しＢ（２，６３）の行アドレス設定Ｐ（５〜８，２５３）の列アドレス設定、データ読み出
しＰ（５〜８，２５２）の列アドレス設定、データ読み出
しＰ（５〜８，２５１）の列アドレス設定、データ読み出
しＰ（５〜８，２４９）の列アドレス設定、データ読み出
し・・・Ｂ（２，１）の行アドレス設定Ｐ（５〜８，４）の列アドレス設定、データ読み出しＰ（５〜８，３）の列アドレス設定、データ読み出しＰ（５〜８，２）の列アドレス設定、データ読み出しＰ（５〜８，１）の列アドレス設定、データ読み出し・・・［２５３〜２５６行目（最終ライン）の読み出し］Ｂ（６４，６４）の行アドレス設定Ｐ（２５３〜２５６，２５６）の列アドレス設定、デー
タ読み出しＰ（２５３〜２５６，２５５）の列アドレス設定、デー
タ読み出しＰ（２５３〜２５６，２５４）の列アドレス設定、デー
タ読み出しＰ（２５３〜２５６，２５３）の列アドレス設定、デー
タ読み出しＢ（６４，６３）の行アドレス設定Ｐ（２５３〜２５６，２５２）の列アドレス設定、デー
タ読み出しＰ（２５３〜２５６，２５１）の列アドレス設定、デー
タ読み出しＰ（２５３〜２５６，２５０）の列アドレス設定、デー
タ読み出しＰ（２５３〜２５６，２４９）の列アドレス設定、デー
タ読み出し・・・Ｂ（６４，１）の行アドレス設定Ｐ（２５３〜２５６，４）の列アドレス設定、データ読
み出しＰ（２５３〜２５６，３）の列アドレス設定、データ読
み出しＰ（２５３〜２５６，２）の列アドレス設定、データ読
み出しＰ（２５３〜２５６，１）の列アドレス設定、データ読
み出し（最終画素、４ライン分）・右１８０度回転スキャナ１３よりＤＲＡＭに書き込まれた画像を、図２
２の原稿の反ｘ方向、反ｙ方向の順で４ライン分の画素
の画像データを対応するメモリセルから順次読み出して
プリンタ１５ヘ出力することにより右１８０度回転した
画像を４ライン同時に印刷する。

【０２４８】原稿の画素位置で表すと、まずはじめにＰ
（２５６，２５６〜２５３）を読み出し（４ライン
分）、順にＰ（２５５，２５６〜２５３）、Ｐ（１，２
５６〜２５３）を右下から左上に向かつて読み出し、最
後にＰ（１，４〜１）を読み出す。

【０２４９】読み出される画素に対応するメモリセルの
画像データは順次ＤＲＡＭから読み出されプリンタ１５
ヘ出力される。

【０２５０】メモリセルの読み出しの際に、同じ行アド
レスのメモリセルに対しての連続読み出しにおいては、
行アドレス指定１度だけ指定し、行アドレスが異なった
ときのみ再度行アドレスを指定すればよい。

【０２５１】本例では、説明を簡単にするために、異な
るブロックに最初にアクセスする毎に行アドレスを設定
するものとする。

【０２５２】［１〜４行目（開始ライン）の読み出し］Ｂ（６４，６４）の行アドレス設定Ｐ（２５６，２５６〜２５３）の列アドレス設定、デー
タ読み出し（開始画素、４ライン分）Ｐ（２５５，２５６〜２５３）の列アドレス設定、デー
タ読み出しＰ（２５４，２５６〜２５３）の列アドレス設定、デー
タ読み出しＰ（２５３，２５６〜２５３）の列アドレス設定、デー
タ読み出しＢ（６３，６４）の行アドレス設定Ｐ（２５２，２５６〜２５３）の列アドレス設定、デー
タ読み出しＰ（２５１，２５６〜２５３）の列アドレス設定、デー
タ読み出しＰ（２５０，２５６〜２５３）の列アドレス設定、デー
タ読み出しＰ（２４９，２５６〜２５３）の列アドレス設定、デー
タ読み出し・・・Ｂ（１，６４）の行アドレス設定Ｐ（４，２５６〜２５３）の列アドレス設定、データ読
み出しＰ（３，２５６〜２５３）の列アドレス設定、データ読
み出しＰ（２，２５６〜２５３）の列アドレス設走、データ読
み出しＰ（１，２５６〜２５３）の列アドレス設定、データ読
み出し［５〜８行目の読み出し］Ｂ（６４，６３）の行アドレス設定Ｐ（２５６，２５２〜２４８）の列アドレス設定、デー
タ読み出しＰ（２５５，２５２〜２４８）の列アドレス設定、デー
タ読み出しＰ（２５４，２５２〜２４８）の列アドレス設定、デー
タ読み出しＰ（２５３，２５２〜２４８）の列アドレス設定、デー
タ読み出しＢ（６３，６３）の行アドレス設定Ｐ（２５３，２５２〜２４８）の列アドレス設定、デー
タ読み出しＰ（２５２，２５２〜２４８）の列アドレス設定、デー
タ読み出しＰ（２５１，２５２〜２４８）の列アドレス設定、デー
タ読み出しＰ（２４９，２５２〜２４８）の列アドレス設定、デー
タ読み出し・・・Ｂ（１，６３）の行アドレス設定Ｐ（４，２５２〜２４８）の列アドレス設定、データ読
み出しＰ（３，２５２〜２４８）の列アドレス設定、データ読
み出しＰ（２，２５２〜２４８）の列アドレス設定、データ読
み出しＰ（１．２５２〜２４８）の列アドレス設定、データ読
み出し・・・［２５３〜２５６行目（最終ライン）の読み出し］Ｂ（６４，１）の行アドレス設定Ｐ（２５６，４〜１）の列アドレス設定、データ読み出
しＰ（２５５，４〜１）の列アドレス設定、データ読み出
しＰ（２５４，４〜１）の列アドレス設定、データ読み出
しＰ（２５３，４〜１）の列アドレス設定、データ読み出
しＢ（６３，１）の行アドレス設定Ｐ（２５２，４〜１）の列アドレス設定、データ読み出
しＰ（２５１，４〜１）の列アドレス設定、データ読み出
しＰ（２５０，４〜１）の列アドレス設定、データ読み出
しＰ（２４９，４〜１）の列アドレス設定、データ読み出
し・・・Ｂ（１，１）の行アドレス設定Ｐ（４，４〜１）の列アドレス設定、データ読み出しＰ（３，４〜１）の列アドレス設定、データ読み出しＰ（２，４〜１）の列アドレス設定、データ読み出しＰ（１．４〜１）の列アドレス設定、データ読み出し
（最終画素、４ライン分）・右２７０度回転スキャナ１３よりＤＲＡＭに書き込まれた画像を、図２
２の原稿のｙ方向、反ｘ方向の順で４ライン分の画素の
画像データを対応ずるメモリセルから順次読み出してプ
リンタ１５ヘ出力することにより右２７０度回転した画
像を４ライン同時に印刷する。

【０２５３】原稿の画素位置で表すど、まずはじめにＰ
（２５６〜２５３，１）を読み出し（４ライン分）、順
にＰ（２５６〜２５３，２）、Ｐ（２５６〜２５３，２
５６）を右上から左下に向かって読み出し、最後にＰ
（４〜１，２５６）を読み出す。

【０２５４】読み出される画素に対応するメモリセルの
画像データは順次ＤＲＡＭから読み出されプリンタ１５
ヘ出力される。

【０２５５】メモリセルの読み出しの際に、同じ行アド
レスのメモリセルに対しての連続読み出しにおいては、
行アドレス指定１度だけ指定し、行アドレスが異なった
ときのみ再度行アドレスを指定すればよい。

【０２５６】本例では、説明を簡単にするために、異な
るブロックに最初にアクセスずる毎に行アドレスを設定
ずるものとずる。

【０２５７】［１〜４行目（開始ライン）の読み出し］Ｂ（６４，１）の行アドレス設定Ｐ（２５６〜２５３，１）の列アドレス設定、データ読
み出し（開始画素、４ライン分）Ｐ（２５６〜２５３，２）の列アドレス設定、データ読
み出しＰ（２５６〜２５３，３）の列アドレス設定、データ読
み出しＰ（２５６〜２５３，４）の列アドレス設定、データ読
み出しＢ（６４，２）の行アドレス設定Ｐ（２５６〜２５３，５）の列アドレス設定、データ読
み出しＰ（２５６〜２５３，６）の列アドレス設定、データ読
み出しＰ（２５６〜２５３，７）の列アドレス設定、データ読
み出しＰ（２５６〜２５３，８）の列アドレス設定、デ一タ読
み出し・・・Ｂ（６４，６４）の行アドレス設定Ｐ（２５６〜２５３，２５３）の列アドレス設定、デー
タ読み出しＰ（２５６〜２５３，２５４）の列アドレス設定、デー
タ読み出しＰ（２５６〜２５３，２５５）の列アドレス設定、デー
タ読み出しＰ（２５６〜２５３，２５６）の列アドレス設定、デー
タ読み出し［５〜８行目の読み出し］Ｂ（６３，１）の行アドレス設定Ｐ（２５２〜２４８，１）の列アドレス設定、データ読
み出しＰ（２５２〜２４８，２）の列アドレス設定、データ読
み出しＰ（２５２〜２４８，３）の列アドレス設定、データ読
み出しＰ（２５２〜２４８，４）の列アドレス設定、データ読
み出しＢ（６３，２）の行アドレス設定Ｐ（２５２〜２４８，５）の列アドレス設定、データ読
み出しＰ（２５２〜２４８，６）の列アドレス設定、データ読
み出しＰ（２５２〜２４８，７）の列アドレス設定、データ読
み出しＰ（２５２〜２４８，８）の列アドレス設定、データ読
み出し・・・Ｂ（６３，６４）の行アドレス設定Ｐ（２５２〜２４８，２５３）の列アドレス設定、デー
タ読み出しＰ（２５２〜２４８，２５４）の列アドレス設定、デー
タ読み出しＰ（２５２〜２４８，２５５）の列アドレス設定、デー
タ読み出しＰ（２５２〜２４８，２５６）の列アドレス設定、デー
タ読み出し・・・［２５３〜２５６行目（最終ライン）の読み出し］Ｂ（１，１）の行アドレス設定Ｐ（４〜ｌ，１）の列アドレス設定、データ読み出しＰ（４〜１，２）の列アドレス設定、データ読み出しＰ（４〜１，３）の列アドレス設定、データ読み出しＰ（４〜１．４）の列アドレス設定、データ読み出しＢ（１，２）の行アドレス設定Ｐ（４〜１，５）の列アドレス設定、データ読み出しＰ（４〜１，６）の列アドレス設定、データ読み出しＰ（４〜１，７）の列アドレス設定、データ読み出しＰ（４〜１，８）の列アドレス設定、データ読み出し・・・Ｂ（１，６４）の行アドレス設定Ｐ（４〜１，２５３）の列アドレス設定、データ読み出
しＰ（４〜１，２５４）の列アドレス設定、データ読み出
しＰ（４〜１，２５５）の列アドレス設定、データ読み出
しＰ（４〜１，２５６）の列アドレス設定、データ読み出
し（最終画素、４ライン分）次に、前記の説明における画像の構成をｎブロック×ｍ
ブロックの構成に一般化した本発明の画像メモリ（ＤＲ
ＡＭ：画像領域２８ａ）について説明する。

【０２５８】図２４に２次元の画像メモリの構成を示
す。

【０２５９】本例では、画像メモリとして、ＤＲＡＭの
高速ページモードを使用し、１回のアクセス毎に行アド
レスと列アドレスを設定するのではなく、同じ行アドレ
スのデータに対しては列アドレスのみを設定し列アドレ
スの設定サイクルを省略することによってアクセスを高
速化するバーストアクセスを行っている。

【０２６０】画像メモリは横ｎ個、縦ｍ個の合計（ｍｎ
−１）個のブロック３００２によって構成される。

【０２６１】さらに、ブロックはメモリのアクセス単位
であるワード３００１によって構成される。

【０２６２】通常のアクセス（スキャナ１３から読み取
った画像を画像メモリに転送する場合など）では、左上
のワードからスタートし、主走査方向は左から右へ、副
走査方向へは上から下へ向かってライン順次に画像メモ
リをアクセスする。

【０２６３】図２５にブロック内のワード構成例を示
す。この例では、１ブロックをカラム方向に４ワード、
ライン方向に４ワードの１６ワードで構成している。数
字は、ブロック内のオフセットアドレスを示す。よっ
て、特定のワードのメモリアドレスは各ブロックの先頭
アドレスにブロック内オフセットアドレスを加えた値と
なる。例えば、左上すみのブロックの中の左すみをメモ
リアドレス０とすると、右隣のワードはメモリアドレス
１、ブロック内右下すみはメモリアドレス１５、右隣の
ブロックの左上すみはメモリアドレス１６となる。

【０２６４】なお、同一ブロック内のデータは必ず同じ
行アドレスとなるように、１ブロックのワード数の正数
倍が列アドレスの表すワード数となっている。図１９の
ＤＲＡＭの例では、列アドレスは１０２４ワード表すこ
とができ、１ブロックのワード数を１６とした場合、列
アドレスの表すワード数を１ブロックを構成するワード
数で割り切ることができる。従って、ブロック内のワー
ドは必ず同じ列アドレスとなる。

【０２６５】よって、同一ブロック内での連続アクセス
であれば１つの行アドレスを一旦設定すればどのワード
に対しても列アドレスを設定するだけで高速にアクセス
することが可能である。

【０２６６】図２４における通常のアクセスにおいて、
カラム方向のアクセスはアクセスしようとするラインの
ブロック左端のアドレスを起点アドレスとして発生し、
その列アドレスに対し＋０、＋１、＋２、＋３した値を
列アドレスとしてＤＲＡＭに設定し４ワードの連続アク
セスを行う。

【０２６７】次に起点アドレスを右隣の左端アドレスに
移動し同様に連続アクセスを行う。この起点アドレスの
移動は、１ブロックのワード数ＭＤを起点アドレスに加
えることにより行われる。

【０２６８】右端までアクセスが終了すると次のライン
のブロック左端に起点アドレスを移動する。次のライン
への起点アドレスの移動は、同じブロックのラインに移
動する場合と、異なるブロックのラインに移動する場合
によってアドレスの移動量が異なり、それぞれ、ＳＤ
１、ＳＤ２となる。

【０２６９】図２６にブロック位置及びブロック内オフ
セットとＤＲＡＭのアドレス（行アドレスを上位、列ア
ドレスを下位とした場合）の関係を示す。

【０２７０】ブロックは左上から右下に向かって連続し
たメモリアドレスに割り当てられる。また、同一のブロ
ック内もブロック内オフセットに従って連続したアドレ
スが割り当てられている。

【０２７１】よって、上記のＭＤはブロック０のオフセ
ット０からブロック１のオフセット０間の変位であるた
め、ブロック内のワード数に等しくなる。１ブロックの
ワード数を１６ワードとするとＭＤ＝１６となる。

【０２７２】ＳＤ１はブロック（ｎ−１）のオフセット
０からブロック０のオフセット４ヘの変位であるため、
ＳＤ１＝−ＭＤ＊（ｎ−１）＋４となる。ここで、−Ｍ
Ｄ＊（ｎ−１）はオフセット０間のブロックの変位、＋
４は同一ブロックのオフセット０からオフセット４への
変位と考えることができる。

【０２７３】ＳＤ２はブロック（ｎ−１）のオフセット
１２からブロックｎのオフセット０ヘの変位であるた
め、ＳＤ２＝ＭＤ−１２となる。ここで、ＭＤはブロッ
ク（ｎ−１）からブロックｎへの変位、−１２はブロッ
クｎのオフセット１２からオフセット０への変位と考え
ることができる。

【０２７４】前述の左上から右下に向かってライン順次
にアクセスする通常アクセス時のメモリアドレスの算出
例を、図２７に示すフローチャートを参照しつつ説明す
る。

【０２７５】ＭＡは連続的な、メモリアドレスを示す。
メモリアドレスの列アドレスに相当するビット数がメモ
リアドレスの下位ビットに割り当てられ、メモリアドレ
スの上位ビットが行アドレス割り当てられる。また、上
位アドレスのうち行アドレスのビット数を超える分は複
数のメモリデバイスの選択に使用する。

【０２７６】ＳＢＬＯＣＫは副走査方向のブロック位置
を表す。

【０２７７】ＬＩＮＥはブロック内のライン位置を表
す。

【０２７８】ＭＢＬＯＣＫは主走査方向のブロック位置
を表す。

【０２７９】Ｂ（この例では４）はブロックのライン数
を表す。

【０２８０】通常アクセスの場合主走査方向は左から
右、副走査方向は上から下になる。

【０２８１】通常アクセスの場合ＭＡ（メモリアドレ
ス）はバーストアクセスを行うために読み出すブロック
の読み出すラインの左端ワードのアドレスを示してい
る。ＤＲＡＭの高速ページモードリードはこのアドレス
を起点に行アドレスを設定し、ＭＡの表す列アドレスに
０、１、２、３を加えた列アドレスを連続にアクセスす
る。

【０２８２】主走査方向の最終ブロックに達すると（Ｍ
ＢＬＯＣＫ＝Ｎ）読み出しラインを１つ下にすすめ、主
走査ブロック位置を左端に戻す（ＭＢＬＯＣＫ←０）。

【０２８３】読み出しラインがブロック内の下端に達す
ると（ＬＩＮＥ＝Ｂ）読み出しブロックを副走査方向に
１つ進める（ＳＢＬＯＣＫ←ＳＢＬＯＣＫ＋１）。

【０２８４】右下ブロックの最終ラインの読み出しが終
了（ＳＢＬＯＣＫ＝Ｍ）すると１ぺージの全ブロックの
読み出しが終了する。

【０２８５】次に、画像データの回転読み出しについて
説明する。画像を回転するためには、画像１ページを一
旦画像メモリに展開し回転方向に読み出す必要がある。

【０２８６】図２８に画像を右に９０度回転する場合の
アクセス順序を示す。

【０２８７】図２８に示すように左下のワードから右上
のワードに向かって、主走査方向は下から上へ、副走査
方向へは左から右へ向かって順次画像メモリを読み出す
ことによって画像を回転している。

【０２８８】スタートは左隅のブロック（ｍ−１）＊ｎ
のオフセット１２を起点アドレスとして行アドレスを設
定し、起点アドレスの列アドレスに＋０、−４、−８、
−１２を加えたものを列アドレスとして設定しブロック
内の４ワード連続アクセスする。

【０２８９】次に起点アドレスを上ブロックの左下のア
ドレスに移動し同様に連続アクセスを行う。

【０２９０】上端までアクセスが終了すると次のカラム
のブロック下端に起点アドレスを移動する。次のカラム
への起点アドレスの移動は、同じブロックのカラムに移
動する場合と、異なるブロックのカラムに移動する場合
によってアドレスの移動量が異なり、それぞれ、ＳＤ
１、ＳＤ２となる。

【０２９１】よって、上記のＭＤは左下ブロック（ｍ−
１）＊ｎのオフセット１２からーつ上のブロック（ｍ−
２）＊ｎのオフセット１２間の変位であるため、ｎブロ
ック分のワード数に等しくなる。１ブロックのワード数
を１６ワードとするとＭＤ＝−１６＊ｎとなる。

【０２９２】ＳＤ１はブロック０のオフセット１２から
ブロック（ｍ−１）＊ｎのオフセッ〜ト１３への変位で
あるため、ＳＤ１＝−ＭＤ＊（ｍ−１）＋１となる。

【０２９３】ここで、−ＭＤ＊（ｍ−１）はブロック０
からブロック（ｍ−１）＊ｎへの変位、＋１は同一ブロ
ックのオフセット１２からオフセット１３への変位と考
えることができる。

【０２９４】ＳＤ２はブロック０のオフセット１５から
ブロック（ｍ−１）＊ｎ＋１のオフセット１２への変位
であるため、ＳＤ２＝−ＭＤ＊（ｍ−１）＋１３とな
る。ここで、−ＭＤ＊（ｍ−１）はブロック０から左下
のブロック（ｍ−１）＊ｎヘの変位、＋１３は左下のブ
ロック（ｍ−１）＊ｎのオフセット１５から右隣のブロ
ック（ｍ−１）＊ｎ＋１のオフセット１２への変位と考
えることができる。

【０２９５】このように、画像メモリを連続アクセス可
能なブロックにより構成することによって、従来不可能
だった回転時に必要な上下方向のアクセスに対しても連
続アクセスによる高速アクセスが可能となる。

【０２９６】前述の左下から右上に向かってアクセスす
る右９０度回転アクセス時のメモリアドレス算出例を、
図２９に示すフローチャートを参照しつつ説明する。

【０２９７】ＭＡは連続的なメモリアドレスを示す。メ
モリアドレスの列アドレスに相当するビット数がメモリ
アドレスの下位ビットに割り当てられ、メモリアドレス
の上位ビットが行アドレス割り当てられる。また、上位
アドレスのうち行アドレスのビット数を超える分は複数
のメモリデバイスの選択に使用する。

【０２９８】ＳＢＬＯＣＫは副走査方向のブロック位置
を表す。

【０２９９】ＬＩＮＥはブロック内のライン位置を表
す。

【０３００】ＭＢＬＯＣＫは主走査方向のブロック位置
を表す。

【０３０１】Ａ（この例では４）はブロックのカラム数
を表す。

【０３０２】右９０度回転アクセスの場合主走査方向は
下から上、副走査方向は左から右になる。

【０３０３】右９０度回転アクセスの場合ＭＡ（メモリ
アドレス）はバースアクセスを行うために読み出すブロ
ックの下端ラインの読み出すカラム（ブロック内の左右
方向の位置）のワードのアドレスを示している。ＤＲＡ
Ｍの高速ページモードリードは読み出しはこのアドレス
を起点に行アドレスを設定し、ＭＡの表す列アドレスに
０、−４、−８、−１２を加えた列アドレスを連続にア
クセスする（つまり画像メモリはブロック内を上に向か
って連続アクセスされる）。

【０３０４】主走査方向の最終ブロックに達すると（Ｍ
ＢＬＯＣＫ＝Ｍ）読み出しカラムを１つ右にすすめ、主
走査ブロック位置を下端に戻す（ＭＢＬＯＣＫ←０）。

【０３０５】読み出しカラムがブロック内の左端に達す
ると（ＣＯＬ＝Ａ）読み出しブロックを副走査方向に１
つ進める（ＳＢＬＯＣＫ←ＳＢＬＯＣＫ＋１）。

【０３０６】右上ブロックの最終カラムの読み出しが終
了（ＳＢＬＯＣＫ＝Ｎ）すると１ぺージの全ブロックの
読み出しが終了する。

【０３０７】次に、上記した通常アクセス及び回転アク
セスの具体的なメモリアドレス生成部（上述した図１０
に示すアドレス発生部６１２）の一構成例について説明
する。

【０３０８】図３０にメモリアクセスの起点アドレス
（バースト転送の開始アドレス）発生部の構成を示す。

【０３０９】起点アドレス発生部は副走査ブロック数設
定部３８０１、ブロック内のライン数（カラム数）設定
部３８０２、主走査ブロック数設定部３８０３、副走査
方向ブロック数カウンタ３８０４、ブロック内ライン数
（カラム数）カウンタ３８０５、主走査方向ブロック数
カウンタ３８０６、セレクタ３８０７、３８０８、３８
１１、ページスタートアドレス設定部３８０９、メモリ
アドレス記憶レジスタ３８１３、加算器３８１０、およ
びオアゲート３８１２によって構成される。カウントは
設定数を周期に繰り返し行われる。

【０３１０】主走査方向ブロック数カウンタ３８０６は
主走査方向のブロック数をカウントし、最終ブロック
（Ｎ番目）に達すると繰り上がり信号ＥＯＭＢ（主走査
最終ブロック信号）を発生する。このカウント値はペー
ジ初期化信号（ＰＩＮＩＴ）によって主走査ブロック数
が設定される。カウントは次アドレス発生信号（ＮＥＸ
Ｔ）によって行われる。

【０３１１】ブロック内ライン数カウンタ３８０５はブ
ロック内のライン数もしくはカラム数をカウントし、最
終ライン（ＡもしくはＢ）に達すると繰り上がり信号Ｅ
ＯＬ（最終ライン）を発生する。カウント値はページ初
期化信号（ＰＩＮＩＴ）によってブロック内ライン数が
設定される。カウントは繰り上がり信号ＥＯＭＢが入力
され、かつ次アドレス発生信号（ＮＥＸＴ）が入力され
たときに行われる。カウントは設定数を周期に繰り返し
行われる。

【０３１２】副走査方向ブロック数カウンタ３８０１
は、副走査方向のブロック数をカウントし、最終ブロッ
ク（Ｍ番目）に達すると繰り上がり信号ＥＯＳＢ（副走
査最終ブロック信号）を発生しする。カウント値はペー
ジ初期化信号（ＰＩＮＩＴ）によって副走査ブロック数
が設定される。カウントは繰り上がり信号ＥＯＬが入力
され、かつ次アドレス発生信号（ＮＥＸＴ）が入力され
たときに行われる。カウントは設定数を周期に繰り返し
行われる。

【０３１３】メモリアドレス記憶レジスタ３８１３は、
現在のメモリアドレスを記憶する。現在のメモリアドレ
スに次アドレスへの増分を順次加えていくことによって
バーストアクセス毎の起点アドレスを算出している。ア
ドレスレジスタはページ初期化信号（ＰＩＮＩＴ）によ
ってスタートアドレスが設定される。また、繰り上がり
信号でセレクタ３８０７、３８０８を切り替えることに
よって、主走査方向にブロックを移動する毎にＭＤ、ラ
インを移動する毎にＳＤ１、副走査方向にブロックを移
動する毎にＳＤ２が加算器３８１０により加算される。
加算器３８１０の加算結果は、次アドレス算出信号（Ｎ
ＥＸＴ）によってセレクタ３８１１が切り替えられ、メ
モリアドレス記憶レジスタ３８１３に（オアゲート３８
１２を介して）ロード信号が供給されることにより、メ
モリアドレス記憶レジスタ３８１３に更新記憶される。

【０３１４】図３１に、１ブロックのサイズが２×２ワ
ード、主走査２ブロック、副走査２ブロックの通常アク
セスの画像メモリの構成例を示す。

【０３１５】図３２の（ａ）〜（ｉ）に図３１の画像メ
モリにアクセスしたときの起点メモリアドレスの発生タ
イミングの例を示す。

【０３１６】図３３にＤＲＡＭ制御信号発生部（上述し
た図１０に示すＤＲＡＭ制御部６１４）の構成を示す。

【０３１７】ＤＲＡＭ制御信号発生部は、起点メモリア
ドレス（ＭＡ）からＤＲＡＭをバーストアクセスするた
めのタイミング信号及び、行アドレス、列アドレスを発
生する。

【０３１８】ＤＲＡＭ制御信号発生部はタイミング制御
部３９０１、リフレッシュサイクルタイマー３９０２、
オフセットアドレステーブル３９０３、オフセットアド
レスカウンタ３９０４、セレクタ３９０５、３９０７、
および加算器３９０６により構成されている。

【０３１９】タイミング制御部３９０１はメモリアクセ
ス制御信号によりメモリアクセスサイクルを開始し、Ｄ
ＲＡＭに行アドレスを設定するＲＡＳ信号、列アドレス
を設定するＣＡＳ信号、オフセットアドレスカウンタ３
９０４のカウントアップ信号を発生する。

【０３２０】リフレッシュサイクルタイマー３９０２は
一定周期のＤＲＡＭリフレッシュサイクル開始信号を発
生し、タイミング制御部３９０１によってＤＲＡＭリフ
レッシュサイクルを実行するためのＲＡＳ、ＣＡＳ信号
を発生する。

【０３２１】オフセットアドレステーブル３９０３はバ
ーストアクセスをする際の起点メモリアドレスの列アド
レスに加えるオフセットを設定する。オフセットアドレ
ステーブル３９０３の値はブロック内のワードのアクセ
ス順によって設定を行う。例えば、ブロックサイズを４
×４ワードとした場合、順方向アクセスでは、０、１、
２、３を設定し、右９０度回転アクセスでは０、−４、
−８、−１２を設定する。

【０３２２】セレクタ３９０５はオフセットアドレスの
順序に従ってオフセットアドレステーブルの値を選択す
る。

【０３２３】加算器３９０６はメモリアドレスの列アド
レスにオフセットアドレスを加算する。

【０３２４】セレクタ３９０７はメモリアドレス中の行
アドレスと列アドレスを選択している。選択されたアド
レスはＤＲＡＭのアドレス端子に入力され、ＲＡＳ、Ｃ
ＡＳ信号によって行アドレス、列アドレスの２回にわけ
てＤＲＡＭのアドレスを設定する。

【０３２５】次に、この発明の第２の実施形態として、
上記の様に構成した画像メモリによる連続アクセスによ
る高速アクセスの利用例として、２次元的なブロックを
処理単位としてアクセスを行う符号化・復号化処理の高
速化及び、レーザ露光装置により複数ラインが同時に印
字可能なプリンタ１５に対する複数ラインの読み出しの
高速化について説明する。

【０３２６】まず初めにブロック単位に処理を行う符号
化、復号化について説明する。符号化方式としてＪＰＥ
Ｇ（ＪｏｉｎｔＰｈｏｔｏｇｒａｐｈｉｃＣｏｄｉ
ｎｇＥｘｐｅｒｔｓＧｒｏｕｐ）符号化を例にして説
明する。

【０３２７】ＪＰＥＧ符号化は写真画像のように１つ１
つの画素が輝度情報を持つ階調データを対象に行われ
る。

【０３２８】本例では、１画素を８ビットで表している
ので、２５６階調（２⁸＝２５６）の輝度を表現するこ
とができる。ＪＰＥＧ符号化、復号化の際に行われるＤ
ＣＴ（ＤｉｓｃｒｅｔｅＣｏｓｉｎｅＴｒａｎｓｆ
ｏｒｍ）及びその逆変換では画像全体を矩形ブロック単
位分割し、ブロック単位に処理する必要がある。

【０３２９】図３４は１画素あたり８ビットで８画素×
８画素の処理ブロックの画像メモリの構成例を示す。ま
た、１メモリアドレス当たり３２ビットのデータでが格
納されている。よって、８画素×８画素のブロックは横
２ワード×縦８ラインの１６ワードで構成される。前述
したように同一ブロックの１６ワードはＤＲＡＭ内部で
は同じ行アドレスに配置されているため、バーストアク
セスが可能である。

【０３３０】図３５の（ａ）〜（ｇ）に本画像メモリを
用いたＪＰＥＧ符号化による画像記憶、再生装置の概略
を示す。

【０３３１】まず、スキャナ１３やＴＶカメラといった
ライン順次に画像を読み取る入力装置からの画像データ
を画像メモリにライン順次（図３５の場合左上から右
下）に書き込んでゆく。この際に、ライン順次に書き込
みを行うメモリアドレスが、ＤＲＡＭの同じ行アドレス
であれば、バーストアクセスによる高速書き込みが可能
である（図３５の（ａ）参照）。

【０３３２】ＪＰＥＧ符号化は画像をブロック単位に処
理するため、入力された画像メモリ上の画像をブロック
単位で読み出す。このブロックは本画像メモリの特徴で
あるように、ブロックを構成するワードのメモリアドレ
スが、ＤＲＡＭの同じ行アドレスとなるように構成され
ている。従って、１ブロックの画像データを、バースト
アクセスにより一括して高速にＪＰＥＧ符号化装置に読
み出すことが可能である（図３５の（ｂ）参照）。

【０３３３】ＪＰＥＧ符号化装置によって画像データ量
は数十分の１に圧縮され、符号メモリに蓄積される（図
３５の（ｃ）（ｄ）参照）。

【０３３４】蓄積された画像は必要によって選択され、
任意の順番、任意の回数読み出すことができ、ＪＰＥＧ
復号化装置によって元の画像に再生される（図３５の
（ｄ）（ｅ）参照）。

【０３３５】ＪＰＥＧ復号化は符号化の場合と同様にブ
ロック単位で画像を再生する。このブロックは本画像メ
モリの特徴であるように、ブロックを構成するワードの
メモリアドレスが、ＤＲＡＭの同じ行アドレスとなるよ
うに構成されている。従って、１ブロックの画像データ
をバーストアクセスにより一括して高速にＪＰＥＧ復号
化装置から画像メモリに言き込むことが可能である（図
３５の（ｆ）参照）。

【０３３６】再生された画像は、ライン順次に読み出さ
れ、例えばレーザープリンタやＣＲＴディスプレイなど
のライン順次出力系装置に出力される。この際に、ライ
ン順次に読み出しを行うメモリアドレスが、ＤＲＡＭの
同じ行アドレスであれば、バーストアクセスによる高速
読み出しが可能である（図３５の（ｇ）参照）。

【０３３７】このように、本画像メモリを用いることに
より、従来不可能であったブロック単位のＤＲＡＭバー
ストアクセスが可能になり、画像メモリとのデータ転送
を高速に行うことが可能となる。

【０３３８】次に、レーザ露光装置４５００により複数
ラインが同時に印字可能なプリンタ１５に対する複数ラ
インの読み出しの高速化について説明する。

【０３３９】図３６のレーザ露光装置４５００は４個の
レーザ４５０１、４５Ｏ２、４５０３、４５０４、ガル
バノミラー４５０４、４５０５、４５０６、４５０７、
レーザドライバ４５０８、４５０９、４５１０、４５１
１、ガルバノミラー駆動回路４５１２、４５１３、４５
１４、４５１５、ハーフミラー４５１６、４５１７、ポ
リゴンミラー４５１８、ポリゴンモータ４５１９、ボリ
ゴンモータドライバ４５２０、ビーム検知センサ４５２
１、ビーム検知センサ出力処理回路４５２２によって構
成される。それぞれのレーザドライバ４５０８、４５０
９、４５１０、４５１１はビーム検知センサ４５２１の
ビーム検出信号を基準にそれぞれのラインの画像データ
に基づいてレーザを発光させる。ハーフミラーは複数の
レーザビーム光を合成し、ひとつのボリゴンミラー４５
１８によって感光体ドラム４５２３上を走査できるよう
にしている。ガルバノミラー４５０４、４５０５、４５
０６、４５０７はガルバノミラー駆動回路４５１２、４
５１３、４５１４、４５１５によって制御され、それぞ
れのレーザービームが感光体ドラム４５２３上を走査す
る際の露光位置を所望の位置関係にするための調整を行
う。図３７は複数レーザによる感光体ドラム４５２３上
の露光の様子を示す。感光体ドラム４５２３上では４本
のレーザビームにより４ライン単位で画像が形成され
る。このとき、それぞれのレーザビーム露光位置が副走
査方向に等間隔になるようにガルバノミラー４５０４、
４５０５、４５０６、４５Ｏ７によって微調整を行う。

【０３４０】図３８の（ａ）（ｂ）に従来のライン順次
アクセスをしたメモリコピー（複数部コピーの際に、ス
キャナ１３からの画像を一旦画像メモリに取り込んだ
後、以降は画像メモリを繰り返し読み出し画像を出力す
る）を行う時のメモリアクセスの様子を示す。

【０３４１】スキャナ１３からの画像データは画像メモ
リにライン順次に書き込まれる（図３８の（ａ）参
照）。

【０３４２】プリンタ１５への印字は画像メモリをライ
ン順次に読み出し、４ライン分のレーザを駆動するため
の変換回路に送られる（図３８の（ｂ）参照）。

【０３４３】図３９にライン順次に読み出されたデータ
を４ライン分のレーザを駆動するための変換回路の構成
を示す。

【０３４４】従来の画像メモリは異なるライン間（複数
ラインの画像を必要とするため上下方向に連続するデー
タが必要）のＤＲＡＭバーストアクセスが行えないため
に、ライン順次で読み出した後、外部の高速メモリに一
旦４ライン分の画像を形成したうえで異なるライン間の
画像データを高速アクセスする必要があった。

【０３４５】ライン順次に読み出されたメモリリードデ
ータは４ライン分の画像データを用意するためにライン
バッファ４６０１、４６０２にライトされる。４ライン
分の画像データが揃うと、それぞれのラインより１ワー
ドづつ読み出す。ラインバッファ４６０１、４６０２は
２組あり、片方がライン順次の画像データを４ライン分
ためている間に、もう一方は既に４ライン揃っている画
像データの読み出しを行つている。ラインバッファ４６
０１、４６０２のライト動作とリード動作は互い違いに
交互に行われ、連続的な動作を可能にしている。

【０３４６】読み出されたデータはデータバッファ４６
０３に取り込まれ、パラレル→シリアル変換部４６０４
によって、ワードデータを１ビットのシリアルデータし
それぞれのラインのレザードライバ駆動信号を発生す
る。

【０３４７】つまり、画像の読み出しをライン順次に行
うためには４ライン分の画像データを揃えるために、画
像メモリの外部に４ライン分の高速なラインバッファを
２組も用意する必要があり、装置規模やコストの増大が
避けられなかった。

【０３４８】図４０に本発明の画像メモリを使用した場
合のメモリアクセス動作を示す。

【０３４９】本例では、ＤＲＡＭをバーストアクセスす
るためのブロックと横（主走査方向）４ワード、縦（ラ
イン方向）４ラインの１６ワードで構成している。

【０３５０】スキャナ１３からのライン順次の画像デー
タはブロック内をバーストアクセスにより高速に書き込
みが行われる（さらに、隣り合うブロックのＤＲＡＭア
ドレスが同一の行アドレスであれば、ブロックをまたが
るバーストアクセスも可能）。

【０３５１】画像メモリの読み出しは、本画像メモリの
特徴を利用し、ブロック内をライン方向にバーストアク
セスし、４ワード（４ライン分）の画像データを高速に
読み出すことが可能である。

【０３５２】連続的に読み出された４ワード（４ライン
分）の画像データはデータバッファ４６１１に取り込ま
れ、パラレル→シリアル変換部４６１２によって、ワー
ドデータを１ビットのシリアルデータしそれぞれのライ
ンのレーザドライバ駆動信号を発生する。（図４１）従
って、従来のような高速で高価なラインバッファ・メモ
リを使用することなくレーザドライバ駆動に必要な４ラ
イン分の画像データを高速に読み出すことが可能であ
る。

【０３５３】次に、ブロック単位に画像メモリをバース
ト読み出しを行い、所望の処理を施した後にブロック単
位にバースト書き込みを行う処理例として、ブロック単
位の回転処理について説明する。

【０３５４】図４２の（ａ）（ｂ）は１画素１ビットで
表される（例えば白黒画像）画像を記憶する画像メモリ
の構成を示す。

【０３５５】ブロック構成は１ワード（３２ビット）×
３２ラインの３２ワードで構成される。画像の回転は図
４２の（ａ）に示す元画像ブロックをバースト読み出し
を行い、読み出したデータを回転部で一旦蓄え、蓄えた
画像の画素順序を回転方向に並び替えたデータを図４２
の（ｂ）に示す処理後の画像として画像メモリにバース
卜書き込みを行う。

【０３５６】図４３の（ａ）（ｂ）は１画素８ビットで
表される（例えば階調画像や、カラー画像）画像を記憶
する画像メモリの構成を示す。ブロック構成は１ワード
（３２ビット）×４ラインの４ワードで構成される。画
像の回転は図４３の（ａ）に示す元画像ブロックをバー
スト読み出しを行い、読み出したデータを回転部で一旦
蓄え、蓄えた画像の画素順序を回転方向に並び替えたデ
ータを図４３の（ｂ）に示す処理後の画像として画像メ
モリにバースト書き込みを行う。

【０３５７】図４４の（ａ）〜（ｄ）は前記図４２、図
４３のブロック画像の回転を用いたページ全体の回転処
理を示す。

【０３５８】図４４の（ａ）に示す、元画像をブロック
単位に回転処理し、図４４の（ｂ）に示すように、別領
域ブロック単位に書き込むことによって画像メモリから
画像メモリへの回転処理が行える。

【０３５９】図４４の（ａ）に示す、元画像をブロック
単位に回転処理し、図４４の（ｃ）に示すように、元画
像の同じブロックに書き込むことによってブロック単位
に回転処理された画像が形成される。

【０３６０】ブロック単位に回転処理された画像は既に
画素単位で回転されているので、出力画像がライン単位
に連続となるような順序でブロック内のワード読み出し
を行いプリンタ等のライン順次の出力装置に回転画像を
出力する（図４４の（ｄ）参照）。

【０３６１】本発明の画像メモリを用いればブロック単
位のアクセスはバーストアクセスにより高速に読み出
し、書き込みが行えるため高速な回転処理が行える。ま
た、本例では回転処理を行ったが、フィルタリングやＤ
ＣＴ等の直行変換、画像の並び替えによるスクランブル
処理などブロック単位のあらゆる処理に適応することが
可能である。

【０３６２】上記したように、画像全体をブロックに分
割し、それぞれのブロックをバーストアクセス可能なメ
モリアドレスのデータで構成することによって、同一ブ
ロック内であれば横方向、縦方向、ブロック全体、ブロ
ックの一部といった任意のデータに対しバーストアクセ
スを可能にし、アクセス方向によらずに画像メモリに対
する高速アクセスを可能にできる。

【０３６３】

【発明の効果】以上詳述したように、この発明によれ
ば、画像メモリに対するバーストアクセスを可能とし、
高速アクセスが可能な画像メモリアクセス方法、画像形
成装置、画像形成記憶装置、アドレス発生方法、及びア
ドレス発生装置を提供できる。

【図面の簡単な説明】

【図１】この発明の画像形成装置の概略構成を示す断面
図。

【図２】画像形成装置の制御回路を示す全体のブロック
図。

【図３】基本ユニットの構成を示すブロック図。

【図４】システム基本ユニットの構成を示すブロック
図。

【図５】システム拡張ユニットの構成を示すブロック
図。

【図６】画像処理回路の構成を示すブロック図。

【図７】システム制御回路の構成を示すブロック図。

【図８】通信メモリアクセス制御回路の構成を示すブロ
ック図。

【図９】ページメモリアクセス制御回路の構成を示すブ
ロック図。

【図１０】アドレス制御回路の構成を示すブロック図。

【図１１】アドレス発生部の構成を示すブロック図。

【図１２】データ制御回路の構成を示すブロック図。

【図１３】画像データ転送制御部の構成を示すブロック
図。

【図１４】タイマの構成を示す図。

【図１５】画像バス優先度制御部の詳細な構成を示すブ
ロック図。

【図１６】ページメモリ優先度制御部の詳細な構成を示
すブロック図。

【図１７】ターミナルカウンタの詳細な構成を示す図。

【図１８】電子ソートの一例を示す図。

【図１９】ＤＡＲＭの内部構成を示す図。

【図２０】ＤＲＡＭの通常モード及びファーストページ
モードのアクセスタイミングを示す図。

【図２１】ＤＲＡＭの通常モード及びファーストページ
モードのアクセスタイミングを示す図。

【図２２】原稿画像を構成する画素を説明するための
図。

【図２３】ＤＲＡＭを構成するメモリセルを説明するた
めの図。

【図２４】非回転アクセス時のバーストアクセスの起点
アドレスを移動を示す図。

【図２５】ブロック内の列アドレスオフセットを示す図

【図２６】ブロック内オフセットとメモリアドレスの関
係を示す図。

【図２７】非回転アクセス時のメモリアクセス算出フロ
ーを示す図。

【図２８】回転アクセス時のバーストアクセスの起点メ
モリアドレスを移動を示す図。

【図２９】回転アクセス時のメモリアクセス算出フロー
を示す図。

【図３０】バーストアクセスの起点アドレス算出回路の
構成図。

【図３１】画像メモリの構成例を示す図。

【図３２】図３１の画像メモリの起点アドレス算出回路
の動作タイミングを示す図。

【図３３】ＤＲＡＭ制御信号発生回路の構成図。

【図３４】ＪＥＰＧ符号化時の画像メモリ構成例を示す
図。

【図３５】ＪＰＥＧ符号化による画像記憶、再生装置の
構成例を示す図。

【図３６】複数のレーザービームを用いた露光装置を示
す図。

【図３７】複数のレーザービームによる感光体ドラム上
の露光の様子を示す図。

【図３８】従来の画像メモリのライン順次アクセスの示
す図。

【図３９】ライン順次の画像データを複数のレーザード
ライバ駆動信号に変換する回路を示す図。

【図４０】本発明の画像メモリ用いたバーストアクセス
を示す図。

【図４１】バーストアクセスした画像データを複数のレ
ーザードライバ駆動信号に変換する回路を示す図。

【図４２】１画素１ビットの画像メモリのブロック構成
及び画像の回転を示す図。

【図４３】１画素８ビットの画像メモリのブロック構成
及び画像の回転を示す図。

【図４４】ブロック単位のバーストアクセスによる画像
回転方法を説明する図。

【符号の説明】

２１…システム制御回路２６…アドレス制御回路２７…データ制御回路２８…ページメモリ２８ａ…画像領域（画像メモリ、ＤＲＡＭ）６１２…アドレス発生部６１４…ＤＲＡＭ制御部１００１…タイミングジェネレータ１００２…行アドレスレジスタ１００３…行アドレスデコーダ１００４…列アドレスレジスタ１００５…列アドレスデコーダ１００６…メモリアレイ１００７…行データレジスタ１００８…列データセレクタ１００９…データ入出力バッファ

Claims

【特許請求の範囲】

【請求項１】複数行、複数列のビットからなるメモリ
アレイと、このメモリアレイに対し、１行分のビットデータの一括
読出し及び、一括書込みの可能な、１行分のビットデー
タを保持するデータレジスタと、このデータレジスタに、１行分のビットデータの一括読
出し及び、一括書込みを行う上記メモリアレイの行を選
択する行アドレス選択手段と、上記１行分のビットデータを保持するデータレジスタの
読出し及び、書込みを行う特定のビットを選択する列ア
ドレス選択手段と、からなる画像メモリにおいて、原稿画像を複数画素からなるブロックに分割し、同一ブロックの画素データを、上記メモリアレイの同一
行に記憶するようにし、同一ブロック内の画素データへのアクセスであれば、上
記メモリアレイの行アドレスを１回指定するだけで、同
一ブロック内の複数の画素データを上記データレジスタ
の列アドレスのみの指定でアクセスすることを特徴とす
る画像メモリアクセス方法。
【請求項２】上記ブロックを構成するビットデータ数
の正数倍が上記メモリアレイの１行分のビットデータ数
となるように上記ブロックを構成することを特徴とする
請求項１に記載の画像メモリアクセス方法。
【請求項３】複数行、複数列のビットからなるメモリ
アレイと、このメモリアレイに対し、１行分のビットデータの一括
読出し及び、一括書込みの可能な、１行分のビットデー
タを保持するデータレジスタと、このデータレジスタに、１行分のビットデータの一括読
出し及び、一括書込みを行う上記メモリアレイの行を選
択する行アドレス選択手段と、上記１行分のビットデータを保持するデータレジスタの
読出し及び、書込みを行う特定のビットを選択する列ア
ドレス選択手段と、からなる画像メモリにおいて、原稿画像を複数画素からなるブロックに分割し、同一ブロックの画素データを、上記メモリアレイの同一
行に記憶するようにし、同一ブロック内の画素データへのアクセスであり、既
に、該当するブロックの含まれる行アドレスのビットデ
ータが上記データレジスタに存在すれば、同一ブロック
内の複数の画素データを上記データレジスタの列アドレ
スのみの指定でアクセスすることを特徴とする画像メモ
リアクセス方法。
【請求項４】上記ブロックを構成するビットデータ数
の正数倍が上記メモリアレイの１行分のビットデータ数
となるように上記ブロックを構成することを特徴とする
請求項３に記載の画像メモリアクセス方法。
【請求項５】複数行、複数列のビットからなるメモリ
アレイと、このメモリアレイに対し、１行分のビットデータの一括
読出し及び、一括書込みの可能な、１行分のビットデー
タを保持するデータレジスタと、このデータレジスタに、１行分のビットデータの一括読
出し及び、一括書込みを行う上記メモリアレイの行を選
択する行アドレス選択手段と、上記１行分のビットデータを保持するデータレジスタの
読出し及び、書込みを行う特定のビットを選択する列ア
ドレス選択手段と、からなる画像メモリを用いる画像形成装置において、原稿画像の画素データを読取る読取手段と、この読取手段により読取られた画像データを複数画素か
らなるブロックに分割し、同一ブロックの画素データ
を、上記メモリアレイの同一行に記憶する記憶手段と、同一ブロック内の画素データへの読出しであれば、上記
メモリアレイの行アドレスを１回指定するだけで、同一
ブロック内の複数の画素データを上記データレジスタの
列アドレスのみの指定で読出す読出手段と、この読出手段により読出された画素データに応じて被画
像形成媒体に画像形成する画像形成手段と、を具備したことを特徴とする画像形成装置。
【請求項６】上記読出手段は、上記画像メモリに記憶
された原稿画像の画素データの読出し順序を変えること
により原稿画像を０度、もしくは９０度、もしくは１８
０度、もしくは２７０度回転した画像を読出し、この読
出手段により読出された画素データに応じて被画像形成
媒体に画像形成することを特徴とする請求項５に記載の
画像形成装置。
【請求項７】複数行、複数列のビットからなるメモリ
アレイと、このメモリアレイに対し、１行分のビットデータの一括
読出し及び、一括書込みの可能な、１行分のビットデー
タを保持するデータレジスタと、上記データレジスタに、１行分のビットデータの一括読
出し及び、一括書込みを行うメモリアレイの行を選択す
る行アドレス選択手段と、上記１行分のビットデータを保持するデータレジスタの
読出し及び、書込みを行う特定のビットを選択する列ア
ドレス選択手段と、からなる画像メモリを用いる画像形成装置において、原稿画像の画素データを読取る読取手段と、この読取手段により読取られた画像データを複数画素か
らなるブロックに分割し、同一ブロックの画素データ
を、上記メモリアレイの同一行に記憶する記憶手段と、同一ブロック内の画素データへの読出しであり、既に、
該当するブロックの含まれる行アドレスのビットデータ
が上記データレジスタに存在すれば、同一ブロック内の
複数の画素データを上記データレジスタの列アドレスの
みの指定で読出す読出手段と、この読出手段により読出された画素データに応じて被画
像形成媒体に画像形成する画像形成手段と、を具備したことを特徴とする画像形成装置。
【請求項８】上記読出手段は、上記画像メモリに記憶
された原稿画像の画素データの読出し順序を変えること
により原稿画像を０度、もしくは９０度、もしくは１８
０度、もしくは２７０度回転した画像を読出し、この読
出手段により読出された画素データに応じて被画像形成
媒体に画像形成することを特徴とする請求項７に記載の
画像形成装置。
【請求項９】複数行、複数列のビットからなるメモリ
アレイと、このメモリアレイに対し、１行分のビットデータの一括
読出し及び、一括書込みの可能な、１行分のビットデー
タを保持するデータレジスタと、このデータレジスタに、１行分のビットデータの一括読
出し及び、一括書込みを行う上記メモリアレイの行を選
択する行アドレス選択手段と、上記１行分のビットデータを保持するデータレジスタの
読出し及び、書込みを行う特定のビットを選択する列ア
ドレス選択手段と、からなる画像メモリを用いる画像形成装置において、原稿画像の画素データを読取る読取手段と、この読取手段により読取られた画像データを画像形成時
に同時に画像形成される画素データが同一のブロックに
含まれるような複数画素からなるブロックに分割し、同
一ブロックの画素データを、上記メモリアレイの同一行
に記憶する記憶手段と、同一ブロック内の画素データへの読出しであれば、上記
メモリアレイの行アドレスを１回指定するだけで、同一
ブロック内の複数の画素データを上記データレジスタの
列アドレスのみの指定で画像形成時に同時に画像形成さ
れる画素データを連続して読出す読出手段と、この読出手段により読出された画素データに応じて被画
像形成媒体に複数画素を同時に画像形成する画像形成手
段と、を具備したことを特徴とする画像形成装置。
【請求項１０】複数行、複数列のビットからなるメモ
リアレイと、このメモリアレイに対し、１行分のビットデータの一括
読出し及び、一括書込みの可能な、１行分のビットデー
タを保持するデータレジスタと、このデータレジスタに、１行分のビットデータの一括読
出し及び、一括書込みを行う上記メモリアレイの行を選
択する行アドレス選択手段と、上記１行分のビットデータを保持するデータレジスタの
読出し及び、書込みを行う特定のビットを選択する列ア
ドレス選択手段と、からなる画像メモリを用いる画像形成装置において、原稿画像の画素データを読取る読取手段と、この読取手段により読取られた画像形成時に同時に画像
形成される画素データが同一のブロックに含まれるよう
な複数画素からなるブロックに分割し、同一ブロックの
画素データを、上記メモリアレイの同一行に記憶する記
憶手段と、同一ブロック内の画素データへの読出しであり、既に、
該当するブロックの含まれる行アドレスのビットデータ
が上記データレジスタに存在すれば、同一ブロック内の
複数の画素データを上記データレジスタの列アドレスの
みの指定で画像形成時に同時に画像形成される画素デー
タを連続して読出す読出手段と、この読出手段により読出された画素データに応じて被画
像形成媒体に複数画素を同時に画像形成する画像形成手
段と、を具備したことを特徴とする画像形成装置。
【請求項１１】複数行、複数列のビットからなるメモ
リアレイと、このメモリアレイに対し、１行分のビットデータの一括
読出し及び、一括書込みの可能な、１行分のビットデー
タを保持するデータレジスタと、このデータレジスタに、１行分のビットデータの一括読
出し及び、一括書込みを行う上記メモリアレイの行を選
択する行アドレス選択手段と、上記１行分のビットデータを保持するデータレジスタの
読出し及び、書込みを行う特定のビットを選択する列ア
ドレス選択手段と、からなる画像メモリを用いる画像形成記憶装置におい
て、原稿画像の画素データを読取る読取手段と、この読取手段により読取られた画像データを符号化の処
理単位となる複数画素からなるブロックに分割し、同一
ブロックの画素データを、上記メモリアレイの同一行に
記憶する記憶手段と、同一ブロック内の画素データの読出しであれば、上記メ
モリアレイの行アドレスを１回指定するだけで、符号化
の処理単位となるブロックの複数の画素データを上記デ
ータレジスタの列アドレスのみの指定で一括して読出す
読出手段と、この読出手段により読出されたブロックの画素データを
符号化する符号化手段と、この上記符号化手段によって符号化された符号データを
記憶する符号データ記憶手段と、符号化データ記憶手段に記憶された１ページ以上の符号
データを任意のページ順序で読出す符号データ読出手段
と、ブロック単位に符号化された符号データを復号化す
る復号化手段と、復号化されたブロック単位の画素データを上記メモリア
レイの行アドレスを１回指定するだけで、復号化の処理
単位となるブロックの複数の画素データを上記データレ
ジスタの列アドレスのみの指定で一括して書込む書込手
段と、上記書込手段によって書込まれた画素データに応じて被
画像形成媒体に画像形成する画像形成手段と、を具備したことを特徴とする画像形成記憶装置。
【請求項１２】ライン方向に複数ワード、カラム方向
に複数ワードを１ブロックとし、このブロックがライン
方向に複数ブロック分、カラム方向に複数ブロック分存
在する画像メモリに対して、画像メモリを２次元的にアクセスする際に、所定のラインにおいて、１ブロックを構成するカラム方
向のワード数分のバーストアクセスのアドレスを発生
し、１回のバーストアクセスごとに、１ブロックを構成する
ワード数分加えたアドレスを発生し、カラム方向の複数ブロック分のバーストアクセスごと
に、カラム方向の複数ブロック数から１ブロック減算し
た値に１ブロックを構成するワード数を乗算した値を減
算した値に、１ブロック内のカラム方向のワード数分加
算した値をアドレスとして発生し、カラム方向の複数ブロック分のバーストアクセスをライ
ン方向の複数ワード数分行うごとに、１ブロックを構成
するワード数から１ブロックを構成するカラム方向のワ
ード数を減算した値をアドレスとして発生することを特
徴とするアドレス発生方法。
【請求項１３】ライン方向に複数ワード、カラム方向
に複数ワードを１ブロックとし、ライン方向に複数ブロ
ック、カラム方向に複数ブロック存在する画像メモリに
対して、画像メモリを２次元的にアクセスする際に、所定のラインにおいて、１ブロックを構成するカラム方
向のワード数分のバーストアクセスのアドレスを発生
し、１回のバーストアクセスごとに、１ブロックを構成する
ワード数分加えたアドレスを発生し、カラム方向の複数ブロック分のバーストアクセスごと
に、カラム方向の複数ブロック数から１ブロック減算し
た値に１ブロックを構成するワード数を乗算した値を減
算した値に、１ブロック内のカラム方向のワード数分加
算した値をアドレスとして発生し、カラム方向の複数ブロック分のバーストアクセスをライ
ン方向の複数ワード数分行うごとに、１ブロックを構成
するワード数から１ブロックを構成するカラム方向のワ
ード数を減算した値をアドレスとして発生するアドレス
発生手段を具備したことを特徴とするアドレス発生装
置。
【請求項１４】複数行、複数列のビットからなるメモ
リアレイと、このメモリアレイに対し、１行分のビットデータの一括
読出し及び、一括書込みの可能な、１行分のビットデー
タを保持するデータレジスタと、このデータレジスタに、１行分のビットデータの一括読
出し及び、一括書込みを行う上記メモリアレイの行を選
択する行アドレス選択手段と、上記１行分のビットデータを保持するデータレジスタの
読出し及び、書込みを行う特定のビットを選択する列ア
ドレス選択手段と、からなり、原稿画像を複数画素からなるブロックに分割し、同一ブロックの画素データを、上記メモリアレイの同一
行に記憶するようにし、同一ブロック内の画素データへのアクセスであれば、上
記メモリアレイの行アドレスを１回指定するだけで、同
一ブロック内の複数の画素データを上記データレジスタ
の列アドレスのみの指定でアクセスする画像メモリにお
いて、上記画像メモリの行アドレスを上位アドレス、列アドレ
スを下位アドレスとして表現したアドレスを１次元メモ
リアドレスとし、原稿画像のブロック構成を、行方向に複数ワード、列方
向に複数ワードを１ブロックとし、行方向に複数ブロッ
ク、列方向に複数ブロックとし、２次元的にアクセスす
る際に、各ブロックの最初にアクセスするワードの１次元アドレ
スを算出し、この１次元アドレスの行アドレスに相当する値を上記メ
モリアレイの行アドレスとして１回指定し、上記１次元アドレスの列アドレスに相当する値に、各連
続アクセスに共通する正または負のオフセットの値を加
えた値を上記メモリアレイの列アドレスとして順次設定
し、列アドレスのみの指定によるブロック内の連続アク
セスを行い、上記連続アクセスを行うためのアドレス発生手段は、現在の連続アクセス開始アドレスを記憶するメモリアド
レス記憶手段と、第１のアドレス増分の指定手段と、第２のアドレス増分の指定手段と、第３のアドレス増分の指定手段と、１連続アクセスを１回とし、連続アクセスの回数をカウ
ントする第１のカウント手段と、１連続アクセスを１回とし、連続アクセスの回数をカウ
ントする第２のカウント手段と、上記第１のカウント手段の第１のカウント周期の指定手
段と、上記第２のカウント手段の第２のカウント周期の指定手
段と、連続アクセス開始アドレスを起点として、連続アクセス
を行う各々のワードのメモリアドレスへの変位を指定す
る指定手段とからなり、各連続アクセスのアクセス開始アドレスは、ページの最
初にアクセスするワードの１次元アドレスを初期値と
し、現在の連続アクセス開始アドレスを記憶する上記メ
モリアドレス記憶手段に対し、１回の連続アクセスごと
に、第１のアドレス増分を加え、第１のカウント周期の
連続アクセスごとに、第２のアドレス増分を加え、第２
のカウント周期の連続アクセスごとに、第３のアドレス
増分を加えることにより算出され、各連続アクセスを行うワードのメモリアドレスは、上記
連続アクセスの開始アドレスに対し、上記連続アクセス
を行う各々のワードのメモリアドレスへの変位を加える
ことにより算出される、ことを特徴とするメモリアドレス発生装置。
【請求項１５】上記第１のアドレス増分、第２のアド
レス増分、第３のアドレス増分、第１のカウント周期、
第２のカウント周期、および上記連続アクセスを行う各
々のワードのメモリアドレスへの変位は、上記１ページ
を構成する列方向のブロック数、１ページを構成する行
方向のブロック数、１ブロックを構成する列方向のワー
ド数、１ブロックを構成する行方向のワード数、および
０度、９０度、１８０度、２７０度の画像メモリのアク
セス方向によって算出されることを特徴とする請求項１
４に記載のメモリアドレス発生装置。
【請求項１６】複数行、複数列のビットからなるメモ
リアレイと、このメモリアレイに対し、１行分のビットデータの一括
読出し及び、一括書込みの可能な、１行分のビットデー
タを保持するデータレジスタと、このデータレジスタに、１行分のビットデータの一括読
出し及び、一括書込みを行う上記メモリアレイの行を選
択する行アドレス選択手段と、上記１行分のビットデータを保持するデータレジスタの
読出し及び、書込みを行う特定のビットを選択する列ア
ドレス選択手段と、からなり、原稿画像を複数画素からなるブロックに分割し、同一ブロックの画素データを、上記メモリアレイの同一
行に記憶するようにし、同一ブロック内の画素データへのアクセスであれば、上
記メモリアレイの行アドレスを１回指定するだけで、同
一ブロック内の複数の画素データを上記データレジスタ
の列アドレスのみの指定でアクセスする画像メモリにお
いて、上記画像メモリの行アドレスを上位アドレス、列アドレ
スを下位アドレスとして表現したアドレスを１次元メモ
リアドレスとし、原稿画像のブロック構成を、行方向に複数ワード、列方
向に複数ワードを１ブロックとし、行方向に複数ブロッ
ク、列方向に複数ブロックとし、２次元的にアクセスす
る際に、各ブロックの最初にアクセスするワードの１次元アドレ
スを算出し、この１次元アドレスの行アドレスに相当する値を上記メ
モリアレイの行アドレスとして１回指定し、上記１次元アドレスの列アドレスに相当する値に、各連
続アクセスに共通する正または負のオフセットの値を加
えた値を上記メモリアレイの列アドレスとして順次設定
し、列アドレスのみの指定によるブロック内の連続アク
セスを行い、上記連続アクセスを行うためのアドレス発生手段は、現在の連続アクセス開始アドレスを記憶するメモリアド
レス記憶手段と、第１のアドレス増分の指定手段と、第２のアドレス増分の指定手段と、第３のアドレス増分の指定手段と、１連続アクセスを１回とし、連続アクセスの回数をカウ
ントする第１のカウント手段と、１連続アクセスを１回とし、連続アクセスの回数をカウ
ントする第２のカウント手段と、上記第１のカウント手段の第１のカウント周期の指定手
段と、上記第２のカウント手段の第２のカウント周期の指定手
段と、連続アクセス開始アドレスを起点として、連続アクセス
を行う各々のワードのメモリアドレスへの変位を指定す
る指定手段とからなり、各連続アクセスのアクセス開始アドレスは、ページの最
初にアクセスするワードの１次元アドレスを初期値と
し、現在の連続アクセス開始アドレスを記憶する上記メ
モリアドレス記憶手段に対し、１回の連続アクセスごと
に、第１のアドレス増分を加え、第１のカウント周期の
連続アクセスごとに、第２のアドレス増分を加え、第２
のカウント周期の連続アクセスごとに、第３のアドレス
増分を加えることにより算出され、各連続アクセスを行うワードのメモリアドレスは、上記
連続アクセスの開始アドレスに対し、上記連続アクセス
を行う各々のワードのメモリアドレスへの変位を加える
ことにより算出されるメモリアドレス発生装置を用い
て、上記画像メモリから読出された画素データに応じて被画
像形成媒体に画像形成することを特徴とするた画像形成
装置。