JP2003218200A - 導電性材料及びビアホールの充填方法 - Google Patents

導電性材料及びビアホールの充填方法

Info

Publication number
JP2003218200A
JP2003218200A JP2002014470A JP2002014470A JP2003218200A JP 2003218200 A JP2003218200 A JP 2003218200A JP 2002014470 A JP2002014470 A JP 2002014470A JP 2002014470 A JP2002014470 A JP 2002014470A JP 2003218200 A JP2003218200 A JP 2003218200A
Authority
JP
Japan
Prior art keywords
conductive material
via hole
filling
melting point
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002014470A
Other languages
English (en)
Other versions
JP4270792B2 (ja
Inventor
Isao Watanabe
勲 渡辺
Kaoru Hashimoto
薫 橋本
Osamu Taniguchi
修 谷口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2002014470A priority Critical patent/JP4270792B2/ja
Priority to US10/348,948 priority patent/US6886248B2/en
Publication of JP2003218200A publication Critical patent/JP2003218200A/ja
Priority to US11/074,729 priority patent/US7531115B2/en
Application granted granted Critical
Publication of JP4270792B2 publication Critical patent/JP4270792B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4061Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203Fillers and particles
    • H05K2201/0263Details about a collection of particles
    • H05K2201/0272Mixed conductive particles, i.e. using different conductive particles, e.g. differing in shape
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/0347Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04Soldering or other types of metallurgic bonding
    • H05K2203/0425Solder powder or solder coated metal powder
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/08Treatments involving gases
    • H05K2203/085Using vacuum or low pressure
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1105Heating or thermal processing not related to soldering, firing, curing or laminating, e.g. for shaping the substrate or during finish plating
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14Related to the order of processing steps
    • H05K2203/1461Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126Assembling bases
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49165Manufacturing circuit on or in base by forming conductive walled aperture in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49169Assembling electrical component directly to terminal or elongated conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Inorganic Chemistry (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Conductive Materials (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 導電性材料及びビアホールの充填方法に関
し、微細なビアホールを空洞が発生することなく充填し
うる導電率の高い導電性材料、並びに、このような導電
性材料に好適なビアホールの充填方法を提供する。 【解決手段】 融点が250℃以下の第1の金属材料
と、融点が500℃以上の第2の金属材料とを含み、2
50℃以下の温度でペースト状である導電性材料を構成
する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、導電性材料及びビ
アホールの充填方法に係り、特に、微細なビアホールを
空洞が発生することなく充填しうる導電率の高い導電性
材料、並びに、このような導電性材料に好適なビアホー
ルの充填方法に関する。
【0002】
【従来の技術】電子回路基板や半導体装置では、異なる
レベルの配線層間を相互接続するために、絶縁膜に形成
したビアホール内に導体を充填することが行われてい
る。
【0003】従来は、このようなビアホールに導体を充
填する方法として、電気めっきによりビアホール内に導
体膜を成長し充填する方法や、有機成分中に金属粉末を
分散させた導電性の樹脂ペーストをビアホールに詰め込
む方法が採用されていた。
【0004】しかしながら、近年の電子回路基板や半導
体装置の更なる微細化に伴ってビアホールの径も極めて
微細化されており、従来のビアホール充填方法では不十
分であった。
【0005】すなわち、電気めっきによる充填方法で
は、通常は、図3(a)に示すようにめっき膜106の
成長はビアホール104の壁面及び底面から進行する。
しかしながら、上端のエッジ部分は電界が集中して電流
密度が高くなるため、この領域の成長レートが高くな
る。したがって、ビアホール104内部がめっき膜10
6によって完全に充填される前に、ビアホール104の
上部が塞がれてしまい、ビアホール104の中央部に空
洞108が残存してしまう(図3(b))。また、空洞
108の発生は、ビアホールのアスペクト比が大きくな
るほどに顕著となる。このため、導通不良や抵抗増加が
発生したり、加熱時に空洞の膨れが生じて装置構造を破
壊することがあった。
【0006】これを改良する方法として、側壁からのめ
っき膜の成長を抑止し、底面からのめっき膜成長のみに
よりビアを充填する方法が検討されている。しかしなが
ら、この方法では、ビア内の空洞はなくなるものの、多
大なめっき時間を要するため非常なコスト高となる。
【0007】また、樹脂ペーストを用いた充填方法は、
めっき法と比較してコスト的には有利である。しかしな
がら、有機成分と金属粉末との混合物であるため導通抵
抗が高い、ガス成分が残留する、使用限界温度が低いな
どの問題があった。
【0008】
【発明が解決しようとする課題】このように、従来のビ
アホールの充填方法は、微細なビアホールを充填する方
法として十分とはいえなかった。このため、微細なビア
ホールを、空洞が発生することなく低コストで導電性の
高い材料によって充填する技術が望まれていた。
【0009】本発明の目的は、微細なビアホールを、空
洞が発生することなく低コストで充填しうる導電率の高
い導電性材料を提供することにある。
【0010】また、本発明の他の目的は、このような導
電性材料に好適なビアホールの充填方法を提供すること
にある。
【0011】
【課題を解決するための手段】上記目的は、融点が25
0℃以下の第1の金属材料と、融点が500℃以上の第
2の金属材料とを含み、250℃以下の温度でペースト
状であることを特徴とする導電性材料によって達成され
る。
【0012】また、上記の導電性材料において、前記第
2の金属材料は、粉末の状態で前記第1の金属材料中に
分散していることが望ましい。
【0013】また、上記の導電性材料において、前記第
1の金属材料は、ビスマスを含む合金であることが望ま
しい。
【0014】また、上記他の目的は、第1の圧力を有す
る装置内において、ビアホールが形成された基板に導電
性材料を供給し、前記ビアホールの上端部に前記導電性
材料を埋め込む工程と、前記装置内の圧力を、前記第1
の圧力よりも高い第2の圧力に変化することにより、前
記ビアホールの前記上端部に埋め込まれた前記導電性材
料を、前記ビアホール内に押し込む工程とを有すること
を特徴とするビアホールの充填方法によって達成され
る。
【0015】また、上記のビアホールの充填方法におい
て、前記導電性材料がペースト状になる温度まで前記基
板の温度を昇温するようにしてもよい。
【0016】また、上記のビアホールの充填方法におい
て、前記導電性材料を埋め込む工程と前記導電性材料を
押し込む工程とを繰り返し行い、前記ビアホール内を前
記導電性材料によって充填するようにしてもよい。
【0017】また、上記のビアホールの充填方法におい
て、前記ビアホール内に前記導電性材料を充填した後
に、前記導電性材料の融点よりも高い温度で熱処理を行
う工程を更に有するようにしてもよい。
【0018】また、上記のビアホールの充填方法におい
て、前記導電性材料を埋め込む工程では、スキージを用
いて前記導電性材料を前記基板に擦り込むようにしても
よい。
【0019】また、上記のビアホールの充填方法におい
て、前記導電性材料を埋め込む工程では、ディスペンサ
を用いて前記ビアホール内に前記導電性材料を注入する
ようにしてもよい。
【0020】また、上記のビアホールの充填方法におい
て、前記導電性材料は、上述の導電性材料であることが
望ましい。
【0021】
【発明の実施の形態】本発明による導電性材料は、融点
が250℃以下の金属材料Aと、融点が500℃以上の
金属材料Bとを含み、250℃以下の温度でペースト状
であることを主たる特徴とする。
【0022】ここで、本発明による導電性材料が融点が
250℃以下の金属材料Aを含有するのは、ビアホール
の充填の際に導電性材料がペースト状となるために必要
だからである。本発明による導電性材料を後述の方法に
よりビアホール内に充填する際には、高くとも250℃
程度の温度下で行う。この温度下において導電性材料が
ペースト状となるためには、金属材料Aが液体状、つま
り金属材料Aの融点が250℃よりも低いことが必要で
ある。
【0023】金属材料Aの融点は、導電性材料を用いる
プロセスにおける基板温度などに応じて適宜選択するこ
とが望ましい。作業のしやすさを考慮すると、常温〜1
00℃程度の温度において液体状である単元素の金属材
料や合金材料を適用することが望ましい。例えば、常温
においても液体のIn−76%Ga合金、融点58℃の
12%Sn−18%Pb−49%Bi−21%In、融
点61℃の16%Sn−33%Bi−51%In、融点
79℃の47%Sn−57%Bi−26%In、融点9
6‐110℃の22%Sn−28%Pb−50%Bi、
などの低融点合金を適用することができる。
【0024】また、金属材料Aとしては、ビスマスを含
む合金を用いることが望ましい。通常の金属は温度上昇
に伴い体積膨張する性質を有するが、ビスマスはこれと
は逆に温度上昇に伴って収縮する性質を有する。したが
って、金属材料Aにビスマスを含有させることにより、
温度上昇に伴う他の金属による体積膨張をビスマスによ
って吸収することが可能となる。これにより、導電性材
料全体としての体積膨張を抑制することができるからで
ある。
【0025】また、本発明による導電性材料が融点が5
00℃以上の金属材料Bを含有しているのは、金属材料
Bを液体状の金属材料A中に分散してペースト状の導電
性材料を構成するためである。この目的のため、金属材
料Bは、金属材料A中に粉末状で分散させることが必要
である。
【0026】また、金属材料Bは、粉末化が可能な金属
で、金属材料Aの融点で溶融しない金属であれば使用は
可能である。例えば、Cu、Ag、Zn、Ni、Fe、
Pd、Au、Ptなど単体金属粉末やAu−Sn、Cu
−Sn、Fe−Ni、など合金粉末、AgめっきCu
粉、AuめっきNi粉など複合金属粉末などが使用でき
る。なお、何れの金属粉末においても表面の酸化膜は溶
融金属Aとの濡れを阻害するため、脂肪酸などで酸化防
止処理を施した金属粉末が好ましい。
【0027】但し、金属材料Bの融点が金属材料Aの融
点に近いと、金属材料Bが金属材料A中に溶け込んで導
電性材料自体の融点を高め、ビアホールの充填が困難に
なる虞がある。かかる観点から、金属材料Bの融点は5
00℃以上であることが望ましい。
【0028】本発明において導電性材料をペースト状に
するのは、以下の理由からである。すなわち、本発明に
よる導電性材料をビアホール充填用導電材として用いる
ことを考慮した場合、溶融した金属材料Aのみによって
導電性材料を構成したのでは、表面張力が大きく微細な
ビアホールの充填が不可能であり、また、たとえ充填で
きたとしても流体であるためビアホール内に保持してお
くことが困難だからである。
【0029】金属材料Aに金属材料Bを入れて十分混練
することにより、金属材料Bの表面が金属材料Aと濡
れ、金属材料Aが導電性ペーストやはんだペーストのビ
ヒクルの役割効果を示し、ペースト状となる。これによ
り、微細なビアホールへも樹脂ペーストと同様の手法で
充填が可能となる。また、金属材料Aが溶融状態でも金
属材料Bとの濡れにより保持され、ビア内に充填後も流
れ出ることなく安定して存在することができる。
【0030】なお、導電性材料がペースト状になるため
の金属材料Bの充填比率は、金属材料Bの種類や粒径に
よっても変化するが、5〜40wt%程度の範囲であ
る。
【0031】一方、樹脂系の導電性ペーストの場合、電
気的導通は金属粉末粒子同士の接触によりなされ、その
接触抵抗の合算がビアの導通抵抗となるため、その値は
大きいものとなる。一方、本発明による導電性材料で
は、金属A中に金属Bを分散させたペーストであるの
で、ビアホール内は一体化した金属となるため導通抵抗
も小さく、バルク金属と同等の導電性を得ることができ
る。
【0032】次に、本発明による導電性材料をビアホー
ルに充填するに好適なビアホールの充填方法について、
図1及び図2を用いて説明する。図1及び図2は、本実
施形態によるビアホールの充填方法を示す工程断面図で
ある。
【0033】なお、以下の説明では、シリコン基板を貫
通するビアホール内に導電性材料を充填する場合を例に
挙げて説明するが、本発明は本実施例の場合に限定され
るものではない。
【0034】まず、金属材料A中に金属材料Bの粉末が
分散された本発明による導電性材料を作成する。導電性
材料の作成は、金属材料Aを融点以上に加熱し、溶融し
た状態の金属材料A中に所定量の金属材料Bの粉末を分
散し、混合・混練することにより、ペーストの導電性材
料を調製する。
【0035】次いで、導電性材料を充填するビアホール
が形成されたシリコン基板10を、例えば真空印刷機の
ステージ20上に載置する(図1(a))。なお、シリ
コン基板10には、これを貫くビアホール12が形成さ
れており、ビアホール12の内壁を含むシリコン基板の
表面には、シリコン酸化膜14が形成されている。
【0036】また、ステージ20上には、例えば膜厚
0.5μmのPt/Tiよりなる導電層22が形成され
ている。なお、導電層22は、電極として用いるための
層である。
【0037】次いで、ステージ20を、導電性材料の融
点より5〜10℃程度高い温度まで昇温する。
【0038】次いで、シリコン基板10上に、予め加熱
してペースト状態にしておいた導電性材料30をセット
する。なお、導電性材料は、ビアホール12が形成され
ていないシリコン基板10の縁の部分にセットする。
【0039】次いで、印刷機の装置内部を、所定の圧力
まで減圧する。
【0040】次いで、例えばウレタンゴム製やステンレ
ススチール製のスキージ40を用い、導電性材料30を
ビアホール12内に擦り込む。これにより、ビアホール
12の上端部には導電性材料30が埋め込まれる(図1
(b)〜(c))。
【0041】次いで、印刷機の装置内部を常圧にもど
す。この際、ビアホール12のステージ12側の空隙1
6は大気圧よりも低い状態にあるので、ビアホール12
の表面側に擦り込まれた導電性材料30はビアホール1
2内に引き込まれる(図2(a))。
【0042】なお、装置内の圧力を、導電性材料をビア
ホールの上端部に埋め込む際の装置内圧力よりも高くす
ることにより、導電性材料はビアホール内に引き込むこ
とができる。したがって、導電性材料を押し込む際の装
置内圧力は、必ずしも常圧である必要はない。同様に、
導電性材料をビアホールの上端部に埋め込む際の装置内
圧力は、必ずしも減圧状態である必要はない。
【0043】次いで、上述の方法と同様にして、導電性
材料30の塗布、減圧処理、スキージング(図2
(b))、常圧処理(図2(c))を繰り返し行う。こ
れにより、ビアホール12に擦り込まれた導電性材料3
0はビアホール12内に順次引き込まれ、最終的には、
ビアホール12内が導電性材料30によって充填される
(図2(d))。
【0044】次いで、ビアホール12内に導電性材料3
0を充填した後、必要に応じて熱処理を行う。この熱処
理は、金属Bを金属Aと反応させることにより、導電性
材料30の融点を高める効果がある。この熱処理を行う
ことにより、導電性材料の塗布温度よりも高い温度にお
いても装置を安定して使用することができる。
【0045】このようにしてビアホール内に導電性材料
を埋め込むことにより、ビアホール内に空洞が残存する
ことなく低コストで伝導率の高い導電性材料を充填する
ことができる。
【0046】なお、スキージを用いる代わりに、例えば
ディスペンサを用いて各ビアホール内に順次導電性材料
を供給するようにしてもよい。この場合においても、導
電性材料の供給、減圧処理、常圧処理を繰り返し行うこ
とにより、効率よく導電性材料をビアホール内に充填す
ることができる。ディスペンサを用いる場合、加熱機構
を有するディスペンサを用いることにより、本発明によ
る導電性材料をペースト状態で用いることができる。
【0047】また、ビアホール12内に導電性材料30
を充填した後、ビアホール12の表面に蓋めっきを施す
ようにしてもよい。
【0048】また、本発明による導電性材料は、充填す
る際の温度を導電性材料の融点よりも高くすることによ
り、従来用いられている樹脂系の導電性ペーストを用い
る場合と同様の方法によってビアホールの充填を行うこ
ともできる。
【0049】
【実施例】[実施例1]磁器製ルツボに、Sn16g、
Bi33g、In51gを入れ70〜80℃で加熱溶融
させた後、直径2〜3μmのCu粉を10g入れて混合
し、導電性材料を作製した。
【0050】次いで、直径50μmのビアホールが15
0μmピッチで形成され、表面がシリコン酸化膜で覆わ
れたシリコン基板を、真空印刷機の試料ステージにセッ
トした。
【0051】次いで、真空印刷機のステージの温度を7
0℃に加熱した。
【0052】次いで、予め70℃に加熱しておいた導電
性材料を基板上部(ビアホールが形成されていない縁の
部分)にセットし、真空引きを行った。
【0053】次いで、真空度が0.1kPaに到達した
時点で、ウレタンゴム製スキージにより導電性材料を擦
り込んだ。更に、反対方向にスキージングした後、真空
度を常圧まで一気に戻した。
【0054】次いで、再度真空引きを行い上記と同様の
作業を2回繰り返した。
【0055】このようにして作成した試料を劈開して断
面を研磨し、SEMで観察した結果、導電性材料はビア
ホールの底まで充填されており、空洞や壁面との間隙な
ど欠陥は認められなかった。
【0056】また、ビアの導通抵抗を測定した結果、2
5mΩ/ビアと測定され、従来の樹脂ペーストを用いた
ときの代表的なビアの導通抵抗は300〜400mΩ/
ビア程度よりも極めて低い導通抵抗を実現することがで
きた。
【0057】[実施例2]Sn18.7wt%,Pb3
1.3wt%,Bi50wt%の融点95℃の溶融金属
100gに、φ6〜7μmのAgコートCu紛20gを
加え、攪拌・混合によりペースト状にすることにより、
導電性材料を作製した。
【0058】この導電性材料を用い、実施例1と同様の
方法でビアホールへの充填を行った。但し、実施例2で
はステンレススチール製のスキージを使用し、ステージ
温度を105℃に加熱しながら充填作業を行った。
【0059】このようにして作成した試料を劈開して断
面を研磨し、SEMで観察した結果、導電性材料はビア
ホールの底まで充填されており、空洞や間隙などの欠陥
は認められなかった。また、ビアの導通抵抗は20mΩ
/ビアであった。
【0060】[実施例3]Sn48wt%,In52w
t%の融点117℃の溶融金属100gに、φ5μmの
Cu粉20gを加え、攪拌・混合によりペースト状にす
ることにより、導電性材料を作製した。
【0061】この導電性材料を用い、実施例1と同様の
方法でビアホールへの充填を行った。但し、実施例3で
はステンレススチール製のスキージを使用し、ステージ
温度を125℃に加熱しながら充填作業を行った。
【0062】このようにして作成した試料を劈開して断
面を研磨し、SEMで観察した結果、導電性材料はビア
ホールの底まで充填されており、空洞や間隙などの欠陥
は認められなかった。また、ビアの導通抵抗は20mΩ
/ビアであった。
【0063】
【発明の効果】以上の通り、本発明によれば、融点が2
50℃以下の第1の金属材料と、融点が500℃以上の
第2の金属材料とを含み、250℃以下の温度でペース
ト状である導電性材料を構成するので、樹脂ペーストよ
りも大幅に導電性を高めることができる。また、ペース
ト状態で使用することにより、樹脂ペーストと同様の方
法を用いてビアホールの充填を行うことができる。
【0064】また、第1の圧力を有する装置内におい
て、ビアホールが形成された基板に導電性材料を供給
し、前記ビアホールの上端部に導電性材料を埋め込み、
装置内の圧力を、第1の圧力よりも高い第2の圧力に変
化することにより、ビアホールの上端部に埋め込まれた
導電性材料をビアホール内に押し込むことにより、ビア
ホールを導電性材料によって充填するので、微細なビア
ホールであっても空洞が発生することなく埋め込むこと
ができる。
【図面の簡単な説明】
【図1】本発明の一実施形態によるビアホールの充填方
法を示す工程断面図(その1)である。
【図2】本発明の一実施形態によるビアホールの充填方
法を示す工程断面図(その2)である。
【図3】従来のビアホールの充填方法の課題を示す断面
図である。
【符号の説明】
10…シリコン基板 12…ビアホール 14…シリコン酸化膜 16…空隙 20…ステージ 22…導電層 30…導電性材料 40…スキージ 100…基板 102…絶縁膜 104…ビアホール 106…めっき膜 108…空洞
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H05K 3/40 H01L 21/90 A 5G301 3/46 23/52 C (72)発明者 谷口 修 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 Fターム(参考) 4E351 AA06 BB01 BB31 BB49 CC11 DD04 DD05 DD06 DD08 DD10 DD12 DD13 DD19 DD20 GG08 4M104 AA01 BB36 CC01 DD51 DD78 DD83 FF01 FF21 FF26 HH14 HH16 HH20 5E317 AA24 BB01 BB12 BB13 BB14 BB15 CC25 CD21 GG14 5E346 AA43 CC16 CC32 CC33 CC37 CC38 CC39 FF18 GG19 HH07 HH26 5F033 HH07 MM30 PP26 QQ69 QQ73 RR04 WW03 XX00 XX03 XX10 XX34 5G301 AA00 AB20 AD06 AD10

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 融点が250℃以下の第1の金属材料
    と、融点が500℃以上の第2の金属材料とを含み、2
    50℃以下の温度でペースト状であることを特徴とする
    導電性材料。
  2. 【請求項2】 請求項1記載の導電性材料において、 前記第2の金属材料は、粉末の状態で前記第1の金属材
    料中に分散していることを特徴とする導電性材料。
  3. 【請求項3】 請求項1又は2記載の導電性材料におい
    て、 前記第1の金属材料は、ビスマスを含む合金であること
    を特徴とする導電性材料。
  4. 【請求項4】 第1の圧力を有する装置内において、ビ
    アホールが形成された基板に導電性材料を供給し、前記
    ビアホールの上端部に前記導電性材料を埋め込む工程
    と、 前記装置内の圧力を、前記第1の圧力よりも高い第2の
    圧力に変化することにより、前記ビアホールの前記上端
    部に埋め込まれた前記導電性材料を、前記ビアホール内
    に押し込む工程とを有することを特徴とするビアホール
    の充填方法。
  5. 【請求項5】 請求項4記載のビアホールの充填方法に
    おいて、 前記導電性材料がペースト状になる温度まで前記基板の
    温度を昇温することを特徴とするビアホールの充填方
    法。
  6. 【請求項6】 請求項4又は5記載のビアホールの充填
    方法において、 前記導電性材料を埋め込む工程と前記導電性材料を押し
    込む工程とを繰り返し行い、前記ビアホール内を前記導
    電性材料によって充填することを特徴とするビアホール
    の充填方法。
  7. 【請求項7】 請求項4乃至6のいずれか1項に記載の
    ビアホールの充填方法において、 前記ビアホール内に前記導電性材料を充填した後に、前
    記導電性材料の融点よりも高い温度で熱処理を行う工程
    を更に有することを特徴とするビアホールの充填方法。
  8. 【請求項8】 請求項4乃至7のいずれか1項に記載の
    ビアホールの充填方法において、 前記導電性材料を埋め込む工程では、スキージを用いて
    前記導電性材料を前記基板に擦り込むことを特徴とする
    ビアホールの充填方法。
  9. 【請求項9】 請求項4乃至7のいずれか1項に記載の
    ビアホールの充填方法において、 前記導電性材料を埋め込む工程では、ディスペンサを用
    いて前記ビアホール内に前記導電性材料を注入すること
    を特徴とするビアホールの充填方法。
  10. 【請求項10】 請求項4乃至9のいずれか1項に記載
    のビアホールの充填方法において、 前記導電性材料は、請求項1乃至3のいずれか1項に記
    載の導電性材料であることを特徴とするビアホールの充
    填方法。
JP2002014470A 2002-01-23 2002-01-23 導電性材料及びビアホールの充填方法 Expired - Fee Related JP4270792B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2002014470A JP4270792B2 (ja) 2002-01-23 2002-01-23 導電性材料及びビアホールの充填方法
US10/348,948 US6886248B2 (en) 2002-01-23 2003-01-23 Conductive material and method for filling via-hole
US11/074,729 US7531115B2 (en) 2002-01-23 2005-03-09 Conductive material and method for filling via-hole

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002014470A JP4270792B2 (ja) 2002-01-23 2002-01-23 導電性材料及びビアホールの充填方法

Publications (2)

Publication Number Publication Date
JP2003218200A true JP2003218200A (ja) 2003-07-31
JP4270792B2 JP4270792B2 (ja) 2009-06-03

Family

ID=19191875

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002014470A Expired - Fee Related JP4270792B2 (ja) 2002-01-23 2002-01-23 導電性材料及びビアホールの充填方法

Country Status (2)

Country Link
US (2) US6886248B2 (ja)
JP (1) JP4270792B2 (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003257891A (ja) * 2002-02-27 2003-09-12 Toray Eng Co Ltd 導電性ペーストの充填方法及び貫通電極付き基板並びに非貫通電極付き基板
JP2005197733A (ja) * 2004-01-05 2005-07-21 Internatl Business Mach Corp <Ibm> シリコン基板中のバイアを充填する方法
JP2006245588A (ja) * 2005-03-02 2006-09-14 Samsung Electro Mech Co Ltd キャパシタ内蔵型プリント回路基板およびその製造方法
JP2008047895A (ja) * 2006-08-01 2008-02-28 Qimonda Ag 電気スルーコンタクト
JP2010147308A (ja) * 2008-12-19 2010-07-01 Canon Inc 配線基板の製造方法、およびインクジェット記録ヘッド用基板の製造方法
WO2010097905A1 (ja) * 2009-02-25 2010-09-02 セイコーインスツル株式会社 パッケージの製造方法及び圧電振動子、発振器、電子機器、並びに電波時計
US7910837B2 (en) 2007-08-10 2011-03-22 Napra Co., Ltd. Circuit board, electronic device and method for manufacturing the same
US7998862B2 (en) 2009-12-09 2011-08-16 Electronics And Telecommunications Research Institute Method for fabricating semiconductor device
US8048479B2 (en) 2006-08-01 2011-11-01 Qimonda Ag Method for placing material onto a target board by means of a transfer board
JP2015153550A (ja) * 2014-02-13 2015-08-24 有限会社 ナプラ 微細空間内に導体を形成する製造方法
KR101626536B1 (ko) * 2015-07-03 2016-06-01 페어차일드코리아반도체 주식회사 반도체 패키지 및 그 제조 방법
JP2022021741A (ja) * 2020-07-22 2022-02-03 有限会社 ナプラ 半導体基板に設けられた微細空間内に導体を形成する方法
JP7432258B1 (ja) 2022-08-31 2024-02-16 晶呈科技股▲分▼有限公司 貫通電極付きガラス基板の貫通孔充填方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7361313B2 (en) * 2003-02-18 2008-04-22 Intel Corporation Methods for uniform metal impregnation into a nanoporous material
JP2007220959A (ja) * 2006-02-17 2007-08-30 Fujitsu Ltd 半導体装置及びその製造方法
US7557036B2 (en) * 2006-03-30 2009-07-07 Intel Corporation Method, system, and apparatus for filling vias
US7851342B2 (en) * 2007-03-30 2010-12-14 Intel Corporation In-situ formation of conductive filling material in through-silicon via
US20090083977A1 (en) * 2007-09-28 2009-04-02 Andre Hanke Method for Filling Via Holes in Semiconductor Substrates
WO2009097489A1 (en) * 2008-01-30 2009-08-06 Innovent Technologies, Llc Method and apparatus for manufacture of via disk
JP5212462B2 (ja) 2008-03-07 2013-06-19 富士通株式会社 導電材料、導電ペースト、回路基板、及び半導体装置
JP4278007B1 (ja) * 2008-11-26 2009-06-10 有限会社ナプラ 微細空間への金属充填方法
JP2011096900A (ja) * 2009-10-30 2011-05-12 Fujitsu Ltd 導電体およびプリント配線板並びにそれらの製造方法
KR101168719B1 (ko) * 2011-07-12 2012-07-30 한국생산기술연구원 가압유닛이 구비된 웨이퍼 비아 솔더 필링장치 및 이를 이용한 웨이퍼 비아 솔더 필링방법
US9318466B2 (en) * 2014-08-28 2016-04-19 Globalfoundries Inc. Method for electronic circuit assembly on a paper substrate
CN112188733A (zh) * 2019-07-03 2021-01-05 深圳碳森科技有限公司 一种真空塞孔方法
CN110677984B (zh) * 2019-10-07 2021-06-04 浙江大学 一种液态金属-高分子可打印墨水及其制备和打印方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5864703A (ja) 1981-10-12 1983-04-18 ソニー株式会社 導電性ペ−スト
US4544577A (en) * 1984-04-26 1985-10-01 E. F. Johnson Company Process for metallization of dielectric substrate through holes
US5262718A (en) * 1985-08-05 1993-11-16 Raychem Limited Anisotropically electrically conductive article
DE68912932T2 (de) * 1989-05-12 1994-08-11 Ibm Deutschland Glas-Keramik-Gegenstand und Verfahren zu dessen Herstellung.
US5716663A (en) * 1990-02-09 1998-02-10 Toranaga Technologies Multilayer printed circuit
US5538789A (en) * 1990-02-09 1996-07-23 Toranaga Technologies, Inc. Composite substrates for preparation of printed circuits
JP2584911B2 (ja) * 1991-06-18 1997-02-26 富士通株式会社 ガラス−セラミック多層回路基板の製造方法
JPH05175649A (ja) 1991-12-25 1993-07-13 Tokuyama Soda Co Ltd 回路基板の製造方法
US5641454A (en) * 1992-03-13 1997-06-24 Toyota Jidosha Kabushiki Kaisha Composite material having anti-wear property and process for producing the same
EP0570855B1 (en) * 1992-05-20 2000-04-19 Matsushita Electric Industrial Co., Ltd. Method for producing multilayered ceramic substrate
DE4439108C1 (de) * 1994-11-02 1996-04-11 Lpkf Cad Cam Systeme Gmbh Verfahren zum Durchkontaktieren von Bohrungen in mehrlagigen Leiterplatten
US6238599B1 (en) * 1997-06-18 2001-05-29 International Business Machines Corporation High conductivity, high strength, lead-free, low cost, electrically conducting materials and applications
JP3198273B2 (ja) 1998-04-10 2001-08-13 東レエンジニアリング株式会社 液状粘性材料の充填方法
US6207259B1 (en) 1998-11-02 2001-03-27 Kyocera Corporation Wiring board
JP3634984B2 (ja) 1999-07-30 2005-03-30 京セラ株式会社 配線基板
JP3240347B2 (ja) 1998-12-16 2001-12-17 サンユレック株式会社 プリント配線基板孔部への樹脂充填方法
JP3619395B2 (ja) * 1999-07-30 2005-02-09 京セラ株式会社 半導体素子内蔵配線基板およびその製造方法
JP3414388B2 (ja) * 2000-06-12 2003-06-09 株式会社日立製作所 電子機器
US6896172B2 (en) * 2000-08-22 2005-05-24 Senju Metal Industry Co., Ltd. Lead-free solder paste for reflow soldering

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003257891A (ja) * 2002-02-27 2003-09-12 Toray Eng Co Ltd 導電性ペーストの充填方法及び貫通電極付き基板並びに非貫通電極付き基板
JP2005197733A (ja) * 2004-01-05 2005-07-21 Internatl Business Mach Corp <Ibm> シリコン基板中のバイアを充填する方法
JP2006245588A (ja) * 2005-03-02 2006-09-14 Samsung Electro Mech Co Ltd キャパシタ内蔵型プリント回路基板およびその製造方法
US7564116B2 (en) 2005-03-02 2009-07-21 Samsung Electro-Mechanics Co., Ltd. Printed circuit board with embedded capacitors therein and manufacturing process thereof
JP2008047895A (ja) * 2006-08-01 2008-02-28 Qimonda Ag 電気スルーコンタクト
US8048479B2 (en) 2006-08-01 2011-11-01 Qimonda Ag Method for placing material onto a target board by means of a transfer board
US8124521B2 (en) 2006-08-01 2012-02-28 Qimonda Ag Electrical through contact
US8217280B2 (en) 2007-08-10 2012-07-10 Napra Co., Ltd. Circuit board, electronic device and method for manufacturing the same
US8609999B2 (en) 2007-08-10 2013-12-17 Napra Co., Ltd. Circuit board, electronic device and method for manufacturing the same
US7910837B2 (en) 2007-08-10 2011-03-22 Napra Co., Ltd. Circuit board, electronic device and method for manufacturing the same
JP2010147308A (ja) * 2008-12-19 2010-07-01 Canon Inc 配線基板の製造方法、およびインクジェット記録ヘッド用基板の製造方法
JPWO2010097905A1 (ja) * 2009-02-25 2012-08-30 セイコーインスツル株式会社 パッケージの製造方法及び圧電振動子、発振器、電子機器、並びに電波時計
WO2010097905A1 (ja) * 2009-02-25 2010-09-02 セイコーインスツル株式会社 パッケージの製造方法及び圧電振動子、発振器、電子機器、並びに電波時計
US7998862B2 (en) 2009-12-09 2011-08-16 Electronics And Telecommunications Research Institute Method for fabricating semiconductor device
JP2015153550A (ja) * 2014-02-13 2015-08-24 有限会社 ナプラ 微細空間内に導体を形成する製造方法
KR101626536B1 (ko) * 2015-07-03 2016-06-01 페어차일드코리아반도체 주식회사 반도체 패키지 및 그 제조 방법
JP2022021741A (ja) * 2020-07-22 2022-02-03 有限会社 ナプラ 半導体基板に設けられた微細空間内に導体を形成する方法
JP7432258B1 (ja) 2022-08-31 2024-02-16 晶呈科技股▲分▼有限公司 貫通電極付きガラス基板の貫通孔充填方法

Also Published As

Publication number Publication date
JP4270792B2 (ja) 2009-06-03
US6886248B2 (en) 2005-05-03
US20030135997A1 (en) 2003-07-24
US7531115B2 (en) 2009-05-12
US20050147522A1 (en) 2005-07-07

Similar Documents

Publication Publication Date Title
JP2003218200A (ja) 導電性材料及びビアホールの充填方法
US8303854B2 (en) Sintering silver paste material and method for bonding semiconductor chip
US6872464B2 (en) Soldering agent for use in diffusion soldering processes, and method for producing soldered joints using the soldering agent
JP4848674B2 (ja) 樹脂金属複合導電材料およびその製造方法
TWI606460B (zh) 金屬糊及墨
JP3585244B2 (ja) 導電体製造のための低温方法および組成物
KR100678533B1 (ko) 도전성 분말 및 그 제조 방법
JP2008153470A (ja) 半導体装置および半導体装置の製造方法
JP5011225B2 (ja) 金属製部材用接合剤、金属製部材接合体の製造方法、金属製部材接合体、および電気回路接続用バンプの製造方法
Bakhishev et al. Investigation of gold nanoparticle inks for low-temperature lead-free packaging technology
US20050046032A1 (en) Bonding material and circuit device using the same
JP4672576B2 (ja) 電子デバイス及びその製造方法
JP6722679B2 (ja) 導電性ペースト
JP2016115846A (ja) ピラー形成用ペースト、ピラーの製造方法、バンプ構造体の製造方法、ピラー、及びバンプ構造体
Wu et al. Electric current effect on microstructure of ball grid array solder joint
Konno et al. Bonding properties of Cu paste in low temperature pressureless processes
JP2004534362A (ja) 導電体製造のための低温方法および組成物
JP2001291425A (ja) バイア充てん用導電性接着剤およびそれを用いた電子装置の製造方法
JP7228086B2 (ja) 導電性ペーストを用いた導電性ピラーの製造方法
JP6134884B2 (ja) 電極、電極材料及び電極形成方法
JP7132591B2 (ja) 導電性ペースト及び焼成体
JP3812221B2 (ja) プリント配線基板用の導電ペースト,これを用いたプリント配線基板及び電子装置
JP6677231B2 (ja) 電子部品の接合方法および接合体の製造方法
Kang et al. Development of low cost, low temperature conductive adhesives
TWI590315B (zh) The structure of the electrode, the constituent material and the manufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041210

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060411

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060606

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070612

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070809

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081202

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090224

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090224

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120306

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130306

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130306

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140306

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees