JP4672576B2 - 電子デバイス及びその製造方法 - Google Patents
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Description
このようなLSIチップは基板の応力によって反りやすく、LSIチップ内の多層配線の絶縁層も機械強度が弱くなってきている。
特に、近年の鉛フリーはんだ化によって、リフロー温度が上昇し、よりLSIチップと実装回路基板の熱膨張率差による応力の発生が大きくなってきている。
また、低温で接合して応力の発生を低減させる技術として、低温はんだや導電性接着剤が挙げられる。
特に、実装ストレスなどが印加されると、Low−k材料と従来絶縁材料界面で剥離してしまう場合がある。
a.実装回路基板の熱膨張係数をLSIチップの熱膨張率に近似させる
b.実装回路基板の弾性率を小さくする
c.はんだ接合温度を低下させる
等が考えられる。
図1参照
上記課題を解決するために、本発明は、電子デバイスにおいて、電子デバイス部品1に設けた電極2と実装基板3に設けた電極4との間を、Ga合金6中に100℃以下でGaと合金化反応する金属粒子7が分散した導体5で接合されていることを特徴とする。
なお、電子デバイス部品1に設けた電極2とはパッドも含むものである。
この場合、分散した金属粒子7の周囲は固体化したGa合金となり、酸化しやすいGaが単体で存在しないので、酸化による接合部の腐食による断線等が発生することがない。
このような材料系を用いることによって、Hgフリー或いはPbフリーでの低温接合が可能になる。
なお、金属粒子7の表面が酸化されていると、Gaを含む液体金属に対する濡れ性が低くなり合金化反応が生じにくくなる。
この接合時に、混合体は、当初ペースト状であるが、時間経過とともに拡散が進行して固相が生成され、反応終了時にはGa合金からなる固体となる。
図2参照
まず、パッケージ基板11に設けた表面層が例えばAuからなる基板電極12上に、例えば、スクリーン印刷法によりメタル厚が30〜50μmのメタルマスクスクリーンを用いてGa合金複合材料を印刷して接合層13を形成する。
また、従来のHg系アマルガムやPb系はんだを使用していないので、耐環境性にも優れたものとなる。
図3参照
まず、パッケージ基板11に設けた表面層が例えばAuからなる基板電極12上に、例えば、メタル厚が30〜50μmのメタルマスクを用いたスキージングによりGa合金複合材料を印刷して接合層31を形成する。
なお、GaにSnを含ませることによって、液体金属32の融点が低下して室温で液体状になる。
その他の作用効果は、上述の実施例1と同様である。
図4参照
まず、LSIチップ21に設けたNiからなるチップ電極22上にはんだ、金、銅あるいは金パラジウムからなるバンプ23を設ける。
なお、GaにInを含ませることによって、液体金属44の融点が低下して室温で液体状になる。
次いで、チップボンダーを用いて先端に転写層43が転写されたバンプ23をパッケージ基板11に設けた表面層が例えばAuからなる基板電極12に対向させて位置合わせを行ってパッケージ基板11上に搭載し、例えば、室温(25℃)において電極当たり約1gで加圧して接合する。
また、本発明の実施例3においては、Gaに融点を低下させるためのInを含有させているので、接合温度をより低下させることができ、室温での接合が可能になるため、加熱工程が不要になる。
その他の作用効果は、上述の実施例1と同様である。
再び、図1参照
(付記1) 電子デバイス部品1に設けた電極2と実装基板3に設けた電極4との間を、Ga合金6中に100℃以下でGaと合金化反応する金属粒子7が分散した導体5で接合されていることを特徴とする電子デバイス。
(付記2) 前記Ga合金6が、Gaを主成分とするとともに、Ga以外に、In,Ag,Sn,Zn,Pd,Cuのいずれか1つ以上の金属元素を含むことを特徴とする付記1に記載の電子デバイス。
(付記3) 前記金属粒子7の直径が10μm以下であることを特徴とする付記1または付記2に記載の電子デバイス。
(付記4) 前記金属粒子7が、Cu粒子或いはCu合金粒子のいずれかであることを特徴とする付記1乃至付記3のいずれか1に記載の電子デバイス。
(付記5) 電子デバイス部品1に設けた電極2と実装基板3に設けた電極4の少なくとも一方にGaを含む液体金属と100℃以下でGaと合金化反応する金属粒子7とを、前記金属粒子7の残部が分散された状態でGa合金6として固体化する混合比で混合した混合体を設け、100℃以下で接合することを特徴とする電子デバイスの製造方法。
(付記6) 前記金属粒子7が、Cu粒子或いはCu合金粒子の表面に酸化防止用金属膜でコーティングされている粒子からなることを特徴とする付記5に記載の電子デバイスの製造方法。
(付記7) 前記酸化防止用金属膜が、Au或いはAgのいずれからなることを特徴とする付記6に記載の電子デバイスの製造方法。
(付記8) 前記混合体を、前記実装基板3に設けた電極4上にスクリーン印刷法或いはスキージ法のいずれかにより形成したことを特徴とする付記5乃至付記7のいずれか1に記載の電子デバイスの製造方法。
(付記9) 前記混合体を、前記電子デバイスに設けた電極2上に転写法により形成したことを特徴とする付記5乃至付記7のいずれか1に記載の電子デバイスの製造方法。
2 電極
3 実装基板
4 電極
5 導体
6 Ga合金
7 金属粒子
11 パッケージ基板
12 基板電極
13 接合層
14 液体金属
15 金属粒子
16 Cu粒子
17 Agコート層
18 固体接合層
19 Ga−Ag−Cu合金
20 Cu粒子
21 LSIチップ
22 チップ電極
23 バンプ
31 接合層
32 液体金属
33 金属粒子
34 Cu粒子
35 Auコート層
36 固体接合層
37 Ga−Sn−Au−Cu合金
38 Cu粒子
41 ガラス基板
42 Ga合金複合材料
43 転写層
44 液体金属
45 金属粒子
46 Cu粒子
47 Agコート層
48 固体接合層
49 Ga−In−Ag−Cu合金
50 Cu粒子
Claims (5)
- 電子デバイス部品に設けた電極と実装基板に設けた電極との間を、Ga合金中に100℃以下でGaと合金化反応する金属粒子が分散した導体で接合されていることを特徴とする電子デバイス。
- 前記Ga合金が、Gaを主成分とするとともに、Ga以外に、In,Ag,Sn,Zn,Pd,Cuのいずれか1つ以上の金属元素を含むことを特徴とする請求項1に記載の電子デバイス。
- 前記金属粒子の直径が10μm以下であることを特徴とする請求項1または請求項2に記載の電子デバイス。
- 電子デバイス部品に設けた電極と実装基板に設けた電極の少なくとも一方にGaを含む液体金属と100℃以下でGaと合金化反応する金属粒子とを、前記金属粒子の残部が分散された状態でGa合金として固体化する混合比で混合した混合体を設け、100℃以下で接合することを特徴とする電子デバイスの製造方法。
- 前記金属粒子が、Cu粒子或いはCu合金粒子の表面に酸化防止用金属膜でコーティングされている粒子からなることを特徴とする請求項4に記載の電子デバイスの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006063543A JP4672576B2 (ja) | 2006-03-09 | 2006-03-09 | 電子デバイス及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006063543A JP4672576B2 (ja) | 2006-03-09 | 2006-03-09 | 電子デバイス及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007242900A JP2007242900A (ja) | 2007-09-20 |
JP4672576B2 true JP4672576B2 (ja) | 2011-04-20 |
Family
ID=38588145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006063543A Expired - Fee Related JP4672576B2 (ja) | 2006-03-09 | 2006-03-09 | 電子デバイス及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4672576B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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- 2006-03-09 JP JP2006063543A patent/JP4672576B2/ja not_active Expired - Fee Related
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JP2007242900A (ja) | 2007-09-20 |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110119 |
|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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