JP2005503014A - コンプライアント電気端子を有する装置及びその製造方法 - Google Patents
コンプライアント電気端子を有する装置及びその製造方法 Download PDFInfo
- Publication number
- JP2005503014A JP2005503014A JP2003527768A JP2003527768A JP2005503014A JP 2005503014 A JP2005503014 A JP 2005503014A JP 2003527768 A JP2003527768 A JP 2003527768A JP 2003527768 A JP2003527768 A JP 2003527768A JP 2005503014 A JP2005503014 A JP 2005503014A
- Authority
- JP
- Japan
- Prior art keywords
- compliant
- conductive metal
- capping layer
- metal coating
- compliant body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
- H01L2224/02125—Reinforcing structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
- H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/1354—Coating
- H01L2224/13599—Material
- H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13609—Indium [In] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01027—Cobalt [Co]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01049—Indium [In]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01058—Cerium [Ce]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Coupling Device And Connection With Printed Circuit (AREA)
- Manufacturing Of Electrical Connectors (AREA)
- Connections By Means Of Piercing Elements, Nuts, Or Screws (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
Description
【0001】
本発明は、一般に端子を有する電気装置、特に電気接続部を形成するための領域配列端子(area array terminals)を有する電気装置に関する。
【背景技術】
【0002】
集積回路の製造中、珪素基体の上に形成され、最終的には外部デバイスに接続しなければならない信号回線は、入出力(I/O)パッドと呼ばれている平坦な金属接点領域の所で終わっている。製造後、集積回路(即ち、チップ)は、保護半導体デバイスパッケージ内に固定されるのが典型的である。次にその集積回路の各I/Oパッドは、デバイスパッケージの一つ以上の電気端子に接続される。
【0003】
デバイスパッケージの電気端子は、典型的には、パッケージの周辺か、又はパッケージの下側表面を横切る二次元的配列として配列されている。集積回路のI/Oパッドをデバイスパッケージの端子に接続するためには、金属伝導体を用いるのが典型的である。金属伝導体は、例えば、デバイスパッケージの基体の上及び/又は内部に形成された微細な金属結合ワイヤ、「トレース(trace)」(即ち、信号回線)、テープ自動化結合又はTABテープ、又は鉛フレームのような可撓性キャリヤーフイルム又は積層体の上及び/又は内部に形成されたトレースでもよい。周辺端子デバイスパッケージは、例えば、プリント回路基板(PCB)中の孔中に挿入するための「ピン」と呼ばれる端子、又はPCB露出表面上の平らな金属接点領域に取付けるための「リード」と呼ばれる端子を持っていてもよい。領域配列端子デバイスパッケージは、PCBの露出表面上の平らな金属パッドに取付けるためのはんだ「球」又は「バンプ(bump)」を有するのが典型的である。
【0004】
領域配列端子パッケージは、デバイスパッケージの下側表面を横切って二次元的配列で配列された端子を有する。その結果、数百の端子を有する領域配列端子パッケージの物理的大きさは、それらの周辺末端対応物よりも遥かに小さい。そのように小さなパッケージは、ラップトップ及び手の平に乗る程の小型コンピューター及び携帯電話のような手で持つ通信デバイスのような持ち運び可能なデバイス用途で極めて望ましい。更に、集積回路I/Oパッドからデバイスパッケージ端子までの信号回線の長さは、一層短くなり、従って、グリッド配列デバイスパッケージの高周波電気性能は対応する周辺端子デバイスパッケージのものよりも良いのが典型的である。
【0005】
制御つぶしチップ結合(contrlled collapse chip connection)(C4)は、集積回路を直接基体(例えば、ガラス繊維・エポキシプリント回路基板材料又はセラミック基体)へ取付けるよく知られた方法である。C4取付け法は、一般に「フリップチップ」取付け法として言及されている。C4取付けのための準備として、集積回路のI/Oパッドは、典型的には集積回路の下側表面上に二次元的配列状に配列し、対応する結合パッドの組を、基体の上側表面上に形成する。集積回路のI/Oパッドの各々の上には、はんだ「バンプ(bump)」を形成する。例えば、はんだ合金の構成金属の幾つかの層を、集積回路のI/Oパッドの上に堆積する。それら金属層を堆積した後、集積回路を加熱して金属層を溶融する。溶融金属は一緒に混合してはんだ合金を形成し、はんだ合金の表面張力により集積回路のI/Oパッドの上に溶融はんだ合金の半球状はんだ「バンプ」を形成する。はんだペーストは、基体の結合パッドの各々の上に付着させるのが典型的である。
【0006】
集積回路の基体へのC4取付け中、集積回路のI/Oパッド上のはんだバンプを、基体の対応する結合パッド上のはんだペーストと物理的に接触させて配置する。基体と集積回路を、次にはんだが溶融又は「再流動」するのに充分な時間加熱する。はんだが冷却した時、集積回路のI/Oパッドは、基体結合パッドに電気的及び機械的に結合される。
【0007】
領域配列端子デバイスパッケージの汎用型は、「フリップチップ」ボールグリッド(ball grid array)配列(BGA)デバイスパッケージである。典型的な「フリップチップ」BGAデバイスパッケージは、上に記載したC4、即ち「フリップチップ」取付け法を用いて、一層大きなパッケージ基体の上側表面上に取付けた集積回路を有する。基体は、二つの組の結合パッドを有し、第一の組は集積回路に隣接した上側表面上に配列されており、第二の組は、BGAデバイスパッケージの下側表面を横切って二次元的配列で配列されている。基体上及び/又は中に形成された一つ以上の電気伝導性トレース(即ち、信号回線)の層が、結合パッドの第一組と第二組の夫々の部材を接続している。結合パッドの第二組の部材は、デバイスパッケージ端子としての機能も果たす。はんだボールは、結合パッドの第二組の夫々の部材に取付けられている。それらのはんだボールにより、BGAデバイスパッケージを通常のPCBに取付けられた表面にすることができる。
【0008】
集積回路とパッケージ基体との熱膨張係数(CTE)は異なるのが典型的であると言う問題が起きている。このCTEの差が、上に記載したはんだ再流動操作中、はんだバンプ内に機械的応力を生ずる。更に、集積回路をパッケージ基体に取付けた後、集積回路は作動中電力を消費しながら加熱され、作動していない時は冷却される。この場合も、集積回路とパッケージ基体とのCTEの差により、得られる熱的サイクル中、はんだバンプ内に機械的応力を生ずる。検査せずに放置すると、これらの機械的応力がはんだバンプ結合を疲労させ、許容できない僅かな熱的サイクル数で損傷するのが典型的である。
【0009】
上で述べたCTE不整合問題に対する一般的解決法は、集積回路と基体間の領域にフリップチップ取付け工程の最終的部分で下側充填材料の層を形成することである。下側充填材料はC4結合部を包み、チップを基体に機械的に「締止」し、熱的サイクル中のはんだバンプ接続部の機械的応力を減少させ、それによりはんだバンプ結合部の信頼性を著しく向上する。
【0010】
そのような下側充填集積回路デバイスパッケージの再加工は非常に困難であると言う問題が起きている。更に、下側充填工程は時間がかかり、半導体デバイス製造工業では省略したい工程を構成している。
【発明の開示】
【発明が解決しようとする課題】
【0011】
本発明は、CTE不整合(例えば、集積回路とパッケージ基体との間の不整合)にも拘わらず、下側充填材料を使用する必要なく、信頼性の高い電気的結合部を達成するために用いることができるコンプライアント(compliant)電気端子に関する。
【課題を解決するための手段】
【0012】
電気伝導体、及び前記電気伝導体の上に形成された電気伝導性コンプライアントバンプを有する装置を開示する。コンプライアントバンプは、電気伝導性はんだ付け可能なキャッピング層、及び前記はんだ付け可能なキャッピング層と電気伝導体との間に配置された電気伝導性コンプライアント体(compliant body)を有する。一般に、はんだ付け可能なキャッピング層は、「はんだ濡れ可能」として広く記載されている。特に、はんだ付け可能なキャッピング層は、次の金属の一種類以上を含有する:鉛、錫、カドミウム、インジウム、ビスマス、ガリウム、銅、銀、白金、パラジウム、及びニッケル。コンプライアント体は、はんだ付け可能なキャッピング層を電気伝導体に電気的に結合する。
【0013】
電気伝導体は、例えば、装置の出入力(I/O)パッドでもよく、コンプライアントバンプが装置の電気端子を形成していてもよい。コンプライアント体は、はんだ付け可能なキャッピング層と電気伝導体との間の機械的に可撓性の電気伝導性通路を形成する。コンプライアントバンプは、はんだ付け可能なキャッピング層と電気伝導体との間に及ぼされた力を受けると、弾力的に変形する。即ち、コンプライアントバンプの形は、はんだ付け可能なキャッピング層と電気伝導体との間に加えられた力をそのコンプライアントバンプが受けると、(例えば、コンプライアントバンプが圧縮、延伸、膨張等を起こすと)最初の形から変化した形へ変化する。その力が除かれると、コンプライアントバンプの形は実質的に最初の形へ戻る。この弾力的に変形する能力により、装置と、対応する外部部材の結合パッドとの間に、コンプライアントバンプは極めて信頼性のある結合を形成することができる。
【0014】
コンプライアント体は、例えば重合体系材料を含んでいてもよい。適当であると考えられる重合体系材料には、エポキシ、シリコーン、ポリイミド、及びアクリレート重合体及び共重合体が含まれる。コンプライアント体は、銀、金、又はパラジウム、又はそれらの合金のような一種類以上の充填材料を含んでいてもよい。そのような充填材料は、コンプライアント体の電気伝導性を増大するために用いることもできる。はんだ付け可能なキャッピング層は、次の金属の少なくとも二種類を含有する合金でもよい:鉛、錫、カドミウム、インジウム、ビスマス、及びガリウム。コンプライアント体は、はんだ付け可能なキャッピング層及び電気伝導体と直接接触していてもよい。
【0015】
一つの態様として、装置は、基体、基体の表面上に配列した複数の(multiple)I/Oパッド、及び上に記載した電気伝導性コンプライアントバンプの複数のコピーを有し、この場合コンプライアントバンプの各々はI/Oパッドの異なったものの上に形成されている。例えば、装置は、集積回路ダイ(die)でもよく、基体は半導体基体でもよい。別法として、装置はプリント回路基板でもよく、基体はガラス繊維エポキシ積層体でもよい。更に、装置は、配線装置(例えば、デバイスパッケージ基体)でもよく、基体がプラスチック材料(例えば、ガラス繊維エポキシ積層体、ポリエーテルスルホン、又はポリイミド)、又はセラミック材料(例えば、酸化アルミニウム、アルミナ、Al2O3、又は窒化アルミニウム、AlN)を含んでいてもよい。
【0016】
電気伝導体(例えば、I/Oパッド)の上側表面上にコンプライアント電気端子を形成するための開示した方法は、電気伝導体の上側表面上に、上で述べた電気伝導性コンプライアント体を形成し、そのコンプライアント体を電気伝導体に電気的に結合することを含んでいる。上に記載した電気伝導性のはんだ付け可能なキャッピング層を、コンプライアント体の上に形成し、はんだ付け可能なキャッピング層をコンプライアント体に電気的に結合する。
【0017】
コンプライアント体の形成中、コンプライアント体の下側表面を電気伝導体の上側表面と直接接触させ、その直接接触の結果としてコンプライアント体を電気伝導体に電気的に結合することができる。コンプライアント体の外側境界は、電気伝導体の外側境界を越えて伸びていてもよい。このことは、コンプライアントバンプの断面積を増大するのに役立ち、それによりコンプライアント体の電気伝導度を増大する。断面積の増大は、コンプライアント体106内の、熱機械的に誘発された応力を弾力的に消散させる領域も大きさも増大する。
【0018】
本方法の一つの態様として、電気伝導性金属被覆を、電気伝導体の上側表面上に形成し、その伝導性金属を電気伝導体に電気的に結合する。伝導性金属被覆の外側境界は、電気伝導体の外側境界を越えて伸びている。伝導性金属被覆は、接着剤層又は障壁層としての機能を果たす。コンプライアント体は伝導性金属被覆の上に形成され、そのコンプライアント体を伝導性金属被覆に電気的に結合する。
【0019】
本方法の別の態様として、電気伝導性金属被覆をコンプライアント体の上に形成し、その伝導性金属被覆をコンプライアント体に電気的に結合する。伝導性金属被覆の外側境界は、コンプライアント体の外側境界を越えて伸びている。伝導性金属被覆は、接着剤層又は障壁層としての機能を果たす。はんだ付け可能なキャッピング層を伝導性金属被覆の上に形成し、そのはんだ付け可能なキャッピング層を伝導性金属被覆に電気的に結合する。
【0020】
本発明は、図面に関連して述べる次の説明を参照することにより理解できるであろう。図中、同じ参照番号は同様な部材を示している。
【0021】
本発明は、種々の修正及び変更形態にし易いが、その特別な態様を例として図面に示してあり、ここに詳細に記述する。しかし、ここでの特定の態様についての記述は、記載した特定の形態に本発明を限定するものではなく、反対に、本発明は特許請求の範囲に規定する本発明の本質及び範囲内に入る全ての修正、同等なもの、及び変更を包含するものであることを理解すべきである。
【0022】
(具体的態様の詳細な説明)
本発明の例としての態様を下に記述する。簡明にするために、実際のやり方の全ての特徴をこの明細書中に記載している訳ではない。そのような実際のどのような態様の開発でも、実施毎に代わることがある開発者の特定の目的、例えばシステム関連及びビジネス関連の制約を持つコンプライアンスを達成するために数多くの実施上の特定の決定をしなければならないことは勿論認められるであろう。更に、そのような開発努力は複雑で時間のかかるものであるが、それにも拘わらず本開示の利点を得る当業者によって日常的に行えるものであることは認められるであろう。
【0023】
図1は、基体102を有する装置100の一部分の斜視図であり、ここでは基体102の表面102Aの上に複数の電気伝導性コンプライアントバンプ104が配列されている。下に記載するように、コンプライアントバンプ104の各々は、装置100の多重出入力(I/O)パッド(図1には図示されていない)の異なる一つの上に配置されている。I/Oパッドは、装置100の電力及び/又は信号回路を終わらせ、装置100の外部の回路に接続されるように考えられている。コンプライアントバンプ104は、装置100の電気端子を形成する。
【0024】
装置100は、例えば、集積回路ダイでもよく、基体102は半導体基体でもよい。製造中、集積回路ダイ(die)は、遥かに大きな半導体ウエーハの一部分になっていてもよい。コンプライアントバンプ104は、製造中、集積回路ダイが一層大きな半導体ウエーハから分離される前に、その集積回路ダイ上に形成されていてもよい。
【0025】
別法として、装置100は、プリント回路基板又はグリッド配列パッケージ基体のような配線用装置でもよい。この場合には、基体102は、例えばプラスチック材料(例えば、ガラス繊維エポキシ薄板、ポリエーテルスルホン、又はポリイミド)、又はセラミック材料(例えば、酸化アルミニウム、アルミナ、Al2O3、又は窒化アルミニウム、AlN)から実質的に形成されていてもよい。装置100は、マルチチップモジュール(multichip module)、又はガラス液晶表示器の一部分であってもよい。
【0026】
コンプライアントバンプ104の各々は、電気伝導性コンプライアント体106、及び電気伝導性のはんだ付け可能なキャッピング層108を有する。コンプライアントバンプ104の各々のコンプライアント体は、装置100のI/Oパッド上に形成されており、はんだ付け可能なキャッピング層108は、コンプライアント体106の上に形成されている。このように、コンプライアントバンプ104の各々のコンプライアント体106は、装置100のI/Oパッドと、対応するキャッピング層108との間に配置されており、I/Oパッドを対応するはんだ付け可能なキャッピング層108に電気的に結合している。
【0027】
コンプライアントバンプ104のはんだ付け可能なキャッピング層108は、装置100を結合し(即ち、張り付け又は据え付け)ようとする部材(例えば、プリント回路基板、デバイスパッケージ基体、集積回路ダイ等)の対応する結合用パッドに接触するように考えられている。今後、装置100を結合すべき部材を「結合部材」として言及する。一般に、はんだ付け可能なキャッピング層108は、「はんだ濡れ性」である。即ち、はんだ付け可能なキャッピング層108の露出表面と接触するようになった溶融はんだは、それらの表面に付着し、それによりはんだを、はんだ付け可能なキャッピング層108を対応する結合用パッドに電気的及び機械的に結合するのに用いることができるようにしている。コンプライアントパッド104のはんだ付け可能なキャッピング層108を、実質的に同じ時間ではんだにより結合部材の対応する結合用パッドへ結合するために、はんだの再流動化操作を用いる。
【0028】
主にコンプライアント体106が存在することにより、コンプライアントバンプ104は、はんだ付け可能なキャッピング層108と基体102との間に加えられた力を受けると、弾力的に変形することができる。そのような力は、装置100と、装置100を結合すべき部材との間に、はんだ付け可能なキャッピング層108の幾つかと対応する結合用パッドとの間に存在する間隙を減少又は除去しようとしながらはんだ付け可能なキャッピング層108を結合部材の対応する結合用パッドへ結合しようとする時に、意図的に発生させることができる。そのような間隙は、はんだ付け可能なキャッピング層108、基体102の表面の非平面性、及び/又は結合部材等の高さの差から生ずるのが典型的である。
【0029】
そのような力は、装置100の熱膨張係数(CTE)が結合部材のCTEと一致しない時にも生ずると予想される。例えば、はんだ付け可能なキャッピング層108を、結合部材の対応する結合用パッドへ結合するために用いられるはんだ再流動化操作中、そのような力は装置100と結合部材とのCTEの差によって生ずると予想される。はんだ付け可能なキャッピング層108の、対応する結合用パッドへの結合に続き、そのような力は装置100と結合部材とのCTEの差により、熱的サイクル中にも生ずると予想される。
【0030】
そのような力の下でコンプライアントバンプ104が弾力的に変形することができることにより、コンプライアントバンプ104は、はんだバンプ結合部に典型的な疲労及び損傷を起こすことなくそのような力に耐えることができる。コンプライアント体106は、はんだ付け可能なキャッピング層108と、装置100の対応するI/Oパッドとの間の機械的に可撓性で電気伝導性の経路を形成する。その結果、装置100と、接続部材との間にコンプライアントバンプ104を用いて形成された結合部の信頼性は、はんだバンプ結合部の信頼性よりも大きくなると予想される。
【0031】
コンプライアントバンプ104は、基体102の一つ以上の表面上にどのような適当なやり方で配列してもよいことに注意する。
【0032】
次に、図2A〜2Cを用いて、図1の基体102の表面102A上にコンプライアントバンプ104を形成するための方法の一つの態様を記述する。図2Aは、図1の基体102の一部分の断面図であり、この場合、I/Oパッド200が、基体102のその部分の表面102Aの上に形成されている。例えば、I/Oパッド200は、基体102の表面102Aの上に形成された金属(例えば、アルミニウム又は銅)の層をパターン化することにより形成することができる。I/Oパッド200は、二つの主要な表面を有する:基体102の表面102Aと接触している下側表面200A及びその下側表面200Aとは反対側の上側表面200Bである。
【0033】
図2Bは、図2Aの基体102の一部分の断面図である。この場合、電気伝導性コンプライアント体106(図1参照)が、I/Oパッド200の上側表面200Bの上に形成されている。コンプライアント電気伝導体は、重合体系電気伝導性材料から選択されてもよい。そのような材料には、熱可塑性、熱硬化性、及びB段階可能材料(B-stageable material)が含まれる。適当な重合体材料の一般的種類には、エポキシ、シリコーン、ポリイミド、及びアクリレート重合体及び共重合体が含まれる。熱可塑性、熱硬化性又はB段階可能材料は、その材料が希望の形をとり、室温で形成されるためには、適用後硬化する必要があるであろう。
【0034】
コンプライアント体106の適当な電気伝導度及び応力消散性は、銀、金、パラジウム、及びそれらの合金のような一種類以上の金属充填剤を配合することにより達成することができる。本来伝導性の重合体組成物も知られており、使用することができる。市販の充填剤材料生成物は、種々の大きさ及び形の充填剤粒子を含んでいる。そのような市販充填材料も適しているであろう。
【0035】
コンプライアント体106は、幾つかの既知の方法のいずれかにより形成することができ、それらにはスクリーンプリント、テンシルプリント、インクジェットプリント、予め形成したパンプのシート移行、被覆及びそれに続く光像影、又は多層技術による光像影が含まれる。コンプライアント体106の電気伝導性に関し、コンプライアント体106の達成された体積抵抗率は、約0.001Ωcmに等しいか又はそれより小さく、好ましくは約0.0001Ωcmに等しいか又はそれより小さいのがよい。体積抵抗率の下限に関し、0.00005位の低い体積抵抗率を有する電気伝導性粒子充填組成物を得ることができる。固体銀金属(純度99.78%)は、0.0000016Ωcmの体積抵抗率を有し、それが得られる体積抵抗率の実際的下限であると考えられる。
【0036】
図2Bの態様で、コンプライアント体106は、I/Oパッド200と直接接触した下側表面106A、及びI/Oパッド200とは反対側の上側表面106Bを有する。コンプライアント体106の上側表面106Bは、ドーム形を有するものとして示されている。コンプライアント体106の上側表面106Bは、その目的とする機能を達成するためにコンプライアント体106にとってドーム形を持つ必要はないことに注意する。
【0037】
図2Bの態様で、コンプライアント体106の外側境界は、I/Oパッド200の外側境界を越えて伸びており、コンプライアント体106はI/Oパッド200の側面200C及びI/Oパッド200を囲む基体102の表面102Aの一部分にも接触している。この構成は、コンプライアント体106の断面積を増大する働きをし、それによりコンプライアント体106の電気伝導度を増大する。断面積の増大は、熱機械的に誘発された応力を弾力的に消散させるコンプライアント体106内の領域の大きさも増大する。
【0038】
しかし、目的通りの性能を果たすために、コンプライアント体106は、I/Oパッド200の全ての側面200C又は基体102の表面102Aのどの部分とも接触している必要はないことが認められている。別の態様として、コンプライアント体106の外側境界は、I/Oパッド200の側面200Cによって定められたI/Oパッド200の外側境界を越えては伸びておらず、従って、コンプライアント体106がI/Oパッド200のどの側面200Cとも接触せず、或はI/Oパッド200を取り巻く基体102の表面102Aのどの部分とも接触しないようにしてもよい。
【0039】
図2Cは、図2Bの基体102の一部分の断面図であり、この場合、電気伝導性のはんだ付け可能なキャッピング層108(図1参照)が、コンプライアント体106の上側表面106B上に形成されている。図2Cの態様では、はんだ付け可能なキャッピング層108は、コンプライアント体106及びコンプライアント体106と反対側の上側表面108Bと直接接触した下側表面108Aを有する。上に記載したように、はんだ付け可能なキャッピング層108は、「はんだ濡れ性」である。即ち、溶融したはんだが、はんだ付け可能なキャッピング層108の露出表面と接触するとそれらの表面に付着し、それによりはんだを、装置100(図1)を結合すべき部材(図示されていない)の対応する結合用パッドにはんだ付け可能なキャッピング層108を電気的及び機械的に結合するのに用いることができるようにしている。
【0040】
例えば、はんだ付け可能なキャッピング層108は、次の金属の二種類以上を含む合金でもよい:鉛、錫、カドミウム、インジウム、ビスマス、及びガリウム。例えば、はんだ付け可能なキャッピング層108は、約95重量%の鉛及び約5重量%の錫を含む合金(例えば、5/95重量%錫/鉛はんだ)から形成することができる。はんだ付け可能なキャッピング層108が合金である場合、そのはんだ付け可能なキャッピング層108を形成するのに適した方法には、テンシルプリント、インクジェットプリント、及び移行処理が含まれる。別法として、はんだ付け可能なキャッピング層108は、単一の金属(例えば、銅、銀、白金、パラジウム、又はニッケル)から実質的になる材料から形成してもよい。その場合には、その材料は電気メッキにより付着することができる。
【0041】
図2Cに示した構造は、図1のコンプライアントバンプ104の一つの態様である。物体が、はんだ付け可能なキャッピング層108の上側表面108Bに力を加えると、その加えられた力は実質的にコンプライアント体106へ伝達される。加えられた力に呼応して、コンプライアント体106は変形し、I/Oパッド200へ応力を解放する。加えられた力の大きさが、或るレベル(例えば、閾値レベル)より低いと、コンプライアント体106はその加えられた力の下で実質的に弾力的仕方で変形し、印加力を除去するとその最初の大きさ及び形へ実質的に回復する。このように、コンプライアント体106は適当な大きさの弾力性を有する。印加された力に対抗力がコンプライアント体106内に発生し、はんだ付け可能なキャッピング層108と、そのはんだ付け可能なキャッピング層108の上側表面108Bへ印加力を及ぼすその物体との間の物理的接触を維持する。
【0042】
材料のヤング率は、材料内の一方向の内部応力対それにより生じた内部歪みの比である。印加力の大きさが閾値よりも低いと、印加力によって生じたコンプライアント体106内の歪みは、実質的に印加力に比例し、コンプライアント体106は実質的に「フック」、即ち、理想的弾力性を示すと言われている。一つの態様として、コンプライアント体106のヤング率が約8,000MPaに等しいか又はそれより小さく、約1,000MPaに等しいか又はそれより小さくてもよい。コンプライアント体106は、適当な大きさの伸び及び圧縮性も有する。伸びは、張力を受けた試料の長さの増大として定義され、通常最初の長さの%として表される。圧縮性は、圧縮された試料の厚さの減少として定義され、通常最初の厚さの%として表される。
【0043】
図2Cの態様では、はんだ付け可能なキャッピング層108の外側境界は、コンプライアント体106の外側境界内に含まれおり、はんだ付け可能なキャッピング層108は、コンプライアント体106を取り巻く基体102の表面102Aのどの部分とも接触していない。この状態は有利であるが、得られたコンプライアントバンプ104が目的とする性能を果たすために必要なことであるとは考えられない。従って、別の態様として、はんだ付け可能なキャッピング層108の外側境界は、コンプライアント体106の外側境界を越えて伸びていてもよく、コンプライアント体106を取り巻く基体102の表面102Aの一部分と接触していてもよい。
【0044】
次に、図3A〜3Dを用いて、図1の基体102の表面102Aの上にコンプライアントバンプ104を形成する方法の第二の態様を記述する。図3Aは、図1の基体102の一部分の断面図であり、この場合上に記載したI/Oパッド200は、基体102のその部分の表面102Aの上に形成されている。
【0045】
図3Bは図3Aの基体102の一部分の断面図であり、この場合電気伝導性金属被覆300が、I/Oパッド200の上側表面200B及び側面200Cの上に形成されている。図3Bの態様では、伝導性金属被覆300の外側境界は、I/Oパッド200の側面200Cによって定められたI/Oパッド200の外側境界を越えて伸びている。伝導性金属被覆300は、接着剤層として働き、この場合、伝導性金属被覆300の上に後で形成される材料が、I/Oパッド200に対するよりも、伝導性金属被覆300に対し一層よく接着する。別法として、又は付加的に、伝導性金属被覆300は、I/Oパッド200の酸化を減少させる障壁層として働いてもよい。
【0046】
伝導性金属被覆300は、例えば、電気メッキ又は蒸着(例えば、スパッタリング)によって形成することができる。伝導性金属被覆300は、異なった金属の複数の層を含んでいてもよい。例えば、伝導性金属被覆300は、クロム、銅、及び金の層を、I/Oパッド200の上にその順序で(即ち、クロム/銅/金層)を形成することにより形成してもよい。別法として、伝導性金属被覆300は、クロム/銀/金層、又はチタン/タングステン/金層を含んでいてもよい。例えば、I/Oパッド200をアルミニウムから形成し、伝導性金属被覆300を、例えば、厚さ約0.15μのクロム層(即ち、約0.15μmクロム層)をI/Oパッド200の上に形成し、次に厚さ約0.15μmの50/50クロム銅層、次に約1μmの銅層、次に約0.15μmの金層を形成することにより形成することができる。
【0047】
図3Cは、図3Bの基体102の一部分の断面図であり、この場合、上に記述した電気伝導性コンプライアント体106が、伝導性金属被覆300の上側表面300Aの上に形成されている。図3Cの態様では、コンプライアント体106の外側境界は、伝導性金属被覆300の外側境界内に含まれており、従って、コンプライアント体106は、伝導性金属被覆300を取り巻いている基体102の表面102Aのどの部分とも接触していないことが認められる。別の態様として、コンプライアント体106の外側境界を、伝導性金属被覆300の外側境界内に含まれないようにし、コンプライアント体106が、伝導性金属被覆300を取り巻く基体102の表面102Aの一部分と接触していてもよい。
【0048】
図3Dは、図3Cの基体102の一部分の断面図であり、この場合、上に記載した電気伝導性はんだ付け可能なキャッピング層108が、コンプライアント体106の上側表面106Bの上に形成されている。図3Dの態様では、はんだ付け可能なキャッピング層108がコンプライアント体106を完全に包んでおり、はんだ付け可能なキャッピング層108の外側境界が伝導性金属被覆300の外側境界を越えて伸びており、はんだ付け可能なキャッピング層108は、伝導性金属被覆300を取り巻く基体102の表面102Aと接触している。
【0049】
図3Dに示した構造は、図1のコンプライアントバンプ104の第二の態様である。物体が、はんだ付け可能なキャッピング層108の上側表面108Bに力を及ぼした時、その印加された力は実質的にコンプライアント体106へ伝達される。印加力に呼応して、コンプライアント体106が変形し、I/Oパッド200へ応力を解放する。印加力の大きさが或るレベル(閾値レベル)より低い場合には、コンプライアント体106はその印加力の下で実質的に弾力的仕方で変形し、後で印加力が除かれた時、その最初の大きさ及び形へ回復する。従って、コンプライアント体106は適当な大きさの弾力性を有する。印加力に対抗する力がコンプライアント体106内に発生し、はんだ付け可能なキャッピング層108と、そのはんだ付け可能なキャッピング層108の上側表面108Bに印加力を及ぼしているその物体との間の物理的接触を維持する。
【0050】
次に、図4A〜4Dを用いて、図1の基体102の表面102Aの上にコンプライアントバンプ104を形成する方法の第三の態様を記述する。図4Aは、図1の基体102の一部分の断面図であり、この場合、上に記述したI/Oパッド200が、基体102のその部分の表面102Aの上に形成されている。
【0051】
図4Bは図4Aの基体102の前記部分の断面図であり、この場合、上に記述した電気伝導性コンプライアント体106がI/Oパッド200の上に形成されている。図4Bの態様では、コンプライアント体106の外側境界が、I/Oパッド200の側面200Cによって定められているI/Oパッド200の外側境界を越えて伸びており、I/Oパッド200を取り巻く基体102の表面102Aの一部分と接触している。
【0052】
図4Cは、図4Bの基体102の前記部分の断面図であり、この場合、電気伝導性金属被覆400がコンプライアント体106の上側表面106B上に形成されている。図4Cの態様では、伝導性被覆400がコンプライアント体106を完全に包み、コンプライアント体106を取り巻く基体102の表面102Aの一部分と接触している。伝導性金属被覆400は接着剤層として働き、伝導性金属被覆400の上に後で形成される材料を、コンプライアント体106に対するよりも、伝導性金属被覆400に対し一層よく接着する。別法として、又は付加的に、伝導性金属被覆400は、後で形成される層と、コンプライアント本体106との間の、不良製品を生ずることがある化学反応を防ぐ障壁層として働いてもよい。伝導性金属被覆400は、上に記載した伝導性金属被覆300と同じ材料を含んでいてもよく、伝導性金属被覆300と同じやり方で形成されていてもよい。
【0053】
図4Dは、図4Cの基体102の前記部分の断面図であり、この場合、上に記載した電気伝導性はんだ付け可能なキャッピング層108が、伝導性金属被覆400の上側表面400Aの上に形成されている。図4Dの態様では、はんだ付け可能なキャッピング層108の外側境界は、伝導性金属被覆400の外側境界内に含まれており、従って、はんだ付け可能なキャッピング層108は、コンプライアント体106と接触していない。このことは、伝導性金属被覆400が、はんだ付け可能なキャッピング層108と、コンプライアント体106との間の、不良製品を生ずることがある一種類以上の化学反応を防ぐ障壁層を形成する場合には有利であると考えられる。
【0054】
図4Dに示した構造は、図1のコンプライアントバンプ104の第三の態様である。物体がはんだ付け可能なキャッピング層108の上側表面108Bに力を加えた時、その印加された力は実質的にコンプライアント体106へ伝達される。印加力に呼応して、コンプライアント体106は変形し、I/Oパッド200へ応力を解放する。加えられた力の大きさが、或るレベル(例えば、閾値レベル)より低いと、コンプライアント体106はその加えられた力の下で実質的に弾力的仕方で変形し、印加力を除去するとその最初の大きさ及び形へ実質的に回復する。このように、コンプライアント体106は適当な大きさの弾力性を有する。その印加された力に対抗する力がコンプライアント体106内に発生し、はんだ付け可能なキャッピング層108と、そのはんだ付け可能なキャッピング層108の上側表面108Bへ印加力を及ぼしているその物体との間の物理的接触を維持する。
【0055】
次に、図5A〜5Eを用いて、図1の基体102の表面102Aの上にコンプライアントバンプ104を形成する方法の第四の態様を記述する。図5Aは、図1の基体102の一部分の断面図であり、この場合、上に記載したI/Oパッド200は、基体102のその部分の表面102Aの上に形成されている。
【0056】
図5Bは図5Aの基体102のその部分の断面図であり、この場合、上に記載した電気伝導性金属被覆300が、I/Oパッド200の上側表面200B及び側面200Cの上に形成されている。図5Bの態様では、伝導性金属被覆300の外側境界は、I/Oパッド200の側面200Cによって定められたI/Oパッド200の外側境界を越えて伸びている。上で述べたように、伝導性金属被覆300は接着剤層として働いてもよく、この場合、伝導性金属被覆300の上に後で形成される材料が、I/Oパッド200に対するよりも、伝導性金属被覆300に対し一層よく接着する。別法として、又は付加的に伝導性金属被覆300は、I/Oパッド200の酸化を減少させる障壁層として働いてもよい。
【0057】
図5Cは、図5Bの基体102の前記部分の断面図であり、この場合、上に記述した電気伝導性コンプライアント体106が、伝導性金属被覆300の上側表面300Aの上に形成されている。図5Cの態様では、コンプライアント体106の外側境界は、伝導性金属被覆300の外側境界内に含まれており、従って、コンプライアント体106は、伝導性金属被覆300を取り巻いている基体102の表面102Aのどの部分とも接触していないことが認められる。別の態様として、コンプライアント体106の外側境界を、伝導性金属被覆300の外側境界内に含まれないようにし、コンプライアント体106が、伝導性金属被覆300を取り巻く基体102の表面102Aの一部分と接触していてもよい。
【0058】
図5Dは、図5Cの基体102の前記部分の断面図であり、この場合、上に記載した電気伝導性金属被覆400が、コンプライアント体106の上側表面106Bの上に形成されている。図5Dの態様では、伝導性金属被覆400は、コンプライアント体106を完全に包んでおり、コンプライアント体106を取り巻く基体102の表面102Aの一部分と接触している。上に記載したように、伝導性金属被覆400は接着剤層として働いてもよく、この場合、伝導性金属被覆400の上に後で形成される材料は、コンプライアント体106に対するよりも、伝導性金属被覆400に対し一層よく接着する。別法として、又は付加的に、伝導性金属被覆400は、後で形成される層と、コンプライアント本体106との間の、不良製品を生ずることがある化学反応を防ぐ障壁層として働いてもよい。伝導性金属被覆400は、上に記載した伝導性金属被覆300と同じ材料を含んでいてもよく、伝導性金属被覆300と同じやり方で形成してもよい。
【0059】
図5Eは、図5Dの基体102の前記部分の断面図であり、この場合、上に記載した電気伝導性はんだ付け可能なキャッピング層108が、伝導性金属被覆400の上側表面400Aの上に形成されている。図5Eの態様では、はんだ付け可能なキャッピング層108の外側境界は、伝導性金属被覆400の外側境界内に含まれており(図5D参照)、従って、はんだ付け可能なキャッピング層108は、コンプライアント体106と接触していない。このことは、伝導性金属被覆400が、はんだ付け可能なキャッピング層108と、コンプライアント体106との間の、不良製品を生ずることがある一種類以上の化学反応を防ぐ障壁層を形成する場合には有利であると考えられる。
【0060】
図5Eに示した構造は、図1のコンプライアントバンプ104の第四の態様である。上で記述したように、物体がはんだ付け可能なキャッピング層108の上側表面108Bに力を加えた時、その印加された力は実質的にコンプライアント体106へ伝達される。印加力に呼応して、コンプライアント体106は変形し、I/Oパッド200へ応力を解放する。加えられた力の大きさが、或るレベル(例えば、閾値レベル)より低いと、コンプライアント体106はその加えられた力の下で実質的に弾力的仕方で変形し、印加力を除去するとその最初の大きさ及び形へ実質的に回復する。その印加された力に対抗する力がコンプライアント体106内に発生し、はんだ付け可能なキャッピング層108と、そのはんだ付け可能なキャッピング層108の上側表面108Bへ印加力を及ぼしているその物体との間の物理的接触を維持する。
【0061】
コンプライアントバンプ104の部品(例えば、コンプライアント体106、はんだ付け可能なキャッピング層108等)は、どような適当な形を持っていてもよいことは認められる。
【0062】
上に記載した特定の態様は、単に例示的なものであり、本発明は、ここに記載した教示を利用して当業者に明らかになる異なるが、同等のやり方で修正及び実施することができる。更に、特許請求の範囲に記載したもの以外に、ここに示した構造又は設計の詳細に限定されるものではない。従って、上に開示した特定の態様は、変更又は修正することができるものであり、そのような変更は全て本発明の範囲及び本質内に入ると考えられることは明らかである。従って、ここで求められる保護は、特許請求の範囲に記載する通りである。
【図面の簡単な説明】
【0063】
【図1】図1は、基体、及びその基体の表面上に配列した複数の電気伝導性コンプライアントバンプを有する装置の一部分の斜視図であり、この場合、コンプライアントバンプの各々は、電気伝導性コンプライアント体、及び電気伝導性はんだ付け可能なキャッピング層を有する。
【図2A】図2Aは図1の基体の一部分の断面図であり、この場合、出入力(I/O)パッドが、基体の前記部分の表面上に形成されている。
【図2B】図2Aの基体の前記部分の断面図であり、この場合、図1のコンプライアント体は、I/Oパッドの上側表面上に形成されている。
【図2C】図2Bの基体の前記部分の断面図であり、この場合、図1のはんだ付け可能なキャッピング層は、コンプライアント体の上側表面上に形成されている。
【図3A】図3Aは図1の基体の一部分の断面図であり、この場合、図2AのI/Oパッドは、基体の前記部分の表面上に形成されている。
【図3B】図3Aの基体の前記部分の断面図であり、この場合、電気伝導性金属被覆が、I/Oパッドの上側表面及び側面の上に形成されている。
【図3C】図3Bの基体の前記部分の断面図であり、この場合、合図1のコンプライアント体は、伝導性金属被覆の上側表面上に形成されている。
【図3D】図3Cの基体の前記部分の断面図であり、この場合、図1のはんだ付け可能なキャッピング層は、コンプライアント体の上側表面上に形成されている。
【図4A】図4Aは図1の基体の一部分の断面図であり、この場合、図2AのI/Oパッドは、基体の前記部分の表面上に形成されている。
【図4B】図4Aの基体の前記部分の断面図であり、この場合、図1のコンプライアント体はI/Oパッドの上に形成されている。
【図4C】図4Bの基体の前記部分の断面図であり、この場合、電気伝導性金属被覆は、コンプライアント体の上側表面上に形成されている。
【図4D】図4Cの基体の前記部分の断面図であり、この場合、図1のはんだ付け可能なキャッピング層は、伝導性金属被覆の上側表面上に形成されている。
【図5A】図5Aは図1の基体の一部分の断面図であり、この場合、図2AのI/Oパッドは、基体の前記部分の表面上に形成されている。
【図5B】図5Aの基体の前記部分の断面図であり、この場合、図3Bの電気伝導性金属被覆は、I/Oパッドの上側表面及び側面上に形成されている。
【図5C】図5Bの基体の前記部分の断面図であり、この場合、図1のコンプライアント体は図3Bの伝導性金属被覆の上側表面上に形成されている。
【図5D】図5Cの基体の前記部分の断面図であり、この場合、図4Cの電気伝導性金属被覆は、コンプライアント体の上側表面上に形成されている。
【図5E】図5Dの基体の前記部分の断面図であり、この場合、図1のはんだ付け可能なキャッピング層は、図4Cの伝導性金属被覆の上側表面上に形成されている。
【符号の説明】
【0064】
100 装置
102 基体
102A 表面
104 コンプライアントバンプ
106 コンプライアント体
108 キャッピング層
200 I/Oパッド
200A 下側表面
200B 上側表面
200C 側面
300 電気伝導性被覆
400 伝導性金属被覆
Claims (45)
- 電気伝導体、及び
前記電気伝導体の上に形成された電気伝導性コンプライアントバンプ
を具えた装置において、
前記コンプライアントバンプが、
鉛、錫、カドミウム、インジウム、ビスマス、ガリウム、銅、銀、白金、パラジウム、及びニッケルからなる群から選択された少なくとも一種類の金属からなる電気伝導性はんだ付け可能なキャッピング層、及び
前記はんだ付け可能なキャッピング層と前記電気伝導体との間に配置された電気伝導性コンプライアント体で、前記はんだ付け可能なキャッピング層を前記電気伝導体に電気的に結合している電気伝導性コンプライアント体、
を具えた装置。 - コンプライアント体が、はんだ付け可能なキャッピング層と電気伝導体との間の可撓性電気伝導性経路を形成している、請求項1に記載の装置。
- コンプライアントバンプが、はんだ付け可能なキャッピング層と電気伝導体との間に加えられた力を受けた時、最初の形から変化した形へ変化し、前記コンプライアントバンプの形が、前記力を除いた時、その最初の形へ実質的に戻る、請求項1に記載の装置。
- コンプライアント体が重合体系材料からなる、請求項1に記載の装置。
- 重合体系材料が、エポキシ、シリコーン、ポリイミド、アクリレート重合体、及びアクリレート共重合体からなる群から選択されている、請求項4に記載の装置。
- コンプライアント体が、銀、金、及びパラジウムからなる群から選択された少なくとも一種類の充填材料を更に含有し、前記少なくとも一種類の充填材料が、前記コンプライアント体の電気伝導度を増大するために用いられている、請求項4に記載の装置。
- コンプライアント体が、約0.001Ωcmに等しいか又はそれより小さな体積抵抗率を有する、請求項1に記載の装置。
- コンプライアント体が、約0.0001Ωcmに等しいか又はそれより小さな体積抵抗率を有する、請求項1に記載の装置。
- コンプライアント体が、約8,000MPaに等しいか又はそれより小さいヤング率を有する、請求項1に記載の装置。
- コンプライアント体が、約1,000MPaに等しいか又はそれより小さいヤング率を有する、請求項1に記載の装置。
- はんだ付け可能なキャッピング層が、鉛、錫、カドミウム、インジウム、ビスマス、及びガリウムからなる群から選択された少なくとも二種類の金属を含有する合金からなる、請求項1に記載の装置。
- 装置に電力又は電気信号を伝えるか、又は装置からそれらを伝達するために電気伝導体を用い、コンプライアントバンプが前記装置の電気端子を形成している、請求項1に記載の装置。
- 電気伝導体が、装置の出入力(I/O)パッドである、請求項1に記載の装置。
- コンプライアント体が、はんだ付け可能なキャッピング層及び電気伝導体に直接接触している、請求項1に記載の装置。
- 基体;
前記基体の表面上に配列した複数の出入力(I/O)パッド;及び
複数の電気伝導性コンプライアントバンプで、その各々がI/Oパッドの異なったものの上に形成されており、
鉛、錫、カドミウム、インジウム、ビスマス、ガリウム、銅、銀、白金、パラジウム、及びニッケルからなる群から選択された少なくとも一種類の金属からなる電気伝導性はんだ付け可能なキャッピング層、及び
前記はんだ付け可能なキャッピング層と、対応する一つのI/Oパッドとの間に配置された電気伝導性コンプライアント体で、前記はんだ付け可能なキャッピング層を前記I/Oパッドの対応する一つに電気的に結合している、電気伝導性コンプライアント体、
を有する、電気伝導性コンプライアントバンプ;
を具えた装置。 - コンプライアント体が、はんだ付け可能なキャッピング層と、前記コンプライアントバンプが上に形成されているI/Oパッドとの間に可撓性電気伝導性経路を形成している、請求項15に記載の装置。
- コンプライアントバンプの各々の形が、はんだ付け可能なキャッピング層と基体との間に加えられた力を前記コンプライアントバンプが受けた時、最初の形から変化した形へ変化し、前記力を除いた時、前記コンプライアントバンプの各々の形が、その最初の形へ実質的に戻る、請求項15に記載の装置。
- コンプライアント体が重合体系材料からなる、請求項15に記載の装置。
- 重合体系材料が、エポキシ、シリコーン、ポリイミド、アクリレート重合体、及びアクリレート共重合体からなる群から選択されている、請求項18に記載の装置。
- コンプライアント体が、銀、金、及びパラジウムからなる群から選択された少なくとも一種類の充填材料を更に含有し、前記少なくとも一種類の充填材料が、前記コンプライアント体の電気伝導度を増大するために用いられている、請求項18に記載の装置。
- コンプライアント体が、約0.001Ωcmに等しいか又はそれより小さな体積抵抗率を有する、請求項15に記載の装置。
- コンプライアント体が、約0.0001Ωcmに等しいか又はそれより小さな体積抵抗率を有する、請求項15に記載の装置。
- コンプライアント体が、約8,000MPaに等しいか又はそれより小さいヤング率を有する、請求項15に記載の装置。
- コンプライアント体が、約1,000MPaに等しいか又はそれより小さいヤング率を有する、請求項15に記載の装置。
- はんだ付け可能なキャッピング層が、鉛、錫、カドミウム、インジウム、ビスマス、及びガリウムからなる群から選択された少なくとも二種類の金属を含有する合金からなる、請求項15に記載の装置。
- 装置のI/Oパッドが、装置の電力及び信号線の末端部であり、コンプライアントバンプが、装置の電気端子を形成している、請求項15に記載の装置。
- 装置が集積回路ダイであり、基体が半導体基体である、請求項15に記載の装置。
- 装置がプリント回路基板であり、基体がプラスチック材料からなる、請求項15に記載の装置。
- 装置が配線装置であり、基体がセラミック材料からなる、請求項15に記載の装置。
- はんだ付け可能なキャッピング層が、はんだ濡れ性である、請求項15に記載の装置。
- コンプライアント体が、はんだ付け可能なキャッピング層と、対応する一つのI/Oパッドと直接接触している、請求項15に記載の装置。
- 電気伝導体の上側表面上にコンプライアント電気端子を形成する方法において、
前記電気伝導体の上側表面上に電気伝導性コンプライアント体を形成し、それにより前記コンプライアント体を前記電気伝導体に電気的に結合し、そして
前記コンプライアント体の上に電気伝導性はんだ付け可能なキャッピング層を形成し、それにより前記はんだ付け可能なキャッピング層が前記コンプライアント体に電気的に結合し、然も、前記はんだ付け可能なキャッピング層が、鉛、錫、カドミウム、インジウム、ビスマス、ガリウム、銅、銀、白金、パラジウム、及びニッケルからなる群から選択された少なくとも一種類の金属からなる、
ことを包含する、コンプライアント電気端子形成方法。 - 電気伝導性コンプライアント体の形成が、
電気伝導体の上側表面上に電気伝導性コンプライアント体を形成し、それにより前記コンプライアント体の下側表面を前記電気伝導体の上側表面に直接接触させ、それにより前記コンプライアント体を前記電気伝導体に電気的に結合する、ことを包含する、請求項31記載の方法。 - 電気伝導性コンプライアント体の形成が、
電気伝導体の上側表面上に電気伝導性コンプライアント体を形成し、それにより前記コンプライアント体を前記電気伝導体に電気的に結合し、然も、前記コンプライアント体の外側境界が前記電気伝導体の外側境界を越えて伸びている、
ことを包含する、請求項に31記載の方法。 - 電気伝導性はんだ付け可能なキャッピング層の形成が、
コンプライアント体の上に電気伝導性はんだ付け可能なキャッピング層を形成し、それにより前記はんだ付け可能なキャッピング層の下側表面を前記コンプライアント体の上側表面に直接接触させ、それにより前記はんだ付け可能なキャッピング層を前記コンプライアント体に電気的に結合し、然も、前記はんだ付け可能なキャッピング層が、鉛、錫、カドミウム、インジウム、ビスマス、ガリウム、銅、銀、白金、パラジウム、及びニッケルからなる群から選択された少なくとも一種類の金属からなる、
ことを包含する、請求項に31記載の方法。 - 電気伝導体の上側表面上にコンプライアント電気端子を形成する方法において、
前記電気伝導体の上側表面上に電気伝導性金属被覆を形成し、それにより前記伝導性金属を前記電気伝導体に電気的に結合し、然も、前記伝導性金属の外側境界が前記電気伝導体の外側境界を越えて伸びており、前記伝導性金属被覆が接着層又は障壁層としての機能を果たし、
前記伝導性金属被覆の上に電気伝導性コンプライアント体を形成し、それにより前記コンプライアント体を前記伝導性金属被覆に電気的に結合し、そして
前記コンプライアント体の上に電気伝導性はんだ付け可能なキャッピング層を形成し、それにより前記はんだ付け可能なキャッピング層を前記コンプライアント体に電気的に結合する、
ことを包含する、コンプライアント電気端子形成方法。 - 電気伝導性金属被覆の形成が、
前記電気伝導体の上側表面上に電気伝導性金属被覆を形成し、それにより前記伝導性金属を前記電気伝導体に電気的に結合し、然も、前記伝導性金属被覆の外側境界が前記電気伝導体の外側境界を越えて伸びており、前記伝導性金属被覆が接着層又は障壁層としての機能を果たし、前記伝導性金属被覆が、クロム、銅、金、銀、チタン、及びタングステンからなる群から選択された金属の少なくとも一つの層からなる、
ことを包含する、請求項に36記載の方法。 - 電気伝導性はんだ付け可能なキャッピング層の形成が、
コンプライアント体の上に電気伝導性はんだ付け可能なキャッピング層を形成し、それにより前記はんだ付け可能なキャッピング層を前記コンプライアント体に電気的に結合し、然も、前記はんだ付け可能なキャッピング層が、鉛、錫、カドミウム、インジウム、ビスマス、ガリウム、銅、銀、白金、パラジウム、及びニッケルからなる群から選択された少なくとも一種類の金属からなる、
ことを包含する、請求項に36記載の方法。 - 電気伝導体の上側表面上にコンプライアント電気端子を形成する方法において、
前記電気伝導体の上側表面上に電気伝導性コンプライアント体を形成し、それにより前記コンプライアント体を前記電気伝導体に電気的に結合し、
前記コンプライアント体の上に電気伝導性金属被覆を形成し、それにより前記伝導性金属被覆を前記コンプライアント体に電気的に結合し、然も、前記伝導性金属被覆の外側境界が前記コンプライアント体の外側境界を越えて伸びており、前記伝導性金属被覆が接着層又は障壁層としての機能を果たし、そして
前記伝導性金属被覆の上に電気伝導性はんだ付け可能なキャッピング層を形成し、それにより前記はんだ付け可能なキャッピング層を、前記伝導性金属被覆に電気的に結合する、
ことを包含する、コンプライアント電気端子形成方法。 - 電気伝導性金属被覆の形成が、
コンプライアント体の上に電気伝導性金属被覆を形成し、それにより前記伝導性金属を前記コンプライアント体に電気的に結合し、然も、前記伝導性金属被覆の外側境界が前記コンプライアント体の外側境界を越えて伸びており、前記伝導性金属被覆が接着層又は障壁層としての機能を果たし、前記伝導性金属被覆が、クロム、銅、金、銀、チタン、及びタングステンからなる群から選択された金属の少なくとも一つの層からなる、
ことを包含する、請求項に39記載の方法。 - 電気伝導性はんだ付け可能なキャッピング層の形成が、前記伝導性金属被覆の上に電気伝導性はんだ付け可能なキャッピング層を形成し、前記はんだ付け可能なキャッピング層を前記伝導性金属被覆に電気的に結合し、前記はんだ付け可能な層が、鉛、錫、カドミウム、インジウム、ビスマス、ガリウム、銅、銀、白金、パラジウム、及びニッケルからなる群から選択された少なくとも一種類の金属からなることを包含する、請求項に39記載の方法。
- 電気伝導体の上側表面上にコンプライアント電気端子を形成する方法において、
前記電気伝導体の上側表面上に第一電気伝導性金属被覆を形成し、それにより前記伝導性金属を前記電気伝導体に電気的に結合し、然も、前記伝導性金属被覆の外側境界が前記電気伝導体の外側境界を越えて伸びており、前記伝導性金属被覆が接着層又は障壁層としての機能を果たし、
前記電気伝導体の上側表面上に電気伝導性コンプライアント体を形成し、それにより前記コンプライアント体を前記伝導体に電気的に結合し、
前記コンプライアント体の上に第二電気伝導性金属被覆を形成し、それにより前記伝導性金属被覆を前記コンプライアント体に電気的に結合し、然も、前記伝導性金属被覆の外側境界が前記コンプライアント体の外側境界を越えて伸びており、前記伝導性金属被覆が接着層又は障壁層としての機能を果たし、そして
前記第二伝導性金属被覆の上に電気伝導性はんだ付け可能なキャッピング層を形成し、それにより前記はんだ付け可能なキャッピング層を、前記第二伝導性金属被覆に電気的に結合する、
ことを包含する、コンプライアント電気端子形成方法。 - 第一電気伝導性金属被覆の形成が、
電気伝導体の上側表面の上に第一電気伝導性金属被覆を形成し、それにより前記伝導性金属を前記電気伝導体に電気的に結合し、然も、前記伝導性金属被覆の外側境界が前記電気伝導体の外側境界を越えて伸びており、前記伝導性金属被覆が接着層又は障壁層としての機能を果たし、前記伝導性金属被覆が、クロム、銅、金、銀、チタン、及びタングステンからなる群から選択された金属の少なくとも一つの層からなる、
ことを包含する、請求項に42記載の方法。 - 第二電気伝導性金属被覆の形成が、
コンプライアント体の上に第二電気伝導性金属被覆を形成し、それにより前記伝導性金属を前記コンプライアント体に電気的に結合し、然も、前記伝導性金属被覆の外側境界が前記コンプライアント体の外側境界を越えて伸びており、前記伝導性金属被覆が接着剤層又は障壁層としての機能を果たし、前記伝導性金属被覆が、クロム、銅、金、銀、チタン、及びタングステンからなる群から選択された金属の少なくとも一つの層からなる、
ことを包含する、請求項に42記載の方法。 - 電気伝導性はんだ付け可能なキャッピング層の形成が、
第二伝導性金属被覆の上に電気伝導性はんだ付け可能なキャッピング層を形成し、それにより前記はんだ付け可能なキャッピング層を前記第二伝導性金属被覆に電気的に結合し、然も、前記はんだ付け可能なキャッピング層が、鉛、錫、カドミウム、インジウム、ビスマス、ガリウム、銅、銀、白金、パラジウム、及びニッケルからなる群から選択された少なくとも一種類の金属からなる、
ことを包含する、請求項に42記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/952,738 US6767819B2 (en) | 2001-09-12 | 2001-09-12 | Apparatus with compliant electrical terminals, and methods for forming same |
PCT/US2002/025428 WO2003023819A2 (en) | 2001-09-12 | 2002-08-12 | Apparatus with compliant electrical terminals, and methods for forming same |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005503014A true JP2005503014A (ja) | 2005-01-27 |
Family
ID=25493187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003527768A Pending JP2005503014A (ja) | 2001-09-12 | 2002-08-12 | コンプライアント電気端子を有する装置及びその製造方法 |
Country Status (10)
Country | Link |
---|---|
US (1) | US6767819B2 (ja) |
EP (1) | EP1428257B1 (ja) |
JP (1) | JP2005503014A (ja) |
KR (1) | KR100886778B1 (ja) |
AT (1) | ATE383659T1 (ja) |
AU (1) | AU2002331046A1 (ja) |
CA (1) | CA2459908A1 (ja) |
DE (1) | DE60224544T2 (ja) |
TW (1) | TW567604B (ja) |
WO (1) | WO2003023819A2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007242900A (ja) * | 2006-03-09 | 2007-09-20 | Fujitsu Ltd | 電子デバイス及びその製造方法 |
WO2008142839A1 (ja) * | 2007-05-11 | 2008-11-27 | Panasonic Corporation | 半導体チップと半導体装置 |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6870272B2 (en) * | 1994-09-20 | 2005-03-22 | Tessera, Inc. | Methods of making microelectronic assemblies including compliant interfaces |
US6211572B1 (en) * | 1995-10-31 | 2001-04-03 | Tessera, Inc. | Semiconductor chip package with fan-in leads |
US6284563B1 (en) * | 1995-10-31 | 2001-09-04 | Tessera, Inc. | Method of making compliant microelectronic assemblies |
US7436058B2 (en) * | 2002-05-09 | 2008-10-14 | Intel Corporation | Reactive solder material |
DE10239081B4 (de) * | 2002-08-26 | 2007-12-20 | Qimonda Ag | Verfahren zur Herstellung einer Halbleitereinrichtung |
JP4329532B2 (ja) * | 2003-07-15 | 2009-09-09 | 日立電線株式会社 | 平角導体及びその製造方法並びにリード線 |
US8390126B2 (en) * | 2003-10-03 | 2013-03-05 | Motorola Mobility Llc | Method and arrangement for reduced thermal stress between substrates |
US7462936B2 (en) * | 2003-10-06 | 2008-12-09 | Tessera, Inc. | Formation of circuitry with modification of feature height |
US7495179B2 (en) | 2003-10-06 | 2009-02-24 | Tessera, Inc. | Components with posts and pads |
US8641913B2 (en) * | 2003-10-06 | 2014-02-04 | Tessera, Inc. | Fine pitch microcontacts and method for forming thereof |
US8207604B2 (en) * | 2003-12-30 | 2012-06-26 | Tessera, Inc. | Microelectronic package comprising offset conductive posts on compliant layer |
US7294929B2 (en) * | 2003-12-30 | 2007-11-13 | Texas Instruments Incorporated | Solder ball pad structure |
JP4433820B2 (ja) * | 2004-02-20 | 2010-03-17 | Tdk株式会社 | 磁気検出素子およびその形成方法ならびに磁気センサ、電流計 |
WO2005093816A1 (en) * | 2004-03-05 | 2005-10-06 | Infineon Technologies Ag | Semiconductor device for radio frequency applications and method for making the same |
US7259581B2 (en) * | 2005-02-14 | 2007-08-21 | Micron Technology, Inc. | Method for testing semiconductor components |
US7413110B2 (en) * | 2005-02-16 | 2008-08-19 | Motorola, Inc. | Method for reducing stress between substrates of differing materials |
KR101357765B1 (ko) | 2005-02-25 | 2014-02-11 | 테세라, 인코포레이티드 | 유연성을 갖는 마이크로 전자회로 조립체 |
US7534715B2 (en) * | 2005-12-29 | 2009-05-19 | Intel Corporation | Methods including fluxless chip attach processes |
US7375021B2 (en) * | 2006-04-04 | 2008-05-20 | International Business Machines Corporation | Method and structure for eliminating aluminum terminal pad material in semiconductor devices |
US20070284758A1 (en) * | 2006-05-22 | 2007-12-13 | General Electric Company | Electronics package and associated method |
US20070297151A1 (en) * | 2006-06-27 | 2007-12-27 | Mosley Larry E | Compliant conductive interconnects |
US20080042269A1 (en) * | 2006-08-16 | 2008-02-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bump structures and packaged structures thereof |
US7749886B2 (en) * | 2006-12-20 | 2010-07-06 | Tessera, Inc. | Microelectronic assemblies having compliancy and methods therefor |
TWI343112B (en) * | 2007-08-08 | 2011-06-01 | Unimicron Technology Corp | Package substrate having electrical connection structure and method for fabricating the same |
WO2009045371A2 (en) | 2007-09-28 | 2009-04-09 | Tessera, Inc. | Flip chip interconnection with double post |
US20100044860A1 (en) * | 2008-08-21 | 2010-02-25 | Tessera Interconnect Materials, Inc. | Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer |
US8766439B2 (en) | 2009-12-10 | 2014-07-01 | International Business Machines Corporation | Integrated circuit chip with pyramid or cone-shaped conductive pads for flexible C4 connections and a method of forming the integrated circuit chip |
US8330272B2 (en) | 2010-07-08 | 2012-12-11 | Tessera, Inc. | Microelectronic packages with dual or multiple-etched flip-chip connectors |
US8580607B2 (en) | 2010-07-27 | 2013-11-12 | Tessera, Inc. | Microelectronic packages with nanoparticle joining |
US8853558B2 (en) | 2010-12-10 | 2014-10-07 | Tessera, Inc. | Interconnect structure |
JP5530955B2 (ja) * | 2011-02-21 | 2014-06-25 | 日本特殊陶業株式会社 | 多層配線基板 |
US8499445B1 (en) * | 2011-07-18 | 2013-08-06 | Endicott Interconnect Technologies, Inc. | Method of forming an electrically conductive printed line |
KR101840447B1 (ko) * | 2011-08-09 | 2018-03-20 | 에스케이하이닉스 주식회사 | 반도체 패키지 및 이를 갖는 적층 반도체 패키지 |
DE102011083423A1 (de) * | 2011-09-26 | 2013-03-28 | Siemens Aktiengesellschaft | Kontaktfederanordnung und Verfahren zur Herstellung derselben |
DE102011056515B4 (de) | 2011-12-16 | 2023-12-07 | Tdk Electronics Ag | Elektrisches Bauelement und Verfahren zur Herstellung eines elektrischen Bauelements |
US10886250B2 (en) | 2015-07-10 | 2021-01-05 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
US9633971B2 (en) | 2015-07-10 | 2017-04-25 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
US10930581B2 (en) * | 2016-05-19 | 2021-02-23 | Stmicroelectronics S.R.L. | Semiconductor package with wettable flank |
TWI822659B (zh) | 2016-10-27 | 2023-11-21 | 美商艾德亞半導體科技有限責任公司 | 用於低溫接合的結構和方法 |
US10355371B2 (en) | 2017-03-03 | 2019-07-16 | Microsoft Technology Licensing, Llc | Flexible conductive bonding |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5074947A (en) * | 1989-12-18 | 1991-12-24 | Epoxy Technology, Inc. | Flip chip technology using electrically conductive polymers and dielectrics |
US5187020A (en) | 1990-07-31 | 1993-02-16 | Texas Instruments Incorporated | Compliant contact pad |
US5508228A (en) | 1994-02-14 | 1996-04-16 | Microelectronics And Computer Technology Corporation | Compliant electrically connective bumps for an adhesive flip chip integrated circuit device and methods for forming same |
US5431328A (en) | 1994-05-06 | 1995-07-11 | Industrial Technology Research Institute | Composite bump flip chip bonding |
EP0827190A3 (en) | 1994-06-24 | 1998-09-02 | Industrial Technology Research Institute | Bump structure and methods for forming this structure |
US5854514A (en) | 1996-08-05 | 1998-12-29 | International Buisness Machines Corporation | Lead-free interconnection for electronic devices |
TW324847B (en) | 1996-12-13 | 1998-01-11 | Ind Tech Res Inst | The structure of composite bump |
US6080494A (en) * | 1997-08-29 | 2000-06-27 | Texas Instruments Incorporated | Method to manufacture ball grid arrays with excellent solder ball adhesion for semiconductor packaging and the array |
US6369451B2 (en) * | 1998-01-13 | 2002-04-09 | Paul T. Lin | Solder balls and columns with stratified underfills on substrate for flip chip joining |
DE69915299T2 (de) * | 1998-07-15 | 2005-02-24 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Methode um lötzinn auf eine anordnung zu übertragen und/oder die anordnung zu testen |
US6341071B1 (en) * | 1999-03-19 | 2002-01-22 | International Business Machines Corporation | Stress relieved ball grid array package |
TW434856B (en) * | 2000-05-15 | 2001-05-16 | Siliconware Precision Industries Co Ltd | Manufacturing method for high coplanarity solder ball array of ball grid array integrated circuit package |
US6333104B1 (en) * | 2000-05-30 | 2001-12-25 | International Business Machines Corporation | Conductive polymer interconnection configurations |
US6396156B1 (en) * | 2000-09-07 | 2002-05-28 | Siliconware Precision Industries Co., Ltd. | Flip-chip bonding structure with stress-buffering property and method for making the same |
-
2001
- 2001-09-12 US US09/952,738 patent/US6767819B2/en not_active Expired - Fee Related
-
2002
- 2002-08-12 CA CA002459908A patent/CA2459908A1/en not_active Abandoned
- 2002-08-12 EP EP02768487A patent/EP1428257B1/en not_active Expired - Lifetime
- 2002-08-12 AU AU2002331046A patent/AU2002331046A1/en not_active Abandoned
- 2002-08-12 AT AT02768487T patent/ATE383659T1/de not_active IP Right Cessation
- 2002-08-12 WO PCT/US2002/025428 patent/WO2003023819A2/en active IP Right Grant
- 2002-08-12 DE DE60224544T patent/DE60224544T2/de not_active Expired - Lifetime
- 2002-08-12 KR KR1020047003590A patent/KR100886778B1/ko not_active IP Right Cessation
- 2002-08-12 JP JP2003527768A patent/JP2005503014A/ja active Pending
- 2002-08-27 TW TW091119395A patent/TW567604B/zh not_active IP Right Cessation
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007242900A (ja) * | 2006-03-09 | 2007-09-20 | Fujitsu Ltd | 電子デバイス及びその製造方法 |
JP4672576B2 (ja) * | 2006-03-09 | 2011-04-20 | 富士通株式会社 | 電子デバイス及びその製造方法 |
WO2008142839A1 (ja) * | 2007-05-11 | 2008-11-27 | Panasonic Corporation | 半導体チップと半導体装置 |
US7994638B2 (en) | 2007-05-11 | 2011-08-09 | Panasonic Corporation | Semiconductor chip and semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
KR20050018623A (ko) | 2005-02-23 |
WO2003023819A2 (en) | 2003-03-20 |
AU2002331046A1 (en) | 2003-03-24 |
KR100886778B1 (ko) | 2009-03-04 |
ATE383659T1 (de) | 2008-01-15 |
US6767819B2 (en) | 2004-07-27 |
DE60224544D1 (de) | 2008-02-21 |
EP1428257A2 (en) | 2004-06-16 |
US20030049884A1 (en) | 2003-03-13 |
DE60224544T2 (de) | 2009-01-22 |
CA2459908A1 (en) | 2003-03-20 |
EP1428257B1 (en) | 2008-01-09 |
TW567604B (en) | 2003-12-21 |
WO2003023819A3 (en) | 2004-01-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2005503014A (ja) | コンプライアント電気端子を有する装置及びその製造方法 | |
JP3963484B2 (ja) | 電子部品及び半導体装置並びにこれらの製造方法 | |
US8053284B2 (en) | Method and package for circuit chip packaging | |
KR100442695B1 (ko) | 열 방출판이 부착된 플립칩 패키지 제조 방법 | |
KR20020018133A (ko) | 전자 장치 및 그 제조 방법 | |
JP2000269369A (ja) | 半導体装置 | |
KR20010078174A (ko) | 반도체 장치 및 그 제조 방법 | |
KR100610273B1 (ko) | 플립칩 방법 | |
JP3654116B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP4771658B2 (ja) | コンプライアント電気端末付き半導体デバイス、半導体デバイスを含む装置、及びその製造方法 | |
US20070130554A1 (en) | Integrated Circuit With Dual Electrical Attachment Pad Configuration | |
TWI332694B (en) | Chip package structure and process for fabricating the same | |
KR100366409B1 (ko) | 접착성 전도체 및 이를 사용한 칩실장구조 | |
JP3339881B2 (ja) | 半導体集積回路装置およびその製造方法 | |
US20050167819A1 (en) | Method and apparatus for high electrical and thermal performance ball grid array package | |
JP3218281B2 (ja) | 基板間の接続構造 | |
KR100310037B1 (ko) | 복수개의집적회로칩을연성인쇄회로기판상에실장히기위한방법 | |
JP3780088B2 (ja) | 電子部品の面実装用接合部材 | |
JPH10256414A (ja) | 半導体パッケージ | |
JPH1187561A (ja) | 半導体装置、半導体チップ搭載用部材、半導体チップ及びそれらの製造法 | |
JP2001358437A (ja) | 半導体装置の実装方法 | |
JPH1117342A (ja) | 電子部品の実装体 | |
KR20000010737A (ko) | 전자 부품과 반도체 장치 및 이들의 제조 방법과 이들을실장한 회로 기판 및 이 회로 기판을 가지는 전자 기기 | |
JPH09129788A (ja) | 半導体装置およびそれを用いた電子装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050407 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080204 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080307 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080609 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080718 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081016 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20081020 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20081125 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20090116 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100625 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100701 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110111 |