JP2003209190A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JP2003209190A JP2002372386A JP2002372386A JP2003209190A JP 2003209190 A JP2003209190 A JP 2003209190A JP 2002372386 A JP2002372386 A JP 2002372386A JP 2002372386 A JP2002372386 A JP 2002372386A JP 2003209190 A JP2003209190 A JP 2003209190A
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Cheol-Soo Park
哲 秀 朴
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Tobu Denshi KK
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Abstract

(57)【要約】 【課題】 本発明は半導体素子の製造方法を提供す
る。 【解決手段】 本発明は、半導体基板を提供する段階
と、ビットラインコンタクトホールとストレージノード
コンタクトホールが形成された第１絶縁膜３８を形成す
る段階と、前記ビットラインコンタクトホール及びスト
レージノードコンタクトホール内にビットラインコンタ
クトプラグとストレージノードを形成する段階と、その
間に残留する第１絶縁膜３８を除去する段階と、結果物
上に第２絶縁膜４１を形成する段階と、第２絶縁膜４１
上に第１導電層４３を形成する段階と、第１導電層４３
上に第３絶縁膜４５を形成する段階と、第１導電層４３
及び第３絶縁膜４５を除去してビットラインコンタクト
ホールを形成する段階と、前記ビットラインコンタクト
ホール内に第２導電層５３を形成する段階を含むことを
特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関するものであり、より詳細にはコンデンサ製造工
程を単純化し、製造費用を節減することができる半導体
素子の製造方法に関するものである。
【０００２】
【従来の技術】従来は、半導体素子のコンデンサ製造に
おいて、ビットライン用のコンタクトプラグを形成する
ためのコンタクトホールの形成時に、各層の蝕刻比にお
互い差があってコンタクトホールの形成が容易でなく、
生産単価が増加される問題点があった。
【０００３】また、下部電極を形成するための工程時
に、ストレージノードコンタクト用のマスク及びストレ
ージノード形成用のマスクを別途に使用しなければなら
ない面倒なことがある。従来は上述したような不必要な
別途のマスク工程、すなわちストレージノードコンタク
ト用のマスク工程及びストレージノード形成用のマスク
工程のような製造工程が必要になることにより、製造工
程が複雑になり、製造費用が増加するという問題点があ
った。
【０００４】
【発明が解決しようとする課題】本発明は前記従来技術
の諸般問題点を解決するために案出したものであり、コ
ンデンサの製造工程を単純化し、製造費用を節減させる
ことができる半導体素子の製造方法を提供することにそ
の目的がある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
の本発明による半導体素子の製造方法は、ゲート電極と
ソース及びドレインとで構成されたトランジスタが形成
された半導体基板を提供する段階と、前記半導体基板上
に、前記ソース及びドレインを露出させるビットライン
コンタクトホール及びストレージノードコンタクトホー
ルが形成された第１絶縁膜を形成する段階と、前記ビッ
トラインコンタクトホール及びストレージノードコンタ
クトホール内にビットラインコンタクトプラグとストレ
ージノードを形成する段階と、前記ビットライコンタク
トプラグとストレージノードとの間に残留する前記第１
絶縁膜を除去する段階と、前記第１絶縁膜を除去した
後、前記ビットラインコンタクトプラグ及びストレージ
ノードを含む全体の結果物上に第２絶縁膜を形成する段
階と、前記第２絶縁膜上に第１導電層を形成する段階
と、前記第１導電層上に第３絶縁膜を形成する段階と、
前記ビットラインコンタクトプラグの上面に対応する前
記第１導電層及び前記第３絶縁膜を除去してビットライ
ンコンタクトホールを形成する段階と、及び、前記ビッ
トラインコンタクトホール内に第２導電層を形成する段
階を含んで構成されることを特徴とする。
【０００６】また、本発明による半導体素子の製造方法
は、前記第１導電層はプレート電極であり、前記第２導
電層はビットラインであることを特徴とする。
【０００７】そして、本発明による半導体素子の製造方
法は、前記ビットラインコンタクトプラグ及びストレー
ジノードを形成する段階において、異方性エピタキシャ
ルシリコン層、異方性ポリシリコン層及び異方性選択的
タングステン層、等方性エピタキシャルシリコン層、等
方性ポリシリコン層のうちいずれか一つを利用すること
を特徴とする。
【０００８】さらに、本発明による半導体素子の製造方
法は、前記ビットラインコンタクトプラグ及びストレー
ジノードを異方性ポリシリコンで形成する段階におい
て、前記ビットラインコンタクトホール及びストレージ
ノードコンタクトホールが形成された第１絶縁膜上に前
記ビットラインコンタクトホール及びストレージノード
コンタクトホールを埋めたてする異方性ポリシリコン層
を形成する段階と、及び、前記異方性ポリシリコン層を
ＣＭＰ処理してビットラインコンタクトプラグ及びスト
レージノードを形成する段階とを含むことを特徴とす
る。
【０００９】一方、本発明による半導体素子の製造方法
は、前記ビットラインコンタクトホールの形成時に、第
２絶縁膜と第１導電層と第３絶縁膜との蝕刻比が約１：
１：１であることを特徴とする。
【００１０】また、本発明による半導体素子の製造方法
は、前記ビットラインコンタクトホールの側壁にスペー
サ絶縁膜を形成する段階をさらに含むことを特徴とす
る。
【００１１】以上のような本発明の目的と別の特徴及び
長所などは次に参照する本発明の好適な実施例に対する
以下の説明から明確になるであろう。
【００１２】
【発明の実施の形態】以下、本発明による半導体素子の
製造方法は添付された図面を参照して詳細に説明する。
図１ないし図３は本発明による半導体素子の製造方法を
説明するための断面図である。
【００１３】本発明の望ましい実施例による半導体素子
の製造方法は、図１に示すように、まず半導体基板２１
内に活性領域と非活性領域を特定するフィールド酸化膜
２３を形成し、半導体基板２１の活性領域上にゲート絶
縁膜２５とゲート電極２７及びマスク絶縁膜２９を順次
に形成する。
【００１４】それから、マスク絶縁膜２９の両側下の半
導体基板２１内に低濃度の不純物をイオン注入してＮ型
−ＬＤＤ領域３１を形成した後ゲート電極２７の側面に
窒化膜スペーサ３３を形成する。
【００１５】続いて、外部に露出された前記Ｎ型−ＬＤ
Ｄ領域３１の上部に異方性エピタキシャルシリコン層、
異方性選択的タングステン層または異方性ポリシリコン
層（等方性エピタキシャルシリコン層または及び等方性
ポリシリコン層も可能）を利用してビットライン用の第
１コンタクトプラグ（第１コンタクトプラグ３５）及び
ストレージノードコンタクトプラグ３７を形成する。
【００１６】それから、図２に示すように、全体の結果
物上に第１絶縁膜３８を蒸着した後、第１絶縁膜３８上
にダミー絶縁膜（図示せず）を厚く蒸着し、ビットライ
ン用の第１コンタクトプラグ３５とストレージノードコ
ンタクトプラグ３７が露出されるまでCMP工程を実行し
てポリシング-バック（polish back、表面研磨）する。
【００１７】続いて、第２ビットラインコンタクトプラ
グコンタクトホール（図示せず）及びストレージノード
コンタクトプラグコンタクトホール（図示せず）内にビ
ットライン用の第１コンタクトプラグ３５及びストレー
ジノードコンタクトプラグ３７をシード（seed）として
利用することによって、所定の異方性エピタキシャル
層、異方性選択的タングステン層または異方性ポリシリ
コン層を成長させ、ビットライン形成のためのビットラ
イン用の第２コンタクトプラグ（第２コンタクトプラグ
３９ａ）及びフィラ型ストレージノード３９ｂを形成す
る。
【００１８】それから、残っているダミー絶縁膜（図示
せず）を除去し、ビットライン用の第２コンタクトプラ
グ３９ａ及びフィラ型ストレージノード３９ｂを含んだ
全体の結果物の表面上にコンデンサ絶縁膜４１（第２絶
縁膜）を形成した後、コンデンサ絶縁膜４１上にプレー
ト電極４３（第１導電層）を形成する。
【００１９】続いて、プレート電極４３上に第３絶縁膜
４５を厚く蒸着して平坦化させ、第３絶縁膜４５上に、
ビットライン用の第２コンタクトプラグ３９ａと対応す
る第３絶縁膜４５の部分を露出させる感光膜パターン４
７を形成する。
【００２０】それから、感光膜パターン４７をマスクと
して、第３絶縁膜４５の露出した部分を除去してビット
ラインコンタクトホール４９を形成する。このとき、コ
ンデンサ絶縁膜４１とプレート電極４３と第３絶縁膜４
５との触刻比は１：１：１である。
【００２１】続いて、図３に示すように、感光膜パター
ン４７を除去した後にビットラインコンタクトホール４
９の側壁にスペーサ絶縁膜５１を形成し、スペーサ絶縁
膜５１の間のビットラインコンタクトホール４９を含ん
だ第３絶縁膜４５上に、ビットライン用の第２コンタク
トプラグ３９ａと電気的に連結されるビットライン形成
用の導電層５３（第２導電層）を形成する。
【００２２】それから、図面には図示しなかったが、ビ
ットライン用のマスク（図示せず）を利用して導電層５
３（第２導電層）を選択的にパターニングしてビットラ
イン（図示せず）を形成する。
【００２３】一方、本発明の他の実施例として、ダミー
絶縁膜（図示せず）を使用せずに、ビットライン用の第
２コンタクトプラグ３９ａ及びフィラ型ストレージノー
ド３９ｂを形成する方法としては、まず、第１ビットラ
インコンタクトプラグ３５及びストレージノードコンタ
クトプラグ３７を含んだ全体の結果物上に絶縁膜（図示
せず）を蒸着した後、前記絶縁膜上に第１ビットライン
コンタクトプラグ３５及びストレージノードコンタクト
プラグ３７を露出させる感光膜パターン（図示せず）を
形成する。
【００２４】続いて、前記感光膜パターン（図示せず）
をマスクとして、前記絶縁膜（図示せず）をパターニン
グしてビットライン用の第２コンタクトプラグ形成用の
コンタクトホール及びストレージノード形成用のコンタ
クトホールを同時に形成する。
【００２５】それから、第２コンタクトプラグ形成用の
コンタクトホール及びストレージノード形成用のコンタ
クトホールを含む全体の結果物上にポリシリコン層を蒸
着して前記第２コンタクトプラグ形成用のコンタクトホ
ール及びストレージノード形成用のコンタクトホール部
分を埋めたてした後、これをＣＭＰ処理してビットライ
ン用の第２コンタクトプラグとストレージノードを形成
する。
【００２６】続いて、以後の後続工程は本発明の第１実
施例と同一の工程で進行される。
【００２７】
【発明の効果】前記で説明したように、本発明による半
導体素子の製造方法においては次のような効果がある。
【００２８】本発明による半導体素子の製造方法におい
ては、第３絶縁膜とプレート電極（第１導電層）とコン
デンサ絶縁膜（第２絶縁膜）の蝕刻比が１：１：１であ
るビットライン用の第２コンタクトプラグのためのコン
タクトホールの形成を通して、ストレージノードコンタ
クト用のマスク及びストレージノード形成用のマスクを
別途に使用しなくてもよいために、一度でコンタクトホ
ールの形成が可能であるために生産単価を節減させるこ
とができる。
【００２９】したがって、本発明は上のような不必要な
別途のマスク工程、すなわちストレージノードコンタク
ト用のマスク工程及びストレージノード形成用のマスク
工程を省略することができ、これによって、製造工程を
単純化させ、それによる製造費用を減少させることがで
きる。
【００３０】一方、本発明は詳述した特定の望ましい実
施例に限定されず、特許請求の範囲で請求する本発明の
要旨を抜け出すことがなく当該発明が属する分野で通常
の知識を有した者ならば誰でも多様な変更実施が可能な
ものである。
【図面の簡単な説明】
【図１】本発明による半導体素子の製造方法を説明する
ための工程別の断面図である
【図２】本発明による半導体素子の製造方法を説明する
ための工程別の断面図である
【図３】本発明による半導体素子の製造方法を説明する
ための工程別の断面図である
【符号の説明】
２１ 半導体基板 ２３ フィールド酸化膜 ２５ ゲート絶縁膜 ２７ ゲート電極 ２９ マスク絶縁膜 ３１ Ｎ型−ＬＤＤ領域 ３３ 窒化膜スペーサ ３５ ビットライン用のコンタクトプラグ ３７ ストレージノードコンタクトプラグ ３８ 第１絶縁膜 ３９ａ ビットライン用の第２コンタクトプラグ ３９ｂ ストレージノード ４１ コンデンサ絶縁膜（第２絶縁膜） ４３ プレート電極 ４５ 第３絶縁膜 ４７ 感光膜パターン ４９ ビットラインコンタクトホール ５１ スペーサ絶縁膜 ５３ ビットライン形成用の導電層

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ゲート電極とソース及びドレインとで構
    成されたトランジスタが形成された半導体基板を提供す
    る段階と、 前記半導体基板上に、前記ソース及びドレインを露出さ
    せるビットラインコンタクトホール及びストレージノー
    ドコンタクトホールが形成された第１絶縁膜を形成する
    段階と、 前記ビットラインコンタクトホール及びストレージノー
    ドコンタクトホール内にビットラインコンタクトプラグ
    とストレージノードを形成する段階と、 前記ビットライコンタクトプラグとストレージノードと
    の間に残留する前記第１絶縁膜を除去する段階と、 前記第１絶縁膜を除去した後、前記ビットラインコンタ
    クトプラグ及びストレージノードを含む全体の結果物上
    に第２絶縁膜を形成する段階と、 前記第２絶縁膜上に第１導電層を形成する段階と、 前記第１導電層上に第３絶縁膜を形成する段階と、 前記ビットラインコンタクトプラグの上面に対応する前
    記第１導電層及び前記第３絶縁膜を除去してビットライ
    ンコンタクトホールを形成する段階と、及び、 前記ビットラインコンタクトホール内に第２導電層を形
    成する段階を含んで構成されることを特徴とする半導体
    素子の製造方法。
  2. 【請求項２】 前記第１導電層はプレート電極であり、
    前記第２導電層はビットラインであることを特徴とする
    請求項１に記載の半導体素子の製造方法。
  3. 【請求項３】 前記ビットラインコンタクトプラグ及び
    ストレージノードを形成する段階は、異方性エピタキシ
    ャルシリコン層、異方性ポリシリコン層及び異方性選択
    的タングステン層、等方性エピタキシャルシリコン層、
    等方性ポリシリコン層のうちいずれか一つを利用するこ
    とを特徴とする請求項１に記載の半導体素子の製造方
    法。
  4. 【請求項４】 前記ビットラインコンタクトプラグ及び
    ストレージノードを異方性ポリシリコンで形成する段階
    は、 前記ビットラインコンタクトホール及びストレージノー
    ドコンタクトホールが形成された第１絶縁膜上に、前記
    ビットラインコンタクトホール及びストレージノードコ
    ンタクトホールを埋めたてする異方性ポリシリコン層を
    形成する段階と、及び、 前記異方性ポリシリコン層をＣＭＰ（Chemical Mechani
    cal Polishing）処理してビットラインコンタクトプラ
    グ及びストレージノードを形成する段階とを含んで構成
    されることを特徴とする請求項３に記載の半導体素子の
    製造方法。
  5. 【請求項５】 前記ビットラインコンタクトホールの形
    成時に、第２絶縁膜と第１導電層と第３絶縁膜の蝕刻比
    が約１：１：１であることを特徴とする請求項１に記載
    の半導体素子の製造方法。
  6. 【請求項６】 前記ビットラインコンタクトホールの側
    壁にスペーサ絶縁膜を形成する段階をさらに含むことを
    特徴とする請求項１に記載の半導体素子の製造方法。
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