JP2003209190A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Abstract
る。 【解決手段】 本発明は、半導体基板を提供する段階
と、ビットラインコンタクトホールとストレージノード
コンタクトホールが形成された第1絶縁膜38を形成す
る段階と、前記ビットラインコンタクトホール及びスト
レージノードコンタクトホール内にビットラインコンタ
クトプラグとストレージノードを形成する段階と、その
間に残留する第1絶縁膜38を除去する段階と、結果物
上に第2絶縁膜41を形成する段階と、第2絶縁膜41
上に第1導電層43を形成する段階と、第1導電層43
上に第3絶縁膜45を形成する段階と、第1導電層43
及び第3絶縁膜45を除去してビットラインコンタクト
ホールを形成する段階と、前記ビットラインコンタクト
ホール内に第2導電層53を形成する段階を含むことを
特徴とする。
Description
法に関するものであり、より詳細にはコンデンサ製造工
程を単純化し、製造費用を節減することができる半導体
素子の製造方法に関するものである。
おいて、ビットライン用のコンタクトプラグを形成する
ためのコンタクトホールの形成時に、各層の蝕刻比にお
互い差があってコンタクトホールの形成が容易でなく、
生産単価が増加される問題点があった。
に、ストレージノードコンタクト用のマスク及びストレ
ージノード形成用のマスクを別途に使用しなければなら
ない面倒なことがある。従来は上述したような不必要な
別途のマスク工程、すなわちストレージノードコンタク
ト用のマスク工程及びストレージノード形成用のマスク
工程のような製造工程が必要になることにより、製造工
程が複雑になり、製造費用が増加するという問題点があ
った。
の諸般問題点を解決するために案出したものであり、コ
ンデンサの製造工程を単純化し、製造費用を節減させる
ことができる半導体素子の製造方法を提供することにそ
の目的がある。
の本発明による半導体素子の製造方法は、ゲート電極と
ソース及びドレインとで構成されたトランジスタが形成
された半導体基板を提供する段階と、前記半導体基板上
に、前記ソース及びドレインを露出させるビットライン
コンタクトホール及びストレージノードコンタクトホー
ルが形成された第1絶縁膜を形成する段階と、前記ビッ
トラインコンタクトホール及びストレージノードコンタ
クトホール内にビットラインコンタクトプラグとストレ
ージノードを形成する段階と、前記ビットライコンタク
トプラグとストレージノードとの間に残留する前記第1
絶縁膜を除去する段階と、前記第1絶縁膜を除去した
後、前記ビットラインコンタクトプラグ及びストレージ
ノードを含む全体の結果物上に第2絶縁膜を形成する段
階と、前記第2絶縁膜上に第1導電層を形成する段階
と、前記第1導電層上に第3絶縁膜を形成する段階と、
前記ビットラインコンタクトプラグの上面に対応する前
記第1導電層及び前記第3絶縁膜を除去してビットライ
ンコンタクトホールを形成する段階と、及び、前記ビッ
トラインコンタクトホール内に第2導電層を形成する段
階を含んで構成されることを特徴とする。
は、前記第1導電層はプレート電極であり、前記第2導
電層はビットラインであることを特徴とする。
法は、前記ビットラインコンタクトプラグ及びストレー
ジノードを形成する段階において、異方性エピタキシャ
ルシリコン層、異方性ポリシリコン層及び異方性選択的
タングステン層、等方性エピタキシャルシリコン層、等
方性ポリシリコン層のうちいずれか一つを利用すること
を特徴とする。
法は、前記ビットラインコンタクトプラグ及びストレー
ジノードを異方性ポリシリコンで形成する段階におい
て、前記ビットラインコンタクトホール及びストレージ
ノードコンタクトホールが形成された第1絶縁膜上に前
記ビットラインコンタクトホール及びストレージノード
コンタクトホールを埋めたてする異方性ポリシリコン層
を形成する段階と、及び、前記異方性ポリシリコン層を
CMP処理してビットラインコンタクトプラグ及びスト
レージノードを形成する段階とを含むことを特徴とす
る。
は、前記ビットラインコンタクトホールの形成時に、第
2絶縁膜と第1導電層と第3絶縁膜との蝕刻比が約1:
1:1であることを特徴とする。
は、前記ビットラインコンタクトホールの側壁にスペー
サ絶縁膜を形成する段階をさらに含むことを特徴とす
る。
長所などは次に参照する本発明の好適な実施例に対する
以下の説明から明確になるであろう。
製造方法は添付された図面を参照して詳細に説明する。
図1ないし図3は本発明による半導体素子の製造方法を
説明するための断面図である。
の製造方法は、図1に示すように、まず半導体基板21
内に活性領域と非活性領域を特定するフィールド酸化膜
23を形成し、半導体基板21の活性領域上にゲート絶
縁膜25とゲート電極27及びマスク絶縁膜29を順次
に形成する。
導体基板21内に低濃度の不純物をイオン注入してN型
−LDD領域31を形成した後ゲート電極27の側面に
窒化膜スペーサ33を形成する。
D領域31の上部に異方性エピタキシャルシリコン層、
異方性選択的タングステン層または異方性ポリシリコン
層(等方性エピタキシャルシリコン層または及び等方性
ポリシリコン層も可能)を利用してビットライン用の第
1コンタクトプラグ(第1コンタクトプラグ35)及び
ストレージノードコンタクトプラグ37を形成する。
物上に第1絶縁膜38を蒸着した後、第1絶縁膜38上
にダミー絶縁膜(図示せず)を厚く蒸着し、ビットライ
ン用の第1コンタクトプラグ35とストレージノードコ
ンタクトプラグ37が露出されるまでCMP工程を実行し
てポリシング-バック(polish back、表面研磨)する。
グコンタクトホール(図示せず)及びストレージノード
コンタクトプラグコンタクトホール(図示せず)内にビ
ットライン用の第1コンタクトプラグ35及びストレー
ジノードコンタクトプラグ37をシード(seed)として
利用することによって、所定の異方性エピタキシャル
層、異方性選択的タングステン層または異方性ポリシリ
コン層を成長させ、ビットライン形成のためのビットラ
イン用の第2コンタクトプラグ(第2コンタクトプラグ
39a)及びフィラ型ストレージノード39bを形成す
る。
せず)を除去し、ビットライン用の第2コンタクトプラ
グ39a及びフィラ型ストレージノード39bを含んだ
全体の結果物の表面上にコンデンサ絶縁膜41(第2絶
縁膜)を形成した後、コンデンサ絶縁膜41上にプレー
ト電極43(第1導電層)を形成する。
45を厚く蒸着して平坦化させ、第3絶縁膜45上に、
ビットライン用の第2コンタクトプラグ39aと対応す
る第3絶縁膜45の部分を露出させる感光膜パターン4
7を形成する。
して、第3絶縁膜45の露出した部分を除去してビット
ラインコンタクトホール49を形成する。このとき、コ
ンデンサ絶縁膜41とプレート電極43と第3絶縁膜4
5との触刻比は1:1:1である。
ン47を除去した後にビットラインコンタクトホール4
9の側壁にスペーサ絶縁膜51を形成し、スペーサ絶縁
膜51の間のビットラインコンタクトホール49を含ん
だ第3絶縁膜45上に、ビットライン用の第2コンタク
トプラグ39aと電気的に連結されるビットライン形成
用の導電層53(第2導電層)を形成する。
ットライン用のマスク(図示せず)を利用して導電層5
3(第2導電層)を選択的にパターニングしてビットラ
イン(図示せず)を形成する。
絶縁膜(図示せず)を使用せずに、ビットライン用の第
2コンタクトプラグ39a及びフィラ型ストレージノー
ド39bを形成する方法としては、まず、第1ビットラ
インコンタクトプラグ35及びストレージノードコンタ
クトプラグ37を含んだ全体の結果物上に絶縁膜(図示
せず)を蒸着した後、前記絶縁膜上に第1ビットライン
コンタクトプラグ35及びストレージノードコンタクト
プラグ37を露出させる感光膜パターン(図示せず)を
形成する。
をマスクとして、前記絶縁膜(図示せず)をパターニン
グしてビットライン用の第2コンタクトプラグ形成用の
コンタクトホール及びストレージノード形成用のコンタ
クトホールを同時に形成する。
コンタクトホール及びストレージノード形成用のコンタ
クトホールを含む全体の結果物上にポリシリコン層を蒸
着して前記第2コンタクトプラグ形成用のコンタクトホ
ール及びストレージノード形成用のコンタクトホール部
分を埋めたてした後、これをCMP処理してビットライ
ン用の第2コンタクトプラグとストレージノードを形成
する。
施例と同一の工程で進行される。
導体素子の製造方法においては次のような効果がある。
ては、第3絶縁膜とプレート電極(第1導電層)とコン
デンサ絶縁膜(第2絶縁膜)の蝕刻比が1:1:1であ
るビットライン用の第2コンタクトプラグのためのコン
タクトホールの形成を通して、ストレージノードコンタ
クト用のマスク及びストレージノード形成用のマスクを
別途に使用しなくてもよいために、一度でコンタクトホ
ールの形成が可能であるために生産単価を節減させるこ
とができる。
別途のマスク工程、すなわちストレージノードコンタク
ト用のマスク工程及びストレージノード形成用のマスク
工程を省略することができ、これによって、製造工程を
単純化させ、それによる製造費用を減少させることがで
きる。
施例に限定されず、特許請求の範囲で請求する本発明の
要旨を抜け出すことがなく当該発明が属する分野で通常
の知識を有した者ならば誰でも多様な変更実施が可能な
ものである。
ための工程別の断面図である
ための工程別の断面図である
ための工程別の断面図である
Claims (6)
- 【請求項1】 ゲート電極とソース及びドレインとで構
成されたトランジスタが形成された半導体基板を提供す
る段階と、 前記半導体基板上に、前記ソース及びドレインを露出さ
せるビットラインコンタクトホール及びストレージノー
ドコンタクトホールが形成された第1絶縁膜を形成する
段階と、 前記ビットラインコンタクトホール及びストレージノー
ドコンタクトホール内にビットラインコンタクトプラグ
とストレージノードを形成する段階と、 前記ビットライコンタクトプラグとストレージノードと
の間に残留する前記第1絶縁膜を除去する段階と、 前記第1絶縁膜を除去した後、前記ビットラインコンタ
クトプラグ及びストレージノードを含む全体の結果物上
に第2絶縁膜を形成する段階と、 前記第2絶縁膜上に第1導電層を形成する段階と、 前記第1導電層上に第3絶縁膜を形成する段階と、 前記ビットラインコンタクトプラグの上面に対応する前
記第1導電層及び前記第3絶縁膜を除去してビットライ
ンコンタクトホールを形成する段階と、及び、 前記ビットラインコンタクトホール内に第2導電層を形
成する段階を含んで構成されることを特徴とする半導体
素子の製造方法。 - 【請求項2】 前記第1導電層はプレート電極であり、
前記第2導電層はビットラインであることを特徴とする
請求項1に記載の半導体素子の製造方法。 - 【請求項3】 前記ビットラインコンタクトプラグ及び
ストレージノードを形成する段階は、異方性エピタキシ
ャルシリコン層、異方性ポリシリコン層及び異方性選択
的タングステン層、等方性エピタキシャルシリコン層、
等方性ポリシリコン層のうちいずれか一つを利用するこ
とを特徴とする請求項1に記載の半導体素子の製造方
法。 - 【請求項4】 前記ビットラインコンタクトプラグ及び
ストレージノードを異方性ポリシリコンで形成する段階
は、 前記ビットラインコンタクトホール及びストレージノー
ドコンタクトホールが形成された第1絶縁膜上に、前記
ビットラインコンタクトホール及びストレージノードコ
ンタクトホールを埋めたてする異方性ポリシリコン層を
形成する段階と、及び、 前記異方性ポリシリコン層をCMP(Chemical Mechani
cal Polishing)処理してビットラインコンタクトプラ
グ及びストレージノードを形成する段階とを含んで構成
されることを特徴とする請求項3に記載の半導体素子の
製造方法。 - 【請求項5】 前記ビットラインコンタクトホールの形
成時に、第2絶縁膜と第1導電層と第3絶縁膜の蝕刻比
が約1:1:1であることを特徴とする請求項1に記載
の半導体素子の製造方法。 - 【請求項6】 前記ビットラインコンタクトホールの側
壁にスペーサ絶縁膜を形成する段階をさらに含むことを
特徴とする請求項1に記載の半導体素子の製造方法。
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