DE10260155B4 - Verfahren zur Herstellung einer Halbleitereinrichtung - Google Patents

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Abstract

Verfahren zur Herstellung einer Halbleitereinrichtung, das in nachfolgender Reihenfolge die Schritte aufweist:
ein Halbleitersubstrat (21) wird zur Verfügung gestellt, auf dem ein Transistor, hergestellt aus einer Gateelektrode und Source/Drain-Gebieten, ausgebildet wird;
ein erster Bitleitungskontaktflecken (35) und ein Speicherknotenkontaktflecken (37) werden auf den Source/Drain-Gebieten ausgebildet;
eine erste isolierende Schicht (38) wird auf der sich ergebenden Struktur abgeschieden;
ein CMP Prozess wird danach durchgeführt, um die sich ergebende Struktur zurückzupolieren, wobei der Bitleitungskontaktflecken (35) und der Speicherknotenkontaktflecken (37) freigelegt werden;
ein zweiter Bitleitungskontaktflecken (39a) wird auf dem ersten Bitleitungskontaktflecken (35) und ein Speicherknoten (39b) wird auf dem Speicherknotenkontaktflecken (37) abgeschieden;
eine Kondensatorisolationsschicht (41) wird auf der Oberfläche der gesamten sich ergebenden Struktur ausgebildet, einschließlich dem zweiten Bitleitungskontaktflecken (39a) und dem Speicherknoten (39b);
eine erste leitende Schicht (43) wird auf der Kondensatorisolationsschicht (41) ausgebildet;
eine zweite isolierende Schicht (45) wird auf der ersten leitenden Schicht...

Description

  • Hintergrund der Erfindung
  • 1. Bereich der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleitereinrichtung und insbesondere auf ein Verfahren zur Herstellung einer Halbleitereinrichtung, welches das Herstellungsverfahren von einem Kondensator vereinfachen kann und die Herstellungskosten verringern kann.
  • 2. Beschreibung des Standes der Technik
  • Bei herkömmlichen Verfahren zur Herstellung eines Kondensators in einer Halbleitereinrichtung tritt zu der Zeit der Ausbildung des Kontaktloches, um einen zweiten Kontaktflecken für eine Bitleitung herzustellen, eine Schwierigkeit bei der Ausbildung der Kontaktlöcher auf, weil die Selektionsrate beim Ätzen für jede Schicht unterschiedlich ist, wobei sich folglich eine Erhöhung der Kosten ergibt.
  • Ferner ist es zur Zeit der Ausbildung einer unteren Elektrode problematisch gewesen, zwei getrennte Masken zu verwenden, eine für einen Speicherknotenkontakt und die andere für einen Speicherknoten.
  • Im Hinblick auf das herkömmliche Verfahren zur Herstellung eines Kondensators in einer Halbleitereinrichtung werden demgemäß unnötiger Weise getrennte Maskierungsprozesse benötigt, wie etwa ein Maskierungsprozess für den Speicherknotenkontakt und ein getrennter Maskierungsprozess für den Speicherknoten, so dass das Herstellungsverfahren kompliziert gewesen ist und die Herstellungskosten erhöht waren.
  • Das US-Patent US 6,133,598 A beschreibt eine Halbleitervorrichtung. Die Halbleitervorrichtung umfasst ein Halbleitersubstrat mit einem aktiven Bereich, der erste und zweite Störstel lenbereiche eines Transistors beinhaltet, ein Gate, das über dem aktiven Bereich des Halbleitersubstrates ausgebildet ist und von dem Halbleitersubstrat isoliert ist, einer ersten isolierenden Zwischenschicht, die auf dem Halbleitersubstrat ausgebildet ist und erste und zweite Kontaktlöcher aufweist, die die ersten und zweiten Störstellenbereiche freilegen, und zwar jeweilig, einen Kondensator mit einer Speicherelektrode und einer Plattenelektrode, wobei die Speicherelektrode elektrisch an den ersten Störstellenbereich durch das erste Kontaktloch verbunden ist, einem Bitleitungskontaktpad bzw. -flecken, der elektrisch mit dem zweiten Störstellenbereich durch das zweite Kontaktloch verbunden ist, einer zweiten isolierenden Zwischenschicht, die auf der Plattenelektrode ausgebildet ist, und ein drittes Kontaktloch aufweist, das den Bitleitungskontaktpad bzw. -flecken freilegt, und eine Bitleitung, die auf der zweiten isolierenden Zwischenschicht ausgebildet ist und in Kontakt mit dem Bitleitungskontaktpad bzw. -flecken durch das dritte Kontaktloch ist.
  • Das US-Patent US 6,300,191 B1 beschreibt ein Verfahren zum Ausbilden eines Kondensators unter einer Bitleitungs(COB-)struktur für eine DRAM-Vorrichtung, hervorgehoben durch gleichzeitige Definition der Speicherknotenstrukturen und einer Bitleitungskontaktstruktur und durch gleichzeitige Definition der oberen Kondensatorplatte und der Bitleitungsöffnung. Die Verfahrensmerkmale bilden ein Bitleitungskontaktloch mit engem Durchmesser aus und legen eine darunter liegende Polysiliciumanschlussstruktur frei, während Kondensatoröffnungen größerer Durchmesser zu den anderen darunterliegenden Polysilizium-Anschluss-Strukturen ausbildet werden. Die Polysiliziumabscheidung, die ein chemisch-mechanischen-Polierprozess erfolgt, führt zu der gleichzeitigen Definition des Speicherknotens und der Bitleitungskontaktstrukturen. Der nachfolgende Prozess weist Polysilizium und Siliziumoxidabscheidungen auf, die durch einen anisotropischen RIE-Prozess gefolgt werden, der die Definition der Kondensatorstruktur ermöglicht, um gleichzeitig mit der Ausbildung einer Bitleitungsöffnung definiert zu werden.
  • Die US 2001/013619 A1 beschreibt eine Anzahl von Verfahren und Strukturen, die die Halbleiterschaltungstechnik betreffen: Verfahren des Ausbildens von DRAM-Speicherzellkonstruktionen; Verfahren zur Ausbildung von Kondensatorkonstruktionen; DRAM-Speicherzellenkonstruktionen; Kondensatorkonstruktionen und monolytischen integrierten Schaltungen. Das Verfahren zur Ausbildung eines Kondensators weist die folgenden Schritte auf: a) Ausbilden einer Masse aus Siliziummaterial über einem Knotenort, wobei die Masse exponiertes dotiertes Silizium und exponiertes undotiertes Silizium aufweist; b) das im Wesentlichen selektive Ausbilden von stabilem Polysilizium und dotiertem Silizium. Der Kondensator weist auf: a) eine erste Kondensatorplatte; b) eine zweite Kondensatorplatte; c) eine zwischen der ersten und zweiten Kondensatorplatte liegenden kondensatordielektrischen Schicht; und d) zumindest eine der ersten und zweiten Kondensatorplatten weist eine Oberfläche gegenüber der kondensatordielektrischen Schicht auf und wobei die Oberfläche sowohl dotiertes stabiles Polysilizium und dotiertes nicht stabiles Polysilizium aufweist.
  • Die US 2001/045658 A1 beschreibt einen Zwischenmetallanschluss, der verwendet wird, um die Plattform, zu welcher Kontakt herzustellen ist, zu erhöhen. Bei dem illustrierten Verfahren wird ein Teilbitleitungsanschluss angrenzend zu einem gestapelten Kondensator ausgebildet und eine Zwischenniveaudielektrizität wird über dem Kondensator ausgebildet. Der Bitleitungskontakt wird durch das Erweitern einer Bohrung von der Bitleitung komplettiert, die über der Zwischenniveaudielektrizität ausgebildet wurde, runter zu dem Niveau des Zwischenanschlusses und die Bohrung wird mit Metall ausgefüllt. Die Höhe der Bohrung, die auszufüllen ist, wird somit durch die Höhe des Zwischenanschlusses verringert. In einer Ausführungsform ist der Zwischenanschluss etwas kürzer als ein angrenzender containerförmiger Kondensator. In einer anderen Ausführungsform ist der Zwischenanschluss etwa so hoch wie ein angrenzender Kondensator vom Pfeifer- bzw. Strömdertyp.
  • Dementsprechend ist die vorliegende Erfindung gemacht worden, um die oben aufgezeigten Probleme zu lösen, die im Stand der Technik auftauchen und es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Halbleitereinrichtung zur Verfügung zu stellen, das den Herstellungsprozess für einen Kondensator in einer Halbleitereinrichtung vereinfachen kann und dessen Herstellungskosten verringern kann.
  • Um diese Aufgabe zu verwirklichen, wird ein Verfahren zur Herstellung einer Halbleitereinrichtung zur Verfügung gestellt, das in nachfolgender Reihenfolge die Schritte aufweist:
    • ein Halbleitersubstrat wird zur Verfügung gestellt, auf dem ein Transistor, hergestellt aus einer Gateelektrode und Source/Drain-Gebieten, ausgebildet wird;
    • ein erster Bitleitungskontaktflecken und ein Speicherknotenkontaktflecken werden auf den Source/Drain-Gebieten ausgebildet;
    • eine erste isolierende Schicht wird auf der sich ergebenden Struktur abgeschieden; ein CMP Prozess wird danach durchgeführt, um die sich ergebende Struktur zurückzupolieren, wobei der Bitleitungskontaktflecken und der Speicherknotenkontaktflecken freigelegt werden;
    • ein zweiter Bitleitungskontaktflecken wird auf dem ersten Bitleitungskontaktflecken und ein Speicherknoten wird auf dem Speicherknotenkontaktflecken abgeschieden;
    • eine Kondensatorisolationsschicht wird auf der Oberfläche der gesamten sich ergebenden Struktur ausgebildet, einschließlich dem zweiten Bitleitungskontaktflecken und dem Speicherknoten;
    • eine erste leitende Schicht wird auf der Kondensatorisolationsschicht ausgebildet;
    • eine zweite isolierende Schicht wird auf der ersten leitenden Schicht dick abgeschieden, um zu einer Einebnung der sich ergebenden Struktur zu führen;
    • eine Photolackstruktur, welche die zweite isolierende Schicht an der Stelle über dem zweiten Bitleitungskontaktflecken freilegt, wird auf der zweiten isolierenden Schicht ausgebildet;
    • Bitleitungskontaktlöcher werden durch selektives Entfernen der freigelegten zweiten isolierenden Schicht unter Verwendung der Photolackstruktur als Ätzmaske ausgebildet;
    • isolierende Schichten werden als Abstandshalter an den Seitenwänden der Bitleitungskontaktlöcher nach dem Entfernen der Photolackstruktur ausgebildet; und
    • eine zweite leitende Schicht wird auf der zweiten isolierenden Schicht, die das Bitleitungskontaktloch enthält, und im Bitleitungskontaktloch, ausgebildet.
  • Bei dieser Ausführungsform nach der vorliegenden Erfindung verkörpert die erste leitende Schicht eine Plattenelektrode und die zweite leitende Schicht verkörpert eine Bitleitung.
  • Der Schritt zum Ausbilden des Bitleitungskontaktfleckens bzw. -anschlusses und des Speicherknotens wird unter Verwendung von zumindest einer Schicht ausgeführt, die aus einer Gruppe ausgewählt ist, die zusammengesetzt ist aus einer anisotropen epitaktischen Siliziumschicht, einer anisotropen Polysiliziumschicht, einer anisotropen selektiven Wolframschicht, einer isotropen epitaktischen Siliziumschicht und einer isotropen Polysiliziumschicht.
  • Bevorzugt wird bei einem Verfahren zur Herstellung einer Halbleitereinrichtung nach der vorliegenden Erfindung der zweite Bitleitungskontaktflecken und der Speicherknoten durch Ausbildung einer anisotropen selektiven Wolframschicht oder einer anisotropen Polysiliziumschicht auf dem ersten Bitleitungskontaktflecken und dem Speicherknotenkontaktflecken gebildet.
  • Auch ist die Selektionsrate des Ätzens zwischen der zweiten isolierenden Schicht, der ersten leitenden Schicht und einer Kondensatorisolationsschicht ungefähr 1:1:1.
  • Kurzbeschreibung der Darstellungen
  • Die Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden Beschreibung deutlich, die in Verbindung mit den begleitenden Darstellungen zu studieren ist, in welchen:
  • 1 bis 3 querschnittliche Ansichten sind, um jeden Schritt eines Verfahrens zur Herstellung einer Halbleitereinrichtung gemäß der vorliegenden Erfindung darzustellen.
  • Detaillierte Beschreibung der bevorzugten Ausführungsformen
  • Nachfolgend wird eine bevorzugte Ausführungsform der vorliegenden Erfindung auf die Bezugnahme auf die begleitenden Darstellungen beschrieben. In der folgenden Beschreibung und den folgenden Darstellungen werden die gleichen Bezugsziffern verwendet, um die gleichen oder ähnliche Bestandteile zu bezeichnen und folglich wird eine Wiederholung der Beschreibung der gleichen oder ähnlicher Bestandteile weggelassen.
  • Die 1 bis 3 sind querschnittliche Ansichten, um jeden Schritt eines Verfahren zur Herstellung einer Halbleitereinrichtung gemäß der vorliegenden Erfindung darzustellen.
  • Bezugnehmend auf 1 werden gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung eine Feldoxidschicht 23, die einen aktiven Bereich definiert, und ein inaktiver Bereich zuerst in einem Halbleitersubstrat 21 ausgebildet, und daraufhin folgend werden eine Gate-Isolationsschicht 25, eine Gateelektrode 27 und eine Maskenisolationsschicht 29 in dem aktiven Bereich des Halbleitersubstrates 21 ausgebildet.
  • Dann werden Verunreinigungen, die eine niedrige Konzentration haben, in das Halbleitersubstrat 21 unter beide Stellen der Maskenisolationsschicht 29 implantiert, um einen N-LDD-Bereich 31 auszubilden, wodurch ein Nitritschichtabstandshalter 33 an der Seite der Gateelektrode 27 erzeugt wird.
  • Als nächstes werden ein Kontaktflecken 35 fir eine Bitleitung und ein Speicherknotenkontaktfleck 37 auf dem LDD-Bereich 31 vom N-Typ unter Verwendung entweder einer anisotropen epitaktischen Siliziumschicht oder einer anisotropen Polysiliziumschicht, oder sowohl einer isotropen epitaktischen Siliziumschicht und einer isotropen Polysiliziumschicht ausgebildet.
  • Bezugnehmend auf 2 wird eine erste isolierende Schicht 38 auf der sich ergebenden Struktur abgeschieden, und eine thermisch isolierende Schicht (nicht gezeigt) wird dick auf der ersten isolierenden Schicht 38 abgeschieden, wobei dann ein CMP-Prozess durchgeführt wird, um die sich ergebende Struktur zurückzupolieren bzw. abzutragen, wobei folglich der Bitleitungskontaktflecken 35 und der Speicherknotenkontaktflecken 37 freigelegt werden. Dann werden eine anisotrope epitaktische Schicht, eine anistrope selektive Wolframschicht oder eine anisotrope Polysiliziumschicht in den zweiten Bitleitungskontaktflecken (nicht gezeigt) und das Speicherknotenkontaktfleckenkontaktloch (nicht gezeigt) unter Verwendung des ersten Bitleitungskontaktfleckens 35 und des Speicherknotenkontaktfleckens 37 als Keime aufgewachsen, wodurch ein zweiter Bitleitungskontaktflecken bzw. -anschluss 39a und ein Speicherknoten 39b vom Typ eines Pfeilers oder Ständers ausgebildet werden.
  • Als nächstes wird die (nicht gezeigte) verbleibende thermoisolierende Schicht entfernt und eine Kondensatorisolationsschicht 41 wird auf der Oberfläche der gesamten sich ergebenden Struktur ausgebildet, einschl. dem zweiten Bitleitungskontaktflecken 39a und dem Speicherknoten 39b vom Pfeiler- bzw. Ständertyp, und dann wird die Elektrodenplatte 43 auf der Kondensatorisolationsschicht 41 ausgebildet.
  • Nachfolgend wird eine zweite Isolationsschicht 45 auf der Elektrodenplatte 43 dick abgeschieden, um zu einer Einebnung der sich ergebenden Struktur zu führen, und ein Photoresistfilmmuster bzw. eine Photolackstruktur 47, die die zweite isolierende Schicht 45, die dem zweiten Bitleitungskontaktflecken 39a gegenüber ist, freilegt, wird auf der zweiten isolierenden Schicht 45 ausgebildet.
  • Dann werden Bitleitungskontaktlöcher 49 durch selektives Entfernen der freigelegten zweiten isolierenden Schicht 45 unter Verwendung des Photoresistfilmmusters bzw. der Photolackstruktur 47 als Ätzmaske ausgebildet.
  • Nun bezugnehmend auf 3 werden isolierende Schichten 51 als Abstandshalter an den Seitenwänden der Bitleitungskontaktlöcher 49 nach dem Entfernen des Photolackmusters 45 ausgebildet, und eine leitende Schicht 53 zur Herstellung der Bitleitungen, die elektrisch an die zweiten Bitleitungskontaktflecken 39a angeschlossen werden, wird auf der zweiten isolierenden Schicht 45 ausgebildet, die das Bitleitungskontaktloch 49 enthält, das zwischen den isolierenden Schichten 51 ausgebildet worden ist.
  • Dann wird, obwohl in der Darstellung nicht gezeigt, eine Bitleitung (nicht gezeigt) durch selektives Strukturieren der leitenden Schicht 53 unter Verwendung einer Bitleitungsmaske (nicht gezeigt) hergestellt.
  • Die folgenden Vorteile werden gemäß dem Verfahren zur Herstellung einer Halbleitereinrichtung nach der vorliegenden Erfindung erzielt.
  • Bei der vorliegenden Erfindung werden Herstellungskosten verringert, weil Kontaktlöcher zu einer bzw. zur gleichen Zeit ausgebildet werden können, indem bei der Ausbildung des Kontaktlochs für den zwei- ten Bitleitungskontaktflecken eine selektive Ätzrate zwischen der zweiten isolierenden Schicht, der Plattenelektrode und der den Kondensator isolierenden Schicht 1:1:1 ist. Ferner werden separate Masken, eine zur Ausbildung des Speicherknotens und eine andere für den Speicherknotenkontakt, nicht benötigt.
  • Folglich kann die vorliegende Erfindung unnötige getrennte Maskierungsverfahren abkürzen, wie etwa einen getrennten Maskierungsprozess für den Speicherknotenkontakt und ein getrenntes Maskierungsverfahren für den Speicherknoten, wodurch das Herstellungsverfahren vereinfacht wird und die Herstellungskosten verringert werden.

Claims (5)

  1. Verfahren zur Herstellung einer Halbleitereinrichtung, das in nachfolgender Reihenfolge die Schritte aufweist: ein Halbleitersubstrat (21) wird zur Verfügung gestellt, auf dem ein Transistor, hergestellt aus einer Gateelektrode und Source/Drain-Gebieten, ausgebildet wird; ein erster Bitleitungskontaktflecken (35) und ein Speicherknotenkontaktflecken (37) werden auf den Source/Drain-Gebieten ausgebildet; eine erste isolierende Schicht (38) wird auf der sich ergebenden Struktur abgeschieden; ein CMP Prozess wird danach durchgeführt, um die sich ergebende Struktur zurückzupolieren, wobei der Bitleitungskontaktflecken (35) und der Speicherknotenkontaktflecken (37) freigelegt werden; ein zweiter Bitleitungskontaktflecken (39a) wird auf dem ersten Bitleitungskontaktflecken (35) und ein Speicherknoten (39b) wird auf dem Speicherknotenkontaktflecken (37) abgeschieden; eine Kondensatorisolationsschicht (41) wird auf der Oberfläche der gesamten sich ergebenden Struktur ausgebildet, einschließlich dem zweiten Bitleitungskontaktflecken (39a) und dem Speicherknoten (39b); eine erste leitende Schicht (43) wird auf der Kondensatorisolationsschicht (41) ausgebildet; eine zweite isolierende Schicht (45) wird auf der ersten leitenden Schicht (43) dick abgeschieden, um zu einer Einebnung der sich ergebenden Struktur zu führen; eine Photolackstruktur (47), welche die zweite isolierende Schicht (45) an der Stelle über dem zweiten Bitleitungskontaktflecken (39a) freilegt, wird auf der zweiten isolierenden Schicht (45) ausgebildet; Bitleitungskontaktlöcher (49) werden durch selektives Entfernen der freigelegten zweiten isolierenden Schicht (45) unter Verwendung der Photolackstruktur (47) als Ätzmaske ausgebildet; isolierende Schichten (51) werden als Abstandshalter an den Seitenwänden der Bitleitungskontaktlöcher (49) nach dem Entfernen der Photolackstruktur (47) ausgebildet; und eine zweite leitende Schicht (53) wird auf der zweiten isolierenden Schicht (45), die das Bitleitungskontaktloch (49) enthält, und im Bitleitungskontaktloch (49), ausgebildet.
  2. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 1, wobei die erste leitende Schicht (43) eine Plattenelektrode bildet und die zweite leitende Schicht (53) eine Bitleitung bildet.
  3. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 1, wobei der erste Bitleitungskontaktflecken (35) und der Speicherknotenkontaktflecken (37) durch Verwenden einer epitaktischen Siliziumschicht oder einer Polysiliziumschicht ausgebildet werden.
  4. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 1, Wobei der zweite Bitleitungskontaktflecken (39a) und der Speicherknoten (39b) durch Ausbildung einer anisotropen selektiven Wolframschicht oder einer anisotropen Polysiliziumschicht auf dem ersten Bitleitungskontaktflecken (35) und dem Speicherknotenkontaktflecken (37) ausgebildet werden.
  5. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, wobei eine selektive Ätzrate zwischen der zweiten isolierenden Schicht (45), der ersten leitenden Schicht (43) und der Kondensatorisolationsschicht (41) 1:1:1 beträgt.
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