KR20000027653A - 디램 셀 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리소자의 디램셀 제조방법에 관한 것으로, 특히 비트라인 하부에 캐패시터가 형성되는 셀 구조에서 하나의 마스크를 이용하여 캐패시터 플레이트 전극과 비트라인 콘택홀을 형성하고, 플레이트 전극용 도전층과 게이트 전극 상부 및 측벽에 형성된 절연막과 스페이서를 각각 식각정지층으로 이용하는 자기정렬콘택 (Self Align Contact) 법을 이용한 디램 셀 제조방법에 관한것이다.

Description

디램 셀 제조방법
본 발명은 반도체 메모리소자의 디램(DRAM) 셀 제조방법에 관한 것으로, 특히 비트라인 하부에 캐패시터가 형성되는 셀 구조에서 하나의 마스크를 이용하여 캐패시터 플레이트 전극과 비트라인 콘택홀을 형성하고, 플레이트 전극용 도전층과 게이트 전극 상부 및 측벽에 형성된 절연막과 스페이서를 각각 식각정지층으로 이용하는 자기정렬콘택 (Self Align Contact) 법을 적용한 디램 셀 제조방법에 관한것이다.
종래기술은 캐패시터가 비트라인 하부에 형성되는 구조에서 플레이트 전극 형성 후 비트라인 콘택 (Bit Line Contact) 영역과 플레이트 전극와 비트라인을 격리시키기 위하여 일정부분의 플레이트 전극을 상기 콘택홀에서 이격시켜 형성한다음, 전체 구조 상부에 절연막을 증착한다. 그리고, 비트라인 콘택홀을 형성하기 위해 식각 공정을 진행해야 한다.
그러나 이러한 공정은 플레이트 전극과 비트라인 콘택과 절연을 위하여 일정거리를 이격시켜야 한다. 이는 셀의 면적을 크게하는 단점을 가지고 있다. 또한, 플레이트 전극과 비트라인 콘택 마스크를 원하는 지역에 정확하게 정렬해야한다. 그러나 콘택 마스크가 정확하게 정렬되지 않게 되면 원하지 않는 영역 예를들어 게이트 전극 등이 식각되거나 게이트 전극 측벽에 있는 절연막이 식각되어 절연성이 저하되는 문제가 발생된다.
본 발명은 상기한 문제점을 해결하기위하여 캐패시터 플레이트 전극을 비트라인 콘택 형성시 식각정지층으로 이용하고, 비트라인과 플레이트 전극이 전기적으로 절연되도록 하는 자기정렬 콘택법을 적용하여 디램 셀을 제조하는 방법을 제공하는데 그 목적이 있다.
도1 내지 도6은 본 발명의 실시예에 의해 디램 셀을 제조하는 공정을 도시한 단면도이다.
※ 도면의 주요부분에 대한 부호설명
1 : 실리콘기판 2 : 소자분리막
3 : 게이트 절연막 4 : 게이트 전도층
5 : 절연막 6 : 소오스/드레인 영역
7 : 스페이서막 8 : 산화 방지막
9 : 저장전극 10 : 캐패시터 유전체막
11 : 플레이트 전극용 도전층 12 : 산화 및 식각방지용 절연막
13 : 층간 절연막 14 : 산화막
15 : 비트라인
상기한 목적을 달성하기 위한 본 발명은 디램 셀 제조방법에 있어서,
실리콘기판의 필드 영역에 소자분리막을 형성하는 단계와,
실리콘 기판의 액티브 영역에 게이트 산화막, 게이트 전도층, 그리고 절연막의 적층구조로 이루어진 게이트 전극을 형성하는 단계와,
소오스와 드레인 접합을 형성하고 게이트 전극 측벽에 스페이서막을 형성하는 단계와,
상기 소오스/드레인 영역에 콘택되는 저장전극을 형성하는 단계와,
식각 방지용 절연막을 비트라인 콘택영역에 형성하는 단계와,
전체 구조 상부에 캐패시터 유전체막, 플레이트 전극용 도전층, 산화 및 식각 방지용 절연막을 적층하는 단계와,
층간 절연막을 두껍게 형성한다음, 상기 저장전극의 최상부면에서 평탄하게 되도록 평탄화 공정을 진행하는 단계와,
상기 비트라인 콘택홀과 플레이트 전극을 패턴닝하는 마스크를 이용한 식각 공정을 진행하여 비트라인 콘택 영역과 플레이트 전극 이외의 부분에 층간 절연막을 식각하는 단계와,
계속하여 노출된 산화 및 식각 방지용 절연막과 그하부의 플레이트 전극용 도전층, 캐패시터 유전체막 및 산화 방지용 절연막을 순차적으로 제거하여 게이트 전극의 상부 및 측면에 있는 절연막과 스페이서에 의해 자기정렬된 비트라인 콘택홀을 형성하는 동시에 플레이트 전극을 형성하는 단계와,
상기 비트라인 콘택홀에서 측벽이 노출된 플레이트 전극용 도전층의 일정부분을 산화시켜 산화막을 형성하는 단계와,
상기 비트라인 콘택홀에 비트라인을 형성하는 단계를 포함한다.
상기 식각 및 산화 방지용 절연막은 질화막이고, 상기 캐패시터 유전체막은 Ta2O5, SrTO3 또는 BST 이며, 상기 플레이트 적극용 도전층은 Ti, TiN, W, WN, Pt, Ru, RuO2 중에 하나이거나 이들의 적층 구조이며, 상기 비트라인은 Ti, TiN, W, WN 중에 하나이거나 이들의 적층 구조인 것을 특징으로 한다.
본 발명은 종래 기술의 두가지 문제를 해결하기 위하여 비트라인 콘택 형성과 동시에 플레이트 전극을 형성하고 비트라인과의 절연은 비트라인을 형성하기 전에 산화공정을 비트라인 콘택홀의 측벽에 노출된 플레이트 전극을 산화시킨다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도1 내지 도6은 본 발명의 실시예에 의해 디램셀을 제조하는 공정을 도시한 단면도이다.
도1은 실리콘기판(1)에 필드영역에 소자분리막(2)을 형성한 후, 실리콘 기판(1)의 액티브 영역에 게이트 절연막(3), 게이트 전도층(4), 그리고 절연막(5)의 적층구조로 이루어진 게이트 전극과 소오스/드레인 영역(6)을 형성하고, 게이트 전극 측벽에 절연을 위한 스페이서막(7)을 형성한 단면도이다.
도2는 전체구조 상부에 산화 방지막(8)을 형성한다음, 비트라인 콘택영역을 제외한 지역에 상기 산화 방지막(8)을 제거하여 저장전극이 콘택될 지역을 오픈시킨다음, 저장전극용 도전층을 형성하고, 마스크를 이용한 식각공정으로 저장전극(9)을 형성한 단면도이다. 여기서, 저장전극(9)은 표면적을 증대시키기 위하여 도면과같이 원기둥 형상으로 제조가 가능하다.
도3은 상기 저장전극(9)을 포함하는 전체 구조 표면에 캐패시터 유전체막(10), 플레이트 전극용 도전층(11) 및 산화 및 식각 방지용 절연막(12)을 차례로 형성한 후 층간 절연막(13)을 두껍에 형성하고, 평탄화 공정으로 상기 층간 절연막(13)의 상부면을 평탄화 시킨 단뎐도이다. 상기 평탄화 공정은 화학-기계연마법을 이용하거나 에치백 공정으로 진행한다.
도4는 비트라인 콘택 및 플레이트 전극 마스크를 이용하여 비트라인 콘택 영역에 있는 층간 절연막(13)을 식각한다음, 플레이트 전극용 도전층(11), 캐패시터 유전체막(10) 및 산화 및 식각 방지용 절연막(12)을 차례로 식각하되, 게이트 전극의 상부 및 측면에 있는 절연막(5)과 스페이서(7)에 의해 자기정렬된 비트라인 콘택홀(20)과 플레이트 전극(도시안됨)을 형성한 단면도이다.
여기서, 상기 층간 절연막(13)은 산화막으로 형성되어 산화 및 식각 방지용 절연막(12)으로 형성된 질화막과는 식각비가 다르다. 참고로, 상기 비트라인 콘택 및 플레이트 전극용 마스크는 레티클에 비트라인 콘택홀과 플레이트 전극이 디자인된 것을 사용하여 감광막을 노광하거나, 각각의 레티클을 이용하여 감광막에 각각 노광공정을 진행한다음, 현상공정을 진행하는 방법이 있다.
도5는 상기 비트라인 콘택홀(20)의 벽면에 노출된 플레이트 전극용 도전층(11)의 일정부분을 산화시켜 산화막(14)을 형성하여 후속 공정에서 형성될 비트라인과는 전기적으로 절연시킨다. 그리고, 계속하여 산화 방지용 절연막(8)을 식각하여 소오스/드레인 영역이 노출된 콘택홀(20)을 형성한 단면도이다.
도6은 비트라인용 도전층을 증착한다음, 비트라인 마스크를 이용한 패턴닝 공정으로 비트라인(15)을 형성한 단면도이다.
상기한바와같이 본 발명은 비트라인 콘택홀을 형성하는 것과 플레이트 전극을 형성하기 위한 마스크 공정에서 하나의 마스크 또는 각각의 마스크를 차례로 노광하는 공정을 이용함으로써 공정수를 줄이고, 셀 면적을 최소화 할수 있다.
본 발명은 디램 소자에 사용될 금속 계열의 비트라인 구조에 적합한 비트라인에 하부에 캐패시터가 구비되는 소자에서 효과적인 방법으로 비트라인 콘택홀을 형성할 때 자기정렬콘택으로 셀 크기를 감소시키고, 플레이트 전극을 형성하는 마스크 공정을 별도로 진행하지 않고 상기 비트라인 콘택홀을 형성하는 공정에서 동시에 패턴닝 공정을 진행하여 공정수를 감소시켜 생산성을 향상 시킬수가 있다.

Claims (6)

  1. 디램 셀 제조방법에 있어서,
    실리콘기판의 필드 영역에 소자분리막을 형성하는 단계와,
    실리콘 기판의 액티브 영역에 게이트 산화막, 게이트 전도층, 그리고 절연막의 적층구조로 이루어진 게이트 전극을 형성하는 단계와,
    소오스와 드레인 접합을 형성하고 게이트 전극 측벽에 스페이서막을 형성하는 단계와,
    상기 소오스/드레인 영역에 콘택되는 저장전극을 형성하는 단계와,
    식각 방지용 절연막을 비트라인 콘택영역에 형성하는 단계와,
    전체 구조 상부에 캐패시터 유전체막, 플레이트 전극용 도전층, 산화 및 식각 방지용 절연막을 적층하는 단계와,
    층간 절연막을 두껍게 형성한다음, 상기 저장전극의 최상부면에서 평탄하게 되도록 평탄화 공정을 진행하는 단계와,
    상기 비트라인 콘택홀과 플레이트 전극을 패턴닝하는 마스크를 이용한 식각 공정을 진행하여 비트라인 콘택 영역과 플레이트 전극 이외의 부분에 층간 절연막을 식각하는 단계와,
    계속하여 노출된 산화 및 식각 방지용 절연막과 그하부의 플레이트 전극용 도전층, 캐패시터 유전체막 및 산화 방지용 절연막을 순차적으로 제거하여 게이트 전극의 상부 및 측면에 있는 절연막과 스페이서에 의해 자기정렬된 비트라인 콘택홀을 형성하는 동시에 플레이트 전극을 형성하는 단계와,
    상기 비트라인 콘택홀에서 측벽이 노출된 플레이트 전극용 도전층의 일정부분을 산화시켜 산화막을 형성하는 단계와,
    상기 비트라인 콘택홀에 비트라인을 형성하는 단계를 포함하는 디램 셀 제조방법.
  2. 제1항에 있어서,
    상기 식각 및 산화 방지용 절연막은 질화막인 것을 특징으로 하는 디램 셀 제조방법.
  3. 제1항에 있어서,
    상기 캐패시터 유전체막은 Ta2O5, SrTO3 또는 BST 인 것을 특징으로 하는 디램 셀 제조방법.
  4. 제1항에 있어서,
    상기 플레이트 적극용 도전층은 Ti, TiN, W, WN, Pt, Ru, RuO2 중에 하나이거나 이들의 적층 구조인 것을 특징으로 하는 디램 셀 제조방법.
  5. 제1항에 있어서,
    상기 비트라인은 Ti, TiN, W, WN 중에 하나이거나 이들의 적층 구조인 것을 특징으로 하는 디램 셀 제조방법.
  6. 제1항에 있어서,
    상기 평탄화 공정은 화학-기계연마법을 이용하거나 에치백 공정으로 진행하는 것을 특징으로 하는 디램 셀 제조방법.
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* Cited by examiner, † Cited by third party
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