DE10260155A1 - Verfahren zur Herstellung einer Halbleitereinrichtung - Google Patents
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Abstract
Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitereinrichtung, das die Schritte aufweist: Ein Halbleitersubstrat wird zur Verfügung gestellt, auf dem ein Transistor ausgebildet ist, der aus einer Gateelektrode, einer Source/Drain gemacht ist; eine erste Isolationsschicht wird auf dem Halbleitersubstrat ausgebildet, wobei Bitleitungskontaktlöcher und ein Speicherknotenkontaktloch in der isolierenden Schicht ausgebildet werden, um die Source und die Drain freizulegen; Bitleitungskontaktflecken und ein Speicherknoten werden in den Bitleitungskontaktlöchern und dem Speicherknotenkontaktloch ausgebildet; die erste Isolationsschicht, die zwischen den Bitleitungskontaktflecken und dem Speicherknoten verbleibt, wird entfernt; nach dem Entfernen der ersten isolierenden Schicht wird eine zweite isolierende Schicht auf der sich ergebenden Struktur einschließlich den Bitleitungskontaktflecken bzw. -anschlüssen und dem Speicherknoten ausgebildet; eine erste leitende Schicht wird auf der zweiten isolierenden Schicht ausgebildet; eine dritte isolierende Schicht wird auf der ersten leitenden Schicht ausgebildet; Bitleitungskontaktlöcher werden durch selektives Entfernen der ersten leitenden Schicht und der dritten isolierenden Schicht, die der oberen Oberfläche des Bitleitungskontaktfleckens gegenüber ist, ausgebildet; und eine zweite leitende Schicht wird in den Bitleitungskontaktlöchern ausgebildet.
Description
- Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleitereinrichtung und insbesondere auf ein Verfahren zur Herstellung einer Halbleitereinrichtung, welches das Herstellungsverfahren von einem Kondensator vereinfachen kann und die Herstellungskosten verringern kann.
- 2. Beschreibung des Standes der Technik
- Wie allgemein im Stand der Technik bekannt, taucht bei einem herkömmlichen Verfahren zur Herstellung eines Kondensators in einer Halbleitereinrichtung zu der Zeit der Ausbildung des Kontaktloches, um einen zweiten Kontaktflecken für eine Bitleitung herzustellen, eine Schwierigkeit bei der Ausbildung der Kontaktlöcher auf, weil die Selektionsrate beim Ätzen für jede Schicht unterschiedlich ist, wobei sich folglich eine Erhöhung der Kosten ergibt.
- Ferner ist es zur Zeit der Ausbildung einer unteren Elektrode problematisch gewesen, zwei getrennte Masken zu verwenden, eine für einen Speicherknotenkontakt und den anderen für einen Speicherknoten.
- Im Hinblick auf das herkömmliche Verfahren zur Herstellung eines Kondensators in einer Halbleitereinrichtung werden demgemäß unnötiger Weise getrennte Maskierungsprozesse benötigt, wie etwa ein Maskierungsprozess für den Speicherknotenkontakt und ein getrennter Maskierungsprozess für den Speicherknoten, so dass das Herstellungsverfahren kompliziert gewesen ist und die Herstellungskosten erhöht waren.
- Zusammenfassung der Erfindung
- Dementsprechend ist die vorliegende Erfindung gemacht worden, um die oben aufgezeigten Probleme zu lösen, die im Stand der Technik auftauchen und es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Halbleitereinrichtung zur Verfügung zu stellen, das den Herstellungsprozess für einen Kondensator in einer Halbleitereinrichtung vereinfachen kann und dessen Herstellungskosten verringern kann.
- Um diese Aufgabe zu verwirklichen, wird ein Verfahren zur Herstellung einer Halbleitereinrichtung zur Verfügung gestellt, das die Schritte aufweist: ein Halbleitersubstrat wird zur Verfügung gestellt, auf dem ein Transistor, der aus einer Gateelektrode, und einer Source/Drain hergestellt ist, ausgebildet ist; eine erste isolierende Schicht wird auf dem Halbleitersubstrat ausgebildet, wobei Bitleitungs-Kontaktlöcher und ein Speicherknotenkontaktloch in der isolierenden Schicht ausgebildet werden, um die Source/Drain freizulegen; ein Bitleitungskontaktflecken bzw. -anschluss und ein Speicherknoten werden in den Bitleitungskontaktlöchern und dem Speicherknotenkontaktloch ausgebildet;
die verbleibende erste Isolationsschicht zwischen dem Bitleitungskontaktflecken bzw. - anschluss und dem Speicherknoten wird entfernt; nach dem Entfernen der ersten Isolationsschicht wird eine zweite Isolationsschicht auf der sich ergebenden Struktur, die den Bitleitungskontaktflecken bzw. -anschluss und den Speicherknoten enthält, ausgebildet; eine erste leitende Schicht wird auf der zweiten isolierenden Schicht ausgebildet;
eine dritte isolierende Schicht wird auf der ersten leitenden Schicht ausgebildet; ein Bitleitungskontaktloch wird durch selektives Entfernen der ersten leitenden Schicht und der dritten isolierenden Schicht ausgebildet, die der oberen Oberfläche des Bitleitungskontaktflecken bzw. -anschlusses gegenüber ist; und eine zweite leitende Schicht wird in den Bitleitungskontaktlöchern ausgebildet. - Bei dieser Ausführungsform nach der vorliegenden Erfindung verkörpert die erste leitende Schicht eine Plattenelektrode und die zweite leitende Schicht verkörpert eine Bitleitung.
- Auch der Schritt zum Ausbilden des Bitleitungskontaktfleckens bzw. -anschlusses und des Speicherknotens wird unter Verwendung von zumindest einer Schicht ausgeführt, die aus einer Gruppe ausgewählt ist, die zusammengesetzt ist aus einer anisotropen epitaktischen Siliziumschicht, einer anisotropen Polysiliziumschicht, einer anisotropen selektiven Wolframschicht, einer isotropen epitaktischen Siliziumschicht und einer isotropen Polysiliziumschicht.
- Zusätzlich weist ein Schritt zur Ausbildung eines Bitleitungskontaktfleckens bzw. -anschlusses und des Speicherknotens mit einer anisotropen Polysiliziumschicht auf: eine anistrope Polysiliziumschicht wird auf der ersten isolierenden Schicht ausgebildet, die folglich die Bitleitungskontaktlöcher und das Speicherknotenkontaktloch füllt, die in der ersten isolierenden Schicht hergestellt worden sind, und ein Bitleitungskontaktflecken bzw. -anschluss und ein Speicherknoten werden durch Ausführung eines CMP-Verfahrens aus der anisotropen Polysiliziumschicht ausgebildet.
- Auch ist die Selektionsrate des Ätzens zwischen der zweiten isolierenden Schicht, der ersten leitenden Schicht und einer Kondensatorisolationsschicht ungefähr 1 : 1 : 1.
- Ferner weist das Verfahren zur Herstellung einer Halbleitereinrichtung nach der vorliegenden Erfindung auf, dass eine Abstandshalterisolationsschicht an den Seitenwänden der Bitleitungskontaktlöcher ausgebildet wird.
- Die obige und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden, im Einzelnen dargelegten Beschreibung deutlich, die in Verbindung mit den begleitenden Darstellungen zu studieren ist, in welchen:
- Fig. 1 bis 3 querschnittliche Ansichten sind, um jeden Schritt eines Verfahrens zur Herstellung einer Halbleitereinrichtung gemäß der vorliegenden Erfindung darzustellen.
- Nachfolgend wird eine bevorzugte Ausführungsform der vorliegenden Erfindung auf die Bezugnahme auf die begleitenden Darstellungen beschrieben. In der folgenden Beschreibung und den folgenden Darstellungen werden die gleichen Bezugsziffern verwendet, um die gleichen oder ähnliche Bestandteile zu bezeichnen und folglich wird eine Wiederholung der Beschreibung der gleichen oder ähnlicher Bestandteile weggelassen.
- Die Fig. 1 bis 3 sind querschnittliche Ansichten, um jeden Schritt eines Verfahren zur Herstellung einer Halbleitereinrichtung gemäß der vorliegenden Erfindung darzustellen.
- Bezugnehmend auf Fig. 1 werden gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung eine Feldoxidschicht 23, die einen aktiven Bereich definiert, und ein inaktiver Bereich zuerst in einem Halbleitersubstrat 21 ausgebildet, und daraufhin folgend werden eine Gate-Isolationsschicht 25, eine Gateelektrode 27 und eine Maskenisolationsschicht 29 in dem aktiven Bereich des Halbleitersubstrates 21 ausgebildet.
- Dann werden Verunreinigungen, die eine niedrige Konzentration haben, in das Halbleitersubstrat 21 unter beide Stellen der Maskenisolationsschicht 29 implantiert, um einen N- LDD-Bereich 31 auszubilden, wodurch ein Nitritschichtabstandshalter 33 an der Seite der Gateelektrode 27 erzeugt wird.
- Als nächstes werden an Kontaktflecken 35 für eine Bitleitung und ein Speicherknotenkontaktfleck 37 auf dem LDD-Bereich 33 vom N-Typ unter Verwendung entweder einer anisotropen epitaktischen Siliziumschicht oder einer anisotropen Polysiliziumschicht, oder sowohl einer isotropen epitaktischen Siliziumschicht und einer isotropen Polysiliziumschicht ausgebildet.
- Bezugnehmend auf Fig. 2 wird eine erste isolierende Schicht 38 auf der sich ergebenden Struktur abgeschieden, und eine thermisch isolierende Schicht (nicht gezeigt) wird dick auf der ersten isolierenden Schicht 38 abgeschieden, wobei dann ein CMP-Prozess durchgeführt wird, um die sich ergebende Struktur zurückzupolieren bzw. abzutragen, wobei folglich der Bitleitungskontaktflecken 35 und der Speicherknotenkontaktflecken 37 freigelegt werden.
- Dann werden, wenn gewünscht, eine anisotrope epitaktische Schicht, eine anistrope selektive Wolframschicht oder eine anisotrope Polysiliziumschicht in den zweiten Bitleitungskontaktflecken (nicht gezeigt) und das Speicherknotenkontaktfleckenkontaktloch (nicht gezeigt) unter Verwendung des ersten Bitleitungskontaktfleckens 35 und des Speicherknotenkontaktfleckens 37 als Keime gewachsen bzw. aufgewachsen, wodurch ein zweiter Bitleitungskontaktflecken bzw. -anschluss 39a und ein Speicherknoten 39b vom Typ eines Pfeilers oder Ständers ausgebildet werden.
- Als nächstes wird die (nicht gezeigte) verbleibende thermoisolierende Schicht entfernt und eine Kondensatorisolationsschicht 41 wird auf der Oberfläche der gesamten sich ergebenden Struktur ausgebildet, einschl. dem zweiten Bitleitungskontaktflecken 39a und dem Speicherknoten 39b vom Pfeiler- bzw. Ständertyp, und dann wird die Elektrodenplatte 43 auf der Kondensatorisolationsschicht 41 ausgebildet.
- Nachfolgend wird eine zweite Isolationsschicht 45 auf der Elektrodenplatte 43 dick abgeschieden, um zu einer Einebnung der sich ergebenden Struktur zu führen, und ein Photoresistfilmmuster bzw. eine Photolackstruktur 47, die die zweite isolierende Schicht 45, die dem zweiten Bitleitungskontaktflecken 39a gegenüber ist, freilegt, wird auf der zweiten isolierenden Schicht 45 ausgebildet.
- Dann werden Bitleitungskontaktlöcher 49 durch selektives Entfernen der freigelegten zweiten isolierenden Schicht 45 unter Verwendung des Photoresistfilmmusters bzw. der Photolackstruktur 47 als Ätzmaske ausgebildet.
- Nun bezugnehmend auf Fig. 3 werden Abstandshalter isolierende Schichten 51 an den Seitenwänden der Bitleitungskontaktlöcher 49 nach dem Entfernen des Photolackmusters 45 ausgebildet, und eine leitende Schicht 43 zur Herstellung der Bitleitungen, die elektrisch an die zweiten Bitleitungskontaktflecken 39a angeschlossen werden, wird auf der zweiten isolierenden Schicht 45 ausgebildet, die das Bitleitungskontaktloch 49 enthält, das zwischen den Abstandshalterisolationsschichten 51 ausgebildet worden ist.
- Dann wird, obwohl in der Darstellung nicht gezeigt, eine Bitleitung (nicht gezeigt) durch selektives Strukturieren der leitenden Schicht 53 unter Verwendung einer Bitleitungsmaske (nicht gezeigt) hergestellt.
- Alternativ wird gemäß einer anderen Ausführungsform der vorliegenden Erfindung eine isolierende Schicht (nicht gezeigt) auf der gesamten sich ergebenden Struktur abgeschieden, einschl, dem ersten Bitleitungskontaktflecken bzw. -anschluss 35 und dem Speicherknotenkontaktflecken bzw. -anschluss 37, und dann wird eine Photolackstruktur (nicht gezeigt) auf der isolierenden Schicht ausgebildet, um den ersten Bitleitungskontaktflecken 35 und den Speicherknotenkontaktflecken 37 freizulegen, ohne eine thermoisolierende Schicht (nicht gezeigt) in dem Verfahren zum Ausbilden des zweiten Bitleitungskontaktfleckens 39a und des Speicherknotens 39b vom Pfeiler- bzw. Ständertyp auszubilden.
- Als nächstes werden ein Kontaktloch zur Ausbildung eines zweiten Bitleitungskontaktfleckens und ein Kontaktloch zur Ausbildung eines Speicherknotens durch Strukturieren der isolierenden Schicht (nicht gezeigt) unter Verwendung der Photolackstruktur (nicht gezeigt) als eine Ätzmaske ausgebildet.
- Nachfolgend wird eine Polysiliziumschicht auf der sich ergebenden Struktur abgeschieden, die das Kontaktloch zur Ausbildung eines zweiten Bitleitungskontaktfleckens und das Kontaktloch zur Ausbildung eines Speicherknotens enthält, um das Kontaktloch zur Ausbildung eines zweiten Bitleitungskontaktfleckens und des Kontaktlochs zur Ausbildung eines Speicherknotens zu füllen, und ein CMP-Verfahren wird durchgeführt, um die Herstellung des zweiten Bitleitungskontaktfleckens und des Speicherknotens zu ergeben.
- Dann werden die nachfolgenden Verfahren bzw. Prozesse durchgeführt, wie sie bei der ersten Ausführungsform der vorliegenden Erfindung durchgeführt werden.
- Die folgenden Vorteile werden gemäß dem Verfahren zur Herstellung einer Halbleitereinrichtung nach der vorliegenden Erfindung erzielt.
- Bei der vorliegenden Erfindung werden Herstellungskosten verringert, weil Kontaktlöcher zu einer bzw. zur gleichen Zeit ausgebildet werden können, indem das Kontaktloch für den zweiten Bitleitungskontaktflecken mit einer selektiven Ätzrate zwischen der zweiten isolierenden Schicht, der Plattenelektrode und der den Kondensator isolierenden Schicht durchgeführt werden, wobei die Rate bei 1 : 1 : 1 ist. Ferner werden separate Masken, eine zur Ausbildung des Speicherknotens und eine andere für den Speicherknotenkontakt nicht benötigt.
- Folglich kann die vorliegende Erfindung unnötige getrennte Maskierungsverfahren abkürzen, wie etwa einen getrennten Maskierungsprozess für den Speicherknotenkcintakt und ein getrenntes Maskierungsverfahren für den Speicherknoten, wodurch das Herstellungsverfahren vereinfacht wird und die Herstellungskosten verringert werden.
- Obwohl eine bevorzugte Ausführungsform nach der vorliegenden Erfindung zu darstellerischen Zwecken beschrieben worden ist, werden die Fachleute im Stand der Technik erkennen, dass verschiedene Abwandlungen, Hinzufügungen und Ersetzungen moglich sind, ohne den Bereich und den Geist der Erfindung zu verlassen, wie er in den beygefügten Ansprüchen offenbart ist.
- Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitereinrichtung, das die Schritte aufweist: ein Halbleitersubstrat wird zur Verfügung gestellt, auf den ein Transistor ausgebildet ist, der aus einer Gateelektrode, einer Source/Drain gemacht ist; eine erste Isolationsschicht wird auf dem Halbleitersubstrat ausgebildet, wobei Bitleitungskontaktlöcher und ein Speicherknotenkontaktloch in der isolierenden Schicht ausgebildet werden, um die Source und die Drain freizulegen; Bitleitungskontaktflecken und ein Speicherknoten werden in den Bitleitungskontaktlöchern und dem Speicherknotenkontaktloch ausgebildet; die erste Isolationsschicht, die zwischen den Bitleitungskontaktflecken und dem Speicherknoten verbleibt, wird entfernt; nach dem Entfernen der ersten isolierenden Schicht wird eine zweite isolierende Schicht auf der sich ergebenden Struktur einschl. den Bitleitungskontaktflecken bzw. -anschlüssen und dem Speicherknoten ausgebildet; eine erste leitende Schicht wird auf der zweiten isolierenden Schicht ausgebildet; eine dritte isolierende Schicht wird auf der ersten leitenden Schicht ausgebildet; Bitleitungskontaktlöcher werden durch selektives Entfernen der ersten leitenden Schicht und der dritten isolierenden Schicht, die der oberen Oberfläche des Bitleitungskontaktfleckens gegenüber ist, ausgebildet; und eine zweite leitende Schicht wird in den Bitleitungskontaktlöchern ausgebildet.
Claims (6)
1. Verfahren zur Herstellung einer Halbleitereinrichtung, das die Schritte aufweist:
ein Halbleitersubstrat wird zur Verfügung gesellt, auf dem ein Transistor, hergestellt aus einer Gateelektrode, einer Source/Drain, ausgebildet wird; eine erste isolierende Schicht wird auf dem Halbleitersubstrat ausgebildet, wobei Bitleitungskontaktlöcher und ein Speicherknotenkontaktloch in der isolierenden Schicht ausgebildet werden, um die Source und die Drain freizulegen;
Bitleitungskontaktflecken bzw. -anschlüsse und ein Speicherknoten werden in den Bitleitungskontaktlöchern und in dem Speicherknotenkontaktloch ausgebildet;
die erste isolierende Schicht, die zwischen dem Bitleitungskontaktflecken und dem Speicherknoten verbleibt, wird entfernt;
nach dem Entfernen der ersten isolierenden Schicht wird eine zweite isolierende Schicht auf der sich ergebenden Struktur einschl. dem Bitleitungskontaktflecken und dem Speicherknoten ausgebildet;
eine erste leitende Schicht wird auf der zweiten isolierenden Schicht ausgebildet;
eine dritte isolierende Schicht wird auf der ersten leitenden Schicht ausgebildet; Bitleitungskontaktlöcher werden durch selektives Entfernen der eisten leitenden Schicht und der dritten isolierenden Schicht gegenüber der oberen Oberfläche des Bitleitungskontaktfleckens ausgebildet; und
eine zweite leitende Schicht wird in den Bitleitungskontaktlöchern ausgebildet.
ein Halbleitersubstrat wird zur Verfügung gesellt, auf dem ein Transistor, hergestellt aus einer Gateelektrode, einer Source/Drain, ausgebildet wird; eine erste isolierende Schicht wird auf dem Halbleitersubstrat ausgebildet, wobei Bitleitungskontaktlöcher und ein Speicherknotenkontaktloch in der isolierenden Schicht ausgebildet werden, um die Source und die Drain freizulegen;
Bitleitungskontaktflecken bzw. -anschlüsse und ein Speicherknoten werden in den Bitleitungskontaktlöchern und in dem Speicherknotenkontaktloch ausgebildet;
die erste isolierende Schicht, die zwischen dem Bitleitungskontaktflecken und dem Speicherknoten verbleibt, wird entfernt;
nach dem Entfernen der ersten isolierenden Schicht wird eine zweite isolierende Schicht auf der sich ergebenden Struktur einschl. dem Bitleitungskontaktflecken und dem Speicherknoten ausgebildet;
eine erste leitende Schicht wird auf der zweiten isolierenden Schicht ausgebildet;
eine dritte isolierende Schicht wird auf der ersten leitenden Schicht ausgebildet; Bitleitungskontaktlöcher werden durch selektives Entfernen der eisten leitenden Schicht und der dritten isolierenden Schicht gegenüber der oberen Oberfläche des Bitleitungskontaktfleckens ausgebildet; und
eine zweite leitende Schicht wird in den Bitleitungskontaktlöchern ausgebildet.
2. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 1, wobei die
erste leitende Schicht eine Plattenelektrode bildet und die zweite leitende Schicht
eine Bitleitung bildet.
3. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 1, wobei der
Schritt zur Ausbildung des Bitleitungskontaktfleckens und des Speicherknotens
durchgeführt wird, indem irgendeine Schicht verwendet wird, die aus einer Gruppe
ausgewählt ist, die aus einer anisotropen epitaktischen Siliziumschicht, einer
anisotropen Polysiliziumschicht, einer anisotropen selektiven Wolframschicht, einer
isotropen epitaktischen Siliziumschicht und einer isotropen Polysiliziumschicht
zusammengesetzt ist.
4. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 3, wobei ein
Schritt zur Ausbildung des Bitleitungskontaktfleckens und des Speicherknotens mit
einer anisotropen Polysiliziumschicht aufweist:
eine anisotrope Polysiliziumschicht wird auf der ersten isolierenden Schicht ausgebildet, folglich die Bitleitungskontaktlöcher und das Speicherknotenkontaktloch füllend, die in der ersten isolierenden Schicht hergestellt worden sind; und
Bitleitungskontaktflecken bzw. -anschlüsse und ein Speicherknoten werden durch Durchführung eines CMP-Verfahrens auf der anisotropen Polysiliziumschicht ausgebildet.
eine anisotrope Polysiliziumschicht wird auf der ersten isolierenden Schicht ausgebildet, folglich die Bitleitungskontaktlöcher und das Speicherknotenkontaktloch füllend, die in der ersten isolierenden Schicht hergestellt worden sind; und
Bitleitungskontaktflecken bzw. -anschlüsse und ein Speicherknoten werden durch Durchführung eines CMP-Verfahrens auf der anisotropen Polysiliziumschicht ausgebildet.
5. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 1
bis 4, wobei eine selektive Ätzrate zwischen der zweiten isolierenden Schicht, der
ersten leitenden Schicht und einer Kondensatorisolationsschicht ungefähr 1 : 1 : 1
beträgt.
6. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche
1 bis 5, das ferner den Schritt zur Ausbildung einer Abstandshaltertrenn- bzw.
Isolationsschicht an den Seitenwänden der Leitungskontaktlöcher umfasst.
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US5675176A (en) | 1994-09-16 | 1997-10-07 | Kabushiki Kaisha Toshiba | Semiconductor device and a method for manufacturing the same |
US6242772B1 (en) | 1994-12-12 | 2001-06-05 | Altera Corporation | Multi-sided capacitor in an integrated circuit |
US5648291A (en) * | 1996-06-03 | 1997-07-15 | Vanguard International Semiconductor Corporation | Method for fabricating a bit line over a capacitor array of memory cells |
KR100356826B1 (ko) * | 1997-05-29 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체장치 및 그의 제조방법 |
US6207523B1 (en) * | 1997-07-03 | 2001-03-27 | Micron Technology, Inc. | Methods of forming capacitors DRAM arrays, and monolithic integrated circuits |
JP3219051B2 (ja) * | 1998-05-08 | 2001-10-15 | 日本電気株式会社 | 半導体装置の製造方法 |
KR20000027653A (ko) * | 1998-10-28 | 2000-05-15 | 김영환 | 디램 셀 제조방법 |
US6365453B1 (en) * | 1999-06-16 | 2002-04-02 | Micron Technology, Inc. | Method and structure for reducing contact aspect ratios |
KR100343291B1 (ko) * | 1999-11-05 | 2002-07-15 | 윤종용 | 반도체 장치의 커패시터 형성 방법 |
KR100313084B1 (ko) * | 1999-12-17 | 2001-11-07 | 박종섭 | 반도체장치의 제조방법 |
KR20010066337A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 반도체소자의 제조방법 |
US6300191B1 (en) * | 2001-02-15 | 2001-10-09 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a capacitor under bit line structure for a dynamic random access memory device |
US6503796B1 (en) * | 2001-07-16 | 2003-01-07 | Taiwan Semiconductor Manufacturing Company | Method and structure for a top plate design for making capacitor-top-plate to bit-line-contact overlay margin |
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