DE10260155A1 - Verfahren zur Herstellung einer Halbleitereinrichtung - Google Patents

Verfahren zur Herstellung einer Halbleitereinrichtung

Info

Publication number
DE10260155A1
DE10260155A1 DE10260155A DE10260155A DE10260155A1 DE 10260155 A1 DE10260155 A1 DE 10260155A1 DE 10260155 A DE10260155 A DE 10260155A DE 10260155 A DE10260155 A DE 10260155A DE 10260155 A1 DE10260155 A1 DE 10260155A1
Authority
DE
Germany
Prior art keywords
bit line
layer
insulating layer
storage node
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10260155A
Other languages
English (en)
Other versions
DE10260155B4 (de
Inventor
Cheol Soo Park
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DB HiTek Co Ltd
Original Assignee
Dongbu Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dongbu Electronics Co Ltd filed Critical Dongbu Electronics Co Ltd
Publication of DE10260155A1 publication Critical patent/DE10260155A1/de
Application granted granted Critical
Publication of DE10260155B4 publication Critical patent/DE10260155B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/06—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising selenium or tellurium in uncombined form other than as impurities in semiconductor bodies of other materials
    • H01L21/10—Preliminary treatment of the selenium or tellurium, its application to the foundation plate, or the subsequent treatment of the combination
    • H01L21/108—Provision of discrete insulating layers, i.e. non-genetic barrier layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biotechnology (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitereinrichtung, das die Schritte aufweist: Ein Halbleitersubstrat wird zur Verfügung gestellt, auf dem ein Transistor ausgebildet ist, der aus einer Gateelektrode, einer Source/Drain gemacht ist; eine erste Isolationsschicht wird auf dem Halbleitersubstrat ausgebildet, wobei Bitleitungskontaktlöcher und ein Speicherknotenkontaktloch in der isolierenden Schicht ausgebildet werden, um die Source und die Drain freizulegen; Bitleitungskontaktflecken und ein Speicherknoten werden in den Bitleitungskontaktlöchern und dem Speicherknotenkontaktloch ausgebildet; die erste Isolationsschicht, die zwischen den Bitleitungskontaktflecken und dem Speicherknoten verbleibt, wird entfernt; nach dem Entfernen der ersten isolierenden Schicht wird eine zweite isolierende Schicht auf der sich ergebenden Struktur einschließlich den Bitleitungskontaktflecken bzw. -anschlüssen und dem Speicherknoten ausgebildet; eine erste leitende Schicht wird auf der zweiten isolierenden Schicht ausgebildet; eine dritte isolierende Schicht wird auf der ersten leitenden Schicht ausgebildet; Bitleitungskontaktlöcher werden durch selektives Entfernen der ersten leitenden Schicht und der dritten isolierenden Schicht, die der oberen Oberfläche des Bitleitungskontaktfleckens gegenüber ist, ausgebildet; und eine zweite leitende Schicht wird in den Bitleitungskontaktlöchern ausgebildet.

Description

    Hintergrund der Erfindung 1. Bereich der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleitereinrichtung und insbesondere auf ein Verfahren zur Herstellung einer Halbleitereinrichtung, welches das Herstellungsverfahren von einem Kondensator vereinfachen kann und die Herstellungskosten verringern kann.
  • 2. Beschreibung des Standes der Technik
  • Wie allgemein im Stand der Technik bekannt, taucht bei einem herkömmlichen Verfahren zur Herstellung eines Kondensators in einer Halbleitereinrichtung zu der Zeit der Ausbildung des Kontaktloches, um einen zweiten Kontaktflecken für eine Bitleitung herzustellen, eine Schwierigkeit bei der Ausbildung der Kontaktlöcher auf, weil die Selektionsrate beim Ätzen für jede Schicht unterschiedlich ist, wobei sich folglich eine Erhöhung der Kosten ergibt.
  • Ferner ist es zur Zeit der Ausbildung einer unteren Elektrode problematisch gewesen, zwei getrennte Masken zu verwenden, eine für einen Speicherknotenkontakt und den anderen für einen Speicherknoten.
  • Im Hinblick auf das herkömmliche Verfahren zur Herstellung eines Kondensators in einer Halbleitereinrichtung werden demgemäß unnötiger Weise getrennte Maskierungsprozesse benötigt, wie etwa ein Maskierungsprozess für den Speicherknotenkontakt und ein getrennter Maskierungsprozess für den Speicherknoten, so dass das Herstellungsverfahren kompliziert gewesen ist und die Herstellungskosten erhöht waren.
  • Zusammenfassung der Erfindung
  • Dementsprechend ist die vorliegende Erfindung gemacht worden, um die oben aufgezeigten Probleme zu lösen, die im Stand der Technik auftauchen und es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Halbleitereinrichtung zur Verfügung zu stellen, das den Herstellungsprozess für einen Kondensator in einer Halbleitereinrichtung vereinfachen kann und dessen Herstellungskosten verringern kann.
  • Um diese Aufgabe zu verwirklichen, wird ein Verfahren zur Herstellung einer Halbleitereinrichtung zur Verfügung gestellt, das die Schritte aufweist: ein Halbleitersubstrat wird zur Verfügung gestellt, auf dem ein Transistor, der aus einer Gateelektrode, und einer Source/Drain hergestellt ist, ausgebildet ist; eine erste isolierende Schicht wird auf dem Halbleitersubstrat ausgebildet, wobei Bitleitungs-Kontaktlöcher und ein Speicherknotenkontaktloch in der isolierenden Schicht ausgebildet werden, um die Source/Drain freizulegen; ein Bitleitungskontaktflecken bzw. -anschluss und ein Speicherknoten werden in den Bitleitungskontaktlöchern und dem Speicherknotenkontaktloch ausgebildet;
    die verbleibende erste Isolationsschicht zwischen dem Bitleitungskontaktflecken bzw. - anschluss und dem Speicherknoten wird entfernt; nach dem Entfernen der ersten Isolationsschicht wird eine zweite Isolationsschicht auf der sich ergebenden Struktur, die den Bitleitungskontaktflecken bzw. -anschluss und den Speicherknoten enthält, ausgebildet; eine erste leitende Schicht wird auf der zweiten isolierenden Schicht ausgebildet;
    eine dritte isolierende Schicht wird auf der ersten leitenden Schicht ausgebildet; ein Bitleitungskontaktloch wird durch selektives Entfernen der ersten leitenden Schicht und der dritten isolierenden Schicht ausgebildet, die der oberen Oberfläche des Bitleitungskontaktflecken bzw. -anschlusses gegenüber ist; und eine zweite leitende Schicht wird in den Bitleitungskontaktlöchern ausgebildet.
  • Bei dieser Ausführungsform nach der vorliegenden Erfindung verkörpert die erste leitende Schicht eine Plattenelektrode und die zweite leitende Schicht verkörpert eine Bitleitung.
  • Auch der Schritt zum Ausbilden des Bitleitungskontaktfleckens bzw. -anschlusses und des Speicherknotens wird unter Verwendung von zumindest einer Schicht ausgeführt, die aus einer Gruppe ausgewählt ist, die zusammengesetzt ist aus einer anisotropen epitaktischen Siliziumschicht, einer anisotropen Polysiliziumschicht, einer anisotropen selektiven Wolframschicht, einer isotropen epitaktischen Siliziumschicht und einer isotropen Polysiliziumschicht.
  • Zusätzlich weist ein Schritt zur Ausbildung eines Bitleitungskontaktfleckens bzw. -anschlusses und des Speicherknotens mit einer anisotropen Polysiliziumschicht auf: eine anistrope Polysiliziumschicht wird auf der ersten isolierenden Schicht ausgebildet, die folglich die Bitleitungskontaktlöcher und das Speicherknotenkontaktloch füllt, die in der ersten isolierenden Schicht hergestellt worden sind, und ein Bitleitungskontaktflecken bzw. -anschluss und ein Speicherknoten werden durch Ausführung eines CMP-Verfahrens aus der anisotropen Polysiliziumschicht ausgebildet.
  • Auch ist die Selektionsrate des Ätzens zwischen der zweiten isolierenden Schicht, der ersten leitenden Schicht und einer Kondensatorisolationsschicht ungefähr 1 : 1 : 1.
  • Ferner weist das Verfahren zur Herstellung einer Halbleitereinrichtung nach der vorliegenden Erfindung auf, dass eine Abstandshalterisolationsschicht an den Seitenwänden der Bitleitungskontaktlöcher ausgebildet wird.
    • Kurzbeschreibung der Darstellungen
  • Die obige und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden, im Einzelnen dargelegten Beschreibung deutlich, die in Verbindung mit den begleitenden Darstellungen zu studieren ist, in welchen:
  • Fig. 1 bis 3 querschnittliche Ansichten sind, um jeden Schritt eines Verfahrens zur Herstellung einer Halbleitereinrichtung gemäß der vorliegenden Erfindung darzustellen.
    • Detaillierte Beschreibung der bevorzugten Ausführungsformen
  • Nachfolgend wird eine bevorzugte Ausführungsform der vorliegenden Erfindung auf die Bezugnahme auf die begleitenden Darstellungen beschrieben. In der folgenden Beschreibung und den folgenden Darstellungen werden die gleichen Bezugsziffern verwendet, um die gleichen oder ähnliche Bestandteile zu bezeichnen und folglich wird eine Wiederholung der Beschreibung der gleichen oder ähnlicher Bestandteile weggelassen.
  • Die Fig. 1 bis 3 sind querschnittliche Ansichten, um jeden Schritt eines Verfahren zur Herstellung einer Halbleitereinrichtung gemäß der vorliegenden Erfindung darzustellen.
  • Bezugnehmend auf Fig. 1 werden gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung eine Feldoxidschicht 23, die einen aktiven Bereich definiert, und ein inaktiver Bereich zuerst in einem Halbleitersubstrat 21 ausgebildet, und daraufhin folgend werden eine Gate-Isolationsschicht 25, eine Gateelektrode 27 und eine Maskenisolationsschicht 29 in dem aktiven Bereich des Halbleitersubstrates 21 ausgebildet.
  • Dann werden Verunreinigungen, die eine niedrige Konzentration haben, in das Halbleitersubstrat 21 unter beide Stellen der Maskenisolationsschicht 29 implantiert, um einen N- LDD-Bereich 31 auszubilden, wodurch ein Nitritschichtabstandshalter 33 an der Seite der Gateelektrode 27 erzeugt wird.
  • Als nächstes werden an Kontaktflecken 35 für eine Bitleitung und ein Speicherknotenkontaktfleck 37 auf dem LDD-Bereich 33 vom N-Typ unter Verwendung entweder einer anisotropen epitaktischen Siliziumschicht oder einer anisotropen Polysiliziumschicht, oder sowohl einer isotropen epitaktischen Siliziumschicht und einer isotropen Polysiliziumschicht ausgebildet.
  • Bezugnehmend auf Fig. 2 wird eine erste isolierende Schicht 38 auf der sich ergebenden Struktur abgeschieden, und eine thermisch isolierende Schicht (nicht gezeigt) wird dick auf der ersten isolierenden Schicht 38 abgeschieden, wobei dann ein CMP-Prozess durchgeführt wird, um die sich ergebende Struktur zurückzupolieren bzw. abzutragen, wobei folglich der Bitleitungskontaktflecken 35 und der Speicherknotenkontaktflecken 37 freigelegt werden.
  • Dann werden, wenn gewünscht, eine anisotrope epitaktische Schicht, eine anistrope selektive Wolframschicht oder eine anisotrope Polysiliziumschicht in den zweiten Bitleitungskontaktflecken (nicht gezeigt) und das Speicherknotenkontaktfleckenkontaktloch (nicht gezeigt) unter Verwendung des ersten Bitleitungskontaktfleckens 35 und des Speicherknotenkontaktfleckens 37 als Keime gewachsen bzw. aufgewachsen, wodurch ein zweiter Bitleitungskontaktflecken bzw. -anschluss 39a und ein Speicherknoten 39b vom Typ eines Pfeilers oder Ständers ausgebildet werden.
  • Als nächstes wird die (nicht gezeigte) verbleibende thermoisolierende Schicht entfernt und eine Kondensatorisolationsschicht 41 wird auf der Oberfläche der gesamten sich ergebenden Struktur ausgebildet, einschl. dem zweiten Bitleitungskontaktflecken 39a und dem Speicherknoten 39b vom Pfeiler- bzw. Ständertyp, und dann wird die Elektrodenplatte 43 auf der Kondensatorisolationsschicht 41 ausgebildet.
  • Nachfolgend wird eine zweite Isolationsschicht 45 auf der Elektrodenplatte 43 dick abgeschieden, um zu einer Einebnung der sich ergebenden Struktur zu führen, und ein Photoresistfilmmuster bzw. eine Photolackstruktur 47, die die zweite isolierende Schicht 45, die dem zweiten Bitleitungskontaktflecken 39a gegenüber ist, freilegt, wird auf der zweiten isolierenden Schicht 45 ausgebildet.
  • Dann werden Bitleitungskontaktlöcher 49 durch selektives Entfernen der freigelegten zweiten isolierenden Schicht 45 unter Verwendung des Photoresistfilmmusters bzw. der Photolackstruktur 47 als Ätzmaske ausgebildet.
  • Nun bezugnehmend auf Fig. 3 werden Abstandshalter isolierende Schichten 51 an den Seitenwänden der Bitleitungskontaktlöcher 49 nach dem Entfernen des Photolackmusters 45 ausgebildet, und eine leitende Schicht 43 zur Herstellung der Bitleitungen, die elektrisch an die zweiten Bitleitungskontaktflecken 39a angeschlossen werden, wird auf der zweiten isolierenden Schicht 45 ausgebildet, die das Bitleitungskontaktloch 49 enthält, das zwischen den Abstandshalterisolationsschichten 51 ausgebildet worden ist.
  • Dann wird, obwohl in der Darstellung nicht gezeigt, eine Bitleitung (nicht gezeigt) durch selektives Strukturieren der leitenden Schicht 53 unter Verwendung einer Bitleitungsmaske (nicht gezeigt) hergestellt.
  • Alternativ wird gemäß einer anderen Ausführungsform der vorliegenden Erfindung eine isolierende Schicht (nicht gezeigt) auf der gesamten sich ergebenden Struktur abgeschieden, einschl, dem ersten Bitleitungskontaktflecken bzw. -anschluss 35 und dem Speicherknotenkontaktflecken bzw. -anschluss 37, und dann wird eine Photolackstruktur (nicht gezeigt) auf der isolierenden Schicht ausgebildet, um den ersten Bitleitungskontaktflecken 35 und den Speicherknotenkontaktflecken 37 freizulegen, ohne eine thermoisolierende Schicht (nicht gezeigt) in dem Verfahren zum Ausbilden des zweiten Bitleitungskontaktfleckens 39a und des Speicherknotens 39b vom Pfeiler- bzw. Ständertyp auszubilden.
  • Als nächstes werden ein Kontaktloch zur Ausbildung eines zweiten Bitleitungskontaktfleckens und ein Kontaktloch zur Ausbildung eines Speicherknotens durch Strukturieren der isolierenden Schicht (nicht gezeigt) unter Verwendung der Photolackstruktur (nicht gezeigt) als eine Ätzmaske ausgebildet.
  • Nachfolgend wird eine Polysiliziumschicht auf der sich ergebenden Struktur abgeschieden, die das Kontaktloch zur Ausbildung eines zweiten Bitleitungskontaktfleckens und das Kontaktloch zur Ausbildung eines Speicherknotens enthält, um das Kontaktloch zur Ausbildung eines zweiten Bitleitungskontaktfleckens und des Kontaktlochs zur Ausbildung eines Speicherknotens zu füllen, und ein CMP-Verfahren wird durchgeführt, um die Herstellung des zweiten Bitleitungskontaktfleckens und des Speicherknotens zu ergeben.
  • Dann werden die nachfolgenden Verfahren bzw. Prozesse durchgeführt, wie sie bei der ersten Ausführungsform der vorliegenden Erfindung durchgeführt werden.
  • Die folgenden Vorteile werden gemäß dem Verfahren zur Herstellung einer Halbleitereinrichtung nach der vorliegenden Erfindung erzielt.
  • Bei der vorliegenden Erfindung werden Herstellungskosten verringert, weil Kontaktlöcher zu einer bzw. zur gleichen Zeit ausgebildet werden können, indem das Kontaktloch für den zweiten Bitleitungskontaktflecken mit einer selektiven Ätzrate zwischen der zweiten isolierenden Schicht, der Plattenelektrode und der den Kondensator isolierenden Schicht durchgeführt werden, wobei die Rate bei 1 : 1 : 1 ist. Ferner werden separate Masken, eine zur Ausbildung des Speicherknotens und eine andere für den Speicherknotenkontakt nicht benötigt.
  • Folglich kann die vorliegende Erfindung unnötige getrennte Maskierungsverfahren abkürzen, wie etwa einen getrennten Maskierungsprozess für den Speicherknotenkcintakt und ein getrenntes Maskierungsverfahren für den Speicherknoten, wodurch das Herstellungsverfahren vereinfacht wird und die Herstellungskosten verringert werden.
  • Obwohl eine bevorzugte Ausführungsform nach der vorliegenden Erfindung zu darstellerischen Zwecken beschrieben worden ist, werden die Fachleute im Stand der Technik erkennen, dass verschiedene Abwandlungen, Hinzufügungen und Ersetzungen moglich sind, ohne den Bereich und den Geist der Erfindung zu verlassen, wie er in den beygefügten Ansprüchen offenbart ist.
  • Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitereinrichtung, das die Schritte aufweist: ein Halbleitersubstrat wird zur Verfügung gestellt, auf den ein Transistor ausgebildet ist, der aus einer Gateelektrode, einer Source/Drain gemacht ist; eine erste Isolationsschicht wird auf dem Halbleitersubstrat ausgebildet, wobei Bitleitungskontaktlöcher und ein Speicherknotenkontaktloch in der isolierenden Schicht ausgebildet werden, um die Source und die Drain freizulegen; Bitleitungskontaktflecken und ein Speicherknoten werden in den Bitleitungskontaktlöchern und dem Speicherknotenkontaktloch ausgebildet; die erste Isolationsschicht, die zwischen den Bitleitungskontaktflecken und dem Speicherknoten verbleibt, wird entfernt; nach dem Entfernen der ersten isolierenden Schicht wird eine zweite isolierende Schicht auf der sich ergebenden Struktur einschl. den Bitleitungskontaktflecken bzw. -anschlüssen und dem Speicherknoten ausgebildet; eine erste leitende Schicht wird auf der zweiten isolierenden Schicht ausgebildet; eine dritte isolierende Schicht wird auf der ersten leitenden Schicht ausgebildet; Bitleitungskontaktlöcher werden durch selektives Entfernen der ersten leitenden Schicht und der dritten isolierenden Schicht, die der oberen Oberfläche des Bitleitungskontaktfleckens gegenüber ist, ausgebildet; und eine zweite leitende Schicht wird in den Bitleitungskontaktlöchern ausgebildet.

Claims (6)

1. Verfahren zur Herstellung einer Halbleitereinrichtung, das die Schritte aufweist:
ein Halbleitersubstrat wird zur Verfügung gesellt, auf dem ein Transistor, hergestellt aus einer Gateelektrode, einer Source/Drain, ausgebildet wird; eine erste isolierende Schicht wird auf dem Halbleitersubstrat ausgebildet, wobei Bitleitungskontaktlöcher und ein Speicherknotenkontaktloch in der isolierenden Schicht ausgebildet werden, um die Source und die Drain freizulegen;
Bitleitungskontaktflecken bzw. -anschlüsse und ein Speicherknoten werden in den Bitleitungskontaktlöchern und in dem Speicherknotenkontaktloch ausgebildet;
die erste isolierende Schicht, die zwischen dem Bitleitungskontaktflecken und dem Speicherknoten verbleibt, wird entfernt;
nach dem Entfernen der ersten isolierenden Schicht wird eine zweite isolierende Schicht auf der sich ergebenden Struktur einschl. dem Bitleitungskontaktflecken und dem Speicherknoten ausgebildet;
eine erste leitende Schicht wird auf der zweiten isolierenden Schicht ausgebildet;
eine dritte isolierende Schicht wird auf der ersten leitenden Schicht ausgebildet; Bitleitungskontaktlöcher werden durch selektives Entfernen der eisten leitenden Schicht und der dritten isolierenden Schicht gegenüber der oberen Oberfläche des Bitleitungskontaktfleckens ausgebildet; und
eine zweite leitende Schicht wird in den Bitleitungskontaktlöchern ausgebildet.
2. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 1, wobei die erste leitende Schicht eine Plattenelektrode bildet und die zweite leitende Schicht eine Bitleitung bildet.
3. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 1, wobei der Schritt zur Ausbildung des Bitleitungskontaktfleckens und des Speicherknotens durchgeführt wird, indem irgendeine Schicht verwendet wird, die aus einer Gruppe ausgewählt ist, die aus einer anisotropen epitaktischen Siliziumschicht, einer anisotropen Polysiliziumschicht, einer anisotropen selektiven Wolframschicht, einer isotropen epitaktischen Siliziumschicht und einer isotropen Polysiliziumschicht zusammengesetzt ist.
4. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 3, wobei ein Schritt zur Ausbildung des Bitleitungskontaktfleckens und des Speicherknotens mit einer anisotropen Polysiliziumschicht aufweist:
eine anisotrope Polysiliziumschicht wird auf der ersten isolierenden Schicht ausgebildet, folglich die Bitleitungskontaktlöcher und das Speicherknotenkontaktloch füllend, die in der ersten isolierenden Schicht hergestellt worden sind; und
Bitleitungskontaktflecken bzw. -anschlüsse und ein Speicherknoten werden durch Durchführung eines CMP-Verfahrens auf der anisotropen Polysiliziumschicht ausgebildet.
5. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, wobei eine selektive Ätzrate zwischen der zweiten isolierenden Schicht, der ersten leitenden Schicht und einer Kondensatorisolationsschicht ungefähr 1 : 1 : 1 beträgt.
6. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, das ferner den Schritt zur Ausbildung einer Abstandshaltertrenn- bzw. Isolationsschicht an den Seitenwänden der Leitungskontaktlöcher umfasst.
DE10260155A 2001-12-24 2002-12-20 Verfahren zur Herstellung einer Halbleitereinrichtung Expired - Fee Related DE10260155B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2001-0084009 2001-12-24
KR10-2001-0084009A KR100449321B1 (ko) 2001-12-24 2001-12-24 반도체소자의 제조방법

Publications (2)

Publication Number Publication Date
DE10260155A1 true DE10260155A1 (de) 2003-07-03
DE10260155B4 DE10260155B4 (de) 2009-06-10

Family

ID=19717492

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10260155A Expired - Fee Related DE10260155B4 (de) 2001-12-24 2002-12-20 Verfahren zur Herstellung einer Halbleitereinrichtung

Country Status (4)

Country Link
US (1) US6867095B2 (de)
JP (1) JP2003209190A (de)
KR (1) KR100449321B1 (de)
DE (1) DE10260155B4 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100568862B1 (ko) * 2004-01-12 2006-04-10 삼성전자주식회사 반도체 소자의 콘택 형성방법
TWI281231B (en) * 2004-12-20 2007-05-11 Hynix Semiconductor Inc Method for forming storage node of capacitor in semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5675176A (en) 1994-09-16 1997-10-07 Kabushiki Kaisha Toshiba Semiconductor device and a method for manufacturing the same
US6242772B1 (en) 1994-12-12 2001-06-05 Altera Corporation Multi-sided capacitor in an integrated circuit
US5648291A (en) * 1996-06-03 1997-07-15 Vanguard International Semiconductor Corporation Method for fabricating a bit line over a capacitor array of memory cells
KR100356826B1 (ko) * 1997-05-29 2004-05-17 주식회사 하이닉스반도체 반도체장치 및 그의 제조방법
US6207523B1 (en) * 1997-07-03 2001-03-27 Micron Technology, Inc. Methods of forming capacitors DRAM arrays, and monolithic integrated circuits
JP3219051B2 (ja) * 1998-05-08 2001-10-15 日本電気株式会社 半導体装置の製造方法
KR20000027653A (ko) * 1998-10-28 2000-05-15 김영환 디램 셀 제조방법
US6365453B1 (en) * 1999-06-16 2002-04-02 Micron Technology, Inc. Method and structure for reducing contact aspect ratios
KR100343291B1 (ko) * 1999-11-05 2002-07-15 윤종용 반도체 장치의 커패시터 형성 방법
KR100313084B1 (ko) * 1999-12-17 2001-11-07 박종섭 반도체장치의 제조방법
KR20010066337A (ko) * 1999-12-31 2001-07-11 박종섭 반도체소자의 제조방법
US6300191B1 (en) * 2001-02-15 2001-10-09 Taiwan Semiconductor Manufacturing Company Method of fabricating a capacitor under bit line structure for a dynamic random access memory device
US6503796B1 (en) * 2001-07-16 2003-01-07 Taiwan Semiconductor Manufacturing Company Method and structure for a top plate design for making capacitor-top-plate to bit-line-contact overlay margin

Also Published As

Publication number Publication date
US20030119252A1 (en) 2003-06-26
JP2003209190A (ja) 2003-07-25
KR20030053961A (ko) 2003-07-02
KR100449321B1 (ko) 2004-09-18
DE10260155B4 (de) 2009-06-10
US6867095B2 (en) 2005-03-15

Similar Documents

Publication Publication Date Title
DE102004003315B4 (de) Halbleitervorrichtung mit elektrischem Kontakt und Verfahren zur Herstellung derselben
DE69211093T2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit selbstjustierten Kontakten zwischen eng beabstandeten Strukturen
DE10107125B4 (de) Verfahren zum Ausbilden von Kontaktlöchern in einer integrierten Schaltungsvorrichtung durch selektives Ätzen einer Isolationsschicht, um die zu einem Halbleiterbereich benachbarte selbstausrichtende Kontaktfläche zu vergrößern, und dadurch ausgebildeter Kontakt in einer integrierten Schaltungsvorrichtung
DE69621412T2 (de) Verfahren zur Herstellung einer Halbleitereinrichtung mit einem aus einer Grube herausragenden Isolationsoxid
DE102004021636B4 (de) Halbleitervorrichtung mit selbstausgerichtetem vergrabenem Kontaktpaar und Verfahren zum Ausbilden desselben
DE102004009597A1 (de) Verfahren zur Herstellung einer Halbleiterbaugruppe
DE19704149B4 (de) Verfahren zum Herstellen einer Metallverdrahtung an einem Halbleiterbauteil sowie nach diesem Verfahren hergestellte Metallverdrahtung
DE102008048651A1 (de) Stapelkondensator in einem Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102005029313A1 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
DE102020101247B4 (de) Tiefe grabenisolationsstruktur und verfahren zu deren herstellung
DE10206149C1 (de) Verfahren zur Herstellung von Kontakten
DE69214339T2 (de) Struktur und Verfahren für die Bildung selbstjustierender Kontakte
DE102005031389A1 (de) Widerstandselement mit einem gleichförmigen, von Verfahrensschwankungen unabhängigen Widerstandswert; Integrierte Halbleitervorrichtung mit einem solchen Widerstandselement, sowie Herstellungsverfahren dafür
DE19925657B4 (de) Verfahren zum Ausbilden eines selbstpositionierenden Kontakts in einem Halbleiterbauelement
DE102005026315A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE102004007244B4 (de) Verfahren zur Bildung einer Leiterbahn mittels eines Damascene-Verfahrens unter Verwendung einer aus Kontakten gebildeten Hartmaske
DE19860884A1 (de) Verfahren zur Herstellung eines Dram-Zellenkondensators
DE102013112137A1 (de) Verfahren zum Verarbeiten eines Dies
DE69032074T2 (de) Verfahren zur Herstellung eines Halbleiterbauteils
DE10261404B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE102005062937A1 (de) Halbleitereinrichtung und Verfahren zu deren Herstellung
DE102020100001B4 (de) Integrierter Schaltkreis mit einer Mehrzahl von Speicherprüfstrukturen und Verfahren zu dessen Herstellung sowie Speicherprüfstruktur einer eingebetteten Speichervorrichtung
DE102015107417A1 (de) Halbleiterbauelementstruktur und Verfahren zu ihrer Herstellung
DE19603794B4 (de) Verfahren zum Ausbilden einer Doppelwanne für Halbleiteranordnungen
DE10259701A1 (de) Transistor vom zylindrischen Typ mit einer vertikalen Silizium-auf-Isolator-Struktur und Herstellungsverfahren dafür

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8127 New person/name/address of the applicant

Owner name: DONGBUANAM SEMICONDUCTOR INC., SEOUL/SOUL, KR

8127 New person/name/address of the applicant

Owner name: DONGBU ELECTRONICS CO.,LTD., SEOUL/SOUL, KR

8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20130702