JP2003162041A

JP2003162041A - 光近接効果補正方法及び光近接効果補正システム

Info

Publication number: JP2003162041A
Application number: JP2001359956A
Authority: JP
Inventors: Atsuhiko Ikeuchi; 敦彦池内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-11-26
Filing date: 2001-11-26
Publication date: 2003-06-06
Anticipated expiration: 2021-11-26
Also published as: JP3615182B2; US20030115569A1; US6952818B2

Abstract

(57)【要約】【課題】レイアウトパターン、マスクパターンを短時
間で適切に補正し、ほとんどのパターンに対応したＯＰ
Ｃを早期に立ち上げる。【解決手段】ＯＰＣ不適合パターン及びその対策をラ
イブラリ記憶装置に格納する登録手段１０と、レイアウ
ト設計を行うレイアウト設計手段１９、ＯＰＣを行うＯ
ＰＣ手段２０、リソグラフィ・ルール・チェックとして
危険箇所の抽出を行う危険箇所抽出手段２５のうちの少
なくとも１の手段において、得られた設計パターンに対
してライブラリ記憶装置４１に格納されているＯＰＣ不
適合パターンとパターンマッチングを行うパターンマッ
チング手段１８とを含む光近接効果補正システムであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト設計、マスクデータ作成検証処理に関する光
近接効果補正（以下において「ＯＰＣ」と言う。）シス
テム及びその方法に係わる。

【０００２】

【従来の技術】半導体装置の微細化に伴い、光学露光方
式で微細なマスクのパターン形状をウエハ上に忠実に形
成することが次第に困難になる。このため、微細化され
たマスクパターンにおいては予めマスクパターンに図形
を付加したり、疎密に応じてサイズを補正するＯＰＣが
行われている。このＯＰＣは、ルールベースＯＰＣとモ
デルベースＯＰＣという手法で実現されている。「ルー
ルベースＯＰＣ」とは、ＯＰＣテストパターンの転写結
果から得られた実測値をベースに、ライン幅毎、スペー
ス毎に近接効果によるひずみ量との相関表を作成し、レ
イアウト・パターンに変更を加えるルールを作成し、こ
のルールにより補正を実現する方法である。すなわち、
ルールベースＯＰＣは、回路パターンにおけるパターン
カテゴリごとにＯＰＣパターンの作成ルールを規定し、
規定した作成ルールに従ってＯＰＣパターンを作成する
方法である。このルールベースＯＰＣは、ライン・アン
ド・スペース・パターンのように、近接図形を一次元的
に調べて補正する処理を得意としている。一方、「モデ
ルベースＯＰＣ」とは、リソグラフィ・シミュレーショ
ンをベースとしたモデルを用いた補正であり、パターン
転写結果から得られた実測値をもとに、モデルをキャリ
ブレーション（調整）し、さらに詳細に複雑なプロセス
に対応することを可能とする方法である。すなわち、モ
デルベースＯＰＣは、加工寸法をシミュレーションする
モデル式を用いて、加工後のマスクパターンの寸法が設
計パターンと一致するように算出する方法である。この
モデルベースＯＰＣは、近接図形の効果を二次元的に調
べて補正する処理を得意とし、ルールベースＯＰＣに比
べて処理時間はかかるが、全般的な補正精度は高い。近
年の先端デバイスでは、二次元的補正を行うＯＰＣが必
要とされ、これが比較的容易に実現できるモデルベース
ＯＰＣが使用されている。また、ルールベースＯＰＣと
モデルベースＯＰＣとを組み合わせて補正する手法も使
用されている。

【０００３】しかし、プロセス世代を増す毎に、ＯＰＣ
に要求される精度は高くなってきており、正しく補正す
ることが出来ないパターンが増えてきている。これに対
して、モデルベースＯＰＣにおいて、実測値をベースに
したキャリブレーションで全てを対応させることは、実
測値の測定時間及び膨大な量のデータに対する調整が難
しいという点において現実的な方法ではない。そのた
め、（ａ）要求精度が異なる領域等があれば、それぞれ
に対して特化したモデルを作成し、使い分ける方法；ま
たは、（ｂ）マスク製造、ウエハ上へのリソグラフィ、
エッチング等のリソグラフィ以降のウエハ加工プロセス
等、それぞれの工程に特化したモデル（またはルール）
を使用した方が精度の向上が図れる場合（例えば、エッ
チングにおける近接効果の傾向が、他の工程における近
接効果の傾向と異なるとき等）は、異なるモデル（また
はルール）を作成し、各工程用の補正を順次行う方法が
用いられる。

【０００４】次に、図１２に従来の高精度ＯＰＣ処理の
全体フローを示す。

【０００５】（イ）ステップＳ２０１のレイアウト設計
段階において、ＤＲＣ（デザイン・ルール・チェック）
／ＬＶＳ（レイアウト対スケマティック）等を用いてレ
イアウト検証を行う。ここで、ＤＲＣとは、設計したマ
スクパターンが設計ルールに適合しているか否かを検証
するソフトウェアのことである。従って、設計規則違反
は、ＤＲＣにおいて見つけられる。また、ＬＶＳとは、
レイアウト対スケマティックを検証するソフトウェア
で、これを用いて元のスケマティックとそのレイアウト
の整合性を検証するものである。その後、検証済のレイ
アウト設計データを図１３のレイアウト記憶装置４３に
格納する。図１４（ａ）にＯＰＣ処理前のパターン（図
形９０、９１）、図１４（ｂ）にＯＰＣ処理後のパター
ン（図形９０、９１、補正部分９２ａ、９３ａ）を示
す。

【０００６】（ロ）次に、ステップＳ２０２のＯＰＣで
は、ステップＳ２０１で設計された検証済みのレイアウ
トデータに対して、ＯＰＣ処理を行う。尚、ここでは、
ＯＰＣ処理の前処理においてはＯＰＣ対象図形の抽出・
合成等、ＯＰＣ処理の後処理においてはマスクデータと
して出力する図形の合成等を行う。

【０００７】（ハ）次に、ステップＳ２０３のＯＰＣル
ール・チェックにおいて、ＯＰＣ後のパターンの図形的
な正当性をＤＲＣを用いて検証する。例えば、ＯＰＣル
ール・チェックでは、取り決めたマスク検査及び作製に
おける限界値、ウエハ・プロセスにおける限界値を違反
した補正がなされていないかを検証する。

【０００８】（ニ）次にステップＳ２０４のリソグラフ
ィ・ルール・チェックにおいて、ＯＰＣ前後のパターン
を入力し、ＯＰＣ後（又はＯＰＣ前）のエッジ（ＯＰＣ
対象図形の辺）毎に簡易なリソグラフィ・シミュレーシ
ョンを実行することにより、所望のパターンのエッジと
のズレが指定値よりも大きなものを危険箇所として出力
することを行う。例えば、図１４（ｃ）に示す例では、
危険箇所となるエッジ９２ｃ、９３ｃが指定した許容誤
差をオーバーする場合、抽出される。

【０００９】（ホ）次に、ステップＳ２０５において、
危険箇所を含む危険箇所近傍パターン（図１４（ｃ）危
険箇所となるエッジ９２ｃ、９３ｃ参照）を読込み、危
険箇所近傍パターンに対して詳細なリソグラフィ・シミ
ュレーションを実行することにより、図１４（ｄ）に示
すような転写イメージ９４、９５を取得する。

【００１０】（ヘ）そして、ステップＳ２０６におい
て、転写イメージ出力による判定を行い、ＯＰＣ結果の
問題の有無を判断する。ステップＳ２０６の判定によ
り、問題がある場合は、ステップＳ２０１又はステップ
Ｓ２０２の処理へ戻り、回避策等を検討し、レイアウト
を変更したり、ＯＰＣ設定を最適化する等、対処する。
ステップＳ２０６の判定により、問題がなければ、ステ
ップＳ２０７において、ＯＰＣ検証済みのデータを電子
ビーム（ＥＢ）描画用のデータに変換し、ステップＳ２
０８のマスク（レティクル）製造の工程に進む。以上の
（ハ）〜（へ）のステップＳ２０３〜Ｓ２０６までの処
理がＯＰＣ検証である。そして、このＯＰＣ検証は、図
１３のステップＳ３４、Ｓ３８、Ｓ４２等の細分化され
た各ＯＰＣ処理後においてもそれぞれ行われる。

【００１１】（ト）そして、ステップＳ２０８のマスク
製造の工程において製造された複数枚のフォトマスクか
らなるセットは、ステップＳ２０９で、それぞれ検査さ
れ、問題がなければ、ステップＳ２１０のウエハ上への
リソグラフィ工程へ進む。ステップＳ２１０では、ウエ
ハ上にフォトレジスト膜をスピンナーを用いて塗布し、
ステッパーに搭載されたフォトマスク（レティクル）を
用いて、フォトレジスト膜を露光する。更に、現像、リ
ンス、ポストベーク、キュア等の工程を経て、ステップ
Ｓ２１１のリソグラフィ検査の工程へ進む。ステップＳ
２１１において、ウエハ上のフォトレジストパターンの
検査が行われた結果、問題がなければ、ステップＳ２１
２のエッチング工程へ進む。ステップＳ２１２では、反
応性イオンエッチング（ＲＩＥ）等により、ウエハ上に
形成されたフォトレジスト膜をエッチングマスクとして
フォトレジスト膜の下層の薄膜をエッチングする。エッ
チングが終了すると、ステップＳ２１３のエッチング形
状の検査へ進む。ステップＳ２０９のマスク検査、ステ
ップＳ２１１のリソグラフィ検査、ステップＳ２１３の
エッチング形状検査の結果、問題があれば、ステップＳ
２０２の処理へ戻り、ＯＰＣ設定の修正を行う。また、
レイアウト修正が必要なものについては、ステップＳ２
０１の処理へ戻りレイアウト修正を行う。

【００１２】

【発明が解決しようとする課題】上述してきた従来のＯ
ＰＣ及びＯＰＣ検証フローでは、転写イメージを取得す
るリソグラフィ・シミュレーション時間と、リソグラフ
ィ・シミュレーションの結果危険箇所として出力された
パターンとを解析し、対策を検討する時間及び工程数
は、多大なものであり、検証に多大な時間を要するとい
う問題がある。また、各領域毎、各工程毎にＯＰＣ処理
後にリソグラフィ・ルール・チェックを行い、その後、
転写イメージの詳細なシミュレーションを行うというフ
ローを繰り返し行わなければならず、半導体集積回路の
製造までに、多大な時間を要した。また、従来は、各工
程又は各領域において、パターンが不適合であると判断
されるたび、フローの始めに戻り、ＯＰＣ設定の変更を
行うか、レイアウト設計の変更を行う等していたため、
多くの時間を要しなければならなかった。更に、ＯＰＣ
検証結果をもとにＯＰＣの設定等を変更し、精度向上を
図っているが、他のパターンに与える副作用等による精
度劣化の問題もあり、ＯＰＣの最適化は困難になってき
ている。

【００１３】また、図１５に示すように、ＯＰＣ補正対
象エッジの分類例として、ライン端８０ａ、ライン部８
０ｂ、内部コーナー８０ｃ、外部コーナー８０ｄ等があ
げられる。まず、図１６（ａ）に示すように、パターン
８１の有するライン端８３ａとパターン８２の有する外
部コーナー８４ａが接近する部分について、制約のない
（またはデフォルト値である）ルール又はモデルによる
補正を考えてみる。この場合、図１６（ｂ）に示すよう
に、補正部分８３ｂ及び８４ｂにより、図形８１及び８
２のスペースが詰まりすぎる傾向にあり、転写後に図形
８１と８２がショートしてしまう危険性がある。従っ
て、ＯＰＣ処理を行うに際して、図１６（ｃ）に示すよ
うに、ライン端８３ｃと外部コーナー８４ｃに適切な最
小スペースを確保することができる制約値を与え、ショ
ートする危険性を回避する必要がある。

【００１４】そこで、図１５に示すように分類したエッ
ジの種類（８０ａ、８０ｂ、８０ｃ、８０ｄ等）毎に、
きめ細かい補正の設定を行うことにより、それぞれのパ
ターンに特化した対策が可能となるが、現実には新たな
パターンバリエーションに柔軟に対応することは難し
い。例えば、図１６（ｃ）に示すような、補正制約値に
おいても、周辺環境及びパターン自体の線幅等の違いに
より、異なる値が必要となる場合も生じてくる。

【００１５】更に、メモリ混載チップ等におけるロジッ
ク部、メモリ部（メモリセル内部、セル端部、セル周辺
部等）等のチップ上の領域毎、又はレティクル製造、ウ
エハ上でのリソグラフィ、エッチング・プロセス等の工
程毎に、最適なＯＰＣが行われても全体の平均的な精度
を向上させるものであって、パターンによっては対応す
ることができないものもあり、パターン毎に特化した対
策が必要となっている。尚、メモリ部は、メモリセル内
部、セル端部、セル周辺部等に分けられ、それぞれにお
いても異なったＯＰＣが行われる。

【００１６】前述してきたように、従来の手法では、ほ
とんどのパターン・バリエーションに対応したＯＰＣを
早期に立ち上げることは難しい。

【００１７】本発明は上述の如き従来の課題を解決する
ためになされたもので、その目的は、パターンを短時間
で適切に補正し、ほとんどのパターンに対応したＯＰＣ
を早期に立ち上げることである。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は、（イ）ＯＰＣ不適合パター
ン及びその対策をライブラリ記憶装置に格納するステッ
プ；（ロ）レイアウト設計、ＯＰＣ、リソグラフィ・ル
ール・チェック、危険箇所の登録のうちの少なくとも１
の段階において、得られた設計パターンに対してライブ
ラリ記憶装置に格納されているＯＰＣ不適合パターンと
パターンマッチングを行うステップとを含む光近接効果
補正方法としたことである。

【００１９】「ＯＰＣ不適合パターン」は、ＯＰＣにと
って厳しい条件となりそうなＯＰＣテストパターンまた
は製品処理のＯＰＣ検証でＯＰＣ不適合と判断されたパ
ターンのことをいう。「対策」は、ＯＰＣ不適合パター
ンに対して問題点を改善する方法等のことをいう。「ラ
イブラリ記憶装置」は、ＯＰＣ不適合パターン及びその
対策（解決策）を格納しておくための記憶装置である。
「レイアウト設計」の段階とは、パターンマッチングに
よって抽出されたＯＰＣ不適合パターンについてＯＰＣ
適合パターンとなるようにレイアウト設計を行う段階の
ことをいう。「ＯＰＣ」の段階とは、レイアウト設計デ
ータに基づきマスクパターンとウエハ上に転写されるパ
ターンとの差異を計算し、予めマスクパターンデータに
対して光近接効果補正（ＯＰＣ）を行う段階のことをい
う。「リソグラフィ・ルール・チェック」の段階とは、
ウエハ上に転写されるパターンに対して、危険箇所の有
無を検証する段階のことをいう。「危険箇所」とは、欠
陥を起因する危険性のある箇所のことをいう。

【００２０】本発明の第１の特徴に係わるＯＰＣ方法で
は、予めＯＰＣ不適合パターンを抽出し、ライブラリ記
憶装置に格納しておくほか、処理をシンプルにしたた
め、ＯＰＣの失敗による再実行の回数を減らすことが出
来、従来に比べＯＰＣ処理時間を短くし、結果、ＯＰＣ
の高速化を実現することが出来る。また、本発明の第１
の特徴に係わるＯＰＣ方法では、各ステップにおいて、
マスクレイアウトをライブラリ記憶装置に格納されたＯ
ＰＣ不適合パターンとパターンマッチングを行うステッ
プと、一致するＯＰＣ不適合パターンの対策を抽出する
ステップと、対策に基づきマスクパターンに補正を加え
るステップと、マスクパターン、対策、及び補正後パタ
ーンをライブラリ記憶装置に登録するステップとを更に
有するため、従来複雑であり、処理時間が長かったＯＰ
Ｃ処理をシンプルな処理で実現し、ＯＰＣ処理時間を短
縮することができる。

【００２１】本発明の第２の特徴は、（イ）ＯＰＣ不適
合パターン及びその対策をライブラリ記憶装置に格納す
る登録手段と、（ロ）レイアウト設計を行うレイアウト
設計手段、ＯＰＣを行うＯＰＣ手段、リソグラフィ・ル
ール・チェックを行うリソグラフィ・ルール・チェック
手段、危険箇所を危険箇所記憶装置に格納する危険箇所
登録手段のうちの少なくとも１の手段において、得られ
た設計パターンに対してライブラリ記憶装置に格納され
ているＯＰＣ不適合パターンとパターンマッチングを行
うパターンマッチング手段とを含む光近接効果補正シス
テムとしたことである。

【００２２】「登録手段」は、レイアウト設計手段、Ｏ
ＰＣ手段、リソグラフィ・ルール・チェック手段、危険
箇所登録手段においてパターンマッチング手段により抽
出されたＯＰＣ不適合パターン、その対策、レイアウト
パターン、補正後レイアウトパターン、エラー箇所等の
データをそれぞれライブラリ記憶装置、エラー箇所記憶
装置、レイアウト記憶装置、補正後レイアウト記憶装
置、危険箇所記憶装置に登録するための手段であり、テ
ストパターンを解析するテストパターン解析手段、ＯＰ
Ｃ不適合パターンを抽出する不適合パターン抽出手段、
ＯＰＣ不適合パターンに対する修正案としての対策を解
析する対策解析手段、ＯＰＣ不適合パターンをライブラ
リ記憶装置に登録するライブラリ登録手段、レイアウト
設計データをレイアウト記憶装置に登録するレイアウト
登録手段、ＯＰＣ設定に基づき補正した後のレイアウト
を補正後レイアウト記憶装置に登録する補正後レイアウ
ト登録手段、エラーを起こす可能性のある箇所をエラー
箇所記憶装置に危険箇所登録手段から構成される。「パ
ターン・マッチング手段」は、各段階において得られた
所望の設計パターンと、ライブラリ記憶装置に格納され
ているＯＰＣ不適合パターンとのパターンマッチングを
行う。「レイアウト設計手段」は、レイアウト設計段階
において、パターンマッチング手段を用いて、ライブラ
リ記憶装置に登録されているＯＰＣ不適合パターンとレ
イアウトとのパターンマッチングを行い、ＯＰＣ不適合
パターンについてＯＰＣ適合パターンとなるようにレイ
アウト設計を行う。「ＯＰＣ手段」は、レイアウト設計
データに基づきマスクパターンとウエハ上に転写される
パターンとの差異を計算し、予めマスクパターンデータ
に対してＯＰＣを行う。「リソグラフィ・ルール・チェ
ック手段」は、ＯＰＣ前後のパターンを入力し、ＯＰＣ
後（又はＯＰＣ前）のＯＰＣ対象図形の辺（エッジ）毎
に簡易なリソグラフィ・シミュレーションを実行し、所
望のパターンのエッジとのズレが指定値よりも大きなも
のを危険箇所として抽出する。「危険箇所登録手段」
は、抽出された危険箇所について、危険箇所記憶装置に
格納する。

【００２３】本発明の第２の特徴に係わるＯＰＣシステ
ムでは、予めＯＰＣ不適合パターンを抽出し、ライブラ
リ記憶装置に格納しておくため、従来に比べてＯＰＣ処
理時間を短くすることができる。また、本発明の第２の
特徴に係わるＯＰＣシステムでは、レイアウト設計手
段、ＯＰＣ手段、リソグラフィ・ルール・チェック手
段、及び危険箇所登録手段の各手段において、マスクレ
イアウトをライブラリ記憶装置に格納されたＯＰＣ不適
合パターンとパターンマッチングを行うパターンマッチ
ング手段、一致するＯＰＣ不適合パターンの対策（ルー
ル又はモデルの変更）を抽出する対策抽出手段、対策に
基づきマスクパターンに補正を加える補正手段と、マス
クパターン、対策、及び補正後パターンをライブラリ記
憶装置に登録するライブラリ登録手段を更に有すること
によって、シンプルな処理を実現し、ＯＰＣ処理時間を
短縮することができる。

【００２４】

【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には同一又は類似の符号を付してい
る。

【００２５】以下の実施の形態の説明においては、ＯＰ
Ｃの早期立ち上げを可能とするＯＰＣ結果の妥当性を検
証するシステム及びこれを用いたＯＰＣ方法について述
べる。

【００２６】（システム全体）本発明の実施の形態に係
わるＯＰＣ検証システム１は、図１に示すように、中央
演算処理装置（ＣＰＵ）３０と、ＣＰＵ３０に接続され
た入出力制御装置３４、一時記憶装置３３、テストパタ
ーン記憶装置４０、ライブラリ記憶装置４１、エラー箇
所記憶装置４２、レイアウト記憶装置４３、補正後レイ
アウト記憶装置４４、危険箇所記憶装置４８とから少な
くとも構成されている。入出力制御装置３４には、入力
装置３１、出力装置３２、パターン検査手段３５等が接
続されている。パターン検査手段３５には、マスク検査
装置３６、レジストパターン検査装置３７、エッチング
形状検査装置３８等が含まれる。

【００２７】ＣＰＵ３０には、登録手段１０、パターン
マッチング手段１８、レイアウト設計手段１９、ＯＰＣ
手段２０、ＯＰＣ検証手段２３が少なくとも含まれてい
る。更に、図示を省略しているが、ＣＰＵ３０には、デ
ータベース管理手段等他の種々の手段が備えられてい
る。たとえば、テストパターン記憶装置４０、ライブラ
リ記憶装置４１、エラー箇所記憶装置４２、レイアウト
記憶装置４３、補正後レイアウト記憶装置４４、危険箇
所記憶装置４８との入出力が必要な場合は、このデータ
ベース管理手段を介して、必要なファイルの格納場所を
探し、ファイルの読み出し・書き込み処理がなされる。
登録手段１０は、必要なデータを抽出し、適宜、データ
ベース管理手段を用いてＣＰＵ３０に接続している各記
憶装置にデータを格納する。この登録手段１０には、図
２に示すように、テストパターン解析手段１１、不適合
パターン抽出手段１２、対策解析手段１３、ライブラリ
登録手段１４、レイアウト登録手段１５、補正後レイア
ウト登録手段１６、危険箇所登録手段１７が含まれてい
る。テストパターン解析手段１１は、登録手段１０の一
部として、テストパターン記憶装置４０からＯＰＣテス
トパターンを抽出し、解析する。不適合パターン抽出手
段１２は、登録手段１０の一部として、ＯＰＣテストパ
ターン中に欠陥（エラー）などを有するＯＰＣ不適合パ
ターンを抽出する。「ＯＰＣ不適合パターン」として
は、例えば次の（ａ）〜（ｄ）が対象となる：（ａ）ＯＰＣのモデルのキャリブレーションに使用出来
ないため問題となるパターン；（ｂ）同じプロセス世代のＯＰＣ等において、従来から
問題となっているパターン；（ｃ）危険そうなパターン（密集パターン、デザインル
ールでは許されているがあまり目にしない特異なパター
ン等）のバリエーションを振り、この危険そうなパター
ンをＯＰＣとシミュレーションによる検証を用いて絞り
込んだ結果問題となるパターン；及び（ｄ）テストエレメント群（ＴＥＧ）等を用いたウエハ
検証の結果得られた問題となるパターン。

【００２８】この不適合パターン抽出手段１２では、ま
ず、欠陥などを起因する領域、欠陥を起因する箇所、エ
ラー要因箇所に大きな影響を及ぼしている周辺パターン
等を抽出し、例えば、エラー要因箇所に対して抽出した
周辺パターンとは異なる周辺パターンのバリエーション
を生成する。次に、バリエーションがエラー要因箇所に
対して欠陥を起因するか否かを判定し、バリエーション
（若しくはパターン）において、エラーとなるショー
ト、断線、配線の細り／太り許容値オーバーなどの問題
の有無が判定される。そして、バリエーションがエラー
要因箇所に対して欠陥を起因する可能性のあるパターン
を抽出する。対策解析手段１３は、抽出したＯＰＣ不適
合パターンに対して欠陥などの問題を解決するための対
策を解析する。対策解析手段１３は、ＯＰＣ不適合パタ
ーンに対して対策を施すことにより、周辺にある他の部
分への副作用の発生の有無について検証したり、ＯＰＣ
不適合パターンに対して施す対策を設定する。ライブラ
リ登録手段１４は、抽出したＯＰＣ不適合パターン、そ
れに対応する対策などをライブラリ記憶装置４１に格納
する。レイアウト登録手段１５は、レイアウト設計段階
のパターンマッチングの結果、適合すると判断されたＯ
ＰＣ適合パターンをレイアウト記憶装置４３に格納す
る。補正後レイアウト登録手段１６は、ＯＰＣ段階のパ
ターンマッチングの結果適用されるＯＰＣ設定に基づき
補正された補正後レイアウトパターンを補正後レイアウ
ト記憶装置４４に格納する。危険箇所登録手段１７は、
ＯＰＣ検証の結果、危険であると判断された箇所を危険
箇所記憶装置４８に格納する。

【００２９】パターンマッチング手段１８は、レイアウ
ト設計、ＯＰＣ、リソグラフィー・ルール・チェック、
危険箇所の登録の各段階において、レイアウト設計手段
１９、ＯＰＣ手段２０、危険箇所抽出手段２５、危険箇
所登録手段１７によって得られた設計パターンに対し
て、ライブラリ記憶装置４１に格納されているＯＰＣ不
適合パターンとパターンマッチングを行う。

【００３０】レイアウト設計手段１９は、レイアウト設
計段階において、パターンマッチング手段１８を用いて
ライブラリ記憶装置４１に登録されているＯＰＣ不適合
パターンとパターンマッチングを行い、ＯＰＣ不適合パ
ターンについてＯＰＣ適合パターンとなるようにレイア
ウト設計を行う。

【００３１】ＯＰＣ手段２０は、レイアウト設計データ
に基づきマスクパターンとウエハ上に転写されるパター
ンとの差異を計算し、予めマスクパターンデータに対し
てＯＰＣを行う。図１に示すように、ＯＰＣ手段２０に
は、対策抽出手段２１と補正手段２２とが含まれてい
る。対策抽出手段２１は、一致するＯＰＣ不適合パター
ンの対策（ルール又はモデル、ＯＰＣ設定など欠陥等の
問題を解決するための対策）をライブラリ記憶装置４１
から抽出する。補正手段２２は、対策（ルール又はモデ
ル、ＯＰＣ設定など）に基づきマスクパターンに補正を
加える。

【００３２】ＯＰＣ検証手段２３は、ＯＰＣ処理後のパ
ターンの図形的な正当性の検証、危険箇所の抽出（簡易
シミュレーションベース）、及び転写出力による判定を
行い、取り決めたマスク限界値及びプロセスの限界値を
違反した補正がされていないかを検証する。このＯＰＣ
検証手段２３には、ＯＰＣルールチェック手段２４、危
険箇所抽出手段２５、危険箇所判定手段２６、転写イメ
ージ出力手段２７が少なくとも含まれている。ＯＰＣル
ールチェック手段２４は、ＯＰＣ処理後のパターンの図
形的な正当性をＤＲＣ等を用いて検証する。例えば、取
り決めたマスク限界値、プロセス限界値を違反した補正
がされていないかを検証する。危険箇所抽出手段（リソ
グラフィ・ルール・チェック手段）２５は、リソグラフ
ィ・ルール・チェック、及びシミュレーション・ルール
・チェック等を用いて、欠陥を起因する危険性のある箇
所を解析し抽出する。危険箇所判定手段２６は、危険箇
所抽出手段２５で抽出した危険箇所を読込み、危険箇所
記憶装置４５に格納する。転写イメージ出力判定手段２
７は、マスクパターンの転写イメージを出力し欠陥の有
無を判定する。

【００３３】図１のパターン検査手段３５は、マスク検
査装置３６、レジストパターン検査装置３７、エッチン
グ形状検査装置３８から構成される。マスク検査装置３
６は、透過型でも、光学顕微鏡のような反射型でも良
い。透過型の場合は、例えば、マスク（レティクル）を
搭載し、移動させるＸ−Ｙステージ、マスクに光を照射
する光源、マスクを透過した光を検出するイメージセン
サ等を備えて構成される。このマスク検査装置３６は、
完成したマスクパターン中に存在するであろう欠陥の検
査を行う。レジストパターン検査装置３７は、ウエハ上
に露光・現像されたレジストパターン中に存在するであ
ろう欠陥の検査をレーザ顕微鏡等の光学顕微鏡等を用い
て行う。エッチング形状検査装置３８は、レジストパタ
ーンをエッチングマスクとしてエッチングした後、レジ
ストを除去し、その表面の加工状態を観察する装置であ
る。このエッチング形状検査装置３８としては、光学顕
微鏡の他、走査型電子顕微鏡（ＳＥＭ）等が使用でき
る。断面観察するのであれば、レジストを付けたままＳ
ＥＭ等によりエッチング形状を検査しても良い。

【００３４】入力装置３１は、キーボード、マウス、Ｏ
ＣＲ等の認識装置、イメージスキャナ等の図形入力装
置、音声認識装置等の特殊入力装置などにより、出力装
置３２は、液晶ディスプレイ、ＣＲＴディスプレイ等の
表示装置、インクジェットプリンタ、レーザープリンタ
などの印刷装置等によりそれぞれ構成される。

【００３５】入出力制御装置（入出力インタフェース）
３４は、マスク検査装置３６、レジストパターン検査装
置３７、エッチング形状検査装置３８、入力装置３１、
出力装置３２、あるいは図示を省略したＣＤ−ＲＯＭ、
ＭＯ、ＺＩＰなどの記憶装置の読み取り装置等をＣＰＵ
３０につなぐインタフェースである。データの流れから
みると、入出力制御装置３４は、マスク検査装置３６、
レジストパターン検査装置３７、エッチング形状検査装
置３８、入力装置３１、出力装置３２、外部記憶装置の
読み取り装置と一時記憶装置（主記憶装置）３３とのイ
ンタフェースとなる。一時記憶装置（主記憶装置）３３
には、ＲＯＭ及びＲＡＭが組み込まれている。ＲＯＭ
は、ＣＰＵ３０において実行されるプログラムを格納し
ているプログラム記憶装置等として機能する。ＲＡＭ
は、ＣＰＵ３０におけるプログラム実行処理中に利用さ
れるデータ等を一時的に格納したり、作業領域として利
用される一時的なデータメモリ等として機能する。テス
トパターン記憶装置４０は、ＯＰＣテストパターンを格
納しておくための記憶装置である。ライブラリ記憶装置
４１は、ＯＰＣ不適合パターン及びその対策としてのＯ
ＰＣ設定を格納しておくための記憶装置である。レイア
ウト記憶装置４３は、レイアウト設計データを格納して
おくための記憶装置である。エラー箇所記憶装置４２
は、エラーが生じる箇所を格納しておくための記憶装置
である。補正後レイアウト記憶装置４４は、ＯＰＣ設定
に基づき補正した後のレイアウトを格納しておくための
記憶装置である。危険箇所記憶装置４８は、エラーを起
こす可能性のある箇所（危険箇所）を格納しておくため
の記憶装置である。

【００３６】本発明の実施の形態に係わるＯＰＣ検証シ
ステム１は、上記のように構成されており、このような
ＯＰＣ検証システムを用いることにより、従来に比べて
短期間にレイアウト設計及び検証環境を立ち上げること
ができる。

【００３７】（システム全体フロー）次に、図３及び図
４を用いて、本発明の実施の形態に係わる光近接効果検
証方法について説明する。なお、以下に述べる光近接効
果検証方法は、一例であり、この変形例を含めて、これ
以外の種々の検証方法により実現可能であることは勿論
である。図３、図４は、本発明の実施の形態における高
精度ＯＰＣ処理を含む全体フローを示したものである。

【００３８】（イ）まず、図３に示すステップＳ１０１
において、テストパターン記憶装置４０からＯＰＣテス
トパターンを読み込み、ステップＳ１０２において、図
２のテストパターン解析手段１１を用いて、読み込んだ
ＯＰＣテストパターンを解析する。更に、この解析の結
果、読み込んだＯＰＣテストパターン中のＯＰＣ不適合
パターンを不適合パターン抽出手段１２を用いて抽出
し、ステップＳ１０３において、ライブラリ登録手段１
４を用いてライブラリ記憶装置４１に登録しておく。

【００３９】（ロ）次に、図１のレイアウト設計手段１
９により、ステップＳ１０４において、対象とするＬＳ
Ｉの機能を実現するためのＬＳＩレイアウト設計を行
う。このレイアウト設計段階において、ＤＲＣ／ＬＶＳ
等を用いて、レイアウト検証を行う。次に、検証済みの
レイアウト設計データに対して、ステップＳ１０５にお
いて、パターンマッチング手段１８を用いてライブラリ
記憶装置４１に登録されているＯＰＣ不適合パターンと
パターンマッチングを行う。そして、ＯＰＣ不適合パタ
ーンと一致するものと、ＯＰＣ不適合パターンと一致し
ないものとに分け、レイアウト登録手段１５を用いて、
ＯＰＣ不適合パターンと一致するものをレイアウト記憶
装置４３に格納する。ＯＰＣ不適合パターンと一致する
パターンについては、ＯＰＣ適合パターンとなるように
レイアウトの再設計を行う。あるいは、後続処理で対応
可能なものはレイアウト変更せず、ステップＳ１０６に
進んでも良い。

【００４０】（ハ）次に、ステップＳ１０６では、ステ
ップＳ１０４で設計された検証済みのレイアウトデータ
に対してＯＰＣ処理を施す。このステップＳ１０６のＯ
ＰＣ処理に際して、ＯＰＣ対象図形の抽出・合成等を行
う。このとき、ステップＳ１０７において、パターンマ
ッチング手段１８を用いてライブラリ記憶装置４１に登
録されているＯＰＣ不適合パターンを用いてマッチング
を行う。そして、ＯＰＣ不適合パターンと一致するパタ
ーンが有る場合は、対策抽出手段２１を用いて、一致し
たＯＰＣ不適合パターンに対応する対策（問題内容、改
善方法、回避方法等からなる補正のための情報）を抽出
し、抽出した改善方法及び回避方法等の対策に基づき補
正手段２２を用いて、設計パターンに補正を加え、ＯＰ
Ｃ処理を施す。ＯＰＣ処理を施したパターンは、補正後
レイアウト登録手段１６を用いて補正後レイアウト記憶
装置４４に格納される。尚、ステップＳ１０６では、Ｏ
ＰＣ処理の後処理としてマスクデータとして出力する図
形の合成等も行う。

【００４１】（ニ）次に、ステップＳ１０８において、
まず、ＯＰＣルールチェック手段２４を用いて、補正後
レイアウト記憶装置４４に格納されているＯＰＣ処理後
のパターンの図形的な正当性をＤＲＣ等を用いて検証す
る。例えば、ＯＰＣルールチェックとして、取り決めた
マスク検査及び作製における限界値、ウエハ・プロセス
における限界値を違反した補正がなされていないかを検
証する。次に、ステップＳ１０９において、レイアウト
記憶装置４３の情報が適宜抽出され、パターンマッチン
グ手段１８を用いてライブラリ記憶装置４１に登録され
ているＯＰＣ不適合パターンとマッチングさせ、ＯＰＣ
のパターンマッチングと同じ条件でリソグラフィ・ルー
ル・チェックを行う。

【００４２】（ホ）そして、ステップＳ１１１におい
て、危険箇所抽出手段２５を用いて所望のパターンのエ
ッジとのズレが指定値よりも大きなものを危険箇所とし
て判定し、抽出する。このときも、ステップＳ１１２に
おいて、パターンマッチング手段１８を用いて、ＯＰＣ
検証が終了したパターンをライブラリ記憶装置４１に格
納されているＯＰＣ不適合パターンとマッチングさせ
る。そして抽出された危険箇所は、危険箇所判定手段２
６を用いて、危険箇所の判定が行われる。そして、ステ
ップＳ１１１において、危険箇所登録手段１７を用いて
危険箇所記憶装置４８に危険箇所となる部分の情報を格
納する。

【００４３】（ヘ）次に、図４のステップＳ１１３にお
いて、転写イメージ出力手段２７を用いて、転写イメー
ジ出力による判定を行う。このとき、ステップＳ１１４
において、転写イメージ出力をライブラリ記憶装置４１
に格納されているＯＰＣ不適合パターンとパターンマッ
チングさせる。そして、マッチングの結果をステップＳ
１１３において判定した結果、問題があると判定された
パターンは、ステップＳ１１５のライブラリ登録におい
て、問題のあるパターンをＯＰＣ不適合パターンとして
その対策等のデータと共にライブラリ記憶装置４１に登
録される。以上の（ニ）〜（ト）のステップＳ１０９〜
Ｓ１１４までの処理が本発明の実施の形態におけるＯＰ
Ｃ検証である。ステップＳ１１３の判定により、全ての
パターンが適合パターンであると判定された場合は、Ｏ
ＰＣ検証済みのデータを電子ビーム（ＥＢ）描画用のデ
ータに変換し、ステップＳ１１８のマスク（レティク
ル）製造の工程へ進む。

【００４４】（ト）次に、ステップＳ１１８のマスク
（レティクル）製造の工程において、製造された必要な
枚数のフォトマスクのセットは、ステップＳ１１９で、
それぞれ検査される。ステップＳ１１９において、マス
ク検査装置３６を用いてフォトマスクの検査が行われた
結果、ＯＰＣ不適合パターンであると判定された場合
は、ステップＳ１１６においてライブラリ登録し、ステ
ップＳ１０４のレイアウト設計に戻る。ステップＳ１１
９のフォトマスクの検査の結果、適切なＯＰＣであると
判定された場合は、ステップＳ１２０のウエハ上へのリ
ソグラフィの工程へ進む。ステップＳ１２０では、ウエ
ハ上にフォトレジスト膜をスピンナーを用いて塗布（ス
ピンコート）し、ステッパーに搭載されたステップＳ１
１９で合格と判定されたフォトマスク（レティクル）を
用いて、フォトレジスト膜を露光する。さらに、現像、
リンス、ポストベーク、キュア等の工程を経て、ステッ
プＳ１２１のリソグラフィ検査の工程に進む。

【００４５】（チ）次に、ステップＳ１２１において、
レジストパターン検査装置３７を用いてウエハ上でのフ
ォトレジストパターンの検査が行われた結果、判定がＯ
ＰＣ不適合パターンであるとされた場合は、ステップＳ
１１６のライブラリ登録の処理を経て、ステップＳ１０
４のレイアウト設計に戻る。ウエハのリソグラフィ検査
の結果、判定が適切なＯＰＣであると判断された場合
は、ステップＳ１２２のエッチングの工程に進む。ステ
ップＳ１２２では、反応性イオンエッチング（ＲＩＥ）
等により、ウエハ上に形成されたステップＳ１２０で合
格とされたフォトレジスト膜をエッチングマスクとして
フォトレジスト膜の下層の薄膜をエッチングする。半導
体基板（Ｓｉ）をエッチングする場合は、半導体基板上
に酸化膜（ＳｉＯ_２膜）を形成し、この酸化膜をエッチ
ングし、レジスト膜を除去してから酸化膜をエッチング
マスクとして半導体基板をエッチングしても良い。エッ
チングを終了したら、ステップＳ１２３のエッチング形
状の検査に進む。酸化膜マスクで半導体基板をエッチン
グする場合は、酸化膜マスクが出来上がった時に、ステ
ップＳ１２３において、エッチング形状検査装置３８を
用いてエッチング形状の検査をし、さらに半導体基板の
エッチングが終了した時点で、再びステップＳ１２３に
おいて、エッチング形状検査装置３８を用いてエッチン
グ形状の検査を行う。ステップＳ１２３のエッチング形
状の検査の結果、判定が適切なＯＰＣであれば処理を終
了する。判定が不適切なＯＰＣであれば、ステップＳ１
１６のライブラリ登録の処理を経て、ステップＳ１０４
のレイアウト設計に戻る。ステップＳ１１６では、Ｓ１
１９、Ｓ１２１、Ｓ１２３の判定においてＯＰＣ不適合
パターンであると判定されたパターンをライブラリ登録
手段１４を用いてライブラリ記憶装置４１に記憶し、ス
テップＳ１０４に戻る。尚、本発明の実施の形態におい
て、ステップＳ１１９、Ｓ１２１、Ｓ１２３のいずれか
を省略してもよい。

【００４６】（不適合パターンの抽出）次に、図５〜図
７を用いて、ＯＰＣ不適合パターンを抽出しライブラリ
記憶装置４１に格納する処理について説明する。図５
は、ＯＰＣ不適合パターンを抽出し登録する処理を示し
たフロー図である。図６は、抽出するパターン例を示し
たものである。図７は、ライブラリ記憶装置４１に記憶
されている内容（データベース）の一例を示した模式図
である。（イ）まず、図５のステップＳ１２５において、図２の
不適合パターン抽出手段１２を用いて図１のレイアウト
記憶装置４３に格納されたレイアウト・データとエラー
箇所記憶装置４２に記憶されたエラー箇所データとを参
照し、現状のＯＰＣの設定（ルール又はモデル）で問題
となる箇所を中心として近接効果の影響が考えられる領
域（以下、「エラーパターン」とする。）を抽出する。
例えば、図６（ａ）のレイアウトパターン４９におい
て、領域５０の内部にある図形５０ｂと図形５０ｅとの
間でエラーが発生する場合、レイアウトパターン４９か
ら領域５０をエラーパターンとして抽出する。

【００４７】（ロ）次に、ステップＳ１２５で抽出した
領域（エラーパターン）５０からステップＳ１２６にお
いて、不適合パターン抽出手段１２を用いて図６（ｂ）
に示すように、エラーを直接起こしている図形５０ｂ及
び５０ｅを抽出する。次に、ステップＳ１２７におい
て、不適合パターン抽出手段１２を用いて図６（ｃ）に
示すように、エラーに大きく影響を及ぼしている他の図
形（５０ａ、５０ｃ、５０ｄ）を抽出する。

【００４８】（ハ）次に、ステップＳ１２８において、
エラーパターン５０以外のレイアウトとなるようなエラ
ーパターンの組み合わせ（バリエーション）をデザイン
ルールの範囲内において許される限り割り振る。そし
て、シミュレーションを行い、不適合パターン抽出手段
１２を用いて、ショート、断線、配線の細り／太り許容
値オーバーなどの問題（欠陥等）の有無を判定し、問題
の有無で分類する。パターンを分類した後、不適合パタ
ーン抽出手段１２を用いて図６（ｅ）、図６（ｆ）に示
すようなエラーパターンのバリエーション５１、５２を
抽出する。また、図６（ｇ）に示すようなエラー箇所
（図形５０ｂ、５０ｅ）が問題とならないパターン、及
びエラー箇所には影響を及ぼさないことが明らかである
パターンについては除外する。このように、抽出したエ
ラーパターン５０に対してバリエーションを適宜振り、
問題の有無を判定することによって、図６（ｅ）及び図
６（ｆ）に示すような抽出したエラーパターン５０以外
のエラーとなるバリエーション５１、５２、及び図６
（ｇ）に示すようなエラーとならないバリエーション５
３についても同時に抽出することができる。尚、パター
ンのバリエーション振りとシミュレーションは、適切で
無駄のない範囲で実行させるために、問題箇所に対して
ほとんど影響を及ぼさない部分を予め判定し、パターン
のバリエーション振りを最小限にするような環境のもと
で実行する。

【００４９】（ニ）次に、図５のステップＳ１２９にお
いて、ステップＳ１２８で得られたエラーパターンのバ
リエーション５１、５２について、対策解析手段１３を
用いてバリエーション毎に特化した対策（図７の対策１
０１、１０２参照）を解析する。そして、ステップＳ１
３０において、対策解析手段１３を用いて、対策を施す
ことにより周辺にある他の部分（エラー周辺パターン）
への副作用発生の有無について検証する。対策を施すこ
とにより他の部分への副作用が発生する場合は、ステッ
プＳ１２９の処理へ戻り、副作用が発生しないような対
策を更に解析する。対策を施すことによる他の部分への
影響が生じない場合は、ステップＳ１３１において、図
７に示すように、エラーパターン５０、バリエーション
５１〜５６と、図７に示すようなエラーを改善・回避す
るための対策１００〜１０６（例えば、該当パターンに
対するＯＰＣモデルの変更・ＯＰＣ設定（ルール）の変
更・レイアウト変更等）をライブラリ登録手段１４を用
いてライブラリ記憶装置４１に登録し、エラーパターン
のライブラリ登録処理を終了する。

【００５０】図７に示すライブラリ記憶装置４１には、
例えば、図３のステップＳ１０１〜Ｓ１０３において抽
出されたＯＰＣ不適合パターン５５、５６が、対応した
対策（ルール・モデル）１０５、１０６とともに格納さ
れる。また、図５のステップＳ１２５において抽出され
たエラーパターン５０が、ステップＳ１２９において解
析されるエラーパターン５０に対応する対策１００（図
７参照）とともにライブラリ記憶装置４１に格納され
る。更に、図５のステップＳ１２８において抽出された
エラーパターンのバリエーション５１、５２が、ステッ
プＳ１２９で解析されるバリエーション５１、５２に対
応する対策１０１、１０２（図７参照）とともに、ステ
ップＳ１３１においてライブラリ記憶装置４１に格納さ
れる。これらのＯＰＣ不適合パターン（エラーパター
ン）５０〜５６に対応する対策１００〜１０６とは、そ
れぞれのパターンにおけるショート、断線、配線の細り
／太り許容値オーバーなどの問題内容、改善方法、レイ
アウト修正等の回避方法等の対策のことをいう。各段階
において形成されるパターンをライブラリ記憶装置４１
に格納されているＯＰＣ不適合パターンデータとパター
ンマッチングを行うことによって、瞬時にエラーパター
ン（ＯＰＣ不適合パターン）を見つけることができる。

【００５１】（対策方法の解析）次に、ＯＰＣ不適合パ
ターン及びそのバリエーションに特化した対策を解決す
る方法について、図８を参照し説明する。

【００５２】（イ）まず、現状のＯＰＣ設定による補正
結果が図８（ａ）に示すような補正パターンであるとし
た場合、図形６０と図形６１との間はＯＰＣが施される
ことにより、補正部分６２ａ、６３ａの分だけ互いに接
近することとなる。そのため、十分なスペースを確保で
きなくなり、ショートする可能性が生じる。そこで、図
８（ｂ）に示すように、図形６０、図形６１に対してＯ
ＰＣを施す際に、対策解析手段１３を用いて最小スペー
ス制約を設定することによって、補正部分６２ｂ、６３
ｂを最小限に留めることにより、問題となっているショ
ートの可能性を回避する。

【００５３】（ロ）次に、対策解析手段１３を用いて、
ＯＰＣ設定を変更することにより、このパターンの他の
部分への影響（他の部分への副作用）が生じないかどう
かを検証する。例えば、図８（ｃ）に示すように、ＯＰ
Ｃ設定を変更することにより、コンタクト・ホール６４
ｃ及び６５ｃに対して、コンタクト・カバレッジ不足と
いう影響が生じたり、図形６０及び６１の線幅にズレが
生じるという影響が生じたりするか否かが検証される。
このようなコンタクト・カバレッジ不足や線幅のズレが
許容範囲でない場合、「副作用有り」として、他のＯＰ
Ｃ設定を変更するか、レイアウトを変更するかという対
策が検討される。レイアウト変更とは、図６（ｄ）に示
すように、補正部分６２ｄ及び６３ｄ等の補正について
は、もとのＯＰＣ設定のままで、図形６０と図形６１の
配置（レイアウト）を動かし、双方の間のスペースを緩
和させることにより、ショートの可能性、コンタクト・
カバレッジ不足、及び線幅のズレ等の副作用を回避する
方法である。また、上記問題が許容範囲である場合は、
「副作用無し」としてＯＰＣ設定の変更、又はレイアウ
ト変更の２つの対策が抽出され、適用される。

【００５４】（レイアウト設計）次に、本発明の実施の
形態におけるＯＰＣ向きレイアウト設計について図９を
参照し説明する。半導体の製造工程において、１つの回
路ブロックのレイアウト設計が終了し、判定パターンが
完成したとする。この場合、ＤＲＣと同時又は直後に、
図９（ａ）に示すライブラリ記憶装置４１に記憶された
ＯＰＣ不適合パターン５０〜５６（ＯＰＣ不適合パター
ン５０〜５２については図示省略のため、図７参照。）
と図９（ｂ）に示す被判定パターン７２とのパターンマ
ッチングにより、被判定パターン７２がＯＰＣ不適合パ
ターン５０〜５６のいずれかと一致するか否かの判定を
行う。このＯＰＣ不適合パターンの判定は、ＤＲＣと同
様に、レイアウト・エディタ上で起動することもでき、
検証結果はレイアウト・エディタ上でハイライトされ、
問題内容及び改善方法等ライブラリ記憶装置４１に格納
されている内容を検索することができる。そして、ライ
ブラリ記憶装置４１に格納されている内容を検索し、適
用するルール又はモデルが決定すると、そのルール又は
モデルをもとに、図９（ｃ）に示すように、ＯＰＣ不適
合パターン５６とマッチングした被判定パターン７２を
レイアウト・エディタ上で修正することができる。本発
明の実施の形態では、図９（ｂ）に示す被判定パターン
７２が図９（ａ）のライブラリ記憶装置４１のＯＰＣ不
適合パターン５６とマッチしている。この場合は、対策
（ルール又はモデル）１０６の情報に基づきレイアウト
修正を行い、図９（ｃ）の修正箇所７３に示すように、
エラー図形間のスペースを緩和することにより修正を行
う。

【００５５】尚、本発明の実施の形態に係わるＯＰＣ向
きレイアウト設計は、（１）自動配置配線ツール、
（２）デザインマイグレーション・ツール等の設計支援
ツールを具備した環境にも利用可能であり、図示した構
造に限定されるものではない。

【００５６】（ＯＰＣ処理）図１０は、本発明の実施の
形態における高精度ＯＰＣ処理を示したものである。Ｏ
ＰＣを行う前処理として、パターンマッチング手段１８
を用いて、図７に示すようなライブラリ記憶装置４１に
格納されたＯＰＣ不適合パターン５５、５６と被判定パ
ターン７０、７１とのパターンマッチングを行う。パタ
ーンマッチングを行った結果、マッチングした被判定パ
ターンの該当箇所に対してライブラリ記憶装置４１にＯ
ＰＣ不適合パターン５５、５６と共に改善方法として登
録・格納されている対策（ルール又はモデル）１０５、
１０６が、ＯＰＣ処理時に適用されるようにする。即
ち、図１０に示す例では、被判定パターン７０とライブ
ラリ記憶装置４１に格納されたパターン５５、被判定パ
ターン７１とライブラリ記憶装置４１に格納されたパタ
ーン５６とがそれぞれマッチングする。従って、被判定
パターン７０にはパターン５５の対策１０５、被判定パ
ターン７１にはパターン５６の対策１０６がそれぞれＯ
ＰＣ処理時において適用されることとなる。

【００５７】本発明の実施の形態におけるＯＰＣ処理で
は、パターンマッチングの結果マッチしたパターンの該
当箇所にはライブラリ記憶装置４１に格納されたＯＰＣ
不適合パターンのＯＰＣ設定を適用し、パターンマッチ
ングにおいてマッチングしなかった箇所には、現状のＯ
ＰＣ設定を適用しＯＰＣ処理を行う。このＯＰＣ処理で
は、従来の技術の欄において記した（ａ）要求精度が異
なる領域毎にモデル等を使い分ける方法、（ｂ）マスク
製造、ウエハ上へのリソグラフィ、エッチングのそれぞ
れの工程に特化したモデル又はルールを用いて各工程に
対応したＯＰＣを順次実行する方法が実現出来るように
なっている。本発明の実施の形態では、ライブラリ記憶
装置４１に格納されているＯＰＣ不適合パターンとのマ
ッチングは各ＯＰＣ手段２０で行い、各工程用のライブ
ラリ記憶装置と区別して実施する。

【００５８】（ＯＰＣ検証）次に、本発明の実施の形態
に係わるＯＰＣ検証について図１１を参照し説明する。
図１０に示すような、複数のルール又はモデルを用いた
ＯＰＣ結果に対し、ＯＰＣ検証を行うためには、それぞ
れの補正箇所に使った複数のルール又はモデルが必要で
ある。例えば、本提案のＯＰＣで特別に処理された部分
に対して異なるルール又はモデルを用いてＯＰＣ検証を
行うと、被判定パターン７０にはＯＰＣ不適合パターン
５５が該当し、被判定パターン７１にはＯＰＣ不適合パ
ターン５６が該当するため、対策１０５及び１０６を用
いることが必要である。

【００５９】図１１（ｂ）に示すように、被判定パター
ン７４及び７５について、パターンマッチング手段１８
を用いて図１１（ａ）に示すライブラリ記憶装置４１に
格納されているＯＰＣ不適合パターンとパターンマッチ
ングを行い、マッチした被判定パターン７４、７５の該
当箇所に対して登録されている対策１０５、１０６がＯ
ＰＣ検証において使用されるように設定される。ＯＰＣ
検証において、新たなルール又はモデルが割り当てられ
た箇所については、それぞれ新たなルール又はモデル
を、その他の箇所については現状のルール又はモデルを
もとに検証を行う。

【００６０】本発明の実施の形態に係わるＯＰＣ検証方
法は、ＯＰＣ不適合パターンを事前にライブラリ記憶装
置４１に格納しておき、格納されているＯＰＣ不適合パ
ターンと被判定パターンとのパターンマッチングを行う
手法を用いることによって、無駄なシミュレーションを
行わない等、検証ターン・アラウンド・タイム（ＴＡ
Ｔ）を向上させることができる。

【００６１】本発明の実施の形態に係わるＯＰＣ検証方
法では、予めＯＰＣ不適合パターンを抽出し、ライブラ
リ記憶装置に格納しておき、ライブラリ記憶装置に格納
されているＯＰＣ不適合パターンと同じパターンについ
ては、予めライブラリ記憶装置に格納してあるＯＰＣ設
定を適用するほか、処理をシンプルにしたため、ＯＰＣ
の失敗による再実行の回数を減らすことが出来るため、
従来に比べＯＰＣ処理時間を短くし、結果としてＯＰＣ
の高速化を実現することができる。また、ＯＰＣ不適合
パターン毎に最適なＯＰＣルール又はモデルを適用する
ことができる。

【００６２】更に、本発明の実施の形態に係わるＯＰＣ
検証方法は、ライブラリ記憶装置にＯＰＣ不適合パター
ン及び対応するＯＰＣ設定を格納する際、予め副作用の
リスクを検証し副作用がないＯＰＣ設定を検討した後に
格納するため、ＯＰＣの高精度化のための改良につい
て、副作用のリスクを最小限にし、実現することができ
る。

【００６３】また、従来の手法では、レイアウト設計段
階において、ＯＰＣ不適合パターンを検証するために
は、ＯＰＣ処理の後にＯＰＣ検証を行い、転写イメージ
の詳細なシミュレーションを行わなければならなかっ
た。しかし、本発明の実施の形態に係わるＯＰＣ検証方
法は、予め、ＯＰＣ不適合パターンに対してＯＰＣ処理
を行い、ＯＰＣ検証において転写イメージの詳細なシミ
ュレーションを行った上でライブラリ記憶装置４１に格
納しておき、実際のレイアウト設計段階では、ライブラ
リ記憶装置４１に格納されているパターンとパターンマ
ッチングを行うため、格納されているＯＰＣ不適合パタ
ーンと同じパターンについては、直ちに検証することが
でき、レイアウト設計を容易に実現することができる。

【００６４】

【発明の効果】本発明によれば、パターンを短時間で適
切に補正し、ほとんどのパターンに対応したＯＰＣを早
期に立ち上げることができる。

【図面の簡単な説明】

【図１】本発明におけるＯＰＣシステムの構成図であ
る。

【図２】本発明に係わるＯＰＣシステムの登録手段の構
成図である。

【図３】本発明に係わるＯＰＣ方法の全体を示したフロ
ーチャート（その１）である。

【図４】本発明に係わるＯＰＣ方法の全体を示したフロ
ーチャート（その２）である。

【図５】本発明に係わるＯＰＣ不適合パターン抽出方法
を示したフローチャートである。

【図６】図６（ａ）は、本発明に係わるＯＰＣ不適合パ
ターン抽出方法におけるエラー領域の一例、図６（ｂ）
は、エラー要因箇所の一例、図６（ｃ）は、周辺パター
ンの一例、図６（ｄ）は、エラー領域の一例、図６
（ｅ）〜（ｆ）は、バリエーションの一例を示したもの
である。

【図７】本発明に係わるレイアウト記憶装置の一例であ
る。

【図８】図８（ａ）は、本発明に係わるＯＰＣ不適合パ
ターンの一例、図８（ｂ）は、ＯＰＣ不適合パターンに
対してＯＰＣを施した場合のパターンの一例、図８
（ｃ）は、ＯＰＣ不適合パターンにＯＰＣを施した場合
に欠陥が生じる場合の一例、図８（ｄ）は、ＯＰＣ不適
合パターンにおいてＯＰＣを施した場合に生じる欠陥を
回避した場合の一例を示したものである。

【図９】図９（ａ）は、本発明に係わるライブラリ記憶
装置の一例、図９（ｂ）は、レイアウト設計におけるパ
ターンマッチングの一例、図９（ｃ）は、レイアウト設
計における対策の一例である。

【図１０】本発明に係わるＯＰＣにおけるパターンマッ
チングの一例である。

【図１１】本発明に係わるＯＰＣ検証におけるパターン
マッチングの一例である。

【図１２】従来の光近接効果方法のフローチャートであ
る。

【図１３】従来のＯＰＣ処理において各半導体製造工程
に特化したルール又はモデルを用いる方法を示したもの
である。

【図１４】図１４（ａ）は、ＯＰＣ前の図形を示したも
のである。図１４（ｂ）は、ＯＰＣを施した後の図形を
示したものである。図１４（ｃ）は、ＯＰＣを施すこと
によりエラーが生じる危険性のある危険箇所を示したも
のである。図１４（ｄ）は、補正を施さない場合に転写
されるパターンの一例を示したものである。

【図１５】補正対象エッジの分類例を示したものであ
る。

【図１６】図１６（ａ）は、ＯＰＣ前の図形を示したも
のである。図１６（ｂ）は、ＯＰＣを施した後の図形を
示したものである。図１６（ｃ）は、ＯＰＣを施すこと
による欠陥を補正した図形を示したものである。

【符号の説明】

１ＯＰＣ検証システム１０登録手段１１テストパターン解析手段１２不適合パターン抽出手段１３対策解析手段１４ライブラリ登録手段１５レイアウト登録手段１６補正後レイアウト登録手段１７危険箇所登録手段１８パターンマッチング手段１９レイアウト設計手段２０ＯＰＣ手段２１対策抽出手段２２補正手段２３ＯＰＣ検証手段２４ＯＰＣルール・チェック手段２５危険箇所抽出手段２６危険箇所判定手段２７転写イメージ出力手段３１入力装置３２出力装置３３一時記憶装置３４入出力制御装置３５パターン検査装置３６マスク検査装置３７レジストパターン検査装置３８エッチング形状検査装置４０テストパターン記憶装置４１ライブラリ記憶装置４２エラー箇所記憶装置４３レイアウト記憶装置４４補正後レイアウト記憶装置４８危険箇所記憶装置４９レイアウトパターン５０、５５〜５６エラーパターン５０ａ〜５０ｆ、６０、６１、８０、８１、８２、９
０、９１図形５１〜５３バリエーション６２ａ〜６２ｄ、６３ａ〜６３ｄ、８３ａ〜８３ｃ、８
４ａ〜８４ｃ、９２ａ、９２ｂ、９２ｄ、９３ａ、９３
ｂ、９３ｄ補正部分６４ａ〜６４ｄ、６５ａ〜６５ｄコンタクトホール７０〜７２、７４、７５被判定パターン７３修正箇所８０ａライン端８０ｂライン部８０ｃ内部コーナー８０ｄ外部コーナー９２ｃ、９３ｃエッジ９４、９５転写イメージ１００〜１０６対策

Claims

【特許請求の範囲】

【請求項１】ＯＰＣ不適合パターン及びその対策をラ
イブラリ記憶装置に格納するステップと、レイアウト設計、ＯＰＣ、リソグラフィ・ルール・チェ
ック、危険箇所の登録のうちの少なくとも１の段階にお
いて、得られた設計パターンに対して前記ライブラリ記
憶装置に格納されている前記ＯＰＣ不適合パターンとパ
ターンマッチングを行うステップとを含むことを特徴と
する光近接効果補正方法。
【請求項２】前記ライブラリ記憶装置に格納されてい
る既知の前記ＯＰＣ不適合パターンを抽出するステップ
と、前記ＯＰＣ不適合パターンに対応して、前記ライブラリ
記憶装置に格納されている前記対策を抽出し、前記対策
を前記ＯＰＣ不適合パターンに施し、ＯＰＣに最適なレ
イアウト設計を実現するステップとを更に有することを
特徴とする請求項１記載の光近接効果補正方法。
【請求項３】前記危険箇所の登録の段階において危険
箇所記憶装置に格納されている全ての危険箇所のパター
ンと前記ライブラリ記憶装置に格納されている前記ＯＰ
Ｃ不適合パターンと前記パターンマッチングを行い、前
記ＯＰＣ不適合パターンと一致しない場合は、転写イメ
ージ出力を行うステップを有することを特徴とする請求
項１又は２のいずれか１項記載の光近接効果補正方法。
【請求項４】マスク製造工程において製造されたフォ
トマスクを検査するステップ、ウエハ上のフォトレジス
ト膜に前記フォトマスクを用いて露光されたパターンを
検査するステップ、前記フォトレジスト膜をエッチング
マスクとして前記フォトレジスト膜の下層の薄膜をエッ
チングし、基板上に生成されたパターンを検査するステ
ップからなるグループのうち少なくとも１からなる検査
ステップと、前記検査ステップによりＯＰＣ不適合パターンを抽出す
るステップと、抽出された前記ＯＰＣ不適合パターンを前記ライブラリ
記憶装置に格納するステップとを更に有することを特徴
とする請求項１〜３のいずれか１項記載の光近接効果補
正方法。
【請求項５】ＯＰＣ不適合パターン及びその対策をラ
イブラリ記憶装置に格納する登録手段と、レイアウト設計を行うレイアウト設計手段、ＯＰＣを行
うＯＰＣ手段、リソグラフィ・ルール・チェックを行う
リソグラフィ・ルール・チェック手段、危険箇所の判定
を行い危険箇所記憶装置に格納する危険箇所登録手段の
うちの少なくとも１の手段において、得られた設計パタ
ーンに対して前記ライブラリ記憶装置に格納されている
前記ＯＰＣ不適合パターンとパターンマッチングを行う
パターンマッチング手段とを含むことを特徴とする光近
接効果補正システム。
【請求項６】前記ライブラリ記憶装置に格納されてい
る既知の前記ＯＰＣ不適合パターンを抽出し、抽出され
た前記ＯＰＣ不適合パターンに対応して前記ライブラリ
記憶装置に格納されている前記対策を抽出し、前記対策
を前記ＯＰＣ不適合パターンに施し、ＯＰＣに最適なレ
イアウト設計を実現するレイアウト設計手段を更に有す
ることを特徴とする請求項５記載の光近接効果補正シス
テム。
【請求項７】前記パターンマッチングを行い、前記ＯＰ
Ｃ不適合パターンと一致しない場合は、転写イメージを
出力する転写イメージ出力手段を有することを特徴とす
る請求項５又は６のいずれか１項記載の光近接効果補正
システム。
【請求項８】マスク製造工程において製造されたフォ
トマスクセットを検査するマスク検査装置、ウエハ上の
フォトレジスト膜に前記フォトマスクを用いて露光され
たパターンを検査するレジストパターン検査装置、前記
フォトレジスト膜をエッチングマスクとして前記フォト
レジスト膜の下層の薄膜をエッチングし、基板上に生成
されたパターンを検査するエッチング形状検査装置から
なるグループの少なくとも１つを有するパターン検査手
段を更に有し、前記ライブラリ登録手段は、前記パターン検査手段の結
果抽出されたＯＰＣ不適合パターンを前記ライブラリ記
憶装置に格納することを特徴とする請求項５〜７のいず
れか１項記載の光近接効果補正システム。