JP2007012687A - 半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム、半導体集積回路の製造方法 - Google Patents

Abstract

【課題】 回路不良要因であるリソグラフィー処理困難な設計パターンの発生を抑制でき、製造変動によるばらつきを抑制して歩留まりの向上を図ることが可能な半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム、半導体集積回路の製造方法を提供する。
【解決手段】 コンピュータネットワーク９を介して収集されたリソグラフィー処理困難な不良パターンの情報を記憶するデータ記憶装置３と、チップ内に複数の領域を定義し、チップのレイアウトを決定するレイアウト手段１０と、不良パターンの情報及びレイアウトの決定結果を読み出して、領域毎に不良パターンの発生頻度を計算し、発生頻度によりレイアウトの製造容易性を解析する製造容易性解析手段２０と、発生頻度が規定値以上の領域を選択的に抽出し、領域内のセル、配線及びビアの配置を修正するレイアウト修正手段１５とを備える。
【選択図】 図１

Description

本発明は、半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム、半導体集積回路の製造方法に関する。

半導体集積回路の設計に於いては、所望の回路動作が得られるように、論理機能や記憶機能を有するセル或いはブロックをチップ内に配置し、入出力端子間をそれぞれ配線して、チップ領域上のパターンレイアウトを決定している。一般的なゲートアレイ方式による半導体集積回路は、セルが配置される領域、セル間の配線が施される領域、及び周辺に設けられた入出力回路が配置される領域により構成されている。チップ上の配線には、複数の配線層が利用されている。配線層は、それぞれの層において水平・垂直方向に延伸するように割り当てられている。計算機は、自動的にセルの配置や端子間の配線を最適化し、チップ領域全面のレイアウトパターンを決定する。

レイアウトパターンの決定後は、レイアウトパターンの検証・修正処理が行われる。例えば、チップ領域上に配置されたセル、配線及びビア等の各パターンに対し、デザイン・ルール・チェック（ＤＲＣ）、レイアウト対スケマティック（ＬＶＳ）等のソフトウェアを用いたレイアウト検証が行われる。その後、マスクデータプレパレーション（ＭＤＰ）、光近接効果補正（ＯＰＣ）等により光学的な補正等のパターン調整処理が行われる。

レイアウトパターンの検証方法としては、素子のプロセスばらつき回路特性の関係を考慮した遅延計算方法が知られている。（例えば、特許文献１参照。）。また、信号間相互の遅延ばらつきを考慮して遅延解析を行う論理シミュレーション方法も知られている（例えば、特許文献２参照。）。設計パターンとウエハ上の製造パターンとの歪みを考慮する方法としては、高精度な配線仕上がり幅の算出及び高精度な回路シミュレーションが可能となるように、配線のマスクレイアウト幅と仕上がり幅との差の相関データを準備して、配線抵抗値と配線容量値を算出して回路解析する技術が知られている（例えば、特許文献３参照。）。

しかしながら、ウエハ上に製造するトランジスタや配線の寸法の微細化が進むにつれて、マスクパターン通りの正確なレイアウト形状の実現が困難となっている。リソグラフィー的な処理が困難な設計パターンは、微細なプロセスデバイス構造による電気的特性の変動や半導体集積回路の性能・信頼性に大きな影響を与えるだけでなく、配線短絡、断線等を引き起こし、歩留まりを低下させる。また、光近接効果の影響により、設計工程で意図したレイアウト図形とウエハ上に露光される幾何学図形との間に歪みが生じるため、歪みを補正するためのＯＰＣ処理が複雑化している。また、ＯＰＣ処理の複雑化により、レイアウト設計以降のマスク内図形表現データ量の急速な増加を引き起こし、マスクコストを高騰させている。さらに、ＯＰＣ処理で処理しきれないパターンの発生により、パターンの検証・修正工程が完了した設計パターンを再びレイアウト設計工程へフィードバックさせ、レイアウト設計工程において設計パターンを再修正する必要に迫られている。

しかしながら、リソグラフィー検証等で発見された不良パターンをレイアウト設計にフィードバックして修正する方法を用いることにより、設計から製造までの大きなフィードバックループが発生してしまうため、設計時間が長期化する。
特開平１１−３９３５７号公報 特開平７−１８２３８１号公報 特開２００１−２３０３２３号公報

本発明は、回路不良要因であるリソグラフィー処理困難な設計パターンの発生を抑制でき、製造変動によるばらつきを抑制して歩留まりの向上を図ることが可能な半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム、半導体集積回路の製造方法を提供する。

本願発明の第１の態様によれば、（イ）コンピュータネットワークを介して収集されたリソグラフィー処理困難な不良パターンの情報を記憶するデータ記憶装置と、（ロ）チップ内に複数の領域を定義し、領域毎にセル、配線及びビアを自動配置配線して、チップのレイアウトを決定するレイアウト手段と、（ハ）不良パターンの情報を読み出し、レイアウトの決定結果と照合して、領域毎に不良パターンの発生頻度を計算し、発生頻度によりレイアウトの製造容易性を解析する製造容易性解析手段と、（ニ）発生頻度が規定値以上の領域を選択的に抽出し、領域内のセル、配線及びビアの配置を修正するレイアウト修正手段とを備える半導体集積回路の設計支援システムが提供される。

本願発明の他の態様によれば、（イ）データ記憶装置が、コンピュータネットワークを介して収集されたリソグラフィー処理困難な不良パターンの情報を記憶し、（ロ）レイアウト手段が、チップ内に複数の領域を定義し、領域毎にセル、配線及びビアを自動配置配線して、チップのレイアウトを決定し、（ハ）製造容易性解析手段が、不良パターンの情報を読み出し、レイアウトの決定結果と照合して、領域毎に不良パターンの発生頻度を計算し、発生頻度によりレイアウトの製造容易性を解析し、（ニ）レイアウト修正手段が、発生頻度が規定値以上の領域を選択的に抽出し、領域内のセル、配線及びビアの配置を修正する半導体集積回路の設計方法が提供される。

本願発明の他の態様によれば、（イ）データ記憶装置が、コンピュータネットワークを介して収集されたリソグラフィー処理困難な不良パターンの情報を記憶する手順と、（ロ）レイアウト手段が、チップ内に複数の領域を定義し、領域毎にセル、配線及びビアを自動配置配線して、チップのレイアウトを決定する手順と、（ハ）製造容易性解析手段が、不良パターンの情報を読み出し、レイアウトの決定結果と照合して、領域毎に不良パターンの発生頻度を計算し、発生頻度によりレイアウトの製造容易性を解析する手順と、（ニ）レイアウト修正手段が、発生頻度が規定値以上の領域を選択的に抽出し、領域内のセル、配線及びビアの配置を修正する手順とをコンピュータに実現させる半導体集積回路の設計支援プログラムが提供される。

本願発明の他の態様によれば、（イ）設計支援システムにより、チップ内に複数の領域を定義させ、領域毎にセル、配線及びビアを自動配置配線してチップのレイアウトを決定させ、コンピュータネットワークを介して収集したリソグラフィー処理困難な不良パターンの情報をデータ記憶装置から読み出させてレイアウトの決定結果と照合し、領域毎に不良パターンの発生頻度を計算させ、発生頻度が規定値以上の領域を選択的に抽出させて領域内のセル、配線及びビアの配置を修正させる工程と、（ロ）修正されたレイアウトのデータを用いてマスクを製造する工程と、（ハ）マスクのパターンを半導体ウエハに転写する工程とを含む半導体集積回路の製造方法が提供される。

本発明によれば、回路不良要因であるリソグラフィー処理困難な設計パターンの発生を抑制でき、製造変動によるばらつきを抑制して歩留まりの向上を図ることが可能な半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム、半導体集積回路の製造方法が提供できる。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

本発明の実施の形態に係る設計支援システムは、図１に示すように、コンピュータネットワーク９を介して収集されたリソグラフィー処理困難な不良パターンの情報を記憶するデータ記憶装置３と、チップ内に複数の領域を定義し、領域毎にセル、配線及びビアを自動配置配線して、チップのレイアウトを決定するレイアウト手段１０と、不良パターンの情報を読み出して、領域毎に不良パターンの発生頻度を計算し、発生頻度によりレイアウトの製造容易性を解析する製造容易性解析手段２０と、発生頻度が規定値以上の領域を選択的に抽出し、領域内のセル、配線及びビアの配置を修正するレイアウト修正手段１５とを備える。

レイアウト手段１０、レイアウト修正手段１５及び製造容易性解析手段２０は、図１に示すように、コンピュータシステムの演算処理部（ＣＰＵ）１の一部として構成できる。ＣＰＵ１には、操作者からの入力等を受け付ける入力装置５、ＣＰＵ１の処理結果やチップのレイアウト結果等を表示する表示装置６及び出力装置７、コンピュータネットワーク９に接続された不良情報収集インターフェース８及びＣＰＵ１の演算処理に必要な各種プログラム等を記憶するプログラム記憶装置２が接続されている。コンピュータネットワーク９には、第１の工場、第２の工場、・・・の端末１００，１０１，・・・が接続されている。各工場の不良情報は、端末１００，１０１，・・・からコンピュータネットワーク９及び不良情報収集インターフェース８を介して収集され、データ記憶装置３に蓄積される。

レイアウト手段１０は、フロアプラン手段１１、分割手段１２、配置手段１３及び配線手段１４を有する。フロアプラン手段１１は、データ記憶装置３に記憶されたネットリスト、タイミング制約、半導体集積回路が製造されるチップの形状、入出力端子の位置情報、セルの形状、及び配置に関する設計制約情報、レイアウト製造容易性評価指標等の各種情報を読み出して、チップのフロアプランを作成する。分割手段１２は、格子によりチップ内を仮想的に複数の領域に分割する。配置手段１３は、フロアプラン手段１１が決定したフロアプランの情報に基づいて、分割手段１２が仮想的に分割した複数の領域毎に論理セル、マクロセル、入出力セル等を自動配置する。配線手段１４は、セルの配置結果に基づいて、セル間を配線する。

図２は、レイアウト手段１０により決定された製造用ＧＤＳレイアウトデータを表示装置６に表示させた場合の画像情報の一例を示す。図２のレイアウト上には、複数のセル１９を配置するためのセル領域３７と、セル領域３７に配置された複数のセル１９を配線で接続するための配線領域３８が形成されている。セル領域３７と配線領域３８が形成されたチップの周囲には、図示を省略した入出力端子等を配置するための周辺回路が形成される。配線領域３８には、各層毎にそれぞれ水平方向・垂直方向に延伸する複数層の配線４０が敷設されている。複数の配線４０の交差部分には、複数のビア５０が配置されている。

製造容易性解析手段２０は、図２に示される画像情報の中から、分割手段１２により分割された複数の領域毎に不良パターンを検出し、不良パターンの発生頻度に基づいて半導体集積回路の製造容易性を解析する。このため、製造容易性解析手段２０は、レイアウトトリミング手段２１、ＯＰＣ選択手段２２、クリティカルエリア検出手段２３、パターン比較手段２４及び製造容易性検証手段２５を有する。

レイアウトトリミング手段２１は、レイアウト手段１０が決定したレイアウトデータ或いは不良情報収集インターフェース８により収集された不良パターンの画像情報等を、スケルトン（骨組み）のトポロジ情報に変換する。トポロジ情報には、レイアウト中の配線、ビア、セル等のパターンの長さ、幅、形状等の情報及び各パターン同士の接続情報等が含まれる。ＯＰＣ選択手段２２は、レイアウト中の特定のパターンに対するＯＰＣのパターン形状の種類、処理対象位置等を選択してＯＰＣ処理を実行し、ＯＰＣ問題箇所を不良パターンとして検出する。クリティカルエリア検出手段２３は、レイアウト中に配線又はビアのショート、オープン、ショートニング等が発生している領域を不良パターンとして検出する。

図３及び図４は、不良情報収集インターフェース８により各工場の端末１００，１０１，・・・から収集され、データ記憶装置３に格納された不良パターン２６，２７のウエハ上のイメージ図を示す。不良パターン２６は、配線パターン５６ａ，５６ｂ，５６ｃを含む。不良パターン２７は、配線パターン５７ａ，５７ｂ，５７ｃを含む。図３及び図４に示す不良パターン２６，２７は、いずれもデザインルールは満足しているものの、半導体集積回路の製造時には、製造変動に対するマージンが厳しい場所となるため、歩留まりを低下させる要因となる。このため、レイアウト手段１０が決定したレイアウトの中に不良パターン２６，２７が多数存在すると、半導体集積回路の歩留まりが低下する。

図１のパターン比較手段２４は、不良情報収集インターフェース８により各工場の端末１００，１０１，・・・から収集された情報、即ち図３及び図４に示すような不良パターン２６，２７のトポロジ情報を読み出す。パターン比較手段２４は、レイアウト手段１０が決定した、例えば図２に示すようなチップのレイアウトの情報を、不良パターン２６，２７のトポロジ情報と比較し、レイアウト中に存在する不良パターン２６，２７を検出する。不良パターン２６，２７の検出は、操作者が入力装置５を介して行うこともできる。

製造容易性検証手段２５は、パターン比較手段２４等が検出した不良パターンの発生頻度を、複数の領域に分割されたチップ上の各領域毎にそれぞれ計算する。製造容易性検証手段２５は、データ記憶装置３に記憶された規定値を読み出して、各領域の不良パターンの発生頻度が規定値以上であるか否かを判定することにより、各領域の製造容易性を検証する。

図５はレイアウト手段１０により決定された製造用ＧＤＳレイアウトデータ等の画像情報の一例を示す。図５は、配線パターン２８ａ，２８ｂ，２８ｃがそれぞれ隣接して配置されることにより、配線パターン２８ａをウエハ上に転写した場合に配線パターン２８ａの一部がオープン不良となり得るオープンエラー候補２９を示している。図６は、図５に示すような画像情報を、図６に示すような多角形パターン（ポリゴン）の情報に変換した場合の例を示している。製造容易性検証手段２５は、分割手段１２により分割された領域４８毎にポリゴンの頂点にマーク３０を付け、付けたマーク３０の数と、予め登録された判断指標の情報とを比較することにより製造容易性を判断する。具体的には、例えば、製造容易性の判断指標となるマーク３０の数が、１領域で１０個に設定されていたとする。これに対し、領域４８は、マーク３０を１８個含み、規定値を上回っているため、製造容易性検証手段２５は、領域４８を不良パターンの発生頻度が高い領域と判定する。

レイアウト修正手段１５は、製造容易性検証手段２５の判定結果に基づいて、不良パターンの発生頻度が規定値以上となる領域４８を選択し、修正する。例えば、図７に示すように、レイアウト上に配線パターン４１，４２，４３，４４，４５が隣接して配置された場合は、配線パターン４１と配線パターン４５との間の配線パターン４２が、既定寸法より細く形成されやすい（図７の点線参照。）。このため、レイアウト修正手段１５は、図８に示すように、図７の配線パターン４２を、配線パターン４２の上層又は下層の他の領域上に置換して配線パターン４８を形成し、ビア４６，４７により配線パターン４１，４３と配線パターン４８を接続する。また、レイアウト修正手段１５は、図９に示すように、データ記憶装置３に記憶された配線緩和規則の情報に基づいて、例えば垂直方向に延伸する配線パターン５１，５２のライン端と水平方向に延伸する配線５３とのスペースｌを、配線パターン５１，５２のスペースの１．５倍となるように修正する。

図１のデータ記憶装置３は、セル接続記憶装置３１、レイアウト修正規則記憶装置３２、セルライブラリ記憶装置３３，製造容易性評価指標記憶装置３４、解析結果記憶装置３５、及びレイアウト結果記憶装置３６を備える。セル接続記憶装置３１には、ネットリスト、タイミング制約、及び配置に関する設計制約情報等が記憶される。レイアウト修正規則記憶装置３２には、セル、配線、ビアの配置を修正するための各種情報が記憶される。セルライブラリ記憶装置３３には、論理セル、マクロセル、入出力セル等の形状情報等が記憶される。製造容易性評価指標記憶装置３４には、不良情報収集インターフェース８により、各工場の端末１００，１０１，・・・からコンピュータネットワーク９を介して提供された不良パターンの情報、及び製造容易性を評価するためのレイアウト評価指標情報等を記憶する。解析結果記憶装置３５は、製造容易性解析手段２０が解析した各種の解析結果を記憶する。レイアウト結果記憶装置３６は、レイアウト手段１０が決定したレイアウト結果等を記憶する。

図１において、プログラム記憶装置２は、入出力データやレイアウトパラメータ及びその履歴や、演算途中のデータ等を記憶する。入力装置５は、キーボード、マウス、ライトペン又はフレキシブルディスク装置等を含む。操作者は、入力装置５より入出力データを指定したり自動設計に必要な数値等の設定が可能である。また、入力装置５より、出力データの形態等のレイアウトパラメータの設定、或いは演算の実行及び中止等の指示の入力も可能である。表示装置６及び出力装置７は、それぞれディスプレイ及びプリンタ装置等を含む。

次に、図１に示す設計支援システムを用いた半導体集積回路の設計方法について、図１０に示すフローチャートを用いて説明する。

（イ）ステップＳ１において、図１の第１の工場、第２の工場、・・・の端末１００，１０１，・・・から送信されたリソグラフィー処理困難な形状情報等についての不良パターンの情報が、インターネット等のコンピュータネットワーク９を介して不良情報収集インターフェース８に収集される。不良情報収集インターフェース８により収集された不良パターン情報は、データ記憶装置３の製造容易性評価指標記憶装置３４に記憶される。半導体集積回路のレイアウト、検証及び修正に必要な各種情報及びプログラム等は、図１の入力装置４を介してセル接続記憶装置３１、レイアウト修正規則記憶装置３２、セルライブラリ記憶装置３３、及びプログラム記憶装置２に記憶される。

（ロ）ステップＳ２において、フロアプランニングが実行される。即ち、図１のフロアプラン手段１１は、データ記憶装置３に記憶されたネットリスト、タイミング制約、半導体集積回路が製造されるチップの形状、入出力端子の位置情報、セルの形状、及び配置に関する設計制約情報、レイアウト製造容易性評価指標等の情報を読み出して、チップ全面のフロアプランを決定する。フロアプランの情報は、レイアウト結果記憶装置３６に記憶される。さらに、分割手段１２は、格子によりチップ内を仮想的に複数の領域に分割する。分割した領域の情報は、レイアウト結果記憶装置３６に記憶される。ステップＳ３において、配置手段１３は、レイアウト結果記憶装置３６に記憶されたフロアプランの情報を読み出して、分割手段１２により分割された複数の領域毎に論理セル、マクロセル、入出力セル等を配置する。セルの配置情報は、レイアウト結果記憶装置３６に記憶される。

（ハ）ステップＳ４において、配線手段１４は、レイアウト結果記憶装置３６からセルの配置情報を読み出す。配線手段１４は、セルの配置情報に基づいて、概略配線を実行する。概略配線の実行結果は、レイアウト結果記憶装置３６に記憶される。ステップＳ５において、配線手段１４は、レイアウト結果記憶装置３６から概略配線の実行結果を読み出す。配線手段１４は、概略配線の実行結果に基づいて、詳細配線を実行する。詳細配線の実行結果は、レイアウト結果記憶装置３６に記憶される。

（二）ステップＳ６では、ステップＳ３〜５において設計されたチップ全面のレイアウト結果に対する様々な解析が行われる。即ち、ステップＳ６１において、レイアウトトリミング手段２１は、レイアウト結果記憶装置３６に記憶されたレイアウト結果の情報、及び製造容易性評価指標記憶装置３４に記憶された不良パターンの情報を、スケルトン（骨組み）のトポロジ情報に変換する。変換結果は、解析結果記憶装置３５に記憶される。ＯＰＣ選択手段２２は、ＯＰＣのパターン形状の種類、処理対象位置等を選択してＯＰＣ処理を実行し、ＯＰＣ問題箇所を検出する。ＯＰＣ処理の実行結果及びＯＰＣ問題箇所の検出結果は、解析結果記憶装置３５に記憶させる。クリティカルエリア検出手段２３は、レイアウトデータ中の配線又はビアのショート、オープン、ショートニング等が発生している領域を不良パターンとして検出し、検出結果を解析結果記憶装置３５に記憶させる。パターン比較手段２４は、図１に示す各工場の端末１００，１０１，・・・から収集された不良パターンの情報を読み出す。パターン比較手段２４は、レイアウト結果記憶装置３６に記憶されたレイアウト結果と不良パターンの対応する情報のトポロジと比較し、レイアウト結果中の不良パターンを検出する。検出結果は、解析結果記憶装置３５に記憶させる。

（ホ）ステップＳ６２において、製造容易性検証手段２５は、ＯＰＣ選択手段２２，クリティカルエリア検出手段２３、パターン比較手段２４が検出した各不良パターンの発生頻度を、複数の領域に分割されたチップ上の各領域毎にそれぞれ計算（解析）し、解析結果記憶装置３５に記憶させる。製造容易性検証手段２５は、製造容易性評価指標記憶装置３４に記憶された既定値を読み出して、各領域の不良パターンの発生頻度の解析結果が、規定値以上となるか否かをそれぞれ判定する。判定結果は、解析結果記憶装置３５に記憶させる。

（ヘ）ステップＳ７において、レイアウト修正手段１５は、解析結果記憶装置３５に記憶された各領域毎の判定結果をそれぞれ読み出して、不良パターンの発生頻度が規定値以上となる領域のパターンの配置を選択的に抽出し、不良パターンの発生頻度を規定値より減少させるように、領域内のセル、配線、ビアの配置位置、形状等を修正する。レイアウトの修正結果は、レイアウト結果記憶装置３６に記憶させる。

実施の形態に係る半導体集積回路の設計方法によれば、各工場で発生するリソグラフィー処理不良等の不良パターンの情報を、コンピュータネットワーク９を介してデータ記憶装置３に記憶させる。不良パターンの情報は、コンピュータネットワーク９を介して各工場の端末１００，１０１により常時送信可能である。したがって、例えば、各工場においてリソグラフィー処理困難な不良パターンが発生した場合に、不良パターンの形状情報をデータ記憶装置３に記憶させる。そして、図１の設計支援システムがレイアウト設計を実行する際に、データ記憶装置３に記憶された不良パターンの情報に基づいて、レイアウト中の対応する不良パターンの発生頻度が規定値よりも低くなるように、セル、配線、ビアの位置を予め修正する。不良パターンの情報は、常にコンピュータネットワーク９を介して提供されるため、製造工程における半導体集積回路の製造容易性を考慮したレイアウト設計が実行できる。この結果、断線、ショート等の不良が生じにくくなるため、半導体集積回路の歩留まりが向上する。また、不良情報収集インターフェース８を介して、複数の工場の端末１００，１０１から不良パターンの情報を抽出することにより、複数の工場それぞれの製造変動やばらつきを考慮したレイアウトを設計できるため、複数の工場間の歩留まりのばらつきも抑制できる。

図１０にフローを示した一連の設計処理は、図１０と等価なアルゴリズムのプログラムにより、図１に示した設計支援システムを制御して実行できる。このプログラムは、図１に示したプログラム記憶装置２に記憶させればよい。

即ち、実施の形態に係る設計支援プログラムは、
（イ）データ記憶装置３が、コンピュータネットワーク９を介して収集されたリソグラフィー処理困難な不良パターンの情報を記憶する手順と、
（ロ）レイアウト手段１０が、チップ内に複数の領域を定義し、領域毎にセル、配線及びビアを自動配置配線して、チップのレイアウトを決定する手順と、
（ハ）製造容易性解析手段２０が、不良パターンの情報を読み出し、レイアウトの決定結果と照合して、領域毎に不良パターンの発生頻度を計算し、発生頻度によりレイアウトの製造容易性を解析する手順と、
（ニ）レイアウト修正手段１５が、発生頻度が規定値以上の領域を選択的に抽出し、領域内のセル、配線及びビアの配置を修正する手順
とを含んでいる。

第１の実施の形態に係る自動設計プログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体をプログラム記憶装置２に読み込ませることにより、第１の実施の形態に係る自動設計の一連の自動設計の処理を実行することもできる。「コンピュータ読取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるような媒体などを意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ，ＭＯディスクなどが「コンピュータ読取り可能な記録媒体」に含まれる。例えば、コンピュータシステムの本体は、フレキシブルディスク装置（フレキシブルディスクドライブ）及び光ディスク装置（光ディスクドライブ）を内蔵若しくは外部接続するように構成できる。フレキシブルディスクドライブに対してはフレキシブルディスクを、また光ディスクドライブに対してはＣＤ−ＲＯＭをその挿入口から挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納されたプログラムをコンピュータシステムを構成するプログラム記憶装置２にインストールすることができる。また、所定のドライブ装置を接続することにより、例えばゲームパック等に利用されているメモリ装置としてのＲＯＭや、磁気テープ装置等を用いることもできる。さらに、インターネット等のコンピュータネットワーク９を介して、このプログラムをプログラム記憶装置２に記憶させることが可能である。

次に、図１に示す設計支援システムを用いた半導体集積回路の製造方法の一例について、図１１のフローチャートを用いて説明する。

（イ）ステップＳ１０において、ＲＴＬ設計、論理合成、ネットリスト等の半導体集積回路のレイアウト設計に必要な情報が作成される（上流設計工程）。ステップＳ１０において作成された情報は、入力装置５又はコンピュータネットワーク９を介して、データ記憶装置３に記憶される。

（ロ）ステップＳ２０において、半導体集積回路のレイアウト設計が行われる（下流設計工程）。即ち、ステップＳ２１において、図１のフロアプラン手段１１は、データ記憶装置３に記憶されたネットリスト、タイミング制約、半導体集積回路が製造されるチップの形状、入出力端子の位置情報、セルの形状、及び配置に関する設計制約情報、レイアウト製造容易性評価指標等の情報をデータ記憶装置３から読み出して、半導体集積回路のフロアプランを作成する。フロアプランの作成結果は、レイアウト結果記憶装置３６に記憶される。

（ハ）ステップＳ２２において、図１の分割手段１２は、格子により半導体集積回路形成領域を仮想的に複数の領域に分割する。配置手段１３は、レイアウト結果記憶装置３６に記憶されたフロアプランの情報を読み出して、半導体集積回路形成領域上に論理セル、マクロセル、入出力セル等を配置する。ステップＳ２３において、レイアウト修正手段１５は、製造容易性評価指標の情報等に基づいて、配置手段１３が配置した論理セル、マクロセル、入出力セル等を高歩留まりセルに置換する。置換結果は、レイアウト結果記憶装置３６に記憶される。

（ニ）ステップＳ２４において、配線手段１４は、レイアウト結果記憶装置３６からセルの配置情報を読み出す。配線手段１４は、セルの配置情報に基づいて、複数のセル間を配線し、配線間をビアで接続する。配線の実行結果は、レイアウト結果記憶装置３６に記憶される。ステップＳ２５において、配線手段１４は、レイアウト結果記憶装置３６に記憶された配線の実行結果を読み出して、配線間を接続するビアを複数のビア（多重化ビア）等の高歩留まりビアに置換する。高歩留まりビアの置換結果は、レイアウト結果記憶装置３６に記憶される。ステップＳ２６において、配線手段１４は、レイアウト結果記憶装置に記憶された配線結果を読み出して、配線間隔を修正する。

（ホ）ステップＳ２７において、図１の製造容易性解析手段２０は、レイアウト結果記憶装置３６に記憶されたレイアウトの実行結果を参照し、製造容易性評価指標記憶装置３４に記憶された不良パターンの情報を読み出して、領域毎の不良パターンの発生頻度を計算する。ステップＳ２８において、製造容易性解析検証手段２５は、発生頻度が規定値を上回るか否かを判定する。発生頻度が規定値を上回る場合は、ステップＳ２９に進む。ステップＳ２９において、レイアウト修正手段１５は、製造容易性の解析結果に基づいて、ステップＳ２２〜Ｓ２６に示すセル、配線、ビアの配置を修正する。修正結果は、レイアウト結果記憶装置３６に記憶される。

（ヘ）ステップＳ３１において、レイアウト結果記憶装置３６に記憶されたレイアウトデータが、表示装置６に表示される。ステップＳ３２において、表示装置６に表示されたレイアウトデータに対し、ＤＲＣ、ＬＶＳ等のソフトウェアを読み出して、得られたレイアウトの各パターンに対する物理検証及び修正が行われる。ステップＳ３３において、表示装置６に表示されたレイアウトデータに対し、ＯＰＣのソフトウェアを読み出して、ＯＰＣ処理及び検証が行われる。ステップＳ３４において、表示装置６に表示されたレイアウトデータに対し、リソグラフィー検証が実行され、マスクデータの準備が完了する。

（ト）ステップＳ４０において、得られたマスクデータに基づいて、電子ビーム露光装置等のパターンジェネレータにより基板工程、配線工程、等にそれぞれ必要な枚数のマスク（レチクル）のセットを互いに所定の合わせ余裕で製造する。

（チ）そして、まず基板工程では、各工程（製造プロセス）に必要なそれぞれのレチクルを用いた逐次縮小露光装置（ステッパ）により、半導体ウエハ上に複数のチップパターンを周期的に配列させ、微細加工を行う。即ち、例えば、シリコン基板上にシリコン酸化膜を堆積し、シリコン酸化膜上にフォトレジスト膜を塗布する。そして、製造した基板工程用のレチクルのセット中の１枚を用いてフォトリソグラフィー工程を行い、フォトレジスト膜をパターニングし、パターニングされたフォトレジスト膜をマスクとして、シリコン酸化膜を選択的にエッチングする。そして、フォトレジスト膜とシリコン酸化膜をマスクとして用いて、例えばｐ型若しくはｎ型の不純物イオンをシリコン基板の表面に選択的に注入する。その後、イオン注入マスクとして用いたフォトレジストを除去する。さらに、注入されたイオンを活性化し、所望の深さまでドライブイン（拡散）し、シリコン基板の内部に不純物拡散領域を形成する等の種々の工程をレチクルセット中のレチクルを順に用いて行い、各セルのトランジスタ等を形成する。

（リ）次に表面配線工程の各工程に必要なレチクルを用いてステッパで所望のパターンを描画することにより基板表面に対して配線処理が施される。即ち、表面配線工程のレチクルのセット中の１枚を用いて、例えばシリコン基板上に、ＣＶＤ法、ＰＶＤ法等により形成し、化学機械研磨（ＣＭＰ）法により表面を平坦化する。層間絶縁膜の上にフォトレジストを塗布し、フォトリソグラフィー工程によるフォトレジスト膜をパターニングし、エッチングマスクを形成する。エッチマスクを使用して、反応性イオンエッチング（ＲＩＥ）等を行い、層間絶縁膜にビアを形成する。フォトレジストを除去し、表面を洗浄化した後、ビア内に金属を堆積する。再びフォトリソグラフィー工程による新たなエッチングマスクを形成し、この金属膜をパターニングする等の一連の工程を、レチクルのセット中のレチクルを順に用いて繰り返して、多層配線構造を形成する。

(ヌ）表面配線工程の完了後、ダイヤモンドブレード等のダイシング装置により、所定のチップサイズのチップに分割する（ダイシング工程）。そして、パッケージング材料にチップをマウントし（マウント工程）、チップ上の電極パッドとリードフレームのリードを金線やバンプで接続する（ボンディング工程）。次に、樹脂封止等の所要のパッケージ組み立ての工程を実施する（封止工程）。その後、半導体装置の性能・機能に関する特性検査、リード形状・寸法状態、信頼性試験等の所定の検査を経て（検査工程）、半導体．装置が完成する。以上の工程を全てクリアした半導体装置は、水分、静電気等から保護するための包装を施され、製品として出荷される。

実施の形態に係る半導体集積回路の製造方法によれば、ステップＳ２０の下流設計工程において、コンピュータネットワーク９を介して各工場の端末１００，１０１から収集された不良パターンの情報に基づいて、不良パターンの発生頻度が減少するように、予め不良パターンの発生頻度の高い領域のセル、配線又はビアのレイアウトを予め修正する。このため、ステップＳ３０のマスクデータ準備工程における処理時間を大幅に短縮できる。さらに、ステップＳ２０の下流設計工程において予め不良パターンとなるレイアウトを低減させておくことにより、ステップＳ３０のマスクデータ準備工程においてパターン補正では解決できない不良パターンの発生を低減できるため、不良パターンの発生頻度の少ないマスクを用いて半導体集積回路を製造でき、製造工程における歩留まりが向上する。

（変形例）
実施の形態の変形例に係る半導体装置の設計方法について、図１２のフローチャートを用いて説明する。ここでは、図１１のステップＳ２６に示される配線間隔修正工程における半導体装置の設計方法を例に説明する。

（イ）図１２のステップＳ２６１において、図１の製造容易性検証手段２５は、レイアウト手段１０が決定したレイアウトの決定結果の情報をレイアウト結果記憶装置３６から読み出して、分割手段１２により分割された領域の１つを選択する。製造容易性検証手段２５は、ＯＰＣ選択手段２２、クリティカルエリア検出手段２３等が検出した半導体集積回路の配線ショート等の不良パターンの情報を解析結果記憶装置３５から読み出して、レイアウトの決定結果と照合して区分領域内の不良パターンの発生頻度を計算して、区分領域の製造容易性の評価値を算出する。製造容易性検証手段２５は、修正に必要な近傍の領域を設定する。

（ロ）ステップＳ２６２において、レイアウトトリミング手段２１が、設定した領域の境界と配線との交点を仮想端子として仮想端子位置を確定し、配線等のポリゴン閉図形について、隣接する図形の長さ、幅、形状、接続情報等の関係を表す隣接制約グラフを作製する。次に、ステップＳ２６３において、パターン比較手段２４が、製造容易性評価指標記憶装置３４に予め登録されている製造劣化を引き起こす不良パターンのトポロジ情報と隣接制約グラフとを照合し、リソグラフィー等で製造劣化因子となる不良パターンが存在するか否かを判定する。

（ハ）ステップＳ２６５において、製造劣化因子となる不良パターンが存在する場合には、レイアウト修正手段１５は、不良パターンが存在する領域、及び近傍の他の領域の情報を読み出して、データ記憶装置３に記憶された配線緩和規則に基づいて、不良パターンを修正するためのスペースが存在するか否かを判定する。スペースが存在する場合は、ステップＳ２６６において、データ記憶装置３に記憶された配線折れ曲がり緩和規則の情報に基づいて、区分された領域内に存在する不良パターンの配線の過度な折れ曲がりを緩和する。

（ニ）ステップＳ２６７において、レイアウト修正手段１５は、データ記憶装置３に記憶されたスペース緩和規則に基づいて、製造劣化因子となる不良パターンの配線スペースを拡大する。ステップＳ２６８において、不良パターンを修正するためのスペースが存在しない場合には、隣接する他の領域、例えば、不良パターンが存在する領域の上層又は下層の他の領域に対し再配線処理を行うことにより、確定した境界上仮想端子位置及び区分領域境界で囲まれる部分の配線混雑度を内部セル端子位置等を詳細に見積もりながら、領域内の配線の最適化を行う。

ステップＳ２６１〜Ｓ２６８に示される一連の処理を、製造変動に起因する潜在的なショートやオープンやショートニングを発生させる不良パターン箇所の各近傍領域に対して繰り返し実行することにより、チップ全面のレイアウトを完成できる。実施の形態の変形例に係る半導体装置の設計方法によれば、設定した仮想端子と区分領域外部のレイアウトパターン情報は保持した状態で、領域内部の製造劣化因子となるパターンが修正・解消される。チップ全面で最適化する場合には、問題候補箇所に対して処理を繰り返す処理に於いてシミュレーテッドアニーリング手法等を組み込んで最適化することも可能である。

（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

図１３及び図１４は、実施の形態に係る設計支援システムを利用して、セルの配置の最適化を自動修正した場合の様子を示すパターンレイアウト例である。チップ上には、矩形のプリミティブセル１６，１７，１８がそれぞれ隣接して配置されている。プリミティブセル１６上には、配線パターン１６０ａ，１６０ｂが形成されている。プリミティブセル１７上には、配線パターン１７０ａ，１７０ｂが形成されている。プリミティブセル１８上には、配線パターン１８０ａ，１８０ｂが形成されている。 図１３では、Ｘ方向に幅の細い配線パターン１７０ａが、幅の太い配線パターン１６０ｂ，１７０ｂで挟まれている。このため、Ｘ方向に幅の細い配線パターン１７０ａが、オープン或いはショート或いはショートニング等の不良を引き起こす不良パターンとなり、製造段階で欠陥が発生するセル配置状況となっていることを示している。

実施の形態に係る設計支援システムにおいては、配線パターン１６０ａ〜１８０ｂの幅、形状等の情報をプリミティブセル１６〜１８の特性としてレイアウト結果記憶装置３６に記憶しておく。そして、製造容易性解析手段２０がプリミティブセル１６〜１８の特性を参照することにより、歩留まりが悪化する原因となる不良パターン（配線パターン１７０ａ）の情報を抽出し、セルの配置位置により上述したようなパターンの隣接状況が発生して不良欠陥に至ることを検出する。レイアウト修正手段１５は、このような状況を改善するためにプリミティブセル１６〜１８の入れ替え・位置交換・移動を実行する。これにより、図１４に示すように、Ｘ方向の幅の狭い配線パターン１７０ａと１８０ａとが隣接して配置されるので、製造時のプロセス変動に起因して発生するショートやオープン等の欠陥が回避され、製造歩留まりが向上する。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の実施の形態に係る設計支援システムの一例を示すブロック図である。 本発明の実施の形態に係る半導体集積回路のレイアウト結果の一例である。 本発明の実施の形態に係る半導体集積回路の設計方法において参照される不良パターンの一例である。 本発明の実施の形態に係る半導体集積回路の設計方法において参照される不良パターンの一例である。 本発明の実施の形態に係る半導体集積回路のレイアウト結果の一例である。 本発明の実施の形態に係る半導体集積回路のレイアウト結果の一例であり、図５の情報を多角形パターン情報に変換した場合の一例を示す。 本発明の実施の形態に係る設計支援システムの配線パターンの修正方法を説明する平面図である。 本発明の実施の形態に係る設計支援システムの配線パターンの修正方法を説明する平面図である。 本発明の実施の形態に係る設計支援システムの配線パターンの配線スペースの緩和規則を説明する図である。 本発明の実施の形態に係る半導体集積回路の設計方法の一例を示すフローチャートである。 本発明の実施の形態に係る半導体集積回路の製造方法を示すフローチャートである。 本発明の実施の形態の変形例に係る半導体集積回路の製造方法を示すフローチャートである。 本発明の実施の形態のその他の実施の形態に係る半導体集積回路の設計方法を示す平面図である。 本発明の実施の形態のその他の実施の形態に係る半導体集積回路の設計方法を示す平面図である。

符号の説明

３…データ記憶装置
８…不良情報収集インターフェース
９…コンピュータネットワーク
１０…レイアウト手段
１５…レイアウト修正手段
２０…製造容易性解析手段

Claims (5)

1. コンピュータネットワークを介して収集されたリソグラフィー処理困難な不良パターンの情報を記憶するデータ記憶装置と、
   チップ内に複数の領域を定義し、前記領域毎にセル、配線及びビアを自動配置配線して、前記チップのレイアウトを決定するレイアウト手段と、
   前記不良パターンの情報を読み出し、前記レイアウトの決定結果と照合して、前記領域毎に前記不良パターンの発生頻度を計算し、前記発生頻度により前記レイアウトの製造容易性を解析する製造容易性解析手段と、
   前記発生頻度が規定値以上の前記領域を選択的に抽出し、前記領域内の前記セル、配線及びビアの配置を修正するレイアウト修正手段
   とを備えることを特徴とする半導体集積回路の設計支援システム。
2. データ記憶装置が、コンピュータネットワークを介して収集されたリソグラフィー処理困難な不良パターンの情報を記憶し、
   レイアウト手段が、チップ内に複数の領域を定義し、前記領域毎にセル、配線及びビアを自動配置配線して、前記チップのレイアウトを決定し、
   製造容易性解析手段が、前記不良パターンの情報を読み出し、前記レイアウトの決定結果と照合して、前記領域毎に前記不良パターンの発生頻度を計算し、前記発生頻度により前記レイアウトの製造容易性を解析し、
   レイアウト修正手段が、前記発生頻度が規定値以上の前記領域を選択的に抽出し、前記領域内の前記セル、配線及びビアの配置を修正することを特徴とする半導体集積回路の設計方法。
3. データ記憶装置が、コンピュータネットワークを介して収集されたリソグラフィー処理困難な不良パターンの情報を記憶する手順と、
   レイアウト手段が、チップ内に複数の領域を定義し、前記領域毎にセル、配線及びビアを自動配置配線して、前記チップのレイアウトを決定する手順と、
   製造容易性解析手段が、前記不良パターンの情報を読み出し、前記レイアウトの決定結果と照合して、前記領域毎に前記不良パターンの発生頻度を計算し、前記発生頻度により前記レイアウトの製造容易性を解析する手順と、
   レイアウト修正手段が、前記発生頻度が規定値以上の前記領域を選択的に抽出し、前記領域内の前記セル、配線及びビアの配置を修正する手順
   とをコンピュータに実現させることを特徴とする半導体集積回路の設計支援プログラム。
4. 前記修正する手順は、前記製造容易性の解析結果に基づいて、前記不良パターンの発生頻度が規定値以上となる前記領域内の前記配線を前記配線の上層又は下層の配線層に層変換して配線すること、或いは、前記製造容易性の解析結果に基づいて前記セルを選択し、前記セルを制動させる又は前記セルを他のセルと交換させること、のいずれかであること特徴とする請求項３に記載の半導体集積回路の設計支援プログラム。
5. 設計支援システムにより、チップ内に複数の領域を定義させ、前記領域毎にセル、配線及びビアを自動配置配線して前記チップのレイアウトを決定させ、コンピュータネットワークを介して収集したリソグラフィー処理困難な不良パターンの情報をデータ記憶装置から読み出させて前記レイアウトの決定結果と照合し、前記領域毎に前記不良パターンの発生頻度を計算させ、前記発生頻度が規定値以上の前記領域を選択的に抽出させて前記領域内の前記セル、配線及びビアの配置を修正させる工程と、
   修正された前記レイアウトのデータを用いてマスクを製造する工程と、
   前記マスクのパターンを半導体ウエハに転写する工程
   とを含むことを特徴とする半導体集積回路の製造方法。

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