JP3599531B2 - 半導体集積回路のクロックスキュー低減方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路の製造時のプロセスのばらつきによるスキューを考慮したパスディレイを計算し、パスディレイ値が目標値を超えるクリティカルパスを構成するフリップフロップのクロック信号を再配線して、クロックスキューを低減するレイアウト方法に関するものである。
【0002】
【従来の技術】
半導体集積回路の信号遅延時間計算(パスディレイ計算)は、パスディレイチェックを行ううえで不可欠の技術である。従来、この半導体集積回路の信号遅延時間計算に関する技術として、例えば特開平5−189511号公報に記載のように、素子間のクロックスキューを考慮した信号遅延時間計算方法が知られている。この従来技術は、クロック間スキュー値をあらかじめ設定したクロック間スキュー値テーブルを用意し、フリップフロップ間の信号遅延時間(ティピカルパスディレイ)にクロック間スキュー値テーブルから求めたクロックスキュー値を足すことによってパスの信号遅延時間とするものであり、パスディレイチェックは、この信号遅延時間が目標値以内に入っているかどうかの合否判定を行うというものである。
【0003】
【発明が解決しようとする課題】
前記従来技術では、クロックスキュー値テーブルに各フリップフロップのクロック相の組み合わせからクロックスキュー値を格納しているだけであり、半導体製造時のプロセスのばらつきによるスキューを考慮していないため、設計時のディレイ値と製造されたチップの実際のディレイ値の誤差が発生し、動作不良の原因となるという問題点を有している。
【0004】
本発明の目的は、前記従来技術の問題点を解決し、半導体集積回路におけるフリップフロップ間のパスディレイ計算時に、半導体製造時のプロセスのばらつきによるスキューを考慮して、製造されたチップの実際のディレイ値により近い信号遅延時間を計算し、該計算された信号遅延時間が目標値を超えているクリティカルパスのディレイ値を短縮可能とするクロック信号の再配線を行う、半導体集積回路のクロックスキュー低減方法を提供することにある。
【0005】
【課題を解決するための手段】
本発明では、半導体集積回路の論理情報、配線パターン情報を記憶した記憶手段と、ディレイ定数、半導体集積回路製造時のプロセスばらつき率、基本給電領域拡張パラメータを記憶した記憶手段と、内部メモリを有する処理手段とからなるコンピュータ利用のシステムを使用する。
【0006】
処理手段は、まず、チップの論理情報、配線パターン情報、ディレイ定数、半導体集積回路製造時のプロセスばらつき率、基本給電領域拡張パラメータ等を記憶手段から入力して、各パスについて、当該パスを構成する始点フリップフロップから終点フリップフロップまでのパスディレイ(ティピカルパスディレイ)、チップのクロック入力ピンから始点及び終点フリップフロップまでのクロックディレイの差分(設計クロックスキュー)、及び、チップのクロックピンから始点及び終点フリップフロップまでの各クロックディレイ値、あるいはその径路のうち配線径路を共有しない部分のみを信号伝播するのにかかる各ディレイ値にそれぞれプロセスばらつき率をかけたプロセスばらつき(プロセスクロックスキュー)を求め、前記設計クロックスキューと前記プロセスクロックスキューとをクロックスキューとして、ティピカルパスディレイとを加算して、その値を当該パスの信号遅延時間(トータルパスディ)として、各パス毎に内部メモリに保存する。
【0007】
次に、処理手段は、前記内部メモリを参照して、前記信号遅延時間(トータルパスディ)が目標値を超えているパス(クリティカルパス)が存在する場合、チップ内のフリップフロップへ直接クロック信号を給電する最終段クロックバッファのそれぞれについて、該クロックバッファがフリップフロップへクロック信号を最短で給電可能な領域を基本給電領域、前記基本給電領域拡張パラメータもとに基本給電領域を所定幅だけ拡張した領域を拡張給電領域、及び、隣接した拡張給電領域どうしが重なる領域を共通領域として求め、クリティカルパスのうち、該パスを構成する始点及び終点フリップフロップが互いに隣接した基本給電領域内に配置され、かつ、少なくとも一方が前記共通領域に存在するパスを抽出し、該抽出したパスを構成する始点及び終点フリップフロップについては同一の最終段クロックバッファからクロック信号を給電するように再配線する。
【0008】
【発明の実施の形態】
以下、本発明の実施の形態としての一実施例を図面により詳細に説明する。
【0009】
図1は本発明の実施の形態のハードウェア構成図である。図1において、ライブラリ10には、ディレイ定数、プロセスばらつき率α、基本給電領域拡張パラメータdなどが、あらかじめLSIごとに格納されている。このうち、ディレイ定数は従来と同様であり、プロセスばらつき率αと基本給電領域拡張パラメータdが本発明により追加されたものである。なお、プロセスばらつき率αは、統計的に例えば10〜30%の範囲が適当である。ファイル20には、論理情報、配線パターン情報などが、あらかじめLSIごとに格納されており、これは従来と同様である。処理装置(CPU)30は、ライブラリ10、ファイル20の情報を入力して、対象とする半導体集積回路について、半導体製造時のプロセスのばらつきによるスキュー(プロセスクロックスキュー)も考慮してパスの信号の遅延時間(パスディレイ)を計算し、さらに該パスディレイ値をもとにクリティカルパスを判定してクロック信号の再配線処理を行い、この再配線処理結果によりファイル20の配線パターン情報を変更する。メモリ40には、CPU30での処理の途中結果等を格納する作業用テーブル45がある。図2は作業用テーブル45の構成例で、各パスごとに、後述する各ディレイ値、合否結果を格納する複数欄で構成されることを示している。また、メモリ40には、図1では省略したが、CPU30での信号遅延時間計算やクロック信号再配線処理のためのプログラムが外部記憶装置等からロードされて格納されている。
【0010】
図3は、本発明の一実施例による信号遅延時間計算(パスディレイ計算)、クロック信号再配線の処理フローを示した図で、図1のCPU30で実行される。図3において、ステップ101が必要情報の入力処理(前処理)、ステップ102〜107が信号遅延時間計算(パスディレイ計算)処理、ステップ108〜113がクロック信号再配線処理である。
【0011】
まず、図3に示す処理フローを参照して、本発明の一実施例による信号遅延時間計算の処理動作を説明する。
【0012】
(1) 信号遅延時間計算(パスディレイ計算)を行うに先立って、ライブラリ10及びファイル20から、対象とする半導体集積回路(チップ)に関し、ディレイ定数、プロセスばらつき率α、基本給電領域拡張パラメータd、論理情報、配線パターン情報等を処理装置(CPU)30内に入力する(ステップ101)。
【0013】
(2) 入力された論理情報、配線パターン情報にもとづいて最初のパスを選択し、該パスを構成する始点フリップフロップから終点フリップフロップまでのパスディレイ(ティピカルパスディレイ)Tpdを計算する(ステップ102)。
【0014】
(3) チップのクロック入力ピンから始点及び終点フリップフロップまでのクロック配線径路のそれぞれのディレイ(クロックディレイ)Tck1、Tck2を計算する(ステップ103)。
【0015】
(4) チップのクロック入力ピンから始点及び終点フリップフロップまでのクロック配線径路のうち、配線径路を共有しない部分のそれぞれディレイTckp1,Tckp2を計算する(ステップ104)。
【0016】
(5) ステップ103で得られたTck1,Tck2結果より、チップのクロック入力ピンから始点及び終点フリップフロップまでのクロックディレイの差分(設計クロックスキュー)Tskewを、Tskew=|Tck1−Tck2|により計算する(ステップ105)。
【0017】
(6) ステップ101でライブラリ10より入力されたプロセスばらつき率α、ステップ104で得られたTckp1,Tckp2より、半導体集積回路製造時のプロセスのばらつきによる始点及び終点フリップフロップそれぞれについてのクロックディレイのばらつき(プロセスクロックスキュー)Tpskew1,Tpskew2を、Tpskew1=αTckp1、Tpskew2=αTckp2により計算する(ステップ106)。
【0018】
(7) ステップ102、ステップ105、ステップ106で得られた値より、当該パスに関する信号遅延時間(トータルパスディレイ)Ttotalを、Ttotal=Tpd+Tskew+Tpskew1+Tpskew2により計算する(ステップ107)。なお、T skew ,T pskew1 ,T pskew2 をまとめてクロックスキューと称す。
【0019】
以上説明した(2)〜(7)の処理をチップ内の全てのパスについて繰り返し、各パスごとに、図2の作業用テーブル45に各値Tpd,Tck1,Tck2,Tckp1,Tckp2,Tskew,Tpskew1,Tpskew2,Ttotalを格納する。
【0020】
次に、同じく図3に示す処理フローを参照して、本発明の一実施例によるクロック信号再配線の処理動作を説明する。
【0021】
(8) チップ内の全てのパスについてパスディレイ計算が終了したなら、作業用テーブル45に格納されている各パスのトータルパスディレイTtotalを用いてディレイの合否判定を行う(ステップ108)。ここで、各パスのディレイ値Ttotalが全て目標値内におさまっていれば、クロック信号再配線処理は不要であるが、ディレイ値Ttotalが目標値を超えているパス(クリティカルパス)が一つでもあれば、すなわち、クリティカルパスが抽出されれば、以下の処理を行う。
【0022】
(9) チップ内の各最終段クロックバッファについて基本給電領域を求める(ステップ109)。ここで、最終段クロックバッファは、チップのクロックピンからフリップフロップまで複数段の木構造のクロックバッファが用いられる場合、一つあるいは複数のフリップフロップへ直接クロック信号を給電する最終段のファンアウトバッファとして定義される。基本給電領域は、該最終段クロックバッファがフリップフロップへクロック信号を最短で給電可能な領域として求める。
【0023】
(10) 各最終段クロックバッファについて、ステップ101でライブラリ10より入力された基本供電領域拡張パラメータdを用いて拡張給電領域を求める(ステップ110)。即ち、拡張給電領域は、基本給電領域をパラメータdの幅だけ上下左右に広げた領域である。
【0024】
(11) 互いに重なりをもつ隣接した拡張給電領域について共通領域を求める(ステップ111)。
【0025】
(12) 作業用テーブル45を参照して、トータルパスディレイTtotalが目標値を超えているパス(クリティカルパス)のうち、始点及び終点フリップフロップが互いに隣接した基本給電領域内に配置されているパスを抽出する(ステップ112)。
【0026】
(13) ステップ112で抽出されたパスの始点及び終点フリップフロップの少なくとも一方が共通領域に配置されているパスについて、始点及び終点フリップフロップの両方が同一の最終段クロックバッファからクロック信号を給電されるようにクロック配線を再配線する(ステップ113)。そして、このクロック信号の再配線処理結果にもとづいてファイル20の配線パターン情報を変更する。
【0027】
なお、図3の処理フローでは、チップのクロックピンからパスの始点及び終点フリップフロップまでのクロック配線径路のうち、配線径路を共有しない部分のみに着目し、それぞれディレイ値をTckp1,Tckp2を計算し(ステップ104)、これらディレイ値にプロセスばらつき率αを掛けることで(ステップ106)、パスの始点及び終点フリップフロップそれぞれのプロセスクロックスキューを計算するとした。これは、特定のパスについて見た場合、クロックピンから始点及び終点フリップフロップまでの木構造のクロック配線パターン径路のうち、配線パターンを共有しない部分でのみ、ばらつきが発生することに着目するものである。
【0028】
一方、ステップ103で得られたチップのクロックピンからパスの始点及び終点フリップフロップまでのそれぞれのクロックディレイ値Tck1,Tck2を用い、これらクロックディレイ値Tck1,Tck2にプロセスばらつき率α′(ただし、一般にα′<αとする)を掛けて、パスの始点及び終点フリップフロップそれぞれのプロセスクロックスキューTpskew1,Tpskew2を計算することも可能である。この場合、図3のステップ104の処理が省略できる。
【0029】
次に、本発明による信号遅延時間計算、クロック信号再配線及びセル配置の処理動作を具体例により説明する。
【0030】
図4は、信号遅延時間計算(パスディレイ計算)の具体的処理動作を説明する図である。図4において、201はチップ、202はチップのクロック入力ピン、203は1段目のクロックバッファ、204−1〜204−4は2段目のクロックバッファ、205−1〜205−3はフリップフロップ、206はクロック入力ピン202から1段目のクロックバッファ203までのクロック配線パターン、207−1〜107−4は1段目のクロックバッファ203から2段目のクロックバッファ204−1〜204−4までのクロック配線パターン、208−1〜208−2は2段目のクロックバッファ204−1〜204−4からフリップフロップ205−1〜205−3までのクロック配線パターン、209−1はフリップフロップA205−1からフリップフロップB205−2までのパス、209−2はフリップフロップA205−2からフリップフロップC205−3までのパスである。
【0031】
いま、始点をフリップフロップA205−1、終点をフリップフロップB205−2とするパスA209−1に着目する。始点フリップフロップA205−1はクロック入力ピン202、クロックバッファA203を介して、クロックバッファB204−2よりクロック信号を供給され、終点フリップフロップB205−2は、同じくクロック入力ピン202、クロックバッファA203を介して、クロックバッファB1よりクロック信号を供給されている。
【0032】
ディピカルパスディレイTpdは、始点フリップフロップA205−1から終点フリップフロップB205−2までのパスA209−1自体のディレイ値である。また、クロック入力ピン202から始点フリップフロップA205−1までのクロック配線パターンA206、B2 207−2、C3 208−3の部分のクロックディレイがTck1、クロック入力ピン202から終点フリップフロップB205−2までのクロック配線パターンA206、B1 207−1、C1 208−1の部分のクロックディレイがTck2で、このTck1とTck2の差分|Tck1−Tck2|が設計クロックスキューTskewである。従来は、ティピカルパスディレイTpdと設計クロックスキューTskewの和をパスA209−1のパスディレイ値としていた。
【0033】
本発明の一実施例においては、さらに、クロック入力ピン202から始点フリッフフロップA205−1及び終点フリップフロップB205−2までのクロック配線径路のうち配線パターンを共有しない部分、すなわちクロックバッファA203からフリップフロップA205−1までのクロック配線パターンB2 207−2、C3 208−3の部分のディレイをTckp1、クロックバッファA203から終点フリップフロップB205−2までのクロック配線パターンB1 207−1、C1 208−1の部分のディレイをTckp2として、このTckp1とTckp2に、あらかじめライブラリ10に定義されているプロセスばらつき率αを掛けることにより、始点フリップフロップA205−1及び終点フリップフロップB205−2のそれぞれについてのプロセスクロックスキューTpskew1,Tpskew2を計算する。そして、前記ティピカルパスディレイTpdと設計クロックスキューTskewに、さらにプロセスクロックスキューTpskew1,Tpskew2を加えた値を、パスA209−1に関するパスディレイ値(トータルパスディレイ)Ttotalとする。これにより、半導体集積回路製造時のプロセスのばらつきによるクロックディレイのばらつき(プロセスクロ ックスキュー)をより正確に求めることが可能となる。
【0034】
同様に、図4において、パスB209−2については、クロックバッファB1 204−1からフリップフロップB205−2までのクロック配線パターンC1 208−1の部分のグロックディレイをTckp1、クロックバッファB1 204−1からフリップフロップC205−3までのクロック配線パターンC2 208−2の部分のディレスをTckp2として計算する。そして、このTckp1,Tckp2にプロセスばらつき率αを掛けることにより、パスB209−2の始点フリップフロップB205−2及び終了フリップフロップC205−3それぞれについて、プロセスクロックスキューTpskew1,Tpskew2が求まる。
【0035】
なお、クロック入力ピン202から始点A205−1までのクロックディレイTck1、クロック入力ピ202から終点フリップフロップB205−2までのクロックディレイ値Tck2に、それぞれプロセスばらつき率α′を掛けることにより、パスA209−1の始点フリップフロップA205−1、終点フリップフロップB205−2のそれぞれのプロセスクロックスキューを求めることも可能である。これは、パスB209−2についても同様である。
【0036】
図5はクリティカルパスを構成するフリップフロップへのクロック信号の再配置の具体的処理動作を説明する図である。図5において、パス306がトータルパスディレイが目標値を超えているクリティカルパスとする。このパス306を構成する始点フリップフロップ305−1がクロックバッファB3の基本給電領域307−3に、終点フリップフロップ305−2がクロックバッファB4の基本給電領域307−4にそれぞれ存在する。ここで、始点フリップフロップ305−1はクロックバッファB3 304−3による基本給電領域307−3に配置されており、クロック配線パターン311によってクロック信号を給電されているが、基本給電領域307−4との共通領域309に配置されているため、該始点フリップフロップ305−1にはクロックバッファB4 304−4からクロック信号を給電するように再配線を行う。これによって、クロックピン302から始点及び終点フリップフロップ305−1,305−2までのクロック配線径路がパターンを共有する部分を増やすことができ、クロック配線径路を共有しない部分に着目してプロセスクロックスキューを求める場合、該プロセスクロックスキューを短縮することが可能となるため、結果的にクリティカルパスのパスディレイを短縮することができる。
【0037】
図6は論理ブロックのセル配置の具体的処理動作を説明する図である。図6において、例えば論理ブロックA406はゲート、フリップフロップを含む複数のセルから構成されている。論理ブロック内のセルの配置に先立って、クロックバッファA403、クロックバッファB1〜B4(404−1〜404−4)の配置位置を決定し、各最終段クロックバッファについて基本給電領域を決定する。次に、論理ブロック内の全てのセルを同一のクロックバッファの基本給電領域407−1に配置する。これによって、クロックピン402から同一論理ブロック内の全てのパスを構成する始点及び終点フリップフロップまでのクロック配線径路が最終段クロックバッファまでのパターン408、及びパターン409を共有するため、前記と同様に、クロック配線径路を共有しない部分に着目してプロセスクロックスキューを求める場合、該プロセスクロックスキューを低減することが可能となり、結果的に当該論理ブロック内の全てのパスディレイを短縮することができる。
【0038】
【発明の効果】
以上説明したように、本発明によれば、半導体集積回路製造時のプロセスのばらつきによるクロックディレイのばらつきをパスディレイ計算時に計算することにより、実際にチップが製造された時のパスディレイ値を設計時により正確に求め、クリティカルパスの始点及び終点フリップフロップの両者に同じ最終段のクロックゲートがクロック信号を供給するように再配線することによって、配線径路を共有しない部分を最小限におさえ、プロセスクロックスキューを低減することができ、トータルパスディレイを低減することができる。
【図面の簡単な説明】
【図1】本発明を実施するハードウェア構成の概略ブロック図である。
【図2】図1におけるメモリ内の作業用テーブルの構成例を示す図である。
【図3】本発明の一実施例による信号遅延時間計算及びクロック配線の処理フローを示す図である。
【図4】本発明の一実施例による信号遅延時間計算の具体的処理動作を説明する図である。
【図5】本発明の一実施例によるクロック信号の再配線の具体的処理動作を説明する図である。
【図6】本発明の一実施例による論理ブロック内のセルの配置の具体的処理動作を説明する図である。
【符号の説明】
10 ライブラリ
20 ファイル
30 CPU
40 メモリ
201,301,401 チップ
202,302,402 クロック入力ピン
203,303,403 1段目クロックゲート
204,304,404 2段目クロックゲート
205,305 フリップフロップ
206〜208 クロック配線パターン
207,306 パス
307,407 基本給電領域
308 拡張給電領域
309 共通領域
310 拡張幅
311,312,408,409 クロック配線パターン
406 論理ブロック
Claims (1)
- 半導体集積回路の論理情報、配線パターン情報を記憶した記憶手段(以下、第1記憶手段)と、ディレイ定数、半導体集積回路製造時のプロセスばらつき率、基本給電領域拡張パラメータを記憶した記憶手段(以下、第2記憶手段)と、内部メモリを有する処理手段とからなるコンピュータ利用のシステムにおいて、処理手段が半導体集積回路の信号遅延時間を計算し、クロック信号を再配線して、半導体集積回路のクロックスキューを低減するための処理を実行する方法であって、
前記処理手段は、
前記第1記憶手段から半導体集積回路の少なくとも論理情報、配線パターン情報を入力し、前記第2記憶手段からディレイ定数及び半導体集積回路製造時のプロセスばらつき率、基本給電領域拡張パラメータを入力して、各パスについて、当該パスを構成する始点フリップフロップから終点フリップフロップまでのパスディレイ(ティピカルパスディレイ)、チップのクロック入力ピンから始点及び終点フリップフロップまでのクロックディレイの差分(設計クロックスキュー)、及び、チップのクロックピンから始点及び終点フリップフロップまでのクロック配線径路のうち配線径路を共有しない部分のみを信号伝播するのにかかるディレイ値にそれぞれプロセスばらつき率をかけたプロセスばらつき(プロセスクロックスキュー)を求め、前記設計クロックスキューと前記プロセスクロックスキューとをクロックスキューとして、前記ティピカルパスディレイとを加算して、その値を当該パスの信号遅延時間(トータルパスディレイ)として、各パス毎に内部メモリに保持する処理と、
前記内部メモリを参照して、前記信号遅延時間(トータルパスディ)が目標値を超えているパス(クリティカルパス)が存在する場合、チップ内のフリップフロップへ直接クロック信号を給電する最終段クロックバッファのそれぞれについて、該クロックバッファがフリップフロップへクロック信号を最短で給電可能な領域を基本給電領域、前記基本給電領域拡張パラメータをもとに基本給電領域を所定幅だけ拡張した領域を拡張給電領域、及び、隣接した拡張給電領域どうしが重なる領域を共通領域として求め、クリティカルパスのうち、該パスを構成する始点及び終点フリップフロップが互いに隣接した基本給電領域内に配置され、かつ、少なくとも一方が前記共通領域に存在するパスを抽出し、該抽出したパスを構成する始点及び終点フリップフロップについては同一の最終段クロックバッファからクロック信号を給電するように再配線する処理と、
を実行することを特徴とする半導体集積回路のクロックスキュー低減方法。
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