JP7139551B2 - 半導体集積回路の設計装置及びその設計用プログラム - Google Patents

Description

この発明は、半導体集積回路の設計装置及びその設計用プログラムに関するものである。

従来、ロジック回路の設計時には、設計の仕様に沿って回路が動作するかを検査するためにタイミング解析と呼ばれるツールが用いられている。このタイミング解析では、タイミングエラーを検出して、その原因箇所の改善が図られるものである。例えば、タイミングエラーが見つかったクリティカルパスにおいて、その原因が高ファンアウトなどの理由により局所的に高負荷となることで、ボトルネックとなるノードが生じる場合がある。

例えば、図１に示されるように１つのＡＮＤゲート１１が、６つの素子である論理ゲート（あるいは、バッファ）１２－１～１２－６に接続している回路があるとする。この場合には、ＡＮＤゲート１１が６ゲートに接続される高ファンアウトになっているのである。ここでは、ボトルネックのノード１３が生じている。この場合には、その素子の出力部分において駆動能力を上げてタイミングパスの最適化を実行することになる。

従来の自動配置配線の設計手法としては、主に次の対処方法がある。その１は、特許文献１に示される手法である。この特許文献１においては、図２に示されるように、そのボトルネックとなっているノード１３対し、バッファ１４などのドライバを挿入して駆動能力を上げて改善する方法が開示されている。

第２の手法としては、図３に示されるように、第１の手法と同じくドライバの挿入によるものであるが、ファンアウト分割する方法である。即ち、２つのドライバ１４－１、１４－２を設け、各ドライバのファンアウトをそれぞれ３としている。更に、第３の手法としては、特許文献２に開示の手法がある。この特許文献２の手法は、図４に示すように、該当となるノードの出力部の素子をサイジングで駆動能力を上げる方法である。この図４においては、「×１サイズ」のＡＮＤゲート１１を「×２サイズ」のＡＮＤゲート１１Ａに交換するものである。

上記のドライバを挿入する手法（第１の手法、第２の手法）は、ボトルネック部の負荷容量を下げることが可能である。しかしながら、副作用として挿入したドライバ分のセル遅延が加算されてしまう問題がある。また、第３の手法であるサイジングで対応する手法（素子と同意味）は、ドライバを挿入する手法の問題点であるセル遅延量の増加は回避できるが、サイジング用の同ファンクションのセルレパートリーを揃える必要があり、サイジングには上限があることになる。

従って、原因が高ファンアウトなどの理由により局所的に高負荷となることによって生じるタイミングエラーが見つかった場合において、ドライバ挿入、サイジングで対処するなどの改善方法では、条件によってはクリティカルパスの改善は行われず、タイミングパスの最適化に至らない場合があった。

特開２００２－３１２４１１号公報 特開２０１５－２１０７０３号公報

本発明は上記の手法による問題点を解決せんとなされたもので、その目的は、局所的に負荷が掛かりボトルネックとなるノードが存在するような場合に、適切にタイミングパスの改善を図ることが可能な半導体集積回路の設計装置を提供することである。

本実施形態に係る半導体集積回路の設計装置は、半導体集積回路の設計用情報に基づきタイミングエラーを検出するタイミングエラー検出手段と、前記タイミングエラー検出手段によりタイミングエラーが検出された場合に、ボトルネックとなっている部位の出力側素子に対しサイジングで駆動能力を上げる処理を、素子のサイジングで用意した駆動能力の上限となるまで実行するゲートサイジング手段と、前記ゲートサイジング手段により素子のサイジングが上限に達すると、ボトルネックとなっている部位の出力側素子と同じ素子を１以上追加して前記出力側素子による多重化配線を行うと共に、必要な場合にボトルネックとなっている部位の入力側素子またはモジュールをグループ分けするグループ分割手段と、前記グループ分けした素子またはモジュールについて前記半導体集積回路の設計用情報に基づき配線設計を行う配線設計手段とを具備し、タイミングエラーを検出する前記タイミングエラー検出手段によりタイミングエラーが検出されなくなるまで前記各手段による処理を行うことを特徴とする。

高ファンアウトなどの理由により局所的に高負荷となることで、ボトルネックとなるノードが生じるロジック回路の一例を示す図。 図１のロジック回路を改善する従来手法（第１）を適用した回路の構成図。 図１のロジック回路を改善する従来手法（第２）を適用した回路の構成図。 図１のロジック回路を改善する従来手法（第３）を適用した回路の構成図。 本発明の実施形態に係る半導体集積回路の設計装置のブロック図。 本発明の実施形態に係る半導体集積回路の設計装置の内部機能を示すブロック図。 本発明の実施形態に係る半導体集積回路の設計装置の動作を示すフローチャート。 本発明の実施形態に係る半導体集積回路の設計装置により配線設計された結果を示す回路図。 本発明の実施形態に係る半導体集積回路の設計装置により例外的な手法により配線設計された結果を示す回路図。 本発明の実施形態に係る半導体集積回路の設計装置により、入力側素子またはモジュール間の長い配線長を検出し、グループ分けする対象の回路図（グループ化前）。 本発明の実施形態に係る半導体集積回路の設計装置により、入力側素子またはモジュール間の長い配線長を検出し、グループ分けした対象の回路図（グループ化後）。

以下添付図面を参照して、発明の実施形態に係る半導体集積回路の設計装置を説明する。各図において、同一の構成要素には同一の符号を付して重複する説明を省略する。図５に実施形態に係る半導体集積回路の設計装置１００のブロック図を示す。半導体集積回路の設計装置１００は、サーバコンピュータ、パーソナルコンピュータ、その他のコンピュータにより構成することができる。

半導体集積回路の設計装置１００は、ＣＰＵ１０１が主メモリ１０２のプログラムやデータに基づき演算を行うものである。ＣＰＵ１０１には、バス１０３及び外部記憶インタフェース３０４を介して外部記憶装置１０４が接続されており、外部記憶装置１０４には、半導体集積回路の設計用プログラムが記憶されている。ＣＰＵ１０１が外部記憶装置１０４から半導体集積回路の設計用プログラムを主メモリ１０２へ読み出してこのプログラムを実行することにより半導体集積回路の設計装置１００として機能する。

バス１０３には、外部記憶装置１０４以外に設計用情報供給部インタフェース３０５を介して半導体集積回路の設計用情報供給部１０５が接続されている。設計用情報供給部１０５は、外部の入力装置などから設計用情報を入力して保持するものとすることができ、或いは、外部の何らかの装置等で既に作成された設計用情報を取り込み保持したものとすることができる。更に、クライアントから提供された設計用情報を記憶した媒体がセットされることにより、設計用情報を保持し供給可能となっている装置であっても良い。更に、上記の構成を全て備えたものであっても良い。いずれにしても、ＣＰＵ１０１が半導体集積回路の設計用プログラムを実行して設計用情報に基づき設計を行う場合には、設計用情報はこの設計用情報供給部１０５から供給される。

設計用情報としては、設計する半導体集積回路の機能を言語あるいは記号により表した機能記述によるデータ、設計する半導体集積回路の動作仕様を表わす記述によるデータ、セルライブラリなどと称される論理的および物理的なセル情報の集合のデータなど、半導体集積回路の設計に必要なすべてのデータが設計用情報供給部１０５から供給される。

バス１０３には、出力部インタフェース３０６を介して結果出力部１０６が接続されている。結果出力部１０６は、表示装置やプリンタなど、半導体集積回路の設計装置１００において処理した結果を出力する装置とすることができる。また、結果出力部１０６は、半導体集積回路の設計装置１００において処理した結果を記憶する媒体でもよく、更に、回線などを介して処理の依頼者（クライアント）へ処理結果を送信などする装置であっても良い。

本実施形態では、外部記憶装置１０４に記憶されている半導体集積回路の設計用プログラムが実行されることにより、図６に示される各手段が実現される。即ち、半導体集積回路の設計装置１００は、図６に示されるように、タイミングエラー検出手段２０１、ゲートサイジング手段２０２、グループ分割手段２０３、配線設計手段２０４を具備している。

タイミングエラー検出手段２０１は、半導体集積回路の設計用情報に基づきタイミングエラーを検出するものである。タイミングエラー検出手段２０１は、回路接続情報の作成機能、モジュールの配置配線機能、セル配置配線機能、遅延時間算出機能を備えるものとすることができる。回路接続情報の作成機能は、機能記述やセルライブラリを用いて論理合成などを行ない、セルとセルとの接続情報を生成する機能である。モジュールの配置配線機能は、階層設計手法の、上位階層から参照される下位階層のモジュールの形状やモジュールのピン位置を決定する機能、更には、ピン配置位置を決定し、モジュールのピン間を接続する配線の経路を決定する機能である。

セル配置配線機能は、モジュール内に存在するセルの配置位置や配線経路を決定する機能である。遅延時間算出機能は、セルの駆動能力、抵抗値、配線容量やピン容量等から、セル間の配線遅延時間の算出、またセルの入力ピンから出力ピンまでの遅延時間（セル遅延時間）を算出する機能である。なお、これらの機能は、タイミングエラー検出手段２０１が備えることが必須ではなく、個別な手段として実現することもできる。

ゲートサイジング手段２０２は、図４により説明した「×ｎ（正の整数）サイズ」ゲートを多数用意して、取り換えを行って対応するものである。グループ分割手段２０３は、タイミングエラー検出手段２０１によりタイミングエラーが検出された場合に、ボトルネックとなっている部位の出力側素子と同じ素子を１以上追加して前記出力側素子による多重化配線を行うと共に、必要な場合にボトルネックとなっている部位の入力側素子またはモジュールをグループ分けするものである。更に、配線設計手段２０４は、上記グループ分けした素子またはモジュールについて上記半導体集積回路の設計用情報に基づき配線設計を行うものである。

以上の構成を有する半導体集積回路の設計装置の実施形態は、図７に示すフローチャートに対応するプログラムにより動作を行うので、このフローチャートを参照しながら動作説明を行う。設計用情報は上記の設計用情報供給部１０５から供給され、外部記憶装置１０４に記憶されているものとする。図７のフローチャートのプログラムがスタートとなると、タイミングエラー検出手段２０１が備える各機能に基づき、回路の設計が行われ、配線遅延時間算出などが行われて、タイミングエラーの検出が行われ（Ｓ１１）、タイミングエラーの有無が検出される（Ｓ１２）。

ステップＳ１２においてＮＯとなると、ボトルネックとなるノードの検出を行う（Ｓ１３）。例えば、ファンインの大きい素子群としての例えば論理ゲートを検出し、この素子群の入力側のノードが検出される。次に、上記ボトルネックとなるノードの出力側の素子のサイジングが上限に達したか否かを検出する（Ｓ１４）。このステップＳ１４において、ＮＯとなると、該当素子のサイジングを実行して（Ｓ１５）、ステップＳ１１へ戻って処理を行う。

一方、ステップＳ１４において、ＹＥＳとなると、入力側の各素子が同一モジュール内にあるかを検出する（Ｓ１６）。このステップＳ１６でＹＥＳとなると、入力側の各素子について同一モジュール内の素子同士をグルーピングし、ノード分割する（Ｓ１７）。この場合に、分割数は素子が存在するモジュール数と同じ数となる。また、出力側には、分割前の出力側の素子と同じ論理演算を行う素子が（分割数－１）個設けられる。

具体的には、図１に示されるように、１つのＡＮＤゲート１１が、６つの素子である論理ゲート（あるいは、バッファ）１２－１～１２－６に接続している回路は、図８に示されるように分割される。即ち、入力側の素子１２－１～１２－６が２つのモジュール２１、２２に属しているとする。このため、モジュール２１の素子１２－１～１２－３を１つのグループにまとめ、モジュール２２の素子１２－４～１２－６を１つのグループにまとめる。出力側には、分割前の出力側の素子であるＡＮＤゲート１１と同じ論理演算を行う素子であるＡＮＤゲート１１Ｓが１（分割数２－１＝１）個設けられる。

ＡＮＤゲート１１の出力はモジュール２１の素子１２－１～１２－３の入力に接続され、ＡＮＤゲート１１Ｓの出力はモジュール２２の素子１２－４～１２－６の入力に接続される。この結果、ＡＮＤゲート１１のファンアウトが低減され、この素子であるＡＮＤゲート１１の出力部分において駆動能力を上げてタイミングパスの最適化が図られることが期待される。ステップＳ１７の処理が終了すると、ステップＳ１１へ戻って処理が続けられる。

また、ステップＳ１６においてＮＯへ分岐すると、タイミングエラー検出手段２０１が備えるセル配置配線機能などにより決定されたセルの配置位置や配線経路の位置情報等である配置情報に基づき、距離が近い素子を同一のグループにまとめ、いくつかのグループを作るように分割を行う（Ｓ１８）。このステップＳ１８においても、出力側には、分割前の出力側の素子と同じ論理演算を行う素子が（分割数－１）個設けられる。

このステップＳ１８の処理によって、ステップＳ１６にて検出したような、入力側の各素子が同一モジュール内にある場合だけでなく、ファンイン側の複数の素子がいくつかのモジュールに分散されているような場合にあっても、素子であるＡＮＤゲート１１の出力部分において駆動能力を上げてタイミングパスの最適化が図られることが期待される。

上記のステップＳ１６、Ｓ１７、Ｓ１８における処理がグループ分割手段２０３と配線設計手段２０４とによる処理である。本実施形態では、グループ分割手段２０３がボトルネックとなっている部位の入力側素子またはモジュールをグループ分けする処理を行ったが、このグループ分けする処理を行わなくともよい。つまり、入力側の素子１２－１～１２－６を２つに分割しなくともよい。

上記の結果、回路構成は図９のようになり、出力側には、分割前の出力側の素子であるＡＮＤゲート１１と同じ論理演算を行う素子であるＡＮＤゲート１１Ｓが１（分割数２－１＝１）個設けられる。これによって、ＡＮＤゲート１１とＡＮＤゲート１１Ｓが共同することにより出力部分において駆動能力が上がり、タイミングパスの最適化が図られることが期待される。

上記のようなタイミングエラーに対処する例外的な手法は、出力部の素子を重ねて全ての端子を同一ノードに接続して駆動能力を上げる方法である。具体的には図９に示すように、ＡＮＤゲート１１に加えて同じ入力信号に対する論理積演算を行うＡＮＤゲート１１Ｓを追加してＡＮＤゲート１１と同じく、６つの論理ゲート（あるいは、バッファ）１２－１～１２－６の入力側に接続する。しかしながら、この手法では、配線遅延を軽減できないこと、並びに二つ以上の出力の端子が同一ノードでショートする回路構成は、タイミング解析の対象外となってしまうため、自動配置配線の設計においては使用し難いという問題がある。

上記実施形態では、グループ分割手段２０３は、ファンインの大きい入力側素子群を検出し、この入力側素子群を２以上のグループに分けるものであったが、これに加え、または上記動作を行わず、グループ分割手段２０３は、上記入力側素子またはモジュール間の長い配線長を検出し、グループに分けするものであることができる。このグループ分けを配線長によるグループ分けとすることができる。

例えば、図１０に示すように出力側の素子（または、モジュール）３０Ａの出力信号が素子（または、モジュール）３１、３２、３３、３４、３５、３６へと達する回路の場合において、各素子間が配線４１、４２、４３、４４、４５、４６により接続されているとする。係る回路は、タイミングエラー検出手段２０１における前述の各機能により設計がなされ、ピン配置位置、配線座標などが得られている。タイミングエラーとして、配線４４が予め定められた動作条件に反することや閾値より長いことが検出される。

具体的な回路としては、図１の論理ゲート（あるいは、バッファ）１２－１～１２－６の入力側を接続している配線が、上記配線４１、４２、４３、４４、４５、４６である。そして、配線４４がエラーの原因として検出されたために、入力側素子（または、モジュール）３１、３２、３３、３４、３５、３６が配線４４を境に図１１に示すようにグルーピングされる。

グループ分けされた論理ゲート（あるいは、バッファ）３１～３３には、当初から設けられていた出力側素子３０Ａが接続されている。グループ分けされた論理ゲート（あるいは、バッファ）３４～３６には、当初から設けられていた出力側素子３０Ａと同じ素子３０Ｂが接続される。このように配線長が長い位置からグループに分けることにより配線寄生負荷が低減されることが期待され、適切にタイミングパスの改善を図ることが可能となる。

上記図１０と図１１により示した構成例は、グループ分割手段２０３は、上記入力側素子またはモジュールの位置に応じてグループ分けを実行すると考えることができる。２つの素子またはモジュールの配置位置が遠い場合には、配線長が長くなることにつながるからである。更に、グループ分割手段２０３は、機能に応じて上記入力側素子またはモジュールのグループ分けを実行するようにしても良い。同じ機能の素子やモジュールをグループ化することにより、出力側のファンアウトの能力を、１つの素子やモジュールの場合に対応する場合の何倍とすれば良いか予想や想定することができ、設計に都合が良いからである。

上記実施形態の手法の導入により、バッファ挿入によるセル遅延の加算でタイミングパスを余計に悪化させる可能性を除去することができる。また、サイジングで使用する同ファンクションのセルを適当な範囲で用意すれば良いため、限られたセルレパートリーでのタイミングパス改善が可能となる。また、本実施形態の手法によれば配線寄生負荷の低減も可能となるため、最適化実行によるデザインサイズの面積増加を抑制することも期待できる。

なお、本実施形態の手法を用いた最適化は現在の自動配置配線ツールでは取り入れられておらず、自動配置配線ツールに本機能を取り入れることで、ロジック回路のレイアウトの品質向上、効率改善につながることが期待できる。

１１、１１Ａ、１１Ｓ ＡＮＤゲート
１２－１～１２－６ 論理ゲート（あるいは、バッファ）
１３ ノード
１４ バッファ（ドライバ）
２１、２２ モジュール
３０Ａ、３０Ｂ 出力側素子
３１～３６ 素子（または、モジュール）
４１～４６ 配線
１００ 設計装置
１０１ ＣＰＵ
１０２ 主メモリ
１０３ バス
１０４ 外部記憶装置
１０５ 設計用情報供給部
１０６ 結果出力部
２０１ タイミングエラー検出手段
２０２ ゲートサイジング手段
２０３ グループ分割手段
２０４ 配線設計手段
３０４ 外部記憶インタフェース
３０５ 設計用情報供給部インタフェース
３０６ 出力部インタフェース

Claims (10)

1. 半導体集積回路の設計用情報に基づきタイミングエラーを検出するタイミングエラー検出手段と、
   前記タイミングエラー検出手段によりタイミングエラーが検出された場合に、ボトルネックとなっている部位の出力側素子に対しサイジングで駆動能力を上げる処理を、素子のサイジングで用意した駆動能力の上限となるまで実行するゲートサイジング手段と、
   前記ゲートサイジング手段により素子のサイジングが上限に達すると、ボトルネックとなっている部位の出力側素子と同じ素子を１以上追加して前記出力側素子による多重化配線を行うと共に、必要な場合にボトルネックとなっている部位の入力側素子またはモジュールをグループ分けするグループ分割手段と、
   前記グループ分けした素子またはモジュールについて前記半導体集積回路の設計用情報に基づき配線設計を行う配線設計手段とを具備し、
   タイミングエラーを検出する前記タイミングエラー検出手段によりタイミングエラーが検出されなくなるまで前記各手段による処理を行うことを特徴とする半導体集積回路の設計装置。
2. グループ分割手段は、ファンインの大きい入力側素子群を検出し、この入力側素子群を２以上のグループに分けることを特徴とする請求項１に記載の半導体集積回路の設計装置。
3. グループ分割手段は、前記入力側素子またはモジュール間の長い配線長を検出し、グループ分けすることを特徴とする請求項１または２に記載の半導体集積回路の設計装置。
4. グループ分割手段は、機能に応じて前記入力側素子またはモジュールのグループ分けを実行することを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路の設計装置。
5. グループ分割手段は、前記入力側素子またはモジュールの位置に応じてグループ分けを実行することを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路の設計装置。
6. コンピュータを、
   半導体集積回路の設計用情報に基づきタイミングエラーを検出するタイミングエラー検出手段、
   前記タイミングエラー検出手段によりタイミングエラーが検出された場合に、ボトルネックとなっている部位の出力側素子に対しサイジングで駆動能力を上げる処理を、素子のサイジングで用意した駆動能力の上限となるまで実行するゲートサイジング手段、
   前記ゲートサイジング手段により素子のサイジングが上限に達すると、ボトルネックとなっている部位の出力側素子と同じ素子を１以上追加して前記出力側素子による多重化配線を行うと共に、必要な場合にボトルネックとなっている部位の入力側素子またはモジュールをグループ分けするグループ分割手段、
   前記グループ分けした前記入力側素子またはモジュールについて前記半導体集積回路の設計用情報に基づき配線設計を行う配線設計手段として機能させ、
   タイミングエラーを検出する前記タイミングエラー検出手段によりタイミングエラーが検出されなくなるまで前記各手段による処理を行うことを特徴とする半導体集積回路の設計用プログラム。
7. 前記コンピュータを前記グループ分割手段として、ファンインの大きい前記入力側素子群を検出し、この前記入力側素子群を２以上のグループに分けるように機能させることを特徴とする請求項６に記載の半導体集積回路の設計用プログラム。
8. 前記コンピュータを前記グループ分割手段として、前記入力側素子またはモジュール間の長い配線長を検出し、グループ分けするように機能させることを特徴とする請求項６または７に記載の半導体集積回路の設計用プログラム。
9. グループ分割手段は、機能に応じて前記入力側素子またはモジュールのグループ分けを実行することを特徴とする請求項６乃至８のいずれか１項に記載の半導体集積回路の設計用プログラム。
10. グループ分割手段は、前記入力側素子またはモジュールの位置に応じてグループ分けを実行することを特徴とする請求項６乃至９のいずれか１項に記載の半導体集積回路の設計用プログラム。

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