JPH09293094A - レイアウト設計装置 - Google Patents
レイアウト設計装置Info
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- JPH09293094A JPH09293094A JP8131347A JP13134796A JPH09293094A JP H09293094 A JPH09293094 A JP H09293094A JP 8131347 A JP8131347 A JP 8131347A JP 13134796 A JP13134796 A JP 13134796A JP H09293094 A JPH09293094 A JP H09293094A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 論理変更を伴う配置配線の修正処理を自動的
に実行するレイアウト設計装置を提供する。 【解決手段】 回路素子の配置及び回路素子間の配線を
行って論理回路のレイアウト設計を行うレイアウト設計
装置において、所定の方法で所定の論理回路のレイアウ
ト設計を行ったレイアウト結果に対して遅延解析処理を
施すパス遅延解析手段１０４と、遅延解析処理の結果、
レイアウト結果に遅延エラーが存在する場合に、論理回
路の論理変更を行って遅延エラーを解消する中継バッフ
ァ挿入手段１０５と、中継バッファ挿入手段１０５によ
る論理変更の結果にしたがって、レイアウト結果を再配
線するインクリメンタル配線手段１０７とを備える。
に実行するレイアウト設計装置を提供する。 【解決手段】 回路素子の配置及び回路素子間の配線を
行って論理回路のレイアウト設計を行うレイアウト設計
装置において、所定の方法で所定の論理回路のレイアウ
ト設計を行ったレイアウト結果に対して遅延解析処理を
施すパス遅延解析手段１０４と、遅延解析処理の結果、
レイアウト結果に遅延エラーが存在する場合に、論理回
路の論理変更を行って遅延エラーを解消する中継バッフ
ァ挿入手段１０５と、中継バッファ挿入手段１０５によ
る論理変更の結果にしたがって、レイアウト結果を再配
線するインクリメンタル配線手段１０７とを備える。
Description
【０００１】
【発明が属する技術分野】本発明は、ＬＳＩ、プリント
基板等の論理回路における回路素子の配置及び配線等の
設計を自動的に行う半導体デバイスのレイアウト設計装
置に関し、特に遅延エラーを改善する機能を備えたレイ
アウト設計装置に関する。
基板等の論理回路における回路素子の配置及び配線等の
設計を自動的に行う半導体デバイスのレイアウト設計装
置に関し、特に遅延エラーを改善する機能を備えたレイ
アウト設計装置に関する。
【０００２】
【従来の技術】一般に、ＬＳＩ、プリント基板等の論理
回路における回路素子の配置及び配線等のレイアウトの
設計は、コンピュータを用いたＣＡＤシステムにより行
われている。通常、この種のＣＡＤシステム（以下、レ
イアウト設計装置と称す）は、論理回路のレイアウト設
計を行うほか、遅延解析を行って、設計された当該論理
回路が同期等の種々の理由に基づく遅延時間の要請を満
足するかどうかを検証する。
回路における回路素子の配置及び配線等のレイアウトの
設計は、コンピュータを用いたＣＡＤシステムにより行
われている。通常、この種のＣＡＤシステム（以下、レ
イアウト設計装置と称す）は、論理回路のレイアウト設
計を行うほか、遅延解析を行って、設計された当該論理
回路が同期等の種々の理由に基づく遅延時間の要請を満
足するかどうかを検証する。
【０００３】従来、この種のレイアウト設計装置は、総
配線長の短縮、配線性の向上を目的とする自動配置配線
処理を、論理回路の論理接続情報に基づいて行う。そし
て、配置配線後の遅延解析でパスの遅延エラーが発生し
た場合、手作業にて配置配線の修正を行ったり、論理接
続情報を修正して再度レイアウト設計を実行したりする
ことにより、遅延エラーを除去していた。
配線長の短縮、配線性の向上を目的とする自動配置配線
処理を、論理回路の論理接続情報に基づいて行う。そし
て、配置配線後の遅延解析でパスの遅延エラーが発生し
た場合、手作業にて配置配線の修正を行ったり、論理接
続情報を修正して再度レイアウト設計を実行したりする
ことにより、遅延エラーを除去していた。
【０００４】また、遅延制約の厳しいパス上のゲート
を、当該遅延制約に対する違反が起こらないように、手
作業にて、予め近付けて配置したり、場合によっては、
手作業にて配線を行ったりして遅延エラーを改善してい
た。
を、当該遅延制約に対する違反が起こらないように、手
作業にて、予め近付けて配置したり、場合によっては、
手作業にて配線を行ったりして遅延エラーを改善してい
た。
【０００５】また、遅延解析手段を備えた自動配置配線
手段を用いて遅延エラーを改善するレイアウト設計装置
も提案されていた。この種のレイアウト設計装置では、
論理回路の論理接続関係を変更することなく、回路素子
の配置及び配線処理の手法等を工夫することにより、遅
延エラーの解消を行っていた。この種の技術としては、
例えば、特開平４−２７９９７６号公報、特開平５−４
０８０２号公報、特開平５−１２０３７７号公報、特開
平５−１８１９３８号公報等に開示された技術がある。
手段を用いて遅延エラーを改善するレイアウト設計装置
も提案されていた。この種のレイアウト設計装置では、
論理回路の論理接続関係を変更することなく、回路素子
の配置及び配線処理の手法等を工夫することにより、遅
延エラーの解消を行っていた。この種の技術としては、
例えば、特開平４−２７９９７６号公報、特開平５−４
０８０２号公報、特開平５−１２０３７７号公報、特開
平５−１８１９３８号公報等に開示された技術がある。
【０００６】図９に示すように、フリップフロップ２０
１、２０２と、ゲート２０３〜２０６とを配置し、各回
路ブロック間をネット２０７〜２１４で接続して構成さ
れた論理接続関係を考える。この論理回路には、フリッ
プフロップ間パスとして、パス２１５が存在する。この
論理接続情報に基づいて、従来のレイアウト設計装置に
より、レイアウト設計を行った結果を図１７に示す。
１、２０２と、ゲート２０３〜２０６とを配置し、各回
路ブロック間をネット２０７〜２１４で接続して構成さ
れた論理接続関係を考える。この論理回路には、フリッ
プフロップ間パスとして、パス２１５が存在する。この
論理接続情報に基づいて、従来のレイアウト設計装置に
より、レイアウト設計を行った結果を図１７に示す。
【０００７】上述したように、従来のレイアウト設計装
置では、論理接続情報にのみ基づいてレイアウト設計を
行っている。したがって、図１７に示した配置配線結果
に対して遅延解析を行った結果、当該論理回路に要求さ
れる遅延制約を違反している場合、上述したように、手
作業による配置配線の修正や、論理接続情報を変更して
配置配線処理を再度実行することにより、遅延制約を満
足する配置配線結果を取得する必要があった。
置では、論理接続情報にのみ基づいてレイアウト設計を
行っている。したがって、図１７に示した配置配線結果
に対して遅延解析を行った結果、当該論理回路に要求さ
れる遅延制約を違反している場合、上述したように、手
作業による配置配線の修正や、論理接続情報を変更して
配置配線処理を再度実行することにより、遅延制約を満
足する配置配線結果を取得する必要があった。
【０００８】
【発明が解決しようとする課題】上述したように、従来
のレイアウト設計装置は、論理接続情報のみに基づいて
配置配線処理を行うため、配置配線後の遅延解析によ
り、遅延時間制約の厳しいパスについてパス遅延エラー
を発生することがあるという欠点があった。
のレイアウト設計装置は、論理接続情報のみに基づいて
配置配線処理を行うため、配置配線後の遅延解析によ
り、遅延時間制約の厳しいパスについてパス遅延エラー
を発生することがあるという欠点があった。
【０００９】また、発生した遅延エラーを手作業により
修正したり、論理接続情報を修正して再度配置配線しな
おしたり、遅延エラーの発生が予想されるクリティカル
パスに対して、遅延制約を考慮した配置配線を予め手作
業にて行ったりするため、これらの論理修正作業、配置
配線作業、及び配置配線の修正作業等に多大な工数を必
要とするという欠点があった。
修正したり、論理接続情報を修正して再度配置配線しな
おしたり、遅延エラーの発生が予想されるクリティカル
パスに対して、遅延制約を考慮した配置配線を予め手作
業にて行ったりするため、これらの論理修正作業、配置
配線作業、及び配置配線の修正作業等に多大な工数を必
要とするという欠点があった。
【００１０】さらに、論理変更なしに遅延解析手段をも
つ自動配置配線手段を用いて遅延エラーを改善する手法
を用いるため、遅延エラー改善に限界があるという欠点
があった。
つ自動配置配線手段を用いて遅延エラーを改善する手法
を用いるため、遅延エラー改善に限界があるという欠点
があった。
【００１１】本発明は、上記従来の欠点を解決し、論理
変更を伴う配置配線の修正処理を自動的に実行すること
により、遅延エラーの発生を極力回避し、また遅延エラ
ーが発生した場合の手作業による配置配線の修正等に要
する工数を削減し、設計される論理回路の性能向上、配
置配線の高集積化、処理の高速化、及び生産性の向上を
実現したレイアウト設計装置を提供することにある。
変更を伴う配置配線の修正処理を自動的に実行すること
により、遅延エラーの発生を極力回避し、また遅延エラ
ーが発生した場合の手作業による配置配線の修正等に要
する工数を削減し、設計される論理回路の性能向上、配
置配線の高集積化、処理の高速化、及び生産性の向上を
実現したレイアウト設計装置を提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、回路素子の配置及び回路素子間の配線を
行って論理回路のレイアウト設計を行うレイアウト設計
装置において、所定の方法で所定の論理回路のレイアウ
ト設計を行ったレイアウト結果に対して遅延解析処理を
施す遅延解析手段と、前記遅延解析処理の結果、前記レ
イアウト結果に遅延エラーが存在する場合に、前記論理
回路の論理変更を行って該遅延エラーを解消する論理変
更手段と、前記論理変更手段による論理変更の結果にし
たがって、前記レイアウト結果を再配線する再配線手段
とを備える構成としている。
め、本発明は、回路素子の配置及び回路素子間の配線を
行って論理回路のレイアウト設計を行うレイアウト設計
装置において、所定の方法で所定の論理回路のレイアウ
ト設計を行ったレイアウト結果に対して遅延解析処理を
施す遅延解析手段と、前記遅延解析処理の結果、前記レ
イアウト結果に遅延エラーが存在する場合に、前記論理
回路の論理変更を行って該遅延エラーを解消する論理変
更手段と、前記論理変更手段による論理変更の結果にし
たがって、前記レイアウト結果を再配線する再配線手段
とを備える構成としている。
【００１３】また、他の態様では、前記論理変更手段
が、前記論理回路の所定のネットに必要な遅延特性及び
ドライブ性能を備えた中継ゲートを挿入する中継ゲート
挿入手段を備える。
が、前記論理回路の所定のネットに必要な遅延特性及び
ドライブ性能を備えた中継ゲートを挿入する中継ゲート
挿入手段を備える。
【００１４】さらに他の態様では、前記再配線手段が、
前記中継ゲート挿入手段による挿入結果にしたがって、
前記中継ゲートを前記レイアウト結果に配置する中継ゲ
ート配置手段を備える。
前記中継ゲート挿入手段による挿入結果にしたがって、
前記中継ゲートを前記レイアウト結果に配置する中継ゲ
ート配置手段を備える。
【００１５】また、他の好ましい態様では、前記中継ゲ
ート配置手段が、前記中継ゲート挿入手段により指定さ
れた前記中継ゲートの配置位置に他の回路素子が存在す
る場合に、該配置位置の近傍であって、前記中継ゲート
を配置可能な位置に前記中継ゲートを配置する。
ート配置手段が、前記中継ゲート挿入手段により指定さ
れた前記中継ゲートの配置位置に他の回路素子が存在す
る場合に、該配置位置の近傍であって、前記中継ゲート
を配置可能な位置に前記中継ゲートを配置する。
【００１６】また、他の好ましい態様では、前記再配線
手段が、前記中継ゲート挿入手段による挿入結果にした
がって、前記中継ゲートを前記レイアウト結果に配置す
る中継ゲート配置手段と、前記中継ゲート挿入手段によ
り指定された前記中継ゲートの配置位置に他の回路素子
が存在する場合に、前記中継ゲートを優先し、前記他の
回路素子をずらす配置エラー除去手段とを備える。
手段が、前記中継ゲート挿入手段による挿入結果にした
がって、前記中継ゲートを前記レイアウト結果に配置す
る中継ゲート配置手段と、前記中継ゲート挿入手段によ
り指定された前記中継ゲートの配置位置に他の回路素子
が存在する場合に、前記中継ゲートを優先し、前記他の
回路素子をずらす配置エラー除去手段とを備える。
【００１７】また、他の好ましい態様では、前記中継ゲ
ートがバッファゲートである。
ートがバッファゲートである。
【００１８】さらに、他の好ましい態様では、前記中継
ゲートがインバータであり、前記中継ゲート挿入手段
は、前記インバータを偶数個を１組として前記ネットに
挿入する。
ゲートがインバータであり、前記中継ゲート挿入手段
は、前記インバータを偶数個を１組として前記ネットに
挿入する。
【００１９】
【発明の実施の形態】以下、本発明の実施例について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００２０】図１は、本発明の第１実施例によるレイア
ウト設計装置の構成を示す回路ブロック図である。
ウト設計装置の構成を示す回路ブロック図である。
【００２１】図示のように、本実施例のレイアウト設計
装置は、論理接続情報等を入力する論理／ライブラリ入
力手段１０２と、各パスの遅延制約を入力するパス遅延
制約入力手段１０３と、パスの遅延解析を行うパス遅延
解析手段１０４と、パス上のネットに必要な中継バッフ
ァを挿入する中継バッファ挿入手段１０５及び中継バッ
ファ配置手段１０６と、ネットの再配線を行うインクリ
メンタル配線手段１０７と、配置配線結果を出力する配
置配線出力手段１０８と、これらの各種段を制御する制
御手段１０１とを備える。
装置は、論理接続情報等を入力する論理／ライブラリ入
力手段１０２と、各パスの遅延制約を入力するパス遅延
制約入力手段１０３と、パスの遅延解析を行うパス遅延
解析手段１０４と、パス上のネットに必要な中継バッフ
ァを挿入する中継バッファ挿入手段１０５及び中継バッ
ファ配置手段１０６と、ネットの再配線を行うインクリ
メンタル配線手段１０７と、配置配線結果を出力する配
置配線出力手段１０８と、これらの各種段を制御する制
御手段１０１とを備える。
【００２２】論理／ライブラリ入力手段１０２は、キー
ボード等の入力デバイスとプログラム制御されたＣＰＵ
及びＲＡＭ等で実現され、レイアウト設計に用いる種々
の情報を入力する。論理／ライブラリ入力手段１０２が
入力する情報には、論理回路を構成する回路ブロック間
の論理接続情報１０９、回路ブロックの配置結果や回路
ブロック間接続の配線結果に関する物理情報１１０、遅
延解析に必要な回路ブロック内部遅延や配線遅延計算用
パラメータ等の遅延情報１１１を含む。
ボード等の入力デバイスとプログラム制御されたＣＰＵ
及びＲＡＭ等で実現され、レイアウト設計に用いる種々
の情報を入力する。論理／ライブラリ入力手段１０２が
入力する情報には、論理回路を構成する回路ブロック間
の論理接続情報１０９、回路ブロックの配置結果や回路
ブロック間接続の配線結果に関する物理情報１１０、遅
延解析に必要な回路ブロック内部遅延や配線遅延計算用
パラメータ等の遅延情報１１１を含む。
【００２３】パス遅延制約入力手段１０３は、キーボー
ド等の入力デバイスとプログラム制御されたＣＰＵ及び
ＲＡＭ等で実現され、論理回路における各パスごとに当
該論理回路の目標性能を規定する遅延時間の制限値であ
るパス遅延制約情報１１２を入力する。パス遅延制約情
報１１２にて特定される遅延時間の制限値には、遅延時
間の最小値を示す最小遅延時間制限と、遅延時間の最大
値を示す最大遅延時間制限とがある。
ド等の入力デバイスとプログラム制御されたＣＰＵ及び
ＲＡＭ等で実現され、論理回路における各パスごとに当
該論理回路の目標性能を規定する遅延時間の制限値であ
るパス遅延制約情報１１２を入力する。パス遅延制約情
報１１２にて特定される遅延時間の制限値には、遅延時
間の最小値を示す最小遅延時間制限と、遅延時間の最大
値を示す最大遅延時間制限とがある。
【００２４】パス遅延解析手段１０４は、プログラム制
御されたＣＰＵ等で実現され、各パスの遅延解析を行
う。ここで、すでに配置配線処理を行ったパスについて
は、当該配置配線結果（以下、実配線結果と称す）を用
いて遅延解析を行う。また、未だ配置配線処理を行って
いないパスについては、回路ブロックの種類や位置に基
づいて計算された仮の配置配線結果（以下、仮想配線結
果と称す）を用いて遅延解析を行う。
御されたＣＰＵ等で実現され、各パスの遅延解析を行
う。ここで、すでに配置配線処理を行ったパスについて
は、当該配置配線結果（以下、実配線結果と称す）を用
いて遅延解析を行う。また、未だ配置配線処理を行って
いないパスについては、回路ブロックの種類や位置に基
づいて計算された仮の配置配線結果（以下、仮想配線結
果と称す）を用いて遅延解析を行う。
【００２５】中継バッファ挿入手段１０５は、プログラ
ム制御されたＣＰＵ等で実現され、パス遅延解析手段１
０４によるパス遅延解析の結果、遅延エラーを生じてい
ることを検出されたパス上のネットに対して必要な中継
バッファを挿入する。ここで、中継バッファとしては、
回路内部の遅延時間（バッファゲートディレイ）とドラ
イブ能力とが異なるいくつかの種類のバッファゲートが
用意される。図２に、用意されるバッファゲートの例を
示す。
ム制御されたＣＰＵ等で実現され、パス遅延解析手段１
０４によるパス遅延解析の結果、遅延エラーを生じてい
ることを検出されたパス上のネットに対して必要な中継
バッファを挿入する。ここで、中継バッファとしては、
回路内部の遅延時間（バッファゲートディレイ）とドラ
イブ能力とが異なるいくつかの種類のバッファゲートが
用意される。図２に、用意されるバッファゲートの例を
示す。
【００２６】図２において、バッファゲート４０１は、
バッファゲートディレイが０．５Ｔであり（Ｔは時間の
単位）、図３のメディアディレイグラフに示すドライブ
能力を有する。バッファゲート４０２は、バッファゲー
トディレイが１Ｔであり、図５のメディアディレイグラ
フに示すドライブ能力を有する。バッファゲート４０３
は、バッファゲートディレイが２Ｔであり、図７のメデ
ィアディレイグラフに示すドライブ能力を有する。図
３、図５及び図７から明らかなように、ドライブ能力の
高いバッファゲートほど、長い配線に対して配線遅延を
小さくできる効果があることがわかる。
バッファゲートディレイが０．５Ｔであり（Ｔは時間の
単位）、図３のメディアディレイグラフに示すドライブ
能力を有する。バッファゲート４０２は、バッファゲー
トディレイが１Ｔであり、図５のメディアディレイグラ
フに示すドライブ能力を有する。バッファゲート４０３
は、バッファゲートディレイが２Ｔであり、図７のメデ
ィアディレイグラフに示すドライブ能力を有する。図
３、図５及び図７から明らかなように、ドライブ能力の
高いバッファゲートほど、長い配線に対して配線遅延を
小さくできる効果があることがわかる。
【００２７】所定のネットにおける配線遅延と、当該ネ
ットにバッファゲート４０１、４０２、４０３を挿入し
た場合の配線遅延との関係を図４、図６及び図７に示
す。各図において、当該ネット４０における出力側のゲ
ート４１のドライブ能力は、図５に示したバッファゲー
ト４０２のドライブ能力と同等とする。したがって、バ
ッファゲート４０１、４０２、４０３を挿入しない状態
で、長さ１０Ｌであるネット４０の配線遅延は１０Ｔで
ある（Ｌは長さの単位）。なお、ここでは、説明を簡単
にするため、バッファゲート４０１、４０２、４０３を
挿入する場合、同一のバッファゲートを等間隔で挿入す
るものとする。
ットにバッファゲート４０１、４０２、４０３を挿入し
た場合の配線遅延との関係を図４、図６及び図７に示
す。各図において、当該ネット４０における出力側のゲ
ート４１のドライブ能力は、図５に示したバッファゲー
ト４０２のドライブ能力と同等とする。したがって、バ
ッファゲート４０１、４０２、４０３を挿入しない状態
で、長さ１０Ｌであるネット４０の配線遅延は１０Ｔで
ある（Ｌは長さの単位）。なお、ここでは、説明を簡単
にするため、バッファゲート４０１、４０２、４０３を
挿入する場合、同一のバッファゲートを等間隔で挿入す
るものとする。
【００２８】まず、バッファゲート４０１を挿入する場
合について説明する。図４を参照すると、（Ｂ）におい
て、バッファゲート４０１を１個挿入している。ここ
で、出力側ゲート４１からバッファゲート４０１までの
ネットの長さ、及びバッファゲート４０１から入力側ゲ
ート４２までの長さが共に５Ｌであるから、図５、図３
のメディアディレイグラフを参照すると、配線遅延が、
それぞれ２．５Ｔ、７Ｔとなる。また、バッファゲート
４０１のバッファゲートディレイが０．５Ｔであるか
ら、出力側ゲート４１から入力側ゲート４２までの総遅
延時間は１０Ｔである。同様に、（Ｃ）に示すバッファ
ゲート４０１を２個挿入した場合の総遅延時間は５．８
Ｔ、（Ｄ）に示すバッファゲート４０１を３個挿入した
場合の総遅延時間は５．１Ｔである。
合について説明する。図４を参照すると、（Ｂ）におい
て、バッファゲート４０１を１個挿入している。ここ
で、出力側ゲート４１からバッファゲート４０１までの
ネットの長さ、及びバッファゲート４０１から入力側ゲ
ート４２までの長さが共に５Ｌであるから、図５、図３
のメディアディレイグラフを参照すると、配線遅延が、
それぞれ２．５Ｔ、７Ｔとなる。また、バッファゲート
４０１のバッファゲートディレイが０．５Ｔであるか
ら、出力側ゲート４１から入力側ゲート４２までの総遅
延時間は１０Ｔである。同様に、（Ｃ）に示すバッファ
ゲート４０１を２個挿入した場合の総遅延時間は５．８
Ｔ、（Ｄ）に示すバッファゲート４０１を３個挿入した
場合の総遅延時間は５．１Ｔである。
【００２９】バッファゲート４０２を挿入する場合は、
図６を参照すると、（Ｂ）に示すバッファゲート４０２
を１個挿入した場合の総遅延時間は６Ｔ、（Ｃ）に示す
バッファゲート４０２を２個挿入した場合の総遅延時間
は４．４Ｔ、（Ｄ）に示すバッファゲート４０２を３個
挿入した場合の総遅延時間は５．４Ｔである。
図６を参照すると、（Ｂ）に示すバッファゲート４０２
を１個挿入した場合の総遅延時間は６Ｔ、（Ｃ）に示す
バッファゲート４０２を２個挿入した場合の総遅延時間
は４．４Ｔ、（Ｄ）に示すバッファゲート４０２を３個
挿入した場合の総遅延時間は５．４Ｔである。
【００３０】同様に、バッファゲート４０３を挿入する
場合は、図８を参照すると、（Ｂ）に示すバッファゲー
ト４０２を１個挿入した場合の総遅延時間は５．５Ｔ、
（Ｃ）に示すバッファゲート４０２を２個挿入した場合
の総遅延時間は６．２Ｔ、（Ｄ）に示すバッファゲート
４０２を３個挿入した場合の総遅延時間は７．８Ｔであ
る。
場合は、図８を参照すると、（Ｂ）に示すバッファゲー
ト４０２を１個挿入した場合の総遅延時間は５．５Ｔ、
（Ｃ）に示すバッファゲート４０２を２個挿入した場合
の総遅延時間は６．２Ｔ、（Ｄ）に示すバッファゲート
４０２を３個挿入した場合の総遅延時間は７．８Ｔであ
る。
【００３１】以上のように、ネットに挿入するバッファ
ゲートの種類及び数、挿入間隔等の条件に応じて当該ネ
ットの遅延時間を調整することができる。したがって、
遅延エラーを生じたネットがある場合、中継バッファ挿
入手段１０６において、バッファゲートを適当に組み合
わせて当該ネットに挿入することにより、遅延エラーを
解消することが可能となる。
ゲートの種類及び数、挿入間隔等の条件に応じて当該ネ
ットの遅延時間を調整することができる。したがって、
遅延エラーを生じたネットがある場合、中継バッファ挿
入手段１０６において、バッファゲートを適当に組み合
わせて当該ネットに挿入することにより、遅延エラーを
解消することが可能となる。
【００３２】中継バッファ配置手段１０６は、プログラ
ム制御されたＣＰＵ等で実現され、中継バッファ挿入部
１０５により挿入された中継バッファを、実配線結果ま
たは仮想配線結果の経路上に配置する。他のパスとの関
係で所望の位置に中継バッファを配置できない場合は、
当該位置の近傍で中継バッファを配置可能な位置に配置
する。
ム制御されたＣＰＵ等で実現され、中継バッファ挿入部
１０５により挿入された中継バッファを、実配線結果ま
たは仮想配線結果の経路上に配置する。他のパスとの関
係で所望の位置に中継バッファを配置できない場合は、
当該位置の近傍で中継バッファを配置可能な位置に配置
する。
【００３３】インクリメンタル配線手段１０７は、プロ
グラム制御されたＣＰＵ等で実現され、中継バッファ挿
入手段１０５、中継バッファ配置手段１０６による中継
バッファの配置によって分割されたネットの配線、及び
中継バッファの配置によって配線ショート等の設計規則
エラーを起こす他のネットの再配線を行う。
グラム制御されたＣＰＵ等で実現され、中継バッファ挿
入手段１０５、中継バッファ配置手段１０６による中継
バッファの配置によって分割されたネットの配線、及び
中継バッファの配置によって配線ショート等の設計規則
エラーを起こす他のネットの再配線を行う。
【００３４】次に、図９ないし図１３及び図１７を参照
して、本実施例によるレイアウト設計動作について説明
する。
して、本実施例によるレイアウト設計動作について説明
する。
【００３５】動作例として、図９に示す論理接続関係を
有する論理回路のレイアウト設計を行う場合を考える。
図示のように、この論理回路は、フリップフロップ２０
１、２０２と、ゲート２０３〜２０６とを配置し、各回
路ブロック間をネット２０７〜２１４で接続して構成さ
れる。また、フリップフロップ間パスとしてパス２１５
が存在している。
有する論理回路のレイアウト設計を行う場合を考える。
図示のように、この論理回路は、フリップフロップ２０
１、２０２と、ゲート２０３〜２０６とを配置し、各回
路ブロック間をネット２０７〜２１４で接続して構成さ
れる。また、フリップフロップ間パスとしてパス２１５
が存在している。
【００３６】まず、初期状態として、制御手段１０１の
制御の下、論理／ライブラリ入力手段１０２により、回
路ブロック間の論理接続情報１０９、回路ブロックの物
理情報１１０、及び遅延解析に用いる遅延情報１１１が
入力される。また、パス遅延制約入力手段１０３によ
り、パス遅延制約情報１１２として最大遅延時間制限が
入力され、全てのフリップフロップ間パスに対して制限
値２０Ｔが設定されているものとする。
制御の下、論理／ライブラリ入力手段１０２により、回
路ブロック間の論理接続情報１０９、回路ブロックの物
理情報１１０、及び遅延解析に用いる遅延情報１１１が
入力される。また、パス遅延制約入力手段１０３によ
り、パス遅延制約情報１１２として最大遅延時間制限が
入力され、全てのフリップフロップ間パスに対して制限
値２０Ｔが設定されているものとする。
【００３７】また、初期動作として、従来のレイアウト
設計装置と同様に、遅延時間制限を考慮せず、論理接続
関係のみに基づいて配置配線処理を行った結果を取得す
る。この場合、得られた配置配線結果は、図１７に示し
た従来の配置配線結果と同様となる。ここで、当該配置
配線結果におけるパス２１５の遅延時間は２５Ｔである
ものとする。したがって、当該配置配線結果においてパ
ス２１５はバス遅延制約情報１１２において設定されて
いる最大遅延時間制限に違反する。この配置配線結果
は、論理／ライブラリ入力手段１０２によって配置配線
結果情報１１３として入力される。
設計装置と同様に、遅延時間制限を考慮せず、論理接続
関係のみに基づいて配置配線処理を行った結果を取得す
る。この場合、得られた配置配線結果は、図１７に示し
た従来の配置配線結果と同様となる。ここで、当該配置
配線結果におけるパス２１５の遅延時間は２５Ｔである
ものとする。したがって、当該配置配線結果においてパ
ス２１５はバス遅延制約情報１１２において設定されて
いる最大遅延時間制限に違反する。この配置配線結果
は、論理／ライブラリ入力手段１０２によって配置配線
結果情報１１３として入力される。
【００３８】次に、パス遅延解析手段１０４により、全
てのパスの遅延解析が行われる。すなわち、パス遅延制
約情報１１２の最大遅延時間制約と各パスの遅延時間と
が比較され、遅延エラーを起こしているパスが検出され
る。この例では、パス２１５の遅延時間が２５Ｔで最大
遅延時間制約の制限値２０Ｔを越えているので、パス２
１５は、遅延エラーを起こしているパスとして検出され
る。
てのパスの遅延解析が行われる。すなわち、パス遅延制
約情報１１２の最大遅延時間制約と各パスの遅延時間と
が比較され、遅延エラーを起こしているパスが検出され
る。この例では、パス２１５の遅延時間が２５Ｔで最大
遅延時間制約の制限値２０Ｔを越えているので、パス２
１５は、遅延エラーを起こしているパスとして検出され
る。
【００３９】次に、中継バッファ挿入手段１０５が、検
出された遅延エラーを起こしているパスについて、遅延
情報１１１を参照し、当該パスを構成するネットの配線
長とその出力ゲートのドライブ能力に基づいて、当該パ
ス全体の遅延エラーを解消可能なネットを選択する。こ
こで、パス全体の遅延エラーを解消可能なネットとは、
適当なバッファゲートを挿入することによって、最大遅
延時間制約に対する当該パスの遅延時間の超過分以上の
遅延時間の短縮を実現できるネットである。パス２１５
の例でいえば、遅延時間の超過分は５Ｔ（＝２５Ｔ−２
０Ｔ）であるから、５Ｔ以上の遅延時間の短縮を実現で
きるネットが選択の対象となる。そして、選択されたネ
ットに対して遅延エラーの解消可能なバッファゲート
を、遅延情報１１１を参照して選択し、中継バッファと
して当該パスの論理接続関係に挿入し、論理接続情報１
０９を更新する。
出された遅延エラーを起こしているパスについて、遅延
情報１１１を参照し、当該パスを構成するネットの配線
長とその出力ゲートのドライブ能力に基づいて、当該パ
ス全体の遅延エラーを解消可能なネットを選択する。こ
こで、パス全体の遅延エラーを解消可能なネットとは、
適当なバッファゲートを挿入することによって、最大遅
延時間制約に対する当該パスの遅延時間の超過分以上の
遅延時間の短縮を実現できるネットである。パス２１５
の例でいえば、遅延時間の超過分は５Ｔ（＝２５Ｔ−２
０Ｔ）であるから、５Ｔ以上の遅延時間の短縮を実現で
きるネットが選択の対象となる。そして、選択されたネ
ットに対して遅延エラーの解消可能なバッファゲート
を、遅延情報１１１を参照して選択し、中継バッファと
して当該パスの論理接続関係に挿入し、論理接続情報１
０９を更新する。
【００４０】図９の論理回路において、ネット２０９に
中継バッファを挿入することによりパス２１５の遅延エ
ラーを解消できるものとして、中継バッファ挿入手段１
０５の動作を詳細に説明する。例えば、ゲート２０４の
ドライブ性能が図５に示したメディアディレイグラフに
て示されるドライブ性能と同等であり、ネット２０９に
対応する配線の長さが１０Ｌであるものとする。これ
は、図４、図６及び図８で示したネット４０と等価であ
る。そこで、図６を参照すると、（Ｃ）の場合で、総遅
延時間が４．４Ｔであり、当該ネットに何も挿入しない
場合の遅延時間１０Ｔよりも５．６Ｔ小さい。この値
は、パス２１５全体の遅延時間の最大遅延時間制約に対
する超過分である５Ｔよりも大きい。すなわち、このケ
ースを採用することにより、パス２１５全体の遅延時間
が１９．４Ｔとなって最大遅延時間制約の制限値２０Ｔ
よりも小さくなり、遅延エラーを解消できる。
中継バッファを挿入することによりパス２１５の遅延エ
ラーを解消できるものとして、中継バッファ挿入手段１
０５の動作を詳細に説明する。例えば、ゲート２０４の
ドライブ性能が図５に示したメディアディレイグラフに
て示されるドライブ性能と同等であり、ネット２０９に
対応する配線の長さが１０Ｌであるものとする。これ
は、図４、図６及び図８で示したネット４０と等価であ
る。そこで、図６を参照すると、（Ｃ）の場合で、総遅
延時間が４．４Ｔであり、当該ネットに何も挿入しない
場合の遅延時間１０Ｔよりも５．６Ｔ小さい。この値
は、パス２１５全体の遅延時間の最大遅延時間制約に対
する超過分である５Ｔよりも大きい。すなわち、このケ
ースを採用することにより、パス２１５全体の遅延時間
が１９．４Ｔとなって最大遅延時間制約の制限値２０Ｔ
よりも小さくなり、遅延エラーを解消できる。
【００４１】したがって、中継バッファ挿入手段１０５
は、ネット２０９に、図２に示すバッファゲート４０２
を２個挿入し、論理接続情報１０９を更新する。図１０
に更新後の論理接続関係を示す。図示のように、図９の
ネット２０９の位置に、バッファゲート５０１、５０２
とネット２０９を３分割したネット５０３、５０４、５
０５とで構成される論理接続関係が挿入される。また、
中継バッファ挿入手段１０５は、論理接続情報１０９を
更新すると同時に、配置配線結果情報１１３からネット
２０９に対応する配線結果である配線３０４を削除する
ただし、配線結果の形状は記憶しておき、中継バッファ
配置手段１０６による処理においてその情報を利用す
る。。配線３０４を削除した配線結果を図１１に示す。
は、ネット２０９に、図２に示すバッファゲート４０２
を２個挿入し、論理接続情報１０９を更新する。図１０
に更新後の論理接続関係を示す。図示のように、図９の
ネット２０９の位置に、バッファゲート５０１、５０２
とネット２０９を３分割したネット５０３、５０４、５
０５とで構成される論理接続関係が挿入される。また、
中継バッファ挿入手段１０５は、論理接続情報１０９を
更新すると同時に、配置配線結果情報１１３からネット
２０９に対応する配線結果である配線３０４を削除する
ただし、配線結果の形状は記憶しておき、中継バッファ
配置手段１０６による処理においてその情報を利用す
る。。配線３０４を削除した配線結果を図１１に示す。
【００４２】なお、上記の挿入すべきバッファゲートの
組合せの選択において、遅延計算が定式化可能な場合に
は、バッファゲートの種類、個数の選択と最適な配線分
割位置を計算により求めることも可能である。
組合せの選択において、遅延計算が定式化可能な場合に
は、バッファゲートの種類、個数の選択と最適な配線分
割位置を計算により求めることも可能である。
【００４３】また、実際の遅延時間は単純に加算できる
ものではなく、配置配線後でないと正確に求めることは
難しいため、ある程度余裕をもって中継バッファ選択を
行うことが好ましい。予測が失敗し、挿入された中継バ
ッファによっても遅延エラーを除去できないことが検知
された場合には、当該中継バッファ挿入手段１０５によ
る処理に立ち戻って再度ネット及び挿入するバッファゲ
ートの選択をしなおすことになる。
ものではなく、配置配線後でないと正確に求めることは
難しいため、ある程度余裕をもって中継バッファ選択を
行うことが好ましい。予測が失敗し、挿入された中継バ
ッファによっても遅延エラーを除去できないことが検知
された場合には、当該中継バッファ挿入手段１０５によ
る処理に立ち戻って再度ネット及び挿入するバッファゲ
ートの選択をしなおすことになる。
【００４４】さらに、上記の例では１つのネットへの中
継バッファの挿入により遅延エラーが解消できるが、１
つのネットへの中継バッファの挿入のみでは遅延エラー
を完全に解消できない場合、同一パス上のいくつかのネ
ットについて同様の処理を施して遅延エラーを解消し、
または改善する。
継バッファの挿入により遅延エラーが解消できるが、１
つのネットへの中継バッファの挿入のみでは遅延エラー
を完全に解消できない場合、同一パス上のいくつかのネ
ットについて同様の処理を施して遅延エラーを解消し、
または改善する。
【００４５】以上のように、中継バッファ挿入手段１０
５によって中継バッファの挿入が行われた後、中継バッ
ファ配置手段１０６が、挿入された中継バッファ５０
１、５０２を、削除された配線結果３０４の経路上の適
当な位置に配置する。中継バッファ５０１を配置する位
置は、できる限り遅延時間の短縮効果の高い位置が好ま
しい。しかし、他のパスとの位置関係によっては、最適
な位置に配置できない場合もあり、この場合は、当該最
適な位置の近傍の配置可能領域に配置する。以上の処理
により、中継バッファ５０１を配置した配線結果を図１
２に示す。図示の例では、中継バッファ５０１、５０２
は、配線３０４をおよそ３等分する位置に配置される。
また、この例では、中継バッファ５０１、５０２の配置
位置に他のネットの配線は存在しないが、そのような配
線が存在する場合には、配線ショートや配線禁止違反を
起こすような配線を削除する。
５によって中継バッファの挿入が行われた後、中継バッ
ファ配置手段１０６が、挿入された中継バッファ５０
１、５０２を、削除された配線結果３０４の経路上の適
当な位置に配置する。中継バッファ５０１を配置する位
置は、できる限り遅延時間の短縮効果の高い位置が好ま
しい。しかし、他のパスとの位置関係によっては、最適
な位置に配置できない場合もあり、この場合は、当該最
適な位置の近傍の配置可能領域に配置する。以上の処理
により、中継バッファ５０１を配置した配線結果を図１
２に示す。図示の例では、中継バッファ５０１、５０２
は、配線３０４をおよそ３等分する位置に配置される。
また、この例では、中継バッファ５０１、５０２の配置
位置に他のネットの配線は存在しないが、そのような配
線が存在する場合には、配線ショートや配線禁止違反を
起こすような配線を削除する。
【００４６】この後、インクリメンタル配線手段１０７
が、未配線状態となっているネット５０３、５０４、５
０５の配線を行い、図１３に示すように、遅延エラーが
解消された配線結果８０１、８０２、８０３を得る。図
示の例では、配線の迂回もなく、ほぼ中継バッファ挿入
手段１０５で見積もったとおりの線長での配線結果が生
成されている。
が、未配線状態となっているネット５０３、５０４、５
０５の配線を行い、図１３に示すように、遅延エラーが
解消された配線結果８０１、８０２、８０３を得る。図
示の例では、配線の迂回もなく、ほぼ中継バッファ挿入
手段１０５で見積もったとおりの線長での配線結果が生
成されている。
【００４７】なお、以上の動作例では、実配線結果を対
象として処理を行っているが、実配線結果が存在しない
場合には仮想配線結果を見積もって実施することも可能
である。また、中継バッファを挿入するために、線長と
遅延時間についてグラフ化して最適な挿入結果を求めて
いるが、バッファ挿入ルールを簡単化して線長に対して
挿入するバッファゲート種類と個数を予め決めておく等
の手段により、処理時間の短縮を図ることも可能であ
る。
象として処理を行っているが、実配線結果が存在しない
場合には仮想配線結果を見積もって実施することも可能
である。また、中継バッファを挿入するために、線長と
遅延時間についてグラフ化して最適な挿入結果を求めて
いるが、バッファ挿入ルールを簡単化して線長に対して
挿入するバッファゲート種類と個数を予め決めておく等
の手段により、処理時間の短縮を図ることも可能であ
る。
【００４８】上記の動作例では、パス遅延時間制約情報
１１３としてパスの最大遅延時間制限を設定した場合の
遅延エラーを解消する動作について説明したが、パス遅
延時間制約情報１１３としてパスの最小遅延時間制限を
設定した場合は、中継バッファをディレイゲートと考え
て適当なネット上に配置することにより、遅延エラーを
解消することができる。
１１３としてパスの最大遅延時間制限を設定した場合の
遅延エラーを解消する動作について説明したが、パス遅
延時間制約情報１１３としてパスの最小遅延時間制限を
設定した場合は、中継バッファをディレイゲートと考え
て適当なネット上に配置することにより、遅延エラーを
解消することができる。
【００４９】図１４は、本発明の第２実施例によるレイ
アウト設計装置の構成を示す回路ブロック図である。
アウト設計装置の構成を示す回路ブロック図である。
【００５０】図示のように、本実施例のレイアウト設計
装置は、論理接続情報等を入力する論理／ライブラリ入
力手段１０２と、各パスの遅延制約を入力するパス遅延
制約入力手段１０３と、パスの遅延解析を行うパス遅延
解析手段１０４と、パス上のネットに必要な中継バッフ
ァを挿入する中継バッファ挿入手段１０５及び中継バッ
ファ配置手段９０１と、中継バッファの挿入の結果生じ
た配線上のエラーを除去する配置エラー除去手段９０２
と、ネットの再配線を行うインクリメンタル配線手段１
０７と、配置配線結果を出力する配置配線出力手段１０
８と、これらの各種段を制御する制御手段１０１とを備
える。
装置は、論理接続情報等を入力する論理／ライブラリ入
力手段１０２と、各パスの遅延制約を入力するパス遅延
制約入力手段１０３と、パスの遅延解析を行うパス遅延
解析手段１０４と、パス上のネットに必要な中継バッフ
ァを挿入する中継バッファ挿入手段１０５及び中継バッ
ファ配置手段９０１と、中継バッファの挿入の結果生じ
た配線上のエラーを除去する配置エラー除去手段９０２
と、ネットの再配線を行うインクリメンタル配線手段１
０７と、配置配線結果を出力する配置配線出力手段１０
８と、これらの各種段を制御する制御手段１０１とを備
える。
【００５１】上記の構成において、制御手段１０１、論
理／ライブラリ入力手段１０２、パス遅延制約入力手段
１０３、パス遅延解析手段１０４、中継バッファ挿入手
段１０５、インクリメンタル配線手段１０７、及び配置
配線出力手段１０８は、図１に示した第１実施例の各手
段と同様であるため、同一の符号を付して説明を省略す
る。
理／ライブラリ入力手段１０２、パス遅延制約入力手段
１０３、パス遅延解析手段１０４、中継バッファ挿入手
段１０５、インクリメンタル配線手段１０７、及び配置
配線出力手段１０８は、図１に示した第１実施例の各手
段と同様であるため、同一の符号を付して説明を省略す
る。
【００５２】中継バッファ配置手段９０１は、プログラ
ム制御されたＣＰＵ等で実現され、基本的な機能は第１
実施例における中継バッファ配置手段１０６と同様であ
る。しかし、第１実施例の中継バッファ配置手段１０６
が、中継バッファを最適な位置に配置できない場合に、
その近傍の配置可能領域を探索して配置していたのに対
し、本実施例の中継バッファ配置手段９０１は、他のゲ
ートの配置やネットの配線に関わらず、最適な位置に中
継バッファを配置する。
ム制御されたＣＰＵ等で実現され、基本的な機能は第１
実施例における中継バッファ配置手段１０６と同様であ
る。しかし、第１実施例の中継バッファ配置手段１０６
が、中継バッファを最適な位置に配置できない場合に、
その近傍の配置可能領域を探索して配置していたのに対
し、本実施例の中継バッファ配置手段９０１は、他のゲ
ートの配置やネットの配線に関わらず、最適な位置に中
継バッファを配置する。
【００５３】配置エラー除去手段９０２は、プログラム
制御されたＣＰＵ等で実現され、中継バッファ配置手段
９０１により中継バッファが配置されたことによって、
当該配置位置で当該中継バッファと重なってしまったゲ
ートがある場合に、当該中継バッファを優先し、当該ゲ
ートを配置の重なり（配置エラー）が解消されるまでず
らす。これに伴い、当該位置をずらしたゲートにつなが
っていたネットの配線結果や、当該ゲートの位置をずら
したことによって配線ショートや配線禁止違反を起こし
たネットの配線結果を削除する。削除されたネットは、
インクリメンタル配線手段１０７により再配線される。
制御されたＣＰＵ等で実現され、中継バッファ配置手段
９０１により中継バッファが配置されたことによって、
当該配置位置で当該中継バッファと重なってしまったゲ
ートがある場合に、当該中継バッファを優先し、当該ゲ
ートを配置の重なり（配置エラー）が解消されるまでず
らす。これに伴い、当該位置をずらしたゲートにつなが
っていたネットの配線結果や、当該ゲートの位置をずら
したことによって配線ショートや配線禁止違反を起こし
たネットの配線結果を削除する。削除されたネットは、
インクリメンタル配線手段１０７により再配線される。
【００５４】図１５は、本発明の第３実施例によるレイ
アウト設計装置の構成を示す回路ブロック図である。
アウト設計装置の構成を示す回路ブロック図である。
【００５５】図示のように、本実施例のレイアウト設計
装置は、論理接続情報等を入力する論理／ライブラリ入
力手段１０２と、各パスの遅延制約を入力するパス遅延
制約入力手段１０３と、パスの遅延解析を行うパス遅延
解析手段１０４と、パス上のネットに必要な中継インバ
ータを挿入する中継インバータ挿入手段１００１及び中
継インバータ配置手段１００２と、ネットの再配線を行
うインクリメンタル配線手段１０７と、配置配線結果を
出力する配置配線出力手段１０８と、これらの各種段を
制御する制御手段１０１とを備える。
装置は、論理接続情報等を入力する論理／ライブラリ入
力手段１０２と、各パスの遅延制約を入力するパス遅延
制約入力手段１０３と、パスの遅延解析を行うパス遅延
解析手段１０４と、パス上のネットに必要な中継インバ
ータを挿入する中継インバータ挿入手段１００１及び中
継インバータ配置手段１００２と、ネットの再配線を行
うインクリメンタル配線手段１０７と、配置配線結果を
出力する配置配線出力手段１０８と、これらの各種段を
制御する制御手段１０１とを備える。
【００５６】上記の構成において、制御手段１０１、論
理／ライブラリ入力手段１０２、パス遅延制約入力手段
１０３、パス遅延解析手段１０４、インクリメンタル配
線手段１０７、及び配置配線出力手段１０８は、図１に
示した第１実施例の各手段と同様であるため、同一の符
号を付して説明を省略する。
理／ライブラリ入力手段１０２、パス遅延制約入力手段
１０３、パス遅延解析手段１０４、インクリメンタル配
線手段１０７、及び配置配線出力手段１０８は、図１に
示した第１実施例の各手段と同様であるため、同一の符
号を付して説明を省略する。
【００５７】中継インバータ挿入手段１００１は、プロ
グラム制御されたＣＰＵ等で実現され、パス遅延解析手
段１０４によるパス遅延解析の結果、遅延エラーを生じ
ていることを検出されたパス上のネットに対して必要な
中継インバータを挿入する。ここで、中継インバータと
しては、回路内部の遅延時間とドライブ能力とが異なる
いくつかの種類のインバータが用意される。インバータ
を挿入するネットの選択、挿入するインバータの種類及
び個数の組合せの決定は、上述した第１実施例の中継バ
ッファ挿入手段１０５における中継バッファの挿入のた
めのネットの選択、バッファゲートの組合せの決定と同
様の手順により行う。ただし、インバータを挿入する
と、論理が正負逆になるので、偶数個のインバータを１
組として挿入する。
グラム制御されたＣＰＵ等で実現され、パス遅延解析手
段１０４によるパス遅延解析の結果、遅延エラーを生じ
ていることを検出されたパス上のネットに対して必要な
中継インバータを挿入する。ここで、中継インバータと
しては、回路内部の遅延時間とドライブ能力とが異なる
いくつかの種類のインバータが用意される。インバータ
を挿入するネットの選択、挿入するインバータの種類及
び個数の組合せの決定は、上述した第１実施例の中継バ
ッファ挿入手段１０５における中継バッファの挿入のた
めのネットの選択、バッファゲートの組合せの決定と同
様の手順により行う。ただし、インバータを挿入する
と、論理が正負逆になるので、偶数個のインバータを１
組として挿入する。
【００５８】中継インバータ配置手段１００２は、プロ
グラム制御されたＣＰＵ等で実現され、中継インバータ
挿入部１００１により挿入された中継インバータを、実
配線結果または仮想配線結果の経路上に配置する。他の
パスとの関係で所望の位置に中継インバータを配置でき
ない場合は、当該位置の近傍で中継インバータを配置可
能な位置に配置する。
グラム制御されたＣＰＵ等で実現され、中継インバータ
挿入部１００１により挿入された中継インバータを、実
配線結果または仮想配線結果の経路上に配置する。他の
パスとの関係で所望の位置に中継インバータを配置でき
ない場合は、当該位置の近傍で中継インバータを配置可
能な位置に配置する。
【００５９】図１６は、本発明の第４実施例によるレイ
アウト設計装置の構成を示す回路ブロック図である。
アウト設計装置の構成を示す回路ブロック図である。
【００６０】図示のように、本実施例のレイアウト設計
装置は、論理接続情報等を入力する論理／ライブラリ入
力手段１０２と、各パスの遅延制約を入力するパス遅延
制約入力手段１０３と、パスの遅延解析を行うパス遅延
解析手段１０４と、パス上のネットに必要な中継インバ
ータを挿入する中継インバータ挿入手段１００１及び中
継インバータ配置手段１１０１と、中継バッファの挿入
の結果生じた配線上のエラーを除去する配置エラー除去
手段１１０２と、ネットの再配線を行うインクリメンタ
ル配線手段１０７と、配置配線結果を出力する配置配線
出力手段１０８と、これらの各種段を制御する制御手段
１０１とを備える。
装置は、論理接続情報等を入力する論理／ライブラリ入
力手段１０２と、各パスの遅延制約を入力するパス遅延
制約入力手段１０３と、パスの遅延解析を行うパス遅延
解析手段１０４と、パス上のネットに必要な中継インバ
ータを挿入する中継インバータ挿入手段１００１及び中
継インバータ配置手段１１０１と、中継バッファの挿入
の結果生じた配線上のエラーを除去する配置エラー除去
手段１１０２と、ネットの再配線を行うインクリメンタ
ル配線手段１０７と、配置配線結果を出力する配置配線
出力手段１０８と、これらの各種段を制御する制御手段
１０１とを備える。
【００６１】上記の構成において、制御手段１０１、論
理／ライブラリ入力手段１０２、パス遅延制約入力手段
１０３、パス遅延解析手段１０４、インクリメンタル配
線手段１０７、及び配置配線出力手段１０８は、図１に
示した第１実施例の各手段と同様であり、また中継イン
バータ挿入手段１００１は、図１５に示した第３実施例
の中継インバータ挿入手段と同様であるため、同一の符
号を付して説明を省略する。
理／ライブラリ入力手段１０２、パス遅延制約入力手段
１０３、パス遅延解析手段１０４、インクリメンタル配
線手段１０７、及び配置配線出力手段１０８は、図１に
示した第１実施例の各手段と同様であり、また中継イン
バータ挿入手段１００１は、図１５に示した第３実施例
の中継インバータ挿入手段と同様であるため、同一の符
号を付して説明を省略する。
【００６２】中継インバータ配置手段１１０１は、プロ
グラム制御されたＣＰＵ等で実現され、基本的な機能は
第３実施例における中継インバータ配置手段１００２と
同様である。しかし、第３実施例の中継インバータ配置
手段１００２が、中継バッファを最適な位置に配置でき
ない場合に、その近傍の配置可能領域を探索して配置し
ていたのに対し、本実施例の中継インバータ配置手段１
１０１は、他のゲートの配置やネットの配線に関わら
ず、最適な位置に中継インバータを配置する。
グラム制御されたＣＰＵ等で実現され、基本的な機能は
第３実施例における中継インバータ配置手段１００２と
同様である。しかし、第３実施例の中継インバータ配置
手段１００２が、中継バッファを最適な位置に配置でき
ない場合に、その近傍の配置可能領域を探索して配置し
ていたのに対し、本実施例の中継インバータ配置手段１
１０１は、他のゲートの配置やネットの配線に関わら
ず、最適な位置に中継インバータを配置する。
【００６３】配置エラー除去手段１１０２は、プログラ
ム制御されたＣＰＵ等で実現され、中継インバータ配置
手段１１０１により中継インバータが配置されたことに
よって、当該配置位置で当該中継インバータと重なって
しまったゲートがある場合に、当該中継インバータを優
先し、当該ゲートを配置の重なり（配置エラー）が解消
されるまでずらす。これに伴い、当該位置をずらしたゲ
ートにつながっていたネットの配線結果や、当該ゲート
の位置をずらしたことによって配線ショートや配線禁止
違反を起こしたネットの配線結果を削除する。削除され
たネットは、インクリメンタル配線手段１０７により再
配線される。
ム制御されたＣＰＵ等で実現され、中継インバータ配置
手段１１０１により中継インバータが配置されたことに
よって、当該配置位置で当該中継インバータと重なって
しまったゲートがある場合に、当該中継インバータを優
先し、当該ゲートを配置の重なり（配置エラー）が解消
されるまでずらす。これに伴い、当該位置をずらしたゲ
ートにつながっていたネットの配線結果や、当該ゲート
の位置をずらしたことによって配線ショートや配線禁止
違反を起こしたネットの配線結果を削除する。削除され
たネットは、インクリメンタル配線手段１０７により再
配線される。
【００６４】以上好ましい実施例をあげて本発明を説明
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。
【００６５】
【発明の効果】以上説明したように、本発明のレイアウ
ト設計装置は、レイアウト結果に対して遅延解析を行
い、遅延エラーを検出した場合に当該遅延エラーを解消
するように論理回路の論理変更を行って再度配置配線処
理を行うため、遅延時間制約の厳しいパスを含む場合で
もパス遅延エラーのないレイアウト結果を得られるとい
う効果がある。
ト設計装置は、レイアウト結果に対して遅延解析を行
い、遅延エラーを検出した場合に当該遅延エラーを解消
するように論理回路の論理変更を行って再度配置配線処
理を行うため、遅延時間制約の厳しいパスを含む場合で
もパス遅延エラーのないレイアウト結果を得られるとい
う効果がある。
【００６６】また、論理回路の論理変更や配置配線処理
の再実行は自動的に行われるため、手作業による論理修
正や配置配線作業を必要とせず、遅延エラーを解消する
ために多大な工数を要するという不都合がない。
の再実行は自動的に行われるため、手作業による論理修
正や配置配線作業を必要とせず、遅延エラーを解消する
ために多大な工数を要するという不都合がない。
【００６７】さらに、再度の配置配線処理を行う場合
は、初期レイアウト結果に対するインクリメンタルな配
置配線処理を行うため、処理時間の増加も少なく精度の
高い遅延改善が実現できる。
は、初期レイアウト結果に対するインクリメンタルな配
置配線処理を行うため、処理時間の増加も少なく精度の
高い遅延改善が実現できる。
【００６８】また、遅延エラーを除去するために必要な
だけの中継ゲートのみを挿入するため、中継ゲートの追
加による配線収容性の悪化や、消費電力の増加は最小限
に抑えられる。
だけの中継ゲートのみを挿入するため、中継ゲートの追
加による配線収容性の悪化や、消費電力の増加は最小限
に抑えられる。
【００６９】また、論理回路の論理を変更して遅延エラ
ーを解消するため、解消できる遅延エラーの限界を大幅
に引き上げることができるという効果がある。
ーを解消するため、解消できる遅延エラーの限界を大幅
に引き上げることができるという効果がある。
【図１】 本発明の第１実施例によるレイアウト設計装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】 本実施例に用いる中継バッファの種類を示す
図である。
図である。
【図３】 本実施例に用いる１の中継バッファのドライ
ブ性能を示す図である。
ブ性能を示す図である。
【図４】 図３に示す中継バッファをネットに挿入する
場合の遅延時間の変化の例を示す図である。
場合の遅延時間の変化の例を示す図である。
【図５】 本実施例に用いる他の中継バッファのドライ
ブ性能を示す図である。
ブ性能を示す図である。
【図６】 図５に示す中継バッファをネットに挿入する
場合の遅延時間の変化の例を示す図である。
場合の遅延時間の変化の例を示す図である。
【図７】 本実施例に用いるさらに他の中継バッファの
ドライブ性能を示す図である。
ドライブ性能を示す図である。
【図８】 図７に示す中継バッファをネットに挿入する
場合の遅延時間の変化の例を示す図である。
場合の遅延時間の変化の例を示す図である。
【図９】 本実施例によりレイアウト設計を行う論理回
路の論理接続関係を示す図である。
路の論理接続関係を示す図である。
【図１０】 図９の論理回路に対して本実施例により中
継バッファを追加した論理接続関係を示す図である。
継バッファを追加した論理接続関係を示す図である。
【図１１】 本実施例によりレイアウト結果の遅延エラ
ーを解消する工程を示す図であり、中継バッファを挿入
するネットの配線を削除した状態を示す図である。
ーを解消する工程を示す図であり、中継バッファを挿入
するネットの配線を削除した状態を示す図である。
【図１２】 本実施例により図９の論理回路に対するレ
イアウト結果の遅延エラーを解消する工程を示す図であ
り、中継バッファを配置した状態を示す図である。
イアウト結果の遅延エラーを解消する工程を示す図であ
り、中継バッファを配置した状態を示す図である。
【図１３】 本実施例によりレイアウト結果の遅延エラ
ーを解消する工程を示す図であり、再配線を行った状態
を示す図である。
ーを解消する工程を示す図であり、再配線を行った状態
を示す図である。
【図１４】 本発明の第２実施例によるレイアウト設計
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図１５】 本発明の第３実施例によるレイアウト設計
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図１６】 本発明の第４実施例によるレイアウト設計
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図１７】 従来のレイアウト設計装置により図９の論
理回路に対するレイアウト設計を行った結果を示す図で
ある。
理回路に対するレイアウト設計を行った結果を示す図で
ある。
１０１ 制御手段 １０２ 論理／ライブラリ入力手段 １０３ パス遅延制約入力手段 １０４ パス遅延解析手段 １０５ 中継バッファ挿入手段 １０６、９０１ 中継バッファ配置手段 １０７ インクリメンタル配線手段 １０８ 配置配線結果出力手段 １０９ 論理接続情報 １１０ 物理情報 １１１ 遅延情報 １１２ パス遅延制約情報 １１３ 配置配線結果情報 ９０２、１１０２ 配置エラー除去手段 １００１ 中継インバータ挿入手段 １００２、１１０１ 中継インバータ配置手段
Claims (7)
- 【請求項１】 回路素子の配置及び回路素子間の配線を
行って論理回路のレイアウト設計を行うレイアウト設計
装置において、 所定の方法で所定の論理回路のレイアウト設計を行った
レイアウト結果に対して遅延解析処理を施す遅延解析手
段と、 前記遅延解析処理の結果、前記レイアウト結果に遅延エ
ラーが存在する場合に、前記論理回路の論理変更を行っ
て該遅延エラーを解消する論理変更手段と、 前記論理変更手段による論理変更の結果にしたがって、
前記レイアウト結果を再配線する再配線手段とを備える
ことを特徴とするレイアウト設計装置。 - 【請求項２】 前記論理変更手段が、前記論理回路の所
定のネットに必要な遅延特性及びドライブ性能を備えた
中継ゲートを挿入する中継ゲート挿入手段を備えること
を特徴とする請求項１に記載のレイアウト設計装置。 - 【請求項３】 前記再配線手段が、前記中継ゲート挿入
手段による挿入結果にしたがって、前記中継ゲートを前
記レイアウト結果に配置する中継ゲート配置手段を備え
ることを特徴とする請求項２に記載のレイアウト設計装
置。 - 【請求項４】 前記中継ゲート配置手段が、前記中継ゲ
ート挿入手段により指定された前記中継ゲートの配置位
置に他の回路素子が存在する場合に、該配置位置の近傍
であって、前記中継ゲートを配置可能な位置に前記中継
ゲートを配置することを特徴とする請求項３に記載のレ
イアウト設計装置。 - 【請求項５】 前記再配線手段が、 前記中継ゲート挿入手段による挿入結果にしたがって、
前記中継ゲートを前記レイアウト結果に配置する中継ゲ
ート配置手段と、 前記中継ゲート挿入手段により指定された前記中継ゲー
トの配置位置に他の回路素子が存在する場合に、前記中
継ゲートを優先し、前記他の回路素子をずらす配置エラ
ー除去手段とを備えることを特徴とする請求項３に記載
のレイアウト設計装置。 - 【請求項６】 前記中継ゲートがバッファゲートである
ことを特徴とする請求項２ないし請求項５に記載のレイ
アウト設計装置。 - 【請求項７】 前記中継ゲートがインバータであり、 前記中継ゲート挿入手段は、前記インバータを偶数個を
１組として前記ネットに挿入することを特徴とする請求
項２ないし請求項５に記載のレイアウト設計装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8131347A JP2882359B2 (ja) | 1996-04-27 | 1996-04-27 | レイアウト設計装置 |
| US08/847,628 US6145116A (en) | 1996-04-27 | 1997-04-28 | Layout design apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8131347A JP2882359B2 (ja) | 1996-04-27 | 1996-04-27 | レイアウト設計装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293094A true JPH09293094A (ja) | 1997-11-11 |
| JP2882359B2 JP2882359B2 (ja) | 1999-04-12 |
Family
ID=15055818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8131347A Expired - Fee Related JP2882359B2 (ja) | 1996-04-27 | 1996-04-27 | レイアウト設計装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6145116A (ja) |
| JP (1) | JP2882359B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008146142A (ja) * | 2006-12-06 | 2008-06-26 | Nec Corp | 電子回路用プリント基板の設計方法とシステム |
| US7453289B2 (en) | 2002-10-21 | 2008-11-18 | Advantest Corporation | Transmission circuit, CMOS semiconductor device, and design method thereof |
| US11550978B2 (en) | 2018-12-17 | 2023-01-10 | Mitsubishi Electric Corporation | Circuit design assistance system and computer readable medium |
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|---|---|---|---|---|
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| KR100521289B1 (ko) * | 1997-08-20 | 2005-10-17 | 가부시키가이샤 히타치세이사쿠쇼 | 트랜지스터 회로의 타이밍 특성 추출 방법, 타이밍 특성라이브러리를 기억한 기억 매체, ｌｓｉ의 설계 방법, 및게이트 추출 방법 |
| WO2000033173A1 (en) * | 1998-11-30 | 2000-06-08 | Actcon Control Ab | Method for inserting objects into a working area in a computer application |
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| KR20180043626A (ko) | 2016-10-20 | 2018-04-30 | 삼성전자주식회사 | 버퍼를 포함하는 버스를 라우팅하기 위한 시스템 및 방법 |
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-
1996
- 1996-04-27 JP JP8131347A patent/JP2882359B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-28 US US08/847,628 patent/US6145116A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6145116A (en) | 2000-11-07 |
| JP2882359B2 (ja) | 1999-04-12 |
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