JP2002543613A5 - - Google Patents

Download PDF

Info

Publication number
JP2002543613A5
JP2002543613A5 JP2000616058A JP2000616058A JP2002543613A5 JP 2002543613 A5 JP2002543613 A5 JP 2002543613A5 JP 2000616058 A JP2000616058 A JP 2000616058A JP 2000616058 A JP2000616058 A JP 2000616058A JP 2002543613 A5 JP2002543613 A5 JP 2002543613A5
Authority
JP
Japan
Prior art keywords
etching
processing chamber
low
plasma processing
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000616058A
Other languages
English (en)
Other versions
JP2002543613A (ja
JP4657458B2 (ja
Filing date
Publication date
Priority claimed from US09/347,582 external-priority patent/US6696366B1/en
Application filed filed Critical
Publication of JP2002543613A publication Critical patent/JP2002543613A/ja
Publication of JP2002543613A5 publication Critical patent/JP2002543613A5/ja
Application granted granted Critical
Publication of JP4657458B2 publication Critical patent/JP4657458B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Description

【特許請求の範囲】
【請求項1】 プラズマ処理チャンバにおいてエッチングを行うための方法であって、
ハードマスク層の下に配置された低容量の誘電体層を上に備えた基板を準備する工程であって、前記低容量の誘電体層は低誘電率材料から形成されている、工程と、
2と、O2と、炭化水素と、を含んだエッチング化学剤を、前記プラズマ処理チャンバ内に流し込む工程と、
前記エッチング化学剤から、酸素種を備えたプラズマを生成する工程と、
前記酸素種を利用し、前記ハードマスク層の開口部を通して前記低容量の誘電体層をエッチングする工程と、
を備える方法。
【請求項2】 請求項1記載の方法であって、
前記炭化水素はC24である方法。
【請求項3】 請求項1または請求項2記載の方法であって、
前記ハードマスク層はTEOSと、SiNと、SiONと、からなる群より選択された材料で形成されている方法。
【請求項4】 請求項1ないし請求項3のいずれかに記載の方法であって、
前記プラズマ処理チャンバは低圧・高密度のプラズマ処理チャンバである方法。
【請求項5】 請求項1ないし請求項4のいずれかに記載の方法であって、
前記プラズマ処理チャンバは誘導結合型のプラズマ処理チャンバである方法。
【請求項6】 請求項1ないし請求項5のいずれかに記載の方法であって、
前記N2の流量率は総流量の約50%〜約95%である方法。
【請求項7】 請求項6記載の方法であって、
前記O2の流量率は総流量の約5%〜約40%である方法。
【請求項8】 請求項7記載の方法であって、
前記炭化水素の流量率は総流量の約2%〜約40%である方法。
【請求項9】 請求項1ないし請求項8のいずれかに記載の方法であって、
前記ハードマスク層はフォトレジスト層の下に配置されている方法。
【請求項10】 請求項1ないし請求項9のいずれかに記載の方法であって、
前記エッチング化学剤の前記炭化水素は、CH 4 ではない炭化水素からなる方法。
【請求項11】 プラズマ処理チャンバ内において、低容量の誘電体層をエッチングするための方法であって、前記低容量の誘電体層は基板上においてハードマスク層の下に配置され、前記方法は、
前記ハードマスク層をエッチングし、前記ハードマスク層に開口部を形成する工程と、
2と炭化水素とを含んだエッチング化学剤を、前記プラズマ処理チャンバ内に流し込む工程と、
前記エッチング化学剤からプラズマを生成する工程と、
前記プラズマを使用し、前記ハードマスク層の前記開口部を通して前記低容量の誘電体層をエッチングする工程であって、前記エッチング化学剤は、前記低容量の誘電体層のエッチングの最中に前記開口部の側壁を不活性化させ、ほぼ垂直な輪郭を与える工程と、
を備える方法。
【請求項12】 請求項11記載の方法であって、
前記エッチング化学剤はさらにN2を含む方法。
【請求項13】 請求項11または請求項12記載の方法であって、
前記ハードマスク層のエッチングおよび前記低容量の誘電体層のエッチングは1つの処理チャンバ内で実施される方法。
【請求項14】 請求項11ないし13のいずれか記載の方法であって、
前記低容量の誘電体層は、有機材料で形成されている方法。
【請求項15】 プラズマ処理チャンバ内において、低容量の誘電体層をエッチングするための方法であって、前記低容量の誘電体層は基板上においてハードマスク層の下に配置され、前記ハードマスクはフォトレジストマスクの下に配置され、前記方法は、
前記フォトレジストマスクに開口部をパターン形成する工程と、
前記フォトレジストマスクの前記開口部を使用し、SiNと、SiONと、TEOSと、からなる群より選択された材料の前記ハードマスク層をパターン形成する工程と、
2と、O2と、炭化水素と、を含んだエッチング化学剤を、前記プラズマ処理チャンバ内に流し込む工程と、
前記エッチング化学剤からプラズマを生成する工程と、
前記プラズマを使用し、前記ハードマスク層の前記開口部を通して前記低容量の誘電体層をエッチングする工程と、
を備える方法。
【請求項16】 請求項15記載の方法であって、
前記フォトレジストマスクはエッチングの最中に除去される方法。
【請求項17】 請求項15または請求項16記載の方法であって、
前記エッチング化学剤はさらにフッ化炭素を含む方法。
【請求項18】 請求項15ないし請求項17のいずれかに記載の方法であって、
前記フォトレジストマスクはエッチングに先立って除去される方法。
【請求項19】 請求項15ないし請求項18のいずれかに記載の方法であって、
前記プラズマ処理チャンバは、誘導結合型のプラズマ処理チャンバおよび静電型のプラズマ処理チャンバのいずれか一方である方法。
【請求項20】 請求項15ないし請求項19のいずれかに記載の方法であって、
前記炭化水素および前記O2は、約2:1〜約1:99の比率で前記エッチング化学剤に含まれる方法。
【請求項21】 プラズマ処理チャンバ内において、有機材料層をプラズマエッチングするための方法であって、
ハードマスク層の下に配置された前記有機材料層を上に備えた基板を準備する工程であって、前記ハードマスク層は、開口部のパターンを有する、工程と、
2 と、O 2 と、炭化水素と、を含んだエッチング化学剤を、前記プラズマ処理チャンバ内に流し込む工程と、
前記エッチング化学剤からプラズマを生成する工程と、
前記プラズマを使用し、前記ハードマスク層の前記開口部のパターンを通して前記有機材料層をエッチングする工程と、
を備える方法。
【請求項22】 請求項21記載の方法であって、
前記ハードマスク層は、TEOSと、SiNと、SiONと、からなる群より選択された材料で形成されている方法。
【請求項23】 請求項21または請求項22記載の方法であって、
前記有機材料層は、低誘電率の誘電材料を含む方法。
【請求項24】 請求項21ないし請求項23のいずれかに記載の方法であって、
前記ハードマスク層の前記開口部のパターンを通して前記有機材料層をエッチングする工程は、前記エッチング化学剤の前記O 2 が、前記有機材料層をエッチングすると共に、前記エッチング化学剤の前記炭化水素が、前記エッチングの最中に前記開口部の側壁を不活性化させることで、ほぼ垂直な輪郭を与えるエッチング工程である方法。
【請求項25】 プラズマ処理チャンバ内において、エッチングを行うための方法であって、
低容量の誘電体層を上に備えた基板を準備する工程と、
2 と、炭化水素と、を含んだエッチング化学剤を、前記プラズマ処理チャンバ内に流し込む工程と、
前記エッチング化学剤から、酸素種を備えたプラズマを生成する工程と、
前記酸素種を利用し、前記低容量の誘電体層をエッチングする工程と、
を備える方法。
【請求項26】 請求項25記載の方法であって、
前記炭化水素はC 2 4 である方法。
【請求項27】 請求項25または請求項26記載の方法であって、
前記エッチング化学剤はさらにN 2 を含む方法。
JP2000616058A 1999-05-05 2000-05-04 低容量の誘電体層をエッチングするための技術 Expired - Fee Related JP4657458B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US13264599P 1999-05-05 1999-05-05
US60/132,645 1999-05-05
US09/347,582 US6696366B1 (en) 1998-08-17 1999-06-30 Technique for etching a low capacitance dielectric layer
US09/347,582 1999-06-30
PCT/US2000/012356 WO2000067308A1 (en) 1999-05-05 2000-05-04 Techniques for etching a low capacitance dielectric layer

Publications (3)

Publication Number Publication Date
JP2002543613A JP2002543613A (ja) 2002-12-17
JP2002543613A5 true JP2002543613A5 (ja) 2007-10-25
JP4657458B2 JP4657458B2 (ja) 2011-03-23

Family

ID=26830592

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000616058A Expired - Fee Related JP4657458B2 (ja) 1999-05-05 2000-05-04 低容量の誘電体層をエッチングするための技術

Country Status (7)

Country Link
US (1) US6696366B1 (ja)
EP (1) EP1186014B1 (ja)
JP (1) JP4657458B2 (ja)
KR (1) KR100778259B1 (ja)
DE (1) DE60045375D1 (ja)
TW (1) TW468224B (ja)
WO (1) WO2000067308A1 (ja)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9904427D0 (en) 1999-02-26 1999-04-21 Trikon Holdings Ltd Method treating an insulating layer
JP3403372B2 (ja) 2000-05-26 2003-05-06 松下電器産業株式会社 有機膜のエッチング方法、半導体装置の製造方法及びパターンの形成方法
JP3403373B2 (ja) 2000-05-26 2003-05-06 松下電器産業株式会社 有機膜のエッチング方法、半導体装置の製造方法及びパターンの形成方法
JP3403374B2 (ja) 2000-05-26 2003-05-06 松下電器産業株式会社 有機膜のエッチング方法、半導体装置の製造方法及びパターンの形成方法
US6620733B2 (en) * 2001-02-12 2003-09-16 Lam Research Corporation Use of hydrocarbon addition for the elimination of micromasking during etching of organic low-k dielectrics
US6777344B2 (en) * 2001-02-12 2004-08-17 Lam Research Corporation Post-etch photoresist strip with O2 and NH3 for organosilicate glass low-K dielectric etch applications
US7311852B2 (en) * 2001-03-30 2007-12-25 Lam Research Corporation Method of plasma etching low-k dielectric materials
JP4431402B2 (ja) 2002-04-08 2010-03-17 東京エレクトロン株式会社 プラズマエッチング方法
US20040084411A1 (en) * 2002-10-31 2004-05-06 Applied Materials, Inc. Method of etching a silicon-containing dielectric material
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
JP2005033027A (ja) * 2003-07-07 2005-02-03 Ulvac Japan Ltd 低誘電率層間絶縁膜のドライエッチング方法
US7320927B2 (en) * 2003-10-20 2008-01-22 Texas Instruments Incorporated In situ hardmask pullback using an in situ plasma resist trim process
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
JP4643916B2 (ja) * 2004-03-02 2011-03-02 株式会社アルバック 層間絶縁膜のドライエッチング方法及びその装置
JP4651956B2 (ja) * 2004-03-03 2011-03-16 株式会社アルバック 層間絶縁膜のドライエッチング方法
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7579280B2 (en) * 2004-06-01 2009-08-25 Intel Corporation Method of patterning a film
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) * 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
JP2006222156A (ja) 2005-02-08 2006-08-24 Toshiba Corp 有機膜加工方法
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) * 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
KR100691011B1 (ko) * 2005-06-30 2007-03-09 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) * 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090408A1 (en) * 2005-09-29 2007-04-26 Amlan Majumdar Narrow-body multiple-gate FET with dominant body transistor for high performance
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7396711B2 (en) * 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
US8177990B2 (en) * 2006-03-31 2012-05-15 Tokyo Electron Limited Etching method, plasma processing system and storage medium
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US20080157225A1 (en) * 2006-12-29 2008-07-03 Suman Datta SRAM and logic transistors with variable height multi-gate transistor architecture
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8809185B1 (en) * 2013-07-29 2014-08-19 Tokyo Electron Limited Dry etching method for metallization pattern profiling
US9355893B1 (en) * 2015-01-20 2016-05-31 Taiwan Semiconductor Manufacturing Co., Ltd Method for preventing extreme low-K (ELK) dielectric layer from being damaged during plasma process

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57186335A (en) * 1981-05-12 1982-11-16 Nippon Telegr & Teleph Corp <Ntt> Forming method for pattern
JPS6425419A (en) 1987-07-21 1989-01-27 Matsushita Electric Ind Co Ltd Etching
JPS6459820A (en) 1987-08-31 1989-03-07 Tokuda Seisakusho Dry etching
US5122225A (en) * 1990-11-21 1992-06-16 Texas Instruments Incorporated Selective etch method
DE4107006A1 (de) * 1991-03-05 1992-09-10 Siemens Ag Verfahren zum anisotropen trockenaetzen von aluminium bzw. aluminiumlegierungen enthaltenden leiterbahnebenen in integrierten halbleiterschaltungen
US5463322A (en) * 1993-12-03 1995-10-31 General Electric Company Method of locating common electrode shorts in an imager assembly
US5545289A (en) * 1994-02-03 1996-08-13 Applied Materials, Inc. Passivating, stripping and corrosion inhibition of semiconductor substrates
US5648296A (en) * 1994-07-27 1997-07-15 General Electric Company Post-fabrication repair method for thin film imager devices
US5654232A (en) * 1994-08-24 1997-08-05 Intel Corporation Wetting layer sidewalls to promote copper reflow into grooves
WO1996019826A1 (en) 1994-12-20 1996-06-27 National Semiconductor Corporation A method of fabricating integrated circuits using bilayer dielectrics
EP0804806A1 (en) * 1994-12-22 1997-11-05 Benedict G. Pace Device for superheating steam
US5798909A (en) * 1995-02-15 1998-08-25 International Business Machines Corporation Single-tiered organic chip carriers for wire bond-type chips
US5569356A (en) 1995-05-19 1996-10-29 Lam Research Corporation Electrode clamping assembly and method for assembly and use thereof
US5534751A (en) 1995-07-10 1996-07-09 Lam Research Corporation Plasma etching apparatus utilizing plasma confinement
US5641712A (en) * 1995-08-07 1997-06-24 Motorola, Inc. Method and structure for reducing capacitance between interconnect lines
US5843847A (en) * 1996-04-29 1998-12-01 Applied Materials, Inc. Method for etching dielectric layers with high selectivity and low microloading
JPH10256240A (ja) * 1997-01-10 1998-09-25 Sony Corp 半導体装置の製造方法
US5783493A (en) * 1997-01-27 1998-07-21 Taiwan Semiconductor Manufacturing Company Ltd. Method for reducing precipitate defects using a plasma treatment post BPSG etchback
JP3959790B2 (ja) * 1997-08-26 2007-08-15 ソニー株式会社 半導体装置の製造方法
EP0911697A3 (en) * 1997-10-22 1999-09-15 Interuniversitair Microelektronica Centrum Vzw A fluorinated hard mask for micropatterning of polymers
US6114250A (en) 1998-08-17 2000-09-05 Lam Research Corporation Techniques for etching a low capacitance dielectric layer on a substrate
FR2789804B1 (fr) * 1999-02-17 2002-08-23 France Telecom Procede de gravure anisotrope par plasma gazeux d'un materiau polymere dielectrique organique et application a la microelectronique

Similar Documents

Publication Publication Date Title
JP2002543613A5 (ja)
KR0179366B1 (ko) 미세패턴의 형성방법
US7695632B2 (en) Critical dimension reduction and roughness control
US7645707B2 (en) Etch profile control
US7494934B2 (en) Method of etching carbon-containing layer and method of fabricating semiconductor device
JP4657458B2 (ja) 低容量の誘電体層をエッチングするための技術
KR101377866B1 (ko) 고 종횡비 피처들 및 연관된 구조체들을 형성하기 위한 선택적 식각 화학물들
CN109906500A (zh) 选择性的SiN侧向内凹
TW200908138A (en) Hardmask open and etch profile control with hardmask open
CN101726993A (zh) 双层、三层掩模cd控制
EP0805485A3 (en) Method for plasma etching dielectric layers with high selectivity and low microloading effect
JP2000340552A (ja) 酸化物及びフォトレジスト層に対して高度の選択性を有する異方性窒化物エッチング法
US6238844B1 (en) Process for depositing a plasma polymerized organosilicon photoresist film
WO2003030239A1 (fr) Procede de gravure de substrat de silicium et appareil de gravure
US7396769B2 (en) Method for stripping photoresist from etched wafer
JPS5656636A (en) Processing method of fine pattern
JP2002075975A (ja) オクタフルオロブテンを含む蝕刻ガスを用いた半導体素子の製造方法及びその方法によって製造された半導体素子
KR20180051614A (ko) 블록 공중합체의 선택적 에칭 방법
JPH02290020A (ja) 半導体装置の製造方法
CN100442452C (zh) 等离子蚀刻法
KR101068062B1 (ko) 도핑된 실리콘 카바이드에 대해 오르가노실리케이트유리를 선택적으로 에칭하는 방법
WO2006019849A1 (en) Low-k dielectric etch
US7005385B2 (en) Method for removing a resist mask with high selectivity to a carbon hard mask used for semiconductor structuring
JP4722243B2 (ja) ドライエッチング用ガスおよび半導体デバイスの加工方法
JPS56116880A (en) Plasma etching method