KR100778259B1 - 저-커패시턴스 유전층 에칭 기술 - Google Patents

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Abstract

플라즈마 공정 챔버에서 저-커패시턴스 유전층을 에칭하는 기술이 공개된다. 이 기술은 N2, O2, 탄화수소를 포함하는 에칭 화학물질을 이용한다. 에칭 화학물질로부터 생성되는 플라즈마로 저-커패시턴스 유전층을 에칭함으로서, 고속 에칭이 가능하고, 이와 동시에, 프로파일 제어를 유지하면서 저-커패시턴스 층에서 에칭되는 최종 개구부(비아/트렌치 등)의 임계 치수를 보존한다.

Description

저-커패시턴스 유전층 에칭 기술{TECHNIQUES FOR ETCHING A LOW CAPACITANCE DIELECTRIC LAYER}
본 출원은 1998년 8월 17일 미국출원된 미국특허출원 09/135,419 호("Techniques For Etching A Low Capacitance Dielectric Layer On A Substrate")의 연속 분할 출원으로서, 그 공개 내용은 본 출원에서 참고로 인용된다. 본 출원은 1999년 5월 5일 미국출원된 미국특허출원 60/132,645의 장점을 또한 바탕으로 하며, 그 공개 내용 역시 본 출원에서 참고로 인용된다.
본 발명은 반도체 집적 회로(IC)의 제작에 관한 것이다. 특히, 본 발명은 IC 제작 중, 저-커패시턴스 유전층을 포함한 IC층 적층구조를 따라 에칭하는 개선된 기술에 관한 것이다.
일부 반도체 집적 회로의 제작시에, 형성되는 소자의 커패시턴스를 감소시키면서 그 전기적 성질을 개선시키기 위해, 저유전율 물질이 유전층에 사용될 수 있다. 모든 유전층에서와 같이, 금속 연결층 형성을 위해 유전층을 통해 비아나 트렌치를 에칭할 필요가 있다. 저-커패시턴스 유전층을 통해 비아/트렌치를 형성하는 과정이 아래에 설명된다.
설명을 돕기 위해, 도 1은 포토레지스트층(102), 하드마스크층(104), 저-커패시컨스층(106), 에칭 정지층(108)을 포함하는 적층구조(100)를 도시한다. 에칭 정지층(108)은 예를 들어, 더블 다마신 공정(double damascene process)에 대한 에칭 정지층을 나타낼 수 있고, TiN, SiN, TEOS, 등과 같이 적절한 에칭 정지 물질로 형성되는 것이 일반적이다. 저-커패시턴스 유전층(106)은 Dow Chemical사의 SILK, Allied Signal사의 Flare, Dow Chemical 사의 BCB, Novellus사의 Parylene 등과 같이 저-유전율 유기 물질로 된 층을 나타낸다. 에칭 물질은 포토레지스트 등의 유기막과 같은 비-저유전율 물질 (non-low-k material) 을 에칭할 수 있다.
저-커패시턴스 유전층(106) 위에, 하드마스크층(104)이 배열되며, 하드마스크층(104)은 SiN, SiON, TEOS 등과 같은 물질 중 어느 하나로 형성되는 것이 일반적이다. 저-커패시턴스 유전층(106)의 저-유전율 유기 물질을 에칭할 때 포토레지스트가 마스킹 물질로 효과적이지 못하기 때문에 하드마스크층이 사용된다. 이는 포토레지스트 물질과 저-유전율 유기 물질이 유사한 화학적 특성을 가지는 경향이 있고, 유사한 에칭 화학과정을 필요로하는 경향이 있으며, 유사한 에칭 속도를 보이는 경향이 있기 때문이다. 하드마스크층(104)으로부터 하드마스크를 패턴처리하기 위해, 포토레지스트층(102)이 제공된다. 포토레지스트층(102)은 가령, 강한 자외선이나 기존 포토레지스트물질 층을 나타낼 수 있다.
도 2에서, 포토레지스트층(102)은 기존 포토레지스트 패턴처리 과정을 이용하여 패턴처리된다. 포토레지스트층(102)의 패턴처리는 개구부(202)를 생성하고, 이 개구부를 통해 하드마스크층(104)이 다음의 이어지는 하드마스크 에칭 처리에서 에칭될 수 있다.
도 3에서, 하드마스크층(104)을 따라 개구부(202)가 뻗어가도록 하드마스크 에칭 처리가 이용된다. 한 예에서, 하드마스크층(104)은 TEOS층을 나타내고, 하드마스크 에칭처리는 Ar/C4F8/C2F6/O2나 기존 TEOS 에칭제처럼 적절한 TEOS 에칭 화학물질을 이용하여 플라즈마 공정 반응기에서 일어날 수 있다.
도 4에서, 저-커패시턴스 유전층(106)이 에칭된다. 저-커패시턴스 유전층(106)의 에칭은 플라즈마 공정 반응기에서 일어나는 것이 일반적이다. 저-커패시턴스 유전층(106)은 통상적으로 산소를 포함한 기체(O2, CO, CO2, 등, 이하 '산소종' 이라 지칭함)를 이용하여 에칭된다. 저-커패시턴스 유전물질을 통한 에칭을 위해 사용되는 에칭제 기체에 N2와 같은 희석제가 첨가되는 것이 일반적이다. 불화탄소(flurocarbon) 기체와 같은 부동태제(passivating agent)가 에칭 화학물질에 추가되는 것 또한 일반적이다.
당 분야에 잘 알려진 바와 같이, 저-커패시턴스 유전층(106)을 통해 에칭하는데 사용되는 산소 종은 등방성으로 에칭하는 경향이 있어서, 원하는 수직 측벽 프로파일 (veritical sidewall profile) 을 유지하는 대신에 개구부(202)의 측벽이 휘어지게 한다. 도 5는 저-커패시턴스 유전층(106)을 통해 등방성으로 에칭이 진행될 때 발생하는 측벽의 휨을 나타낸다. 웨이퍼 사이에서 에칭의 비균일성을 보상하기 위해 과-에칭이 요구될 때 후미 휨 효과가 커진다. 이 휨 효과는 리-엔트란트 프로파일 (re-entrant profile) 을 형성하는 프로파일 제어를 어렵게 하고, 이 프로파일은 90도보다 큰 각도를 가지는 프로파일로서, 금속 충진과 같은 차후 공정 단계에서 어려움을 유발한다.
프로파일 제어를 유지하고 앞서 언급한 측벽 휨 문제를 방지하기 위해, 산소-함유 기체에 추가하여, 기존 기술은 일반적으로 C4F8, C2HF5, CH2F2 등과 같은 불화탄소(flurocarbon)를 부동태제로 사용한다. 그러나, 불화탄소 부동태제를 첨가함으로서 수직 측벽 프로파일이 보존되지만, 이는 먼저 포토레지스트를 깍아내리고, 그 다음으로 하드마스크를 깍아내리는 경향이 있다. 이는 저-커패시턴스 유전층(106)을 따라 에칭이 진행될 때 개구부(202)를 확대한다.
부연하면, 저-커패시턴스 유전층(106)을 따라 에칭하는 데 사용되는 산소 종은 위에 놓인 포토레지스트층(102)의 포토레지스트 물질을 또한 공격한다. 결과적으로, 저-커패시턴스 유전층(106)을 따라 에칭이 진행될수록 포토레지스트층(102)의 두께가 감소한다. 산소 종이 포토레지스트 물질을 등방성으로 공격하기 때문에, 포토레지스트 마스크는 비아/트렌치의 영역(402, 404)에서 다시 당겨지는 경우가 잦다. 도 4에서와 같이, 포토레지스트 물질이 산소종에 의해 사라져버리고 포토레지스트 물질이 영역(402, 404)으로 다시 당겨짐에 따라, 하드마스크층(104)의 TEOS 하드마스크 물질이 부동태화 목적으로 첨가되는 불화탄소 에칭제에 노출된다. 불화탄소가 TEOS의 에칭제이기 때문에, 영역(408, 410)의 노출된 하드마스크 물질은 시간이 지남에 따라 에칭되어 사라지고, 그래서 하드마스크층(104)의 개구부를 크게한다. 하드마스크층(104)의 개구부 확대는 저-커패시턴스 유전층(106)을 따라 에칭될 비아/트렌치를 확대시킨다. 이 확대로, 비아/트렌치의 임계 치수가 파괴된다. 도 6에 그 결과가 도시된다. 최종 비아/트렌치는 의도한 바보다 넓은 단면을 가지며, 폭(w)은 의도된 단면을 표시한다. 불화탄소 첨가제의 이용은 저-커패시턴스 유전층 에칭의 처리 윈도를 좁힌다. 에칭 화학물질에 불화탄소가 너무 많이 첨가되면, 저-커패시턴스 유전층의 에칭 속도가 크게 감소하여 종국에는 에칭 정지가 일어날 것이다. 불화탄소 첨가량이 너무 적을 경우, 바람직한 수직 측벽 프로파일을 유지하기에는 불충분한 부동태화가 될 것이다.
앞서의 관점에서, 프로파일 제어를 유지하면서, 최종 비아/트렌치의 임계 치수를 보존하며, 높은 에칭 속도를 가지는, 저-커패시턴스 유전층을 통한 에칭에 대한 개선된 기술이 요구된다.
본 발명은 플라즈마 공정 챔버에서 저-커패시턴스 유전층의 에칭 방법에 관한 것이다. 이 방법은 플라즈마 공정 챔버에서 N2, O2, 탄화수소를 포함하는 에칭 화학물질을 이용한다. 본 발명은 고속 에칭 속도를 얻을 뿐 아니라, 프로파일 제어를 유지하고, 더불어 저-커패시턴스 층에서 에칭되는 최종 개구부(가령, 비아/트렌치)의 임계 치수를 보존한다.
한 실시예에서, 본 발명은 플라즈마 공정 챔버에서 저-커패시턴스 유전층을 에칭하는 방법에 관한 것이다. 저-커패시턴스 유전층은 기판 위 하드마스크층 아래 배열된다. 이 방법은 플라즈마 공정 챔버 내로 N2, O2, 탄화수소를 포함하는 에칭 화학물질을 불어넣은 과정을 포함한다. 에칭 화학물질로부터 플라즈마가 생성된다. 이 방법은 플라즈마를 이용하여, 하드마스크층의 개구부를 통해 저-커패시턴스 유전층을 에칭하는 단계를 또한 포함한다.
또다른 실시예에 따라, 에칭 화학물질은 불화탄소-함유 기체를 또한 포함한다. 불화탄소 함유 기체 화학물질은 실리콘을 함유하는 저-유전율 유전층의 에칭에 효과적이다. 또다른 실시예에서, 플라즈마 공정 챔버는 유도형 플라즈마 공정 챔버를 나타낸다. 또하나의 실시예에서, 플라즈마 공정 챔버는 축전형 플라즈마 공정 챔버를 나타낸다.
도 1은 기존 IC 적층구조의 한 예의 도면.
도 2는 포토레지스트층이 패턴처리된 후 도 1의 기존 IC 적층구조의 도면.
도 3은 하드마스크층이 패턴처리된 후 도 1의 기존 IC 적층구조의 도면.
도 4는 저-커패시턴스 유전층을 통한 에칭의 시작과 이후 발생하는 포토레지스트의 당겨짐을 도시하는 도면.
도 5는 저-커패시턴스 유전층을 통한 에칭에 기존 에칭 화학물질이 이용될 때 비아 측벽에 발생할 수 있는 휨 효과를 나타내는 도면.
도 6은 저-커패시턴스 유전층을 통한 에칭에 기존 에칭 화학물질이 이용될 때 발생할 수 있는 비아의 임계 치수 저하를 나타내는 도면.
도 7은 본 발명의 한 실시예를 이용하여 에칭되는 저-커패시턴스 유전층의 비아의 예 도면.
도 8은 본 발명의 구현에 적절한 플라즈마 반응기 중 하나를 나타내는 TCP 9100 PTX 플라즈마 반응기의 단순화된 도면.
도 9는 본 발명의 구현에 적절한 플라즈마 반응기 중 하나를 나타내는, 4520 XLE 플라즈마 반응기의 단순화된 도면.
도 10은 본 발명의 한 실시예에 따르는, 새로운 저-커패시턴스 유전체 에칭 과정의 순서도.
본 발명의 한 태양에 따라, 탄화수소를 포함하는 에칭 화학물질을 이용하여 플라즈마 반응기에서 저-커패시턴스 유전층의 저-커패시턴스 유기질 유전 물질이 에칭된다. 한 실시예에서, 에칭 화학물질은 N2, O2, CxHy를 포함한다. 부가적으로, 실리콘-함유 저-커패시턴스 유전층 에칭과 같은 일부 경우에 이용하기 위해 소량의 불화탄소-함유 기체가 에칭 화학물질에 포함될 수 있다.
새로운 N2/H2 화학물질의 여러 실시예가 1998년 8월 17일 미국출원된 미국특허출원 09/135,419 호("Improved Techniques For Etching A Low Capacitance Dielectric Layer On A Substrate")에 또한 기술되어 있고, 그 내용은 본 발명에서 참고로 인용된다. N2/H2 화학물질은 바람직한 수준의 양호한 수직 프로파일과 임계 치수(CD) 제어를 얻지만, 에칭 속도가 느린 것이 단점이다. 더욱이 N2/H2 화학물질을 이용할 때, 웨이퍼간 에칭 비균일성을 상쇄하기 위해 과-에칭이 필요할 경우, 에칭되는 개구부에 약간의 휨 효과가 존재할 수 있다. 새로운 N2/O2/CxHy-함유 에칭 화학물질은 대안의 에칭 화학물질을 이용함으로서 나타나는 측벽의 휨, 임계 치수 손실, 프로파일 제어 손실, 에칭 속도 저하 등의 바람직하지 못한 특성을 방지하면서, 2000-8000 Å/min(5000-8000Å/min이 선호됨) 사이의 높은 에칭 속도에서 바람직한 수직 프로파일과 임계 치수 제어를 제공한다.
새로운 N2/O2/CxHy-함유 에칭 화학물질은 도 1의 적층구조에 존재하는 저-커패시턴스 유전층과 유사한 저-커패시턴스 유전층을 에칭하는 데 사용될 수 있다. 예증으로써, 에칭 과정으로，포토레지스트층, 하드마스크층, 저-커패시턴스 유전층과 에칭 정지층을 포함하는 적층구조와 더불어，그림 1-4에서 보여주게 되는 일부분의 과정 흐름과 매우 유사하게 에칭 처리가 시작된다. 포토레지스트층은 개구부 형성을 위해 기존 포토레지스트 패턴처리 과정에 의해 패턴처리되고, 이어서, 하드마스크층을 통해 상기 개구부를 뻗어가게 하도록 하드마스크 에칭 처리가 실행된다. 그후 새로운 N2/O2/CxHy-함유 에칭 화학물질을 이용하여 저-커패시턴스 유전층이 에칭된다.
저-커패시턴스 유전층을 통한 에칭에 사용되는 산소 종은 위에 놓인 포토레지스트층 또한 공격한다. 결과적으로, 포토레지스트층의 두께는 저-커패시턴스 유전층을 따라 에칭이 진행됨에 따라 감소한다. 산소 종이 포토레지스트 물질을 등방성으로 공격하기 때문에, 포토레지스트 마스크는 비아/트렌치 영역을 당길 수 있고, 에칭이 에칭 정지층에 이를 때 포토레지스트 마스크가 완전히 제거될 수도 있다. 이는 에칭 중 포토레지스트 제거를 요청하는 일부 장치에 바람직한 효과일 수 있다.
새로운 N2/O2/CxHy-함유 에칭 화학물질에서, C2H4나 CH4와 같은 탄화수소는 부동태제(passivating agent)로 사용된다. 본 창의적 에칭 화학물질의 탄화수소 성분은 기존 방법에서 사용되던 불화탄소를 대체하는 것으로, 에칭되는 개구부의 측벽을 부동태화시키고, 이는 저-커패시턴스 유전층을 통한 에칭의 등방 성분을 최소화시킨다. 탄화수소의 이용은 하드마스크 에칭의 화학적 성분을 제거하고, 물리적 스퍼터링 성분만 남긴다. 포토레지스트와 하드마스크가 깍여나가는 현상이 여전히 발생하지만, 포토레지스트의 당겨짐에 추가하여, 저-커패시턴스 유전층 에칭에 사용되는 기체 화학물질에서 불소가 빠진 것은 깍여나가는 효과를 최소화시킨다. 따라서, 포토레지스트와 하드마스크의 깍여나가는 효과가 상대적으로 적다는 것은 바람직한 임계 치수 및 수직 측벽 프로파일 유지를 위해 에칭 화학물질의 탄화수소 성분에 의해 적절한 부동태화가 제공된다는 것을 의미한다. 그 결과, 에칭된 개구부의 단면은 확대되지 않으며, 임계 치수를 제어가 가능하다.
도 7은 새로운 N2/O2/CxHy-함유 에칭 화학물질을 이용하여 저-커패시턴스 유전층(106)에서 에칭된 비아/트렌치(702)의 예를 도시한다. 에칭 화학물질의 탄화수소 성분에 의한 측벽(704)의 부동태화로 인해, 포토레지스트층의 완전한 제거 및 하드마스크(104)의 부분 산화에도 불구하고, 수직 프로파일이 유지되고 바람직한 임계 치수를 얻는다.
새로운 저-커패시턴스 유전 물질 에칭 기술은 축전형 반응기와 유동형 저압 고밀도 반응기(가령, 109이온/cm3 이상)를 포함하여 어떤 적절한 플라즈마 공정 반응기에서도 실현될 수 있다. 선호되는 실시예에서, 본 발명은 Lam Reserch Corporation사의 TCP 9100PTX 플라즈마 반응기와 같이 유도형 연결된 플라즈마 공정 반응기에서 구현될 수 있다. 도 8은 플라즈마 공정 챔버(802)를 포함한 TCP 9100PTX 플라즈마 반응기의 단순화된 도면이다. 유전체 윈도(804)가 전극(806) 아래 배치되고, 이 유전체 윈도(804)를 통해 플라즈마 공정 챔버(802) 내의 플라즈마가 전극(806)과 유도적으로 연결될 수 있다. 전극(806)은 RF 유도 소스를 나타내고, 도 8의 예에서 코일로 구현된다. 전극(806)은 정합망(공지기술, 도시되지 않음)을 통해 RF 발생기(808)에 의해 에너지를 얻는다. RF 발생기(808)의 RF 주파수는 한 실시예에서 13.56MHz일 수 있지만, 다른 적절한 RF 주파수도 사용될 수 있다.
챔버(802) 내에는 기체 분배판(810)이 제공될 수 있다. 상기 기체 분배판(810)은 에칭 화학물질과 같은 기체 소스 물질을 기체 분배판(810)과 웨이퍼(812) 사이 RF-유도 플라즈마 영역 내로 분사하는 다수의 개구부를 포함하는 것이 선호된다. 기체 소스 물질은 챔버 자체 벽에 만들어진 포트로부터 분사될 수도 있다. 웨이퍼(812)는 챔버(802) 내에 삽입되고 척(814) 위에 배치된다. 척(814)은 제 2 전극의 역할을 하고 RF 발생기(816)에 의해 바이어스되는 것이 선호된다. RF 발생기(816)의 RF 주파수는 한 실시예에서 약 4MHz일 수 있지만, 다른 적절한 RF 주파수도 사용될 수 있다. 웨이퍼(812)는 기존 기계적 조임 기술을 이용하여 척(814)에 고정될 수도 있고, 정전적으로 조이는 힘을 이용한 척(814)에 고정될 수도 있다.
균일하고 반복가능한 에칭 결과 보장을 위해 처리 중 웨이퍼 온도를 정확하게 제어하기 위한 열전달 매질로 작용하도록 헬륨 냉각 기체가 척(814)과 웨이퍼(812) 사이에 일정 압력하에서 삽입된다. 플라즈마 에칭 중, 챔버(802) 내의 압력은 저유전율 유전체 에칭 중 1-30mTorr 사이(한 예임)로 포트(818)를 통해 기체를 진공화함으로서 낮게 유지되는 것이 선호된다.
또다른 선호되는 실시예에서, 본 발명은 Lam Research Corporation의 4520 XLE 플라즈마 반응기와 같은 축전식 플라즈마 공정 반응기에서 구현된다. 도 9는 플라즈마 공정 챔버(902)를 포함하는 4520 XLE 플라즈마 반응기의 단순화된 도면이다. 상부 전극(906) 위에 갭 드라이브(gap drive)(904)가 배치된다. 갭 드라이브(904)는 웨이퍼 전달용으로 주로 사용되며, 공정 매개변수로 가끔 사용될 수도 있다. 상부 전극(906)은 도 9의 예에서 실리콘 전극으로 구현된다. 상부 전극(906)은 정합망을 통해 RF 발생기(908)에 의해 에너지를 얻는다. RF 발생기(908)의 RF 주파수는 한 실시예에서 약 27MHz일 수 있지만, 다른 적절한 Rf 주파수도 사용될 수 있다.
챔버(902) 내에, 에칭 화학물질과 같은 기체 소스 물질에서 발생되는 플라즈마를 상부 전극(906)과 웨이퍼(912) 사이 RF-유도 플라즈마 영역 내로 제한하는 제한 링(confinement ring)(910)이 제공될 수 있다. 기체는 상부 전극(906)을 통해 챔버(902)에 유입된다. 기체 소스 물질은 챔버 자체의 벽에 만들어질 수 있는 포트로부터 분사될 수도 있으며, 정전 척(914)의 주변에서 분사될 수도 있다. 웨이퍼(912)는 챔버(902) 내로 삽입되고, 척(914) 위에 배치된다. 상기 척(914)은 제 2 전극으로 작용하고 RF 발생기(916)에 의해 바이아스되는 것이 선호된다. RF 발생기(916)의 RF 주파수는 한 실시예에서 2MHz이나 다른 적절한 RF 주파수도 사용될 수 있다. 기존 기계적 조임 기술을 이용하여 웨이퍼(912)가 척(914)에 고정될 수도 있고, 정전적 인력을 이용한 척(914)에 고정될 수도 있다. 플라즈마 에칭 중, 챔버(902) 내의 압력은 저유전율 유전체 에칭중 10-30mTorr 사이로 유지되는 것이 일반적이다.
도 10은 발명의 한 실시예에 따른, 새로운 저-커패시턴스 유전체 에칭 처리(1000) 단계의 순서도를 도시한다. 단계 1002에서, 기존 포토레지스트 패턴처리 과정을 이용하여 포토레지스트 마스크가 패턴처리된다. 단계 1004에서, 앞서 생성된 포토레지스트 마스크를 이용하여 하드마스크층으로부터 하드마스크가 패턴처리된다. 즉, 저-커패시턴스 유전층에서 형성될 개구부에 대응하는 하드마스크의 개구부가 단계 1004에서 에칭된다. 저-커패시턴스 유전층의 개구부는 저-커패시턴스 유전층에서 에칭되는 특징부를 말하며, 트렌치와 비아를 포함한다.
단계 1006, 1008, 1010에서, 저-커패시턴스 유전층이 에칭된다. 저-커패시턴스 유전층의 에칭은 분리된 플라즈마 공정 챔버에서 발생할 수 있고, 또는 하드마스크 에칭을 위해 사용되는 동일한 플라즈마 공정 챔버에서 발생할 수 있다. 단계 1006에서, N2/O2/CxHy-함유 에칭 화학물질이 플라즈마 공정 챔버 내로 유입된다. N2/O2/CxHy-함유 에칭 화학물질은 C2F6나 C4F8과 같은 불화탄소를 부가적으로 포함할 수 있다. 이는 벤조-사이클로-뷰텐(BCB) 물질과 같이 실리콘을 함유하는 저-커패시턴스 유전층을 에칭함에 있어 바람직한 것이다. 단계 1008에서, N2/O2/CxHy-함유 에칭 화학물질로부터 플라즈마가 생성된다. 단계 1010에서, N2/O2/CxHy-함유 에칭 화학물질로부터 생성되는 플라즈마는 하드마스크의 개구부를 통해 저-커패시턴스 유전층의 저-커패시턴스 유전 물질을 통한 에칭이 허용된다. 저-커패시턴스 유전층이 단계 1010에서 에칭된 후, 저-커패시턴스 유전 에칭 처리(1000)가 종료된다. 그러나 대부분의 경우에, 웨이퍼간 에칭의 불균일성을 보상하기 위해 과에칭 단계가 사용될 수 있다. 그후, 에칭된 웨이퍼로부터 집적 회로를 형성하기 위해 기존 처리 단계들이 사용될 수 있다.
한 예에서, 에칭될 웨이퍼는 TEOS로 형성되는 하드마스크층의 아래에 놓인 저-커패시턴스 유전 물질 FLARE 2.0의 층을 가지는 200mm 웨이퍼를 나타낸다. 저-커패시턴스 유전층의 두께는 약 7500 옹스트롬이며, 하드마스크층의 두께는 약 2000 옹스트롬이다. 포토레지스트 마스크는 강한 자외선 포토레지스트 마스크를 나타내지만, 어떤 종류의 포토레지스트 물질도 사용될 수 있다. 에칭될 개구부는 약 0.3미크론의 단면을 가진다. 저-커패시턴스 유전층 에칭은 미국, 캘리포니아, Fremont 소재 Lam Research Corp. 사의 TCP 9100PTX로 알려진 고밀도, 저압 유도 연결 플라즈마 공정 반응기에서 실행된다. 아래의 예에서 제공되는 매개변수들은 다른 치수를 가지는 기판을 에칭하기 위해, 또는 특정 플라즈마 반응기의 요청사항에 순응하도록 적절하게 스케일링되거나 수정될 수 있다.
앞서 언급한 TCP 9100 PTX 플라즈마 처리 시스템에서, 플라즈마 공정 챔버 내의 압력은 약 1-30 mTorr 사이이고, 5-20mTorr 사이가 선호되며, 10mTorr가 가장 선호된다. 상부 전극 전력은 700-2200W 사이이고, 1200-2000W 사이가 더욱 선호되며, 1800W가 가장 선호된다. 하부 전극 전력은 50-500W가 선호되고, 100-400W가 더욱 선호되며, 300W가 가장 선호된다.
본 예에 사용되는 TCP 9100 PTX 플라즈마 처리 시스템에서, N2 흐름은 25-150 sccm 사이일 수 있고, 50-100 sccm 사이가 더욱 선호되며, 50sccm이 가장 선호되는 값이다. O2 흐름은 5-75sccm, 선호되는 값은 10-50 sccm, 가장 선호되는 값은 25sccm이다. CxHy 흐름은 1-50sccm, 5-30sccm이 더욱 선호되며, 15sccm이 가장 선호된다. BCB와 같이 실리콘을 함유하는 저-커패시턴스 유전층을 에칭할 때와 같은 경우에 N2/O2/CxHy-함유 에칭 화학물질에 소량(가령, < 5sccm)의 불화탄소-함유 기체가 첨가될 수도 있다. 한 예로, C2F6나 C4F8이 첨가될 수 있다.
저-커패시턴스 유전층 에칭은 미국, 캘리포니아, Fremont 소재 Lam Research Corp.의 4520XLE와 같은 축전형 플라즈마 공정 반응기에서 실행될 수도 있다. 앞서 언급한 4520XLE 플라즈마 공정 시스템에서, 플라즈마 공정 챔버 내의 압력으로는 10-300mTorr가 선호되고, 30-200 mTorr가 더욱 선호되며, 100mTorr가 가장 선호된다. 상부 전극 전력으로는 0-2000W가 선호되고, 200-800W가 더욱 선호되며, 500W가 가장 선호된다. 하부 전극 전력으로는 0-2000W가 선호되고, 200-800W가 더욱 선호되며, 500W가 가장 선호된다.
4520XLE 플라즈마 공정 시스템에서, N2 흐름은 0-1000sccm 사이가 선호되고, 50-600 sccm이 더욱 선호되며, 500 sccm이 가장 선호된다. O2 흐름은 5-500 sccm이 선호되고, 5-50sccm이 더욱 선호되며, 18sccm이 가장 선호된다. CxHy 흐름은 0-500 sccm 사이가 선호되고, 0-50 sccm 사이가 더욱 선호되며, 18sccm이 가장 선호된다. BCB와 같이 실리콘을 함유하는 저-커패시턴스 유전층을 에칭할 때 N2/O2/CxH y-함유 에칭 화학물질에 소량(가령, < 5sccm)의 불화탄소-함유 기체가 첨가될 수도 있다. 한 예로, C2F6나 C4F8이 첨가될 수 있다.
총 흐름의 백분율로 표현되는 N2의 흐름 백분율은 50-95% 사이일 수 있고, 한 예의 에칭 공정에서 93.3%이다. 총흐름의 백분율로 표시되는 O2의 흐름 백분율은 2-40% 사이일 수 있으며, 한 예의 에칭 공정에서 3.3%이다. 총흐름의 백분율로 표시되는 CxHy의 백분율은 2-40% 사이일 수 있고, 한 예의 에칭 공정에서 3.3%이다. 앞서 언급한 바와 같이, BCB와 같이 실리콘을 함유하는 저-커패시턴스 유전층을 에칭할 때처럼 N2/O2/CxHy-함유 에칭 화학물질에 추가적인 불화탄소-함유 기체가 첨가될 수도 있다. 한 예로, C2F6나 C4F8이 첨가될 수 있으며, 총 흐름의 백분율로 표시되는 CxFy의 흐름 백분율은 한 예로 0.05%일 수 있다.
에칭 화학물질에서 산소에 대한 탄화수소 함량을 증가시키는 것은 산소 흐름을 단지 변화시키는 것보다 프로파일 제어를 개선시키는 데 좀 더 공헌한다. CxHy:O2 비는 1:99에서 2:1 사이일 수 있으며, 2:3에서 3:2 사이가 더욱 선호된다. 한 예의 에칭에서, 약 3:2의 CxHy:O2 비를 가지는 에칭 화학물질 혼합물에서 바람직한 에칭 결과가 얻어진다.
N2/O2/CxHy-함유 에칭 화학물질을 이용하는 새로운 저-커패시턴스 유전체 에칭은 고속 에칭을 실시하면서도 수직 프로파일을 유지하고 높은 수준의 임계 치수 제어를 촉진시키도록 측벽을 부동태화한다. 측벽의 부동태화는 개선된 N2/O2/CxHy-함유 에칭 화학물질의 탄화수소 성분에 기인한 것으로, 에칭되는 개구부에 대하여 높은 수준의 임계 치수 제어를 촉진시킬 뿐 아니라 수직 프로파일을 유지하도록 한다. 새로운 에칭 화학물질에 탄화수소를 첨가하는 것은 산소-함유 성분의 등방성 에칭 품질을 보상한다.

Claims (28)

  1. 플라즈마 공정 챔버에서의 에칭 방법으로서,
    하드마스크층 아래에 배치되는 저-커패시턴스의 유전층을 포함하는 기판을 제공하는 단계로서, 상기 저-커패시턴스 유전층은 저-유전 물질로 형성되는 단계;
    N2, O2, 탄화수소를 포함하는 에칭 화학물질을 상기 플라즈마 공정 챔버로 유입시키는 단계;
    상기 에칭 화학물질로부터 플라즈마를 생성하는 단계로서, 상기 플라즈마는, O2 가 플라즈마의 일부가 될 때 생성되는 산소 이온을 포함하는, 단계; 및
    상기 하드마스크층의 개구부를 통해 상기 저-커패시턴스 유전층을 에칭하는 단계로서, 상기 에칭은, 상기 O2 가 플라즈마의 일부가 될 때 생성되는 산소 이온을 이용하여 실행되는, 단계를 포함하되,
    상기 하드마스크층은 TEOS로 형성되는 것을 특징으로 하는 플라즈마 공정 챔버에서의 에칭 방법.
  2. 제 1 항에 있어서,
    상기 탄화수소가 C2H4인 것을 특징으로 하는 플라즈마 공정 챔버에서의 에칭 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 플라즈마 공정 챔버는 저압, 고밀도 플라즈마 공정 챔버를 나타내는 것을 특징으로 하는 플라즈마 공정 챔버에서의 에칭 방법.
  5. 제 1 항에 있어서,
    상기 플라즈마 공정 챔버는 유도 연결된 플라즈마 공정 챔버를 나타내는 것을 특징으로 하는 플라즈마 공정 챔버에서의 에칭 방법.
  6. 제 1 항에 있어서,
    상기 N2의 흐름 백분율은 총 흐름의 50-95% 사이인 것을 특징으로 하는 플라즈마 공정 챔버에서의 에칭 방법.
  7. 제 6 항에 있어서,
    상기 O2의 흐름 백분율은 총 흐름의 5-40% 사이인 것을 특징으로 하는 플라즈마 공정 챔버에서의 에칭 방법.
  8. 제 7 항에 있어서,
    상기 탄화수소의 흐름 백분율은 총 흐름의 2-40% 사이인 것을 특징으로 하는 플라즈마 공정 챔버에서의 에칭 방법.
  9. 플라즈마 공정 챔버에서의 에칭 방법으로서,
    하드마스크층 아래에 배치되는 저-커패시턴스의 유전층을 포함하는 기판을 제공하는 단계로서, 상기 저-커패시턴스 유전층은 저-유전 물질로 형성되는 단계;
    N2, O2, 탄화수소를 포함하는 에칭 화학물질을 상기 플라즈마 공정 챔버로 유입시키는 단계;
    상기 에칭 화학물질로부터 플라즈마를 생성하는 단계로서, 상기 플라즈마는, O2 가 플라즈마의 일부가 될 때 생성되는 산소 이온을 포함하는, 단계; 및
    상기 하드마스크층의 개구부를 통해 상기 저-커패시턴스 유전층을 에칭하는 단계로서, 상기 에칭은, 상기 O2 가 플라즈마의 일부가 될 때 생성되는 산소 이온을 이용하여 실행되는, 단계를 포함하되,
    상기 하드마스크층은 SiN 및 SiON 중에서 선택된 물질인 것을 특징으로 하는 플라즈마 공정 챔버에서의 에칭 방법.
  10. 제 1 항에 있어서,
    상기 하드마스크층은 포토레지스트층 아래에 배치되는 것을 특징으로 하는 플라즈마 공정 챔버에서의 에칭 방법.
  11. 삭제
  12. 플라즈마 공정 챔버에서, 기판 위 하드마스크층 아래에 배치되는 저-커패시턴스 유전층을 에칭하는 방법으로서,
    상기 하드마스크층에 개구부를 형성하도록 상기 하드마스크층을 에칭하는 단계;
    N2, O2, 탄화수소를 포함하는 에칭 화학물질을 상기 플라즈마 공정 챔버 내로 유입시키는 단계;
    상기 에칭 화학물질로부터 플라즈마를 생성하는 단계; 및
    상기 플라즈마를 이용하여, 상기 하드마스크층의 상기 개구부를 통해 상기 저-커패시턴스 유전층을 따라 에칭을 실시하는 단계로서, 상기 에칭 화학물질은 상기 저-커패시턴스 유전층의 상기 에칭 중 상기 개구부가 측벽을 부동태화시켜서 수직 프로파일을 유지하게 하는, 단계를 포함하되,
    상기 하드마스크층은 TEOS로 형성되는 것을 특징으로 하는 플라즈마 공정 챔버에서의 에칭 방법.
  13. 삭제
  14. 제 12 항에 있어서,
    상기 하드마스크층의 에칭 및 상기 저-커패시턴스 유전층의 에칭은 단일 공정 챔버에서 실시되는 것을 특징으로 하는 저-커패시턴스 유전층을 에칭하는 방법.
  15. 제 12 항에 있어서,
    상기 저-커패시턴스 유전층은 유기 물질로 형성되는 것을 특징으로 하는 저-커패시턴스 유전층을 에칭하는 방법.
  16. 플라즈마 공정 챔버에서, 기판 위 하드마스크층 아래에 배치되는 저-커패시턴스 유전층을 에칭하는 방법으로서,
    상기 하드마스크층은 포토레지스트 마스크 아래 배치되며,
    상기 포토레지스트 마스크에 개구부를 패턴처리하는 단계;
    SiN, SiON, 및 TEOS 중에서 선택된 물질의 상기 하드마스크층을 상기 포토레지스트 마스크의 상기 개구부를 이용하여 패턴처리하는 단계;
    N2, O2, 및 탄화수소를 포함하는 에칭 화학물질을 상기 플라즈마 공정 챔버 내로 유입시키는 단계;
    상기 에칭 화학물질로부터 플라즈마를 생성하는 단계; 및
    상기 플라즈마를 이용하여, 상기 하드마스크층의 상기 개구부를 통해 상기 저-커패시턴스 유전층을 따라 에칭을 실시하는 단계;
    를 포함하는 것을 특징으로 하는 저-커패시턴스 유전층을 에칭하는 방법.
  17. 제 16 항에 있어서,
    상기 포토레지스트 마스크는 에칭 중 제거되는 것을 특징으로 하는 저-커패시턴스 유전층을 에칭하는 방법.
  18. 삭제
  19. 제 16 항에 있어서,
    상기 포토레지스트 마스크는 에칭 이전에 제거되는 것을 특징으로 하는 저-커패시턴스 유전층을 에칭하는 방법.
  20. 제 16 항에 있어서,
    상기 플라즈마 공정 챔버는 유도-연결된 플라즈마 공정 챔버와 축전형 플라즈마 공정 챔버 중 하나를 나타내는 것을 특징으로 하는 저-커패시턴스 유전층을 에칭하는 방법.
  21. 제 16 항에 있어서,
    상기 탄화수소와 상기 O2 는 약 2:1과 1:99 사이의 비율로 상기 에칭화학물질에 존재하는 것을 특징으로 하는 저-커패시턴스 유전층을 에칭하는 방법.
  22. 플라즈마 공정 챔버에서 유기물층을 플라즈마 에칭하는 방법으로서,
    기판 위 하드마스크층 아래에 배치된 유기물층을 포함하는 기판을 제공하는 단계로서, 상기 하드마스크층은 개구부의 패턴을 갖는, 단계;
    N2, O2 및 탄화수소를 포함하는 에칭 화학물질을 상기 플라즈마 공정 챔버로 유입시키는 단계;
    상기 에칭 화학물질로부터 플라즈마를 생성하는 단계; 및
    상기 플라즈마를 이용하여 상기 하드마스크층내의 상기 개구부 패턴을 통해 상기 유기물층을 에칭하는 단계를 포함하되,
    상기 하드마스크층은 TEOS로 형성되는 것을 특징으로 하는 플라즈마 공정 챔버에서 유기물층을 플라즈마 에칭하는 방법.
  23. 삭제
  24. 제 22 항에 있어서,
    상기 유기물층은 저-유전 물질을 포함하는 것을 특징으로 하는 유기물층을 플라즈마 에칭하는 방법.
  25. 제 22 항에 있어서,
    상기 유기물층의 에칭은 상기 하드마스크층 개구부의 패턴을 통하여 이루어짐으로써, 상기 에칭 화학물질의 O2 는 상기 유기물층을 에칭하고 상기 에칭 화학물질의 탄화수소는 에칭시 상기 개구부의 측벽을 부동태화시켜서 수직 프로파일을 유지하게 하는 것을 특징으로 하는 유기물층을 플라즈마 에칭하는 방법.
  26. 플라즈마 공정 챔버에서의 에칭 방법으로서,
    기판 위에 저-커패시턴스의 유전층을 포함하는 기판을 제공하는 단계;
    상기 저-커패시턴스의 유전층 상에 배치되는 하드마스크층을 제공하는 단계;
    N2, O2 및 탄화수소를 포함하는 에칭 화학물질을 상기 플라즈마 공정 챔버로 유입시키는 단계;
    상기 에칭 화학물질로부터 플라즈마를 생성하는 단계로서, 상기 플라즈마는, O2 가 플라즈마의 일부가 될 때 생성되는 산소 이온을 포함하는, 단계; 및
    O2 가 플라즈마의 일부가 될 때 생성되는 산소 이온을 이용하여 상기 저-커패시턴스 유전층을 에칭하는 단계;
    상기 에칭 화학물질로부터 플라즈마를 생성하는 단계로서, 상기 플라즈마는, O2 가 플라즈마의 일부가 될 때 생성되는 산소 이온을 포함하는, 단계; 및
    상기 O2 가 플라즈마의 일부가 될 때 생성되는 산소 이온을 이용하여 상기 저-커패시턴스 유전층을 에칭하는 단계를 포함하되,
    상기 하드마스크층은 TEOS로 형성되는 것을 특징으로 하는 플라즈마 공정 챔버에서의 에칭 방법.
  27. 제 26 항에 있어서,
    상기 탄화수소는 C2H4 인 것을 특징으로 하는 플라즈마 공정 챔버에서의 에칭 방법.
  28. 삭제
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KR1020017013691A KR100778259B1 (ko) 1999-05-05 2000-05-04 저-커패시턴스 유전층 에칭 기술

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150014387A (ko) * 2013-07-29 2015-02-06 도쿄엘렉트론가부시키가이샤 금속화 패턴 프로파일링을 위한 건식 에칭 방법

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9904427D0 (en) 1999-02-26 1999-04-21 Trikon Holdings Ltd Method treating an insulating layer
JP3403373B2 (ja) 2000-05-26 2003-05-06 松下電器産業株式会社 有機膜のエッチング方法、半導体装置の製造方法及びパターンの形成方法
JP3403374B2 (ja) 2000-05-26 2003-05-06 松下電器産業株式会社 有機膜のエッチング方法、半導体装置の製造方法及びパターンの形成方法
JP3403372B2 (ja) 2000-05-26 2003-05-06 松下電器産業株式会社 有機膜のエッチング方法、半導体装置の製造方法及びパターンの形成方法
US6620733B2 (en) 2001-02-12 2003-09-16 Lam Research Corporation Use of hydrocarbon addition for the elimination of micromasking during etching of organic low-k dielectrics
US6777344B2 (en) * 2001-02-12 2004-08-17 Lam Research Corporation Post-etch photoresist strip with O2 and NH3 for organosilicate glass low-K dielectric etch applications
US7311852B2 (en) 2001-03-30 2007-12-25 Lam Research Corporation Method of plasma etching low-k dielectric materials
WO2003085717A1 (fr) * 2002-04-08 2003-10-16 Tokyo Electron Limited Procede de gravure au plasma
US20040084411A1 (en) * 2002-10-31 2004-05-06 Applied Materials, Inc. Method of etching a silicon-containing dielectric material
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
JP2005033027A (ja) * 2003-07-07 2005-02-03 Ulvac Japan Ltd 低誘電率層間絶縁膜のドライエッチング方法
US7320927B2 (en) * 2003-10-20 2008-01-22 Texas Instruments Incorporated In situ hardmask pullback using an in situ plasma resist trim process
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
JP4643916B2 (ja) * 2004-03-02 2011-03-02 株式会社アルバック 層間絶縁膜のドライエッチング方法及びその装置
JP4651956B2 (ja) * 2004-03-03 2011-03-16 株式会社アルバック 層間絶縁膜のドライエッチング方法
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7579280B2 (en) * 2004-06-01 2009-08-25 Intel Corporation Method of patterning a film
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) * 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
JP2006222156A (ja) 2005-02-08 2006-08-24 Toshiba Corp 有機膜加工方法
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) * 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
KR100691011B1 (ko) * 2005-06-30 2007-03-09 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7402875B2 (en) * 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090408A1 (en) * 2005-09-29 2007-04-26 Amlan Majumdar Narrow-body multiple-gate FET with dominant body transistor for high performance
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7396711B2 (en) * 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
US8177990B2 (en) * 2006-03-31 2012-05-15 Tokyo Electron Limited Etching method, plasma processing system and storage medium
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US20080157225A1 (en) * 2006-12-29 2008-07-03 Suman Datta SRAM and logic transistors with variable height multi-gate transistor architecture
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US9355893B1 (en) * 2015-01-20 2016-05-31 Taiwan Semiconductor Manufacturing Co., Ltd Method for preventing extreme low-K (ELK) dielectric layer from being damaged during plasma process

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6425419A (en) * 1987-07-21 1989-01-27 Matsushita Electric Ind Co Ltd Etching
JPS6459820A (en) * 1987-08-31 1989-03-07 Tokuda Seisakusho Dry etching

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57186335A (en) * 1981-05-12 1982-11-16 Nippon Telegr & Teleph Corp <Ntt> Forming method for pattern
US5122225A (en) * 1990-11-21 1992-06-16 Texas Instruments Incorporated Selective etch method
DE4107006A1 (de) * 1991-03-05 1992-09-10 Siemens Ag Verfahren zum anisotropen trockenaetzen von aluminium bzw. aluminiumlegierungen enthaltenden leiterbahnebenen in integrierten halbleiterschaltungen
US5463322A (en) * 1993-12-03 1995-10-31 General Electric Company Method of locating common electrode shorts in an imager assembly
US5545289A (en) * 1994-02-03 1996-08-13 Applied Materials, Inc. Passivating, stripping and corrosion inhibition of semiconductor substrates
US5648296A (en) * 1994-07-27 1997-07-15 General Electric Company Post-fabrication repair method for thin film imager devices
US5654232A (en) * 1994-08-24 1997-08-05 Intel Corporation Wetting layer sidewalls to promote copper reflow into grooves
WO1996019826A1 (en) 1994-12-20 1996-06-27 National Semiconductor Corporation A method of fabricating integrated circuits using bilayer dielectrics
EP0804806A1 (en) * 1994-12-22 1997-11-05 Benedict G. Pace Device for superheating steam
US5798909A (en) * 1995-02-15 1998-08-25 International Business Machines Corporation Single-tiered organic chip carriers for wire bond-type chips
US5569356A (en) 1995-05-19 1996-10-29 Lam Research Corporation Electrode clamping assembly and method for assembly and use thereof
US5534751A (en) 1995-07-10 1996-07-09 Lam Research Corporation Plasma etching apparatus utilizing plasma confinement
US5641712A (en) * 1995-08-07 1997-06-24 Motorola, Inc. Method and structure for reducing capacitance between interconnect lines
US5843847A (en) * 1996-04-29 1998-12-01 Applied Materials, Inc. Method for etching dielectric layers with high selectivity and low microloading
JPH10256240A (ja) * 1997-01-10 1998-09-25 Sony Corp 半導体装置の製造方法
US5783493A (en) * 1997-01-27 1998-07-21 Taiwan Semiconductor Manufacturing Company Ltd. Method for reducing precipitate defects using a plasma treatment post BPSG etchback
JP3959790B2 (ja) * 1997-08-26 2007-08-15 ソニー株式会社 半導体装置の製造方法
EP0911697A3 (en) * 1997-10-22 1999-09-15 Interuniversitair Microelektronica Centrum Vzw A fluorinated hard mask for micropatterning of polymers
US6114250A (en) 1998-08-17 2000-09-05 Lam Research Corporation Techniques for etching a low capacitance dielectric layer on a substrate
FR2789804B1 (fr) * 1999-02-17 2002-08-23 France Telecom Procede de gravure anisotrope par plasma gazeux d'un materiau polymere dielectrique organique et application a la microelectronique

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6425419A (en) * 1987-07-21 1989-01-27 Matsushita Electric Ind Co Ltd Etching
JPS6459820A (en) * 1987-08-31 1989-03-07 Tokuda Seisakusho Dry etching

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Jp. J. Appl. Phys. vol. 29, 2165-2170 *
일본응용물리학회지(Japanese Journal of Applied Physics), 29권 [제10호], 1990.10.10자 발행 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150014387A (ko) * 2013-07-29 2015-02-06 도쿄엘렉트론가부시키가이샤 금속화 패턴 프로파일링을 위한 건식 에칭 방법
KR102279612B1 (ko) 2013-07-29 2021-07-19 도쿄엘렉트론가부시키가이샤 금속화 패턴 프로파일링을 위한 건식 에칭 방법

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