KR20030093204A - 유기질 유전체 에칭 중 탄화수소 첨가를 통한마이크로마스킹 제거 - Google Patents

유기질 유전체 에칭 중 탄화수소 첨가를 통한마이크로마스킹 제거 Download PDF

Info

Publication number
KR20030093204A
KR20030093204A KR10-2003-7010534A KR20037010534A KR20030093204A KR 20030093204 A KR20030093204 A KR 20030093204A KR 20037010534 A KR20037010534 A KR 20037010534A KR 20030093204 A KR20030093204 A KR 20030093204A
Authority
KR
South Korea
Prior art keywords
layer
dielectric layer
etching
wafer
hardmask
Prior art date
Application number
KR10-2003-7010534A
Other languages
English (en)
Other versions
KR100854609B1 (ko
Inventor
척더블유. 호
Original Assignee
램 리서치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리서치 코포레이션 filed Critical 램 리서치 코포레이션
Publication of KR20030093204A publication Critical patent/KR20030093204A/ko
Application granted granted Critical
Publication of KR100854609B1 publication Critical patent/KR100854609B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching

Abstract

집적 회로 웨이퍼에서 특징부를 에칭하기 위한 방법이 소개된다. 한개 이상의 유전층을 포함하는 웨이퍼가 반응 챔버 내에 배치된다. 탄화수소 첨가제 및 활성 에칭제를 포함한 에칭제 기체가 반응 챔버 내로 유입된다. 반응 챔버 내에서 에칭제 기체로부터 플라즈마가 형성된다. 이 특징부는 유전층의 일부에서 에칭된다.
적절한 탄화수소의 여러 소스가 본 발명의 구현을 위해 적절한 것으로 간주된다. 이 소스로는 에틸렌(C2H4), 에탄(C2H6), 메탄(CH4)을 들 수 있다.

Description

유기질 유전체 에칭 중 탄화수소 첨가를 통한 마이크로마스킹 제거{USE OF HYDROCARBON ADDITION FOR THE ELIMINATION OF MICROMASKING DURING ETCHING OF ORGANIC LOW-K DIELECTRICS}
집적 회로는 반도체 구조물의 여러 층 위의 전도 라인들을 절연시키기 위해 이산화규소(SiO2)로부터 형성되는 유전층들을 이용한다. 반도체 회로가 점점 고속화되고 소형화됨에 따라, 동작 주파수가 증가하고 반도체 소자 내 전도 라인간 거리가 감소하고 있다. 이로 인해, 회로에 대한 결합 커패시턴스가 증가하며, 이는 반도체 소자의 동작 속도를 저하시키는 단점을 보인다. 따라서, 이러한 결합 커패시턴스 증가에 대하여 전도 라인들을 효과적으로 절연시킬 수 있는 유전층들을 이용하는 것이 중요해지고 있다.
일반적으로, 집적 회로의 결합 커패시턴스는 유전층을 형성하는 데 사용되는 물질의 유전율 k에 정비례한다. 상술한 바와 같이, 기존 집적 회로의 유전층들은 통상적으로 SiO2로 만들어지며, 그 유전율은 4.0이다. 반도체 소자에서 선밀도와 동작 주파수를 증가시킨 결과, SiO2로 만들어지는 유전층들은 결합 커패시턴스 증가를 방지하기 위해 요구되는 요건까지 전도 라인을 효과적으로 절연시키지 못할 수 있다.
집적 회로에서 결합 커패시턴스 크기를 감소시키려는 노력에서, 반도체 산업은 SiO2보다 더 낮은 유전율을 가지는 물질들을 개발하려고 시도하고 있고, 이 물질들은 물론 집적 회로의 유전층 형성에 사용하기 적합하여야 할 것이다. 오늘날까지, 저유전율 물질이라 불리는 수많은 물질들이 제시되었다. 이 새로운 유전체 중 한가지가 유기화합물이다. 명세서 및 청구범위에서 저유전율 물질은 유전상수 k가 4보다 작은 물질로 정의된다.
저유전율 물질은 벤조시클로부텐(BCB)(1), 미국, 미네소타, Minneapolis 소재 Honeywell, Inc.의 자회사인 뉴저지, Morristown 소재 Allied Signal 사가 제작한 Flare(2), 미국, 코네티컷, Danbury 소재 Union Carbide Corporation 사의 Parylene dimers(3), 폴리테트라플루로에틸렌(PTFE)(4), 그리고 SiLK(5)를 포함한다. 그러나 이에 한정되지는 않는다. 집적 회로 유전체로 사용하기 적합한 한가지 PTFE는 미국, 델라웨어, Newark 소재 W.L.Gore&Associates,Inc. 사의 SPEEDFILM이 있고, 미국, 미시간, Midland 소재 Dow Chemical Company 사의 SiLK는 실리콘이 없는 BCB이다.
반도체 웨이퍼 처리 중, 반도체 소자의 특징부들은 공지된 패턴처리 및 에칭 절차를 이용하여 웨이퍼에 형성된다. 이 공정들에서, 포토레지스트(PR) 물질이 웨이퍼 상에 증착되고 레티클(reticle)에 의해 필터링되도록 노출된다. 이 레티클은 일례의 특징 형태들을 가지며 패턴처리되는 글래스판으로서, 레티클을 통한 광의 투과를 차단시킨다.
레티클 투과 후, 광은 포토레지스트 물질의 표면과 접촉한다. 광은 포토레지스트 물질의 화학적 조성을 변화시켜서, 현상액(developer)이 포토레지스트 물질의 일부를 제거할 수 있도록 한다. 양성 포토레지스트 물질의 경우 노출된 영역들이 제거되며, 음성 포토레지스트 물질의 경우 노출되지 않은 영역들이 제거된다. 그후 웨이퍼는 더 이상 포토레지스트 물질에 의해 보호되지 않은 영역으로부터 하부 물질을 제거하도록 에칭되며, 따라서 웨이퍼에 요망 특징부들을 형성한다. 저유전율 유기질 폴리머는 일반적으로 산화(가령, 산소-기반)나 환원(가령, 수소-기반) 화학 처리에 의해 에칭될 수 있다. OSG 유전체는 산화물 에칭 화학물질과 일부 유사한 화학물질을 이용하여 에칭되는 것이 바람직할 수 있다.
유전체의 에칭은 DFC(dual-frequency capacitively-coupled) 유전체 에칭 시스템에서 실현되는 것이 바람직할 수 있다. 이러한 시스템 중 한가지로, 미국, 캘리포니아, Fremont 소재 Lam Research Corporation 사의 Lam Research model 4520 XLe와 Exelan HP가 있다. 4520 XLe 시스템은 매우 포괄적인 유전체 에칭 포트폴리오를 처리한다. 이 절차는 접점 및 바이어(contacts and vias), 양방향 접점(bi-level contacts), 무경계 접점(borderless contacts), 질화물 및 산화물 스페이서(nitride and oxide spacers), 그리고 부동태부(passivation)를 포함한다.
4520XLe같은 진보된 에칭 시스템은 동일한 시스템에서 여러 처리과정을 수행한다. 단일 시스템에서 여러 다른 반도체 제작 단계들을 수행함으로서, 웨이퍼 생산성이 증가될 수 있다. 좀더 개량된 시스템들은 동일한 장비 내에서 추가적 단계들을 수행할 수 있다. 또다시 예를 들자면, Lam Research Corporation 사의 Exelan 시스템은 단일 장치에서 여러 프로세스 단계들을 실행할 수 있는 건식 에칭 시스템이다. Exelan은 하드마스크 오픈, 무기 및 유기 반사방지 코팅 에칭, 그리고 포토레지스트 스트립을 단일 챔버 내에서 "그 자리에서(in situ)" 실행할 수 있다. 이 시스템의 확장형 프로세스 포트폴리오는 0.18 미크론 이하의 환경에서 요구되는 저유전율 유전체와 도핑 및 도핑되지 않은 산화물에서의 부동태 에칭, 스페이서, 바이어, 접점, 등 모든 듀얼 다마신 구조물(dual damascene structures)을 포함한다. 물론, 여기서 열거된 원리들은 다양한 종류의 반도체 제작 시스템에서 구현될 수 있고, 이 원리들은 모든 이러한 대안들을 구체적으로 고려한다.
여기서 사용되는 "그 자리에서(in situ)"라는 용어는 반도체 제작 장비로부터 기판을 제거하지 않으면서 제작 장비의 동일한 조각에서 주어진 기판, 가령, 실리콘 웨이퍼 상에 수행되는 한개 이상의 프로세스를 의미한다.
현재의 수많은 집적 회로 제작 기술들은 웨이퍼의 특징부 형성에 사용되는 패턴처리 단계들 중 한가지 이상에 이어지는 포토레지스트 제거 단계(photoresist strip step)를 이용한다. 여러 포토레지스트들이 저유전율 유전체, 특히 SiLK같은 유기질 저유전율 유전체와 유사한 화학적 조성을 가지기 때문에, 웨이퍼의 특징부 에칭 중 우수한 치수 제어를 보장하기 위해 포토레지스트 아래에 하드 마스크가 사용되는 경우가 자주 있다.
하드 마스크층을 포함한 웨이퍼 적층구조의 예가 도 1A에 도시된다. 패턴처리된 포토레지스트층(10)을 가지는 웨이퍼(1)가 도시된다. 본 예에서, 웨이퍼(1)는 실리콘 기판(22)을 포함하며, 실리콘 기판(22) 위에는 탄화규소나 질화규소 장벽층(20)이 증착된다. 장벽층(20) 위에는 가령 Novellus Coral같은 제 1 오가노실리케이트 유전체층(18)이 증착된다. 도시되지 않는 금속층이 제 1 오가노실리케이트 유전층 아래에 형성될 수 있다. 도시되지 않는 이중 다마신 구조 형성을 위해 제 1 블랭크층(18) 사이에 얇은 탄화규소 트렌치 정지층(16)이 배치된다. 역시 Coral인 제 2 블랭크층(14)이 트렌치 정지층(16) 위에 증착된다. 제 2 오가노실리케이트층(14) 위에 하드 마스크층(12)이 증착되어, 웨이퍼 적층구조를 완료한다. 하드 마스크는 SiO2, Si3N4, 또는 그 외 다른 하드 마스크 물질, 특히, 무기질 하드마스크 물질로 만들어질 수 있다. 패턴처리된 포토레지스트층(10)은 하드 마스크(12) 위에 공급된다. 물론, 이러한 웨이퍼 적층구조는 한 예일 뿐이다.
도 1B를 참고해보자. 저유전율 OSG 유전층(14, 18)의 에칭같은 에칭이 진행됨에 따라, 포토레지스트층(10)이 에칭되어 사라져, 아래의 하드마스크층(12)의 일부를 노출시킨다. 에칭이 진행됨에 따라, 하드마스크층의 이온 충돌이 하드마스크층(12)의 일부를 스퍼터링하여 날려버린다. 스퍼터링되는 하드 마스크 물질 중 일부는 웨이퍼 표면에, 그리고 반응 챔버 전체에 다시 증착된다. 단면 A가 도 1C에서 확대된다. 이 스퍼터링된 물질 중 일부가 에칭 중 에칭된 특징부의 하부에 다시 증착된다(도 1C의 (36)). 마이크로마스킹 크기는 이온 에너지와 이온 밀도 증가와 함께 커진다. 마이크로마스킹은 특징부 크기가 크고 영역이 오픈된 상태일 때 더욱 확연하다.
도 1C를 보면, 특징부가 SiLK같은 유기질 저유전율층(14, 18)을 통해 그리고 에칭 정지층(20)을 통해 에칭되는 것으로 도시된다. (36)에서 재증착되는 하드마스크 물질이 하드 마스크 물질의 침상체(spicules)(34)를 형성하는 것이 현미경 사진에 나타난다. 이 물질의 시각적 외양은 "잔디(grass)"의 형태를 띠며, SiLK를 마이크로마스킹하는 것이 스퍼터링된 하드마스크로서, "잔디(grass)"를 형성한다. 물론 마이크로마스크가 특징부의 에칭 속도를 저하시킬 뿐 아니라, 상기 특징부의 불규칙적인 에칭을 유발하여, 극단적인 경우에 매우 불량한 프로파일 제어 및 생산성 감소를 일으킬 수 있다.
잔디 효과를 완화시키기 위해 에칭 중 에칭제 기체에 불소 F가 추가될 수 있다. 불소 이용시 문제점이 있다. 먼저, 불소를 이용하면, 에칭 중 임계 치수 제어에 부정적 영향이 생긴다. 이는 불소가 하드마스크 물질 및 유기질 저유전율 물질의 측방 에칭을 일으킬 수 있기 때문이다.
따라서, 집적 회로의 특징부 에칭 중 임계 치수 제어를 우수하게 유지하면서 상기 에칭 중 잔디 형성을 완화시키고 제거하는 방법이 요구된다.
마지막으로, 기존의 집적 회로 제작 장비를 이용하여 이 장점들이 실현될 수 있다면 더욱 바람직할 것이다.
본 발명은 반도체 제작에 관한 것이다. 특히 본 발명은 반도체 웨이퍼 공정 중 저유전율 유전체의 에칭시의 마이크로마스킹 제거에 관한 것이다.
도 1A는 에칭 전 웨이퍼의 단면도.
도 1B는 공지 기술의 에칭 방법을 이용한 에칭 중 도 1A에 도시되는 웨이퍼의 단면도.
도 1C는 도 1B의 단면 A의 확대 단면도.
도 2는 발명의 한 실시예에 따른 순서도.
도 3A는 에칭 전 웨이퍼의 단면도.
도 3B는 발명의 선호되는 실시예를 이용한 에칭 중 도 3A에 도시되는 웨이퍼의 단면도.
도 3C는 도 3B의 단면 B의 확대 단면도.
도 4A는 테스트 에칭에 사용될 수 있는 웨이퍼의 단면도.
도 4B는 반사방지 코팅층이 에칭된 후 도 4A의 웨이퍼 단면도.
도 4C는 하드마스크층이 에칭된 후 도 4B의 웨이퍼 단면도.
도 4D는 유전층이 에칭된 후 도 4C의 웨이퍼 단면도.
도 5는 세가지 테스트 예에 사용되는 공정의 순서도.
집적 회로 웨이퍼에서 특징부 에칭을 위한 본 발명의 목적에 따라 앞서의 목적 및 다른 목적을 달성하기 위해, 한개 이상의 유전층을 포함하는 웨이퍼가 반응 챔버 내에 배치된다. 탄화수소 첨가제 및 활성 에칭제를 포함한 에칭제 기체가 반응 챔버 내로 유입된다. 반응 챔버 내에서 에칭제 기체로부터 플라즈마가 형성된다. 이 특징부는 유전층의 일부에서 에칭된다.
적절한 탄화수소의 여러 소스가 본 발명의 구현을 위해 적절한 것으로 간주된다. 이 소스로는 에틸렌(C2H4), 에탄(C2H6), 메탄(CH4)을 들 수 있다.
본 발명은 다양한 특징부 크기 및 형태를 포함하는 웨이퍼를 에칭하기 위해 탄화수소를 포함하는 신규한 에칭 화학공정을 소개한다. 이러한 웨이퍼들은 SiLK같은 유기질 유전체같은 저유전율 물질을 포함할 수 있다. 여기서 소개되는 방법은 에칭 중 스퍼터링된 하드마스크 성분들에서 마이크로마스크가 형성되는 것을 제거한다. 이 방법은 RIE 래그를 최소한으로 하고, 에칭 공정에 의해 형성되는 바이어 및 트렌치가 휘는 것을 최소한으로 하며, 에칭 프로파일, 레지스트 선택성, 에칭 속도, 임계 치수 제어, 에칭 균일성을 우수하게 한다.
SiLK같은 유기질 저유전율 유전층을 포함하는 웨이퍼에서 트렌치 및 바이어를 포함한 다양한 특징부를 에칭하기 위해, 본 발명은 에칭시 첨가제로서 CH4, C2H4, C2H6같은 탄화수소를 이용한다. 발명은 C2H4/H2/N2에칭제 기체, C2H4/NH3에칭제 기체, 또는 C2H4/O2/N2에칭제 기체를 제공할 수도 있다.
도 2를 참고할 때, 본 발명의 공정(100)를 구현하기 위해, 에칭 플라즈마를 형성할 수 있는 반응 용기 내에 웨이퍼가 배치된다(단계 102). 이 반응 용기나 챔버는 단일 용도의 에칭 장비 품목일 수도 있고, 다용도 웨이퍼 공정 시스템일 수도 있다. 본 발명의 구현에 적합한 한가지 장비는 미국, 캘리포니아, Fremont 소재 Lam Research Corporation 사의 Exelan 건식 에칭 시스템이다. Exelan은 하드마스크 오픈, 무기질 및 유기질 반사방지코팅 에칭, 그리고 포토레지스트 스트립을 단일 챔버 내에서 "제자리에서(in situ)" 실행할 수 있다. 대안의 장비들도 물론 사용될 수 있다. 패턴처리된 포토레지스트층이 위쪽에 놓인 웨이퍼가 챔버 내에 배치되고(단계 102), 에칭 플라즈마가 단계 104에서 충돌한다. 에칭제 기체가 챔버 내로 유입된다(단계 106). 에칭제는 메탄 CH4, 에탄 C2H6, 에틸렌 C2H4, 그리고 활성 에칭제 중에서 선택되는 한가지 이상의 탄화수소를 포함한다. 활성 에칭제는 산소, 수소, 암모니아, 또는 그 외 특정 유전체 에칭에 효과적이라고 당 분야에 잘 알려진 다른 에칭제를 포함할 수 있다. 유전체 에칭 이전에 다른 플라즈마 공정이 실행될 경우, 플라즈마가 에칭제 유입 이전에 충돌을 일으킬 수 있다. 그러나, 또다른 실시예에서는 플라즈마가 에칭제 기체를 이용하여 충돌을 일으키도록 플라즈마 충돌 이전에 에칭제 기체가 유입될 수 있다.
요망 특징부가 완성되면(단계 108), 웨이퍼는 요구되는 추가 공정을 진행할 수 있다(단계 110).
어떤 선호되는 실시예의 성공적인 논의사항은 단일 에칭 단계에 관심을 모으고 있지만, 본 발명이 다-단계 에칭 기법의 일부로 편리하게 구현될 수 있음을 당 분야의 통상의 지식을 가진 자라면 이해할 수 있을 것이다. 본 발명은 여기서 공개되는 원리를 포함하고 유전체 에칭 기법을 포함한, 모든 이러한 다-단계 에칭 기법을 구체적으로 고려한다.
도 3A를 참고해보자. 패턴처리된 포토레지스트층(310)을 가지는 웨이퍼(301)가 도시된다. 본 예에서, 웨이퍼(301)는 탄화규소나 질화규소 장벽층이 윗면에 증착되는 실리콘 기판(322)을 포함한다. 장벽층(320) 위에는 유전층(318)이 증착되며, 유전층(318)은 Dow Chemical Company의 SiLK같은 유기질 저유전율 유전체이다. 도시되지 않는 금속 구조물이 장벽층(320) 하에 형성될 수 있다. SiO2의 하드마스크층(316)이 유전층(318) 위에 증착되어, 본예의 웨이퍼 적층구조를 완성시킨다. 패턴처리된 포토레지스트층(310)이 하드마스크(316) 위에 공급된다. 물론, 이 웨이퍼 적층구조는 한 예일 뿐이다.
웨이퍼(301)가 반응 챔버 내에 위치한다(단계 102). 에칭 플라즈마가 충돌한다(단계 104). 탄화수소 첨가제를 포함하는 에칭제 기체가 챔버 내로 유입된다(단계 106). 한 실시예에 따르면, 이 에칭제 기체는 질소 N2, 수소 H2, 에틸렌 C2H4의 혼합물이다. 이 혼합물은 물론 공정에 따른 전용 물질이며, 대안의 에칭제 및 희석제를 포함하는 대안의 에칭 단계들이 본 발명에 따른 탄화수소를 포함한 에칭 단계 전후로 사용될 수 있다.
도 3B를 참고해보자. 유전층(318)의 에칭같은 에칭이 진행됨에 따라, 포토레지스트층(310)이 에칭되어 사라지고, 따라서, 아래에 하드마스크층(316)의 일부가 노출된다. 도 3C에서 단면 "A"가 확대되었다. 탄화수소 첨가제는 하드마스크층(316)과 포토레지스트층(310) 위에 얇은 층(340)을 형성하고, 이는 하드마스크층(316)의 스퍼터링 차단을 돕는다. 하드마스크층(316)의 스퍼터링을 방지하거나 크게 감소시킴으로서, 창의적인 본 발명의 방법은 도 3C에 도시되는 바와같이 특징부 하부에 마이크로마스크와 "그래스"를 제거하거나 크게 감소시키며, 따라서 보다 균일하고 규칙적인 에칭을 제공한다.
일반적으로, 10MHz~60MHz 범위의 주파수를 가진 전원이 고주파수 전력 레벨을 제공할 수 있다. 선호되는 고주파수 전력 레벨은 20~35MHz 범위이고, 가장 선호되는 전력 레벨은 25~30MHz 범위이다. 선호되는 실시예에서, 고주파수 전력 레벨은 약 27MHz의 주파수를 가진다. 유전체 에칭을 위한 고주파수 전력은 250~2500 W 범위이다. 선호되는 고주파수 전력은 250~1500 W 범위이고, 특히 선호되는 전력은 250~1500 W 범위이다. 500~900 W 사이가 더욱 선호되고, 가장 선호되는 값은 700W이다.
일반적으로 0.25MHz에서 7MHz 사이의 주파수를 가지는 전원이 저주파수 전력 레벨을 제공할 수 있다. 0.5~4MHz 범위가 선호되며, 1~3MHz 범위가 더욱 선호되고, 2MHz의 저주파수 전력이 가장 선호된다. 저주파수 전력은 0~100W의 범위로 설정되고, 선호되는 범위는 0~50W이며, 더욱 선호되는 범위는 0~25W이다. 가장 선호되는 저주파 전력은 0W로 설정된다.
에칭제 기체는 탄화수소 첨가제와 활성 에칭제를 포함한다. 탄화수소는 메탄 CH4, 에탄 C2H6, 에틸렌 C2H4중에서 선택되는 탄화수소일 수 있다. 탄화수소 첨가제의 유량에 대한 활성 에칭제 유량의 비는 10,000/1에서부터 100/50까지의 범위이다. 선호되는 비는 1000/1~500/25이며, 가장 선호되는 비는 1000/2에서 1000/15이다. 1sccm 이상의 탄화수소 첨가제가 제공되는 것이 바람직하다. 3~300 sccm의 탄화수소 첨가제 제공이 더욱 바람직하며, 5~10sccm이 가장 바람직하다.
에칭은 특정 시간 주기동안 제어된 온도에서 진행된다. 본 예에서, 제 에칭은 섭씨 0~60도 범위에서 진행될 수 있다. 5~50도가 선호되며, 특별한 경우 7~40도 범위에서 진행된다. 또한, 온도 제어를 위해, 웨이퍼 온도가 척, 가령, 정전 척을 통한 냉각 기체 유입에 의해 열적으로 관리된다. 척은 반응 챔버에서 웨이퍼를 보지하는 기능을 한다. 헬륨같은 이 냉각 기체의 유량은 1~100 sccm 범위이고, 2~5 sccm 범위가 선호되며, 10~40 sccm이 보다 선호된다. 가장 선호되는 유량은 31 sccm이다.
에칭 시간은 초단위 이하에서부터 10분까지 변할 수 있고, 상황에 따라 다르다. 본 예에서, 가장 선호되는 전력 설정, 기체 흐름, 온도에서 에칭을 실시할 때 60초동안 에칭이 실현되었다.
예:
테스트는 발명의 작업을 확인하기 위해 시도되었다. 도 4A는 테스트 에칭에 사용될 수 있는 웨이퍼의 단면도이다. 도 4A의 웨이퍼(400)는 기판(408) 위에 위치한 유전층(404)을 포함한다. 본 예에서, 유전층(404)은 Flare이다. 본 예에서, 유전층(404) 위에 하드마스크층(412)이 놓인다. 하드마스크층(412) 위에 하부 반사방지코팅(416)이 놓인다. 하드마스크층(412) 위에 포토레지스트 마스크(420)가 놓인다.
도 5는 세가지 예에 사용되는 공정의 순서도이다. 세가지 예에서, 반사 방지코팅(본 예에서 BARC)(416)가 에칭된다(단계 504). 도 4B는 반사방지코팅(416)이에치된 후 도 4A의 웨이퍼 단면도이다. 그후, 하드마스크층(412)이 에칭된다(단계 508). 도 4C는 하드마스크층(412)이 에칭된 후 도 4B의 웨이퍼 단면도이다. 그후, 유전층(404)에 제 1 유전층 에칭이 실행된다(단계 512). 마지막으로, 유전층(404)에서 제 2 유전층 에칭이 실행되어(단계 516), 유전층(404) 에칭을 완료한다. 제 1, 2 유전층 에칭 중에, 포토레지스트층(420)이, 포토레지스트층(420)과 유전층(404)간에 낮은 선택도를 유발하는, 포토레지스트층(420)과 유전층(404)간의 유사성으로 인해 에칭되어 사라질 수 있다. 도 4D는 유전층(404)이 에칭된 후 도 4C의 웨이퍼 단면도이다.
이 세가지 예에서, 반사방지 코팅의 에칭(단계 504)이 70 밀리토르의 압력에서 실시된다. 고주파수 전력 제공을 위해 상부 및 하부 전극 중 하나, 또는 둘 모두에 27MHz 전원이 연결된다. 고주파수 전력은 500W에서 제공된다. 저주파수 전력 제공을 위해 2MHz 전원이 상부 및 하부 전극 중 하나, 또는 둘 모두에 연결된다. 저주파수 전력은 1000 W에서 제공된다. 에칭제 기체는 아르곤(Ar)인 희석제와, 산소(O2), C4F8, CF4인 활성 에칭제를 포함한다. 아르곤은 160 sccm의 유량으로 제공된다. O2는 15 sccm의 유량으로 제공되며, C4F8은 5 sccm의 유량으로 제공된다. CF4는 40 sccm으로 제공된다. ESC(정전 척)는 섭씨 0도로 유지된다. 이 단계는 반사방지코팅이 에칭되어 뚫릴 때까지 계속될 수 있다.
세가지 예에서, 하드마스크 코팅의 에칭(단계 504)이 55mtorr 압력에서 실행된다. 고주파수 전력은 1400 W에서, 저주파수 전력은 1000W에서 제공된다. 에칭제기체는 아르곤(Ar)인 희석제와, 산소(O2)와 C4F8인 활성 에칭제를 포함한다. Ar은 140 sccm으로, O2는 9sccm으로, C4F8은 15 sccm으로 유지된다. ESC(정전 척)는 섭씨 0도로 유지된다. 이 단계는 하드마스크층(412)이 에칭되어 관통될 때까지 계속될 수 있다.
예 1 - 탄화수소 첨가제를 첨가하지 않은 경우의 제어 테스트
첫 번째 예에서, 제 1 유전층 에칭(단계 512)가 160 mtorr의 압력에서 실행된다. 고주파수 전력 레벨은 700 W에서, 저주파수 전력 레벨은 0W이다. 에칭제 기체는 아르곤(Ar)인 희석제와, 질소(N2)와 수소(H2)인 활성 에칭제를 포함한다. Ar은 100 sccm으로, N2는 750 sccm으로, H2는 250 sccm의 유량으로 제공된다. ESC(정전 척)는 섭씨 0도로 유지된다. 이 단계는 유전층(404)이 부분적으로 에칭 관통될 때까지 계속될 수 있다.
제 2 유전층 에칭(단계 516)이 160 mTorr의 압력에서 실행된다. 고주파수 전력은 700 W, 저주파수 전력은 0W이다. 에칭 소스 기체는 질소 N2와 수소 H2의 활성 에칭제를 포함한다. N2는 750 sccm으로, H2는 250 sccm으로 제공된다. ESC는 섭씨 0도로 유지된다. 이 단계는 유전층(404)이 완전히 에칭관통될 때까지 계속될 수 있다.
본 예에서, 유전층의 에칭속도는 2128 옹스트롬/분이다. 에칭 속도 균일성은 2.4% 미만이었다. RIE 래그는 -4.4%보다 컸다. 이 예는 상당한 양의 마이크로마스킹 및 잔디를 유발하였다(도 1C 참고).
예 2 - 탄화수소 첨가제를 이용한 테스트
두 번째 예에서, 제 1 유전층 에칭(단계 512)가 160 mtorr의 압력에서 실행된다. 고주파수 전력 레벨은 700 W에서, 저주파수 전력 레벨은 0W이다. 에칭제 기체는 아르곤(Ar)인 희석제와, 질소(N2)와 수소(H2)인 활성 에칭제, 그리고 C2H4인 탄화수소첨가제를 포함한다. Ar은 100 sccm으로, N2는 750 sccm으로, H2는 250 sccm으로, C2H4는 5 sccm의 유량으로 제공된다. ESC는 섭씨 0도로 유지된다. 이 단계는 유전층(404)이 부분적으로 에칭 관통될 때까지 계속될 수 있다.
제 2 유전층 에칭(단계 516)이 160 mTorr의 압력에서 실행된다. 고주파수 전력은 700 W, 저주파수 전력은 0W이다. 에칭 소스 기체는 질소 N2와 수소 H2의 활성 에칭제와, C2H4의 탄화수소 첨가제를 포함한다. N2는 750 sccm으로, H2는 250 sccm으로, 그리고 C2H4는 5 sccm의 유량으로 제공된다. ESC는 섭씨 0도로 유지된다. 이 단계는 유전층(404)이 완전히 에칭관통될 때까지 계속될 수 있다.
본 예에서, 유전층의 에칭속도는 1797 옹스트롬/분이다. 에칭 속도 균일성은 3.6% 미만이었다. RIE 래그는 -9.4%보다 컸다. 본 예는 마이크로마스킹 및 잔디를 상당히 감소시키거나 제거하여, 잔디가 없는 특징부들을 제공하였다(도 3C 참고).
예 3 - 탄화수소 첨가제를 이용한 테스트
세 번째 예에서, 제 1 유전층 에칭(단계 512)이 160 mtorr의 압력에서 실행된다. 고주파수 전력 레벨은 700 W에서, 저주파수 전력 레벨은 0W이다. 에칭제 기체는 아르곤(Ar)인 희석제와, 질소(N2)와 수소(H2)인 활성 에칭제, 그리고 C2H4인 탄화수소첨가제를 포함한다. Ar은 100 sccm으로, N2는 750 sccm으로, H2는 250 sccm으로, C2H4는 10 sccm의 유량으로 제공된다. ESC는 섭씨 0도로 유지된다. 이 단계는 유전층(404)이 부분적으로 에칭 관통될 때까지 계속될 수 있다.
제 2 유전층 에칭(단계 516)이 160 mTorr의 압력에서 실행된다. 고주파수 전력은 700 W, 저주파수 전력은 0W이다. 에칭 소스 기체는 질소 N2와 수소 H2의 활성 에칭제와, C2H4의 탄화수소 첨가제를 포함한다. N2는 750 sccm으로, H2는 250 sccm으로, 그리고 C2H4는 10 sccm의 유량으로 제공된다. ESC는 섭씨 0도로 유지된다. 이 단계는 유전층(404)이 완전히 에칭관통될 때까지 계속될 수 있다.
본 예에서, 유전층의 에칭속도는 1590 옹스트롬/분이다. 에칭 속도 균일성은 4.2% 미만이었다. RIE 래그는 -17.6%보다 컸다. 본 예는 마이크로마스킹 및 잔디를 상당히 감소시키거나 제거하여, 잔디가 없는 특징부들을 제공하였다(도 3C 참고).
발명의 공정은 여러 가지 신규한 장점들을 제공한다. 먼저, 이들 중에서, 앞서 설명한 마이크로마스킹이 하향 에칭 속도를 저하시키는 효과없이 에칭이 진행될 수 있다는 점을 들 수 있다. 물론, 여러 다른 물질, 여러 다른 두께, 여러 다른 공정 매개변수로 구성되는 대안의 실시예들이 더 크거나 더 작은 에칭 속도를 생성할 수 있다.
두 번째 장점은 본 발명의 방법에 의해 구현되는 프로파일 제어 정도가 대단하다는 것이다.
탄화수소 첨가제가 폴리머를 형성한다고 믿어진다. 폴리머는 탄화수소 첨가제로부터 동시에 연속적으로 형성되어 포토레지스트 마스크나 하드마스크층 표면에 증착되어, 에칭 중에 사라진다. 이 폴리머는 하드마스크층에 들어오는 이온들의 유효 에너지를 감소시켜서, 하드마스크의 스퍼터링을 감소시키거나 제거한다. 따라서, 마이크로마스킹 효과를 제거하거나 크게 감소시킬 수 있다.
저유전율 유기질 유전층과 포토레지스트층간 에칭 선택도가 서로 매우 비슷할 정도로 저유전율 유기질 유전층이 포토레지스트와 유사한 성질을 가지기 때문에, 발명은 저유전율 유기질 유전층의 에칭에 가장 유용할 있다. 그 결과, 포토레지스트층이 에칭중에 에칭되어 사라질 수 있다. 이러한 이유로, 포토레지스트층이 에칭되어 사라진 후 임계 치수를 유지하기 위해 패턴처리를 제공하는 데 하드마스크층이 사용된다. 탄호수소 첨가제없이 하드마스크층까지 포토레지스트층이 에칭되어 내려갈 경우, 하드마스크가 스퍼터링될 수 있다. 탄화수소 첨가제는 하드마스크 스퍼터링을 크게 줄일 수 있도록 돕는 층을 형성한다. 에칭 마스크가 하드마스크 혼자인 다른 실시예에서, 유전층이 저유전율이 아니거나 무기질일 경우라도 탄화수소 첨가제를 이용하는 것이 바람직할 수 있다.
이온 밀도 및 이온 에너지를 낮은 수준으로 유지함으로서, 잔디 제거에 불소가 필요하지 않다. 높은 이온 밀도에서는 불소가 스퍼터링된 물질과의 결합에 의해 휘발성 물질을 형성할 필요가 있어서, 재증착없이 챔버로부터 상기 휘발성 물질이제거되도록 할 수 있다. 그러나 낮은 이온 밀도에서는, 탄화수소 혼자만이 스퍼터링을 충분히 방지할 수 있다. 이온 밀도가 낮으면, 플라즈마에 대한 전력이 낮을 수 있다. 고주파수(27MHz 수준) 전력만을 제공하고 저주파수(2MHz 수준) 전력을 제공하지 않음으로서, 이온 에너지가 낮게 유지될 수 있다. 이는 이온 에너지가 저주파수 전력에 의해 증가되기 때문이다. 플라즈마 밀도 감소로 인해, 에칭 속도가 저하될 수 있으나, 여전히 만족스런 에칭 소곧를 제공한다. 에칭 속도가 낮은 것이 만족스러울 수 있는 것은 저유전율 유전층이 얇기 때문이다.
불소가 발명에 사용되지 않기 때문에, 임계 치수 제어가 개선되고 휨이 감소될 수 있다.
본 발명의 구체적 특징은 크기를 폭넓게 변화시킬 수 있는 특징부들을 형성하면서, 프로파일 제어가 우수하고, RIE 래그가 최소한이며, 에칭 공정에 의해 형성되는 바이어의 휨이 최소한이고, 에칭 프로파일, 포토레지스트 선택도, 에칭 균일성 등이 우수하고, 또는 마이크로마스킹 및 잔디 효과를 제거하거나 크게 감소시킬 수 있다는 점이다.

Claims (18)

  1. 웨이퍼 유전층의 특징부 에칭 방법으로서,
    - 반응 챔버 내에 웨이퍼를 배치하고,
    - 탄화수소 첨가제와 활성 에칭제를 포함하는 에칭제 기체를 반응 챔버 내로 유입시키며,
    - 상기 에칭제 기체로부터 플라즈마를 상기 반응 챔버 내에 형성하고, 그리고
    - 상기 유전층 일부에서 특징부를 에칭하는,
    이상의 단계를 포함하는 것을 특징으로 하는 웨이퍼 유전층의 특징부 에칭 방법.
  2. 제 1 항에 있어서, 상기 유전층이 하드마스크층 아래에 놓이는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 상기 탄화수소가 CH4, C2H4, C2H6중에서 선택되는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서, 상기 탄화수소가 1 sccm 이상의 유량을 가지는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서, 하드마스크 스퍼터링을 감소시키기 위해 상기 탄화수소로부터 폴리머층을 상기 하드마스크층 위에 형성하고 이와 동시에 상기 하드마스크층 위의 폴리머층을 에칭하여 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 상기 탄화수소가 3 내지 20 sccm의 유량을 가지는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 상기 하드마스크가 포토레지스트 마스크 아래에 위치하고, 상기 유전층이 유기질 유전층인 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 하드 마스크 에칭을 실행하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  9. 제 2 항에 있어서, 하드 마스크 에칭을 실행하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 하드마스크 스퍼터링을 감소시키기 위해 하드마스크층 위에 폴리머층을 형성하고 이와 동시에 에칭하여 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서, 상기 탄화수소가 1sccm 이상의 유량을 가지는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 상기 하드마스크가 포토레지스트 마스크 아래에 배치되고, 상기 유전층이 유기질 유전층인 것을 특징으로 하는 방법.
  13. 제 10 항에 있어서, 상기 하드마스크가 포토레지스트 마스크 아래에 배치되고, 상기 유전층이 유기질 유전층인 것을 특징으로 하는 방법.
  14. - 반응 챔버 내에 웨이퍼를 배치하고,
    - 탄화수소 첨가제와 활성 에칭제를 포함하는 에칭제 기체를 반응챔버 내로 유입시키며,
    - 상기 에칭제 기체로부터 플라즈마를 반응 챔버 내에 형성하고, 그리고
    - 상기 유전층 일부에서 특징부를 에칭하는
    이상의 단계를 포함하는 방법에 의해 특징부가 에칭되는, 웨이퍼 상에 한개 이상의 유전층에 형성되는 특징부를 가지는 집적 회로.
  15. 제 14 항에 있어서, 상기 유전층이 하드마스크 층 아래에 위치하는 것을 특징으로 하는 집적 회로.
  16. 제 15 항에 있어서, 하드마스크 스퍼터링을 감소시키기 위해, 하드마스크층 위에 폴리머층을 형성함과 동시에 폴리머층을 에칭하여 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 집적 회로.
  17. 제 16 항에 있어서, 상기 하드마스크가 포토레지스트 마스크 아래에 배치되고, 상기 유전층이 유기질 유전층인 것을 특징으로 하는 집적 회로.
  18. 제 17 항에 있어서, 하드 마스크 에칭을 실행하는 단계를 추가로 포함하는 것을 특징으로 하는 집적 회로.
KR1020037010534A 2001-02-12 2002-02-07 피쳐 에칭 방법 KR100854609B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/782,437 2001-02-12
US09/782,437 US6620733B2 (en) 2001-02-12 2001-02-12 Use of hydrocarbon addition for the elimination of micromasking during etching of organic low-k dielectrics
PCT/US2002/003615 WO2002065530A2 (en) 2001-02-12 2002-02-07 Use of hydrocarbon addition for the elimination of micromasking during etching of organic low-k dielectrics

Publications (2)

Publication Number Publication Date
KR20030093204A true KR20030093204A (ko) 2003-12-06
KR100854609B1 KR100854609B1 (ko) 2008-08-27

Family

ID=25126055

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037010534A KR100854609B1 (ko) 2001-02-12 2002-02-07 피쳐 에칭 방법

Country Status (6)

Country Link
US (1) US6620733B2 (ko)
KR (1) KR100854609B1 (ko)
CN (1) CN1286153C (ko)
AU (1) AU2002247089A1 (ko)
TW (1) TW535197B (ko)
WO (1) WO2002065530A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101468249B1 (ko) * 2007-05-24 2014-12-03 램 리써치 코포레이션 액티브 하드 마스크의 플라즈마 식각 동안 인-시튜 포토레지스트 스트립

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7011868B2 (en) * 2000-03-20 2006-03-14 Axcelis Technologies, Inc. Fluorine-free plasma curing process for porous low-k materials
US6777344B2 (en) 2001-02-12 2004-08-17 Lam Research Corporation Post-etch photoresist strip with O2 and NH3 for organosilicate glass low-K dielectric etch applications
US6893969B2 (en) * 2001-02-12 2005-05-17 Lam Research Corporation Use of ammonia for etching organic low-k dielectrics
US7183201B2 (en) * 2001-07-23 2007-02-27 Applied Materials, Inc. Selective etching of organosilicate films over silicon oxide stop etch layers
JP2003059906A (ja) * 2001-07-31 2003-02-28 Applied Materials Inc エッチング方法およびキャパシタを形成する方法
JP2003077900A (ja) * 2001-09-06 2003-03-14 Hitachi Ltd 半導体装置の製造方法
US6914004B2 (en) * 2001-09-28 2005-07-05 Texas Instruments Incorporated Method for via etching in organo-silica-glass
US7217665B2 (en) 2002-11-20 2007-05-15 Applied Materials, Inc. Method of plasma etching high-K dielectric materials with high selectivity to underlying layers
US7077992B2 (en) 2002-07-11 2006-07-18 Molecular Imprints, Inc. Step and repeat imprint lithography processes
WO2004027826A2 (en) * 2002-09-18 2004-04-01 Mattson Technology, Inc. System and method for removing material
US8349241B2 (en) 2002-10-04 2013-01-08 Molecular Imprints, Inc. Method to arrange features on a substrate to replicate features having minimal dimensional variability
JP4594235B2 (ja) * 2002-12-23 2010-12-08 東京エレクトロン株式会社 Arc層をエッチングする方法
CN1327495C (zh) * 2003-01-02 2007-07-18 上海华虹(集团)有限公司 一种含硅低介电常数材料的干法刻蚀工艺
US6803307B1 (en) * 2003-06-27 2004-10-12 Macronix International Co., Ltd. Method of avoiding enlargement of top critical dimension in contact holes using spacers
US7708859B2 (en) * 2004-04-30 2010-05-04 Lam Research Corporation Gas distribution system having fast gas switching capabilities
US20070066038A1 (en) 2004-04-30 2007-03-22 Lam Research Corporation Fast gas switching plasma processing apparatus
US7598176B2 (en) * 2004-09-23 2009-10-06 Taiwan Semiconductor Manufacturing Co. Ltd. Method for photoresist stripping and treatment of low-k dielectric material
CN100414671C (zh) * 2004-10-14 2008-08-27 宋国隆 一种晶片精准蚀刻的方法
US7803308B2 (en) 2005-12-01 2010-09-28 Molecular Imprints, Inc. Technique for separating a mold from solidified imprinting material
US7906058B2 (en) 2005-12-01 2011-03-15 Molecular Imprints, Inc. Bifurcated contact printing technique
US7670530B2 (en) 2006-01-20 2010-03-02 Molecular Imprints, Inc. Patterning substrates employing multiple chucks
JP4987012B2 (ja) 2005-12-08 2012-07-25 モレキュラー・インプリンツ・インコーポレーテッド 基板の両面パターニングする方法及びシステム
US8142850B2 (en) 2006-04-03 2012-03-27 Molecular Imprints, Inc. Patterning a plurality of fields on a substrate to compensate for differing evaporation times
TW200801794A (en) 2006-04-03 2008-01-01 Molecular Imprints Inc Method of concurrently patterning a substrate having a plurality of fields and a plurality of alignment marks
US7802978B2 (en) 2006-04-03 2010-09-28 Molecular Imprints, Inc. Imprinting of partial fields at the edge of the wafer
US8850980B2 (en) 2006-04-03 2014-10-07 Canon Nanotechnologies, Inc. Tessellated patterns in imprint lithography
US8012395B2 (en) 2006-04-18 2011-09-06 Molecular Imprints, Inc. Template having alignment marks formed of contrast material
US7807219B2 (en) * 2006-06-27 2010-10-05 Lam Research Corporation Repairing and restoring strength of etch-damaged low-k dielectric materials
US8617301B2 (en) * 2007-01-30 2013-12-31 Lam Research Corporation Compositions and methods for forming and depositing metal films on semiconductor substrates using supercritical solvents
WO2008094457A1 (en) * 2007-01-30 2008-08-07 Lam Research Corporation Composition and methods for forming metal films on semiconductor substrates using supercritical solvents
US20100304504A1 (en) * 2009-05-27 2010-12-02 Canon Anelva Corporation Process and apparatus for fabricating magnetic device
US20100301008A1 (en) * 2009-05-27 2010-12-02 Canon Anelva Corporation Process and apparatus for fabricating magnetic device
CN101930480B (zh) * 2009-06-19 2012-03-07 中芯国际集成电路制造(上海)有限公司 优化cmos图像传感器版图的方法
CN103137463A (zh) * 2011-11-30 2013-06-05 上海华虹Nec电子有限公司 深沟槽刻蚀工艺针刺状缺陷的解决方法
CN116313783B (zh) * 2023-05-10 2023-09-01 合肥晶合集成电路股份有限公司 金属的刻蚀方法以及半导体器件

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6294933A (ja) 1985-10-22 1987-05-01 Toshiba Corp ドライエツチング方法
JPS6425419A (en) 1987-07-21 1989-01-27 Matsushita Electric Ind Co Ltd Etching
JPS6459820A (en) 1987-08-31 1989-03-07 Tokuda Seisakusho Dry etching
JPH04142738A (ja) 1990-10-04 1992-05-15 Sony Corp ドライエッチング方法
JPH0936089A (ja) 1995-07-19 1997-02-07 Toshiba Corp アッシング方法及びその装置
US6140243A (en) 1996-12-12 2000-10-31 Texas Instruments Incorporated Low temperature process for post-etch defluoridation of metals
US6143476A (en) 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
TWI246633B (en) * 1997-12-12 2006-01-01 Applied Materials Inc Method of pattern etching a low k dielectric layen
US6291334B1 (en) * 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6069091A (en) * 1997-12-29 2000-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ sequential silicon containing hard mask layer/silicon layer plasma etch method
US5970376A (en) 1997-12-29 1999-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Post via etch plasma treatment method for forming with attenuated lateral etching a residue free via through a silsesquioxane spin-on-glass (SOG) dielectric layer
JP3501937B2 (ja) 1998-01-30 2004-03-02 富士通株式会社 半導体装置の製造方法
US6105588A (en) 1998-05-27 2000-08-22 Micron Technology, Inc. Method of resist stripping during semiconductor device fabrication
US6040248A (en) 1998-06-24 2000-03-21 Taiwan Semiconductor Manufacturing Company Chemistry for etching organic low-k materials
US6696366B1 (en) 1998-08-17 2004-02-24 Lam Research Corporation Technique for etching a low capacitance dielectric layer
US6114250A (en) 1998-08-17 2000-09-05 Lam Research Corporation Techniques for etching a low capacitance dielectric layer on a substrate
US6194128B1 (en) 1998-09-17 2001-02-27 Taiwan Semiconductor Manufacturing Company Method of dual damascene etching
US6342446B1 (en) * 1998-10-06 2002-01-29 Texas Instruments Incorporated Plasma process for organic residue removal from copper
JP3657788B2 (ja) 1998-10-14 2005-06-08 富士通株式会社 半導体装置及びその製造方法
JP2003526897A (ja) 1998-10-19 2003-09-09 アプライド マテリアルズ インコーポレイテッド 後続のエッチング中のマスキングとして有用な、またはダマシン構造に有用な、パターニングされた層のエッチング方法
US6037255A (en) 1999-05-12 2000-03-14 Intel Corporation Method for making integrated circuit having polymer interlayer dielectric
US6265319B1 (en) * 1999-09-01 2001-07-24 Taiwan Semiconductor Manufacturing Company Dual damascene method employing spin-on polymer (SOP) etch stop layer
WO2001029879A2 (en) 1999-10-20 2001-04-26 Mattson Technology, Inc. Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing
US6265320B1 (en) * 1999-12-21 2001-07-24 Novellus Systems, Inc. Method of minimizing reactive ion etch damage of organic insulating layers in semiconductor fabrication

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101468249B1 (ko) * 2007-05-24 2014-12-03 램 리써치 코포레이션 액티브 하드 마스크의 플라즈마 식각 동안 인-시튜 포토레지스트 스트립

Also Published As

Publication number Publication date
US6620733B2 (en) 2003-09-16
CN1502119A (zh) 2004-06-02
TW535197B (en) 2003-06-01
WO2002065530B1 (en) 2003-07-24
WO2002065530A2 (en) 2002-08-22
KR100854609B1 (ko) 2008-08-27
WO2002065530A3 (en) 2003-05-15
AU2002247089A1 (en) 2002-08-28
CN1286153C (zh) 2006-11-22
US20020110992A1 (en) 2002-08-15

Similar Documents

Publication Publication Date Title
KR100854609B1 (ko) 피쳐 에칭 방법
US6841483B2 (en) Unique process chemistry for etching organic low-k materials
KR100778260B1 (ko) 수소로 포토레지스트를 포스트 에칭 박리하기 위한 프로세스
US6893969B2 (en) Use of ammonia for etching organic low-k dielectrics
US6777344B2 (en) Post-etch photoresist strip with O2 and NH3 for organosilicate glass low-K dielectric etch applications
US6284149B1 (en) High-density plasma etching of carbon-based low-k materials in a integrated circuit
US6326307B1 (en) Plasma pretreatment of photoresist in an oxide etch process
WO1999033097A1 (en) Improved techniques for etching an oxide layer
WO2000014793A2 (en) In-situ integrated oxide etch process particularly useful for copper dual damascene
US6184119B1 (en) Methods for reducing semiconductor contact resistance
WO2000003432A1 (en) Plasma etch process of a dielectric multilayer structure particularly useful for dual damascene
KR20010112464A (ko) 저-커패시턴스 유전층 에칭 기술
JP2006013190A (ja) 半導体装置の製造方法
US20030054656A1 (en) Method for manufacturing semiconductor device including two-step ashing process of N2 plasma gas and N2/H2 plasma gas
US7202171B2 (en) Method for forming a contact opening in a semiconductor device
US7192531B1 (en) In-situ plug fill
US6828250B1 (en) Process for etching vias in organosilicate glass materials without causing RIE lag
US20030096504A1 (en) Method of dry etching for fabricating semiconductor device
JP2001284327A (ja) ドライエッチング方法、半導体装置の製造方法及び半導体装置
JP3380947B2 (ja) 低誘電率酸化シリコン系絶縁膜のプラズマエッチング方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120806

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130808

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140806

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150805

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160809

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170810

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180808

Year of fee payment: 11