TW535197B - Use of hydrocarbon addition for the elimination of micromasking during etching of organic low-k dielectrics - Google Patents

Use of hydrocarbon addition for the elimination of micromasking during etching of organic low-k dielectrics Download PDF

Info

Publication number
TW535197B
TW535197B TW091102245A TW91102245A TW535197B TW 535197 B TW535197 B TW 535197B TW 091102245 A TW091102245 A TW 091102245A TW 91102245 A TW91102245 A TW 91102245A TW 535197 B TW535197 B TW 535197B
Authority
TW
Taiwan
Prior art keywords
patent application
hard mask
scope
dielectric layer
etching
Prior art date
Application number
TW091102245A
Other languages
English (en)
Inventor
Chok W Ho
Original Assignee
Lam Res Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Res Corp filed Critical Lam Res Corp
Application granted granted Critical
Publication of TW535197B publication Critical patent/TW535197B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

535197 A7 B7 五、發明説明(1) 相關申請案 (請先閱讀背面之注意事項再填寫本頁) 本案與同時申請且藉著參考結合於此的共同讓渡的 Helen H . Zhu等人的名爲「蝕刻有機低K材料的獨特製程 化學(UNIQUE PROCESS CHEMISTRY FOR ETCHING LOW-K MATERIALS )」的美國專利申請案第 號(代理人檔案 編號:LAM1P147/P0675)有關。 本案與同時申請且藉著參考結合於此共同讓渡的Rao V. Annapragada等人的名爲「用於有機矽酸鹽玻璃低κ介質 蝕刻應用的具有〇2及Ν Η 3的後蝕刻光抗蝕劑條片( POST-ETCH PHOTORESIST STRIP WITH 02 AND NH3 FOR 〇RG AN 〇 SILICATE GLASS LOW-K DIELECTRIC ETCH APPLICATIONS)」的美國專利申請案第 號(代理人檔 案編號: LAM1 P 1 49/P0 6 8 5)有關。· 本案與同時申請且藉著參考結合於此的共同讓渡的 Chok W · _ Ho等人的名爲「氨於蝕刻有機低K介質·的使用 (USE OF AMMONIA FOR ETCHING ORGANIC LOW-K DIELECTRICS )」的美國專利申請案第 號(代理人檔 經濟部智慧財產局員工消費合作社印製 案編號:LAM1P152/P0692)有關。 發明領域 本發明相關於半導體的製造。更特別地,本發明相關 於^在半導體晶圓的處理期間去除低k介質的蝕刻期間的微 掩罩(micro masking) 0 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29*7公釐) -4 - 535197 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明(2 ) 發明背景 積體電路使用典型上向來由二氧化矽(S i〇2)形成 的介質層,以絕緣在半導體結構的不同層上的導電線。隨 著半導體電路變得更快及更小型,操作頻率增加,且半導 體裝置內的導電線之間的距離減小。此對電路引入增加的 親合電容位準,其具有減慢半導體裝置的操作的缺點。因 此’使用可將導電線與此種增加的耦合電容位準有效地絕 緣的介質層很重要。 一般而言,積體電路中的耦合電容與用來形成介質層 的材料的介質常數直接成比例。如上所述,傳統積體電路 中的介質層傳統上是由具有大約4 · 0的介質常數的 S i 〇 2形成。由於半導體裝置中線密度及操作頻率增加的 .結果’由S i〇2形成的介質層可能無法將導電線有效地絕 緣至避免增加的耦合電容位準所需的程度。 ::在降低積體電路中的耦合電容位準的努力中,·半導體 ’工業致力於硏究開發具有比S i〇低的介質常數的材料, 而此材料適合於用來形成積體電路中的介質層。到目前爲 止,已經開發出數種被看好的材料,其有時被稱爲「低k 材料(low-k material)」。這些新介質中的許多爲有機化 合物。在本說明書及申請專利範圍中,低k材料被定義爲 具有小於4的介質常數「k」的材料。 二:低k材料包含但是明確地不受限於苯並環丁烯或 BCB ;由明尼蘇達州的明尼亞波利斯的Η ο n e y w e 11 I n c . 的在紐澤西州的Mornstown的分公司Allied Signal®製造的 本纸張尺度適用中國國家標準(CNS ) A4規格(210X 297公羞) _ (請先閲讀背面之注意事項再填寫本頁)
535197 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(3 ) F1 are M ;可從康乃狄克州的Danbury的Union Carbide® Corporation取得的 parylene二聚物中的一或多種;或聚四 氟乙烯PTFE ;及SiLK®。適合於I C介質應用的一種PTFE 爲SPEEDFILMtm,其可從德拉威州的Newark的W. L. Gore & Associates,Inc.取得。可從密西根州的Midland的Dow® Chemical Company 取得的 SiLK® 爲無矽(silicon-free) B C B ο 在半導體晶圓處理期間,半導體裝置的特徵使用已知 的定圖型及蝕刻製程被界定於晶圓。在這些製程中,光抗 餓劑(P R )材料被沈積在晶圓上,然後暴露於由標線片 (reticle )過濾的光。標線片一般而言爲被定有阻擋光傳播 通過標線片的代表性特徵幾何形狀的圖型的玻璃板。 在通過標線片之後,光接觸光抗蝕劑材料的表面。光 改變光抗蝕劑材料的化學成分,使得顯影劑可移去光抗蝕 劑栻·料的一部份。在正光抗蝕劑材料的情況中,曝光區域 被移去,而在負光抗蝕劑材料的情況中,未曝光的區域被 移去。然後,晶圓被蝕刻,以從不再由光抗蝕劑材料保護 的區域移除在下方的材料,並且因而於晶圓界定想要的特 徵。低k有機聚合物一般而言可藉著氧化(例如以氧爲基 礎)或达原(例如以氣爲卷礎)化學製程而被飽刻。 介質的飽刻可有利地在雙頻率電容親合(D F C )介 質4虫刻系統中達成。此種系統之一爲可從加州的Frem〇nt的 Lam® Research Corporation 取得的 Lam® Research 模型 4 5 20XLeTM 及 EKlan,HPTM。45 20XLetm 系統具有在一系統中 (諳先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29^^7 -6- 經濟部智慧財產局員工消費合作社印製 535197 A7 B7 五、發明説明(4) 的極爲豐富的介質蝕刻選項。製程包括觸點及通孔,雙位準 觸點,無邊界觸點,氮化物及氧化物間隔件,以及鈍化。 先進的蝕刻系統如4 5 2 Ο X L e τ M在相同系統中實 施數種處理。藉著在單一系統中實施許多不同的半導體製 造步驟,可增加晶圓物料通過量。甚至更先進的系統設計 成在相同的設備內實施額外的步驟。再次地舉非限制性的 例子而言,Lam® Research Corporation 的 統爲可 在單一設備中實施許多製程步驟的乾蝕刻系統。EXelarTM使 得可以用單一容室來在原處實施硬質掩罩開口( hardmask open ),無機及有機A R C蝕刻,及光抗蝕劑剝除( photoresist strip )。此系統的廣泛製程選項包括在次 0 · 1 8微米環境中所需的所有的雙金屬鑲嵌結構,觸點 ,通孔,間隔件,及於摻雜及未摻雜氧化物及低i介質的 鈍化蝕刻。當然,此處所列舉的原理可以在廣泛不同的半 導體·製造系統中實施,並且這些原理明確地涵蓋所:有的此 類另外的設計。 此處所用的術語「在原處(in situ )」指的是在同一半 導體製造設備中在不將基板從設備移去之下在一給定基板 例如矽晶圓上實施一或一種以上的處理。 許多目前的積體電路製造技術在用來於晶圓形成特徵 的一或多個定圖型步驟之後使用光抗蝕劑剝除步驟。因爲 許^多光抗蝕劑具有相關於低k介質特別是有機低k介質例 如S i L K的類似化學成分,以在於晶圓蝕刻特徵期間確 保良好的尺寸控制,所以一硬質掩罩經常被採用在光抗蝕 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) ------------^—1T------ (請先閲讀背面之注意事項再填寫本頁) -7 _ 535197 A7 B7 五、發明説明(5) 劑下方。 結合有硬質掩罩層的晶圓堆疊的例子顯示於圖1 A。 圖中顯示具有定圖型光抗触劑層1 0的晶圓1 。在此例子 中,晶圓1包含上面沈積有碳化矽或氮化矽障壁層2 0的 矽基板2 2。障壁層2 0上沈積有由有機矽酸鹽介質例如 Novellus CoralTM構成的第一層1 8。未顯不的金屬化結構 可被形成在由有機矽酸鹽介質構成的第一層下方。一薄碳 化矽溝渠停止層1 6被設置在第一空白層1 8上以形成未 顯示的雙金屬鑲嵌結構。也由CoralTM構成的第二空白層 1 4沈積在溝渠停止層1 6上。硬質掩罩層1 2沈積在第 二有機矽酸鹽層1 4上,完成此晶圓堆疊例子。當然,熟 習此項技術者可認知到此晶圓堆疊只是舉例。熟習此項技 術者已知的另外結構及膜可被用來完成另外的積’體電路設 計。 二:參考圖1 B,當蝕刻進行時,特別是低k〇S 介質 層1 4及1 8的蝕刻,如圖1 B所示,光抗蝕劑層1 〇被 蝕去,因而暴露硬質掩罩層1 2在其下方的部分。當蝕刻 繼續時,硬質掩罩層的離子撞擊也將硬質掩罩層1 2的一 部份濺射除去。一些濺射的硬質掩罩材料重新沈積在晶圓 的表面上及整個反應室。部分「A」於圖1 C放大。至少 一些此濺射材料在蝕刻期間另外沈積在蝕刻特徵的底部處 ,二如圖1 C中的底部3 6處所示。微掩罩量隨著離子密度 及離子能量的增加而增加。微掩罩於大特徵尺寸及於開口 區域較爲顯著。 本纸張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) ---------- (蜻先閱績背面之注意事項再填寫本頁) 訂 ΙΦ 經濟部智慧財產局員工消費合作社印製 535197 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(6 ) 參考圖1 C,圖中顯示一特徵被蝕刻通過有機低k介 質層1 4及1 8例如s i LK以及通過溝渠停止層1 δ ° 重新沈積在底部3 6處的硬質掩罩材料可由顯微相片看見 係形成爲由硬質掩罩材料構成的針狀體3 4 °此材料視覺 上的外觀使得其被稱爲「草地」,而將S i L Κ微掩罩的 便是形成「草地」的濺射硬質掩罩。微掩罩當然不只是使 特徵的蝕刻率變慢,並且也使特徵的鈾刻不穩定且不規則 ,在極端情況會導致差的輪廓控制及良率降低。 氟(F )可在蝕刻期間加入於蝕刻劑氣體來緩和草地 的效應。氟的使用可能會有問題。首先,氟的使用可能對 蝕刻期間的關鍵尺寸(C D )控制有負面的衝撃。這是因 爲氟可能造成硬質掩罩材料以及有機低k材料二者的側向 _蝕刻。 所想要的是在保持蝕刻期間的良好C D控制之下緩和 且較,佳地·爲去除草地在積體電路的特徵的蝕刻期間形成的 技術。 最後,非常想要的是如果這些有利點可使用現有的積 體電路製造設備來實施。 本發明的追些及其他特徵在以下的較佳實施例的詳細 敘述中會連同圖式更詳細地敘述。 發^明槪說 爲達成上述及其他目的’且根據本發明的用來於積體 電路晶圓蝕刻特徵的目的,結合有至少介質層的晶圓被 本纸張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) ' -— ~ 9 - (請先閲讀背面之注意事項再填寫本頁) . — ΙΦ
- - ·1 -.1 111— ...... - ― - I 經濟部智慧財產局員工消費合作社印製 535197 A7 _B7 五、發明説明(7 ) 設置在一反應室內。包含碳氫化合物添加劑及活性蝕刻劑 的蝕刻劑氣體流入反應室內。電漿在反應室內由蝕刻劑氣 體形成。特徵被蝕刻於介質層的至少一部份。 數種適當的碳氫化合物源被鑑定爲適合來實施本發明 ,其包括但是明確地不受限於乙烯,C 2 Η 4 ;乙烷, C2H6;及甲烷,CH4。 圖式簡要敘述 爲更完全瞭解本發明,在以下的較佳實施例的詳細敘 述中會參考圖式。 圖1 A爲蝕刻之前的晶圓的截面圖。 圖1 B爲使用習知技術蝕刻方法的蝕刻期間的圖丄a 所示钓晶圓的截面圖。 圖1 C爲圖1 B的部分A的放大截面圖。 ^圖2爲本發明的一實施例的高位準流程圖。 : 圖3 A爲蝕刻之前的晶圓的截面圖。 圖3 B爲使用本發明的一較佳實施例的蝕刻期間的圖 3 A所示的晶圓的截面圖。 圖3 C爲圖3 B的部分B的放大截面圖。 圖4 A爲可用於測試蝕刻的晶圓的截面圖。 圖4 B爲在抗反射塗覆層已被蝕刻之後的圖4 A的晶 it的截面圖。 圖4 C爲在硬質掩罩層已被蝕刻之後的圖4 B的晶圓 的截面圖。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -1〇- --------------:—訂------~ (請先閲讀背面之注意事項再填寫本頁} _ 535197 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(8) 圖4 D爲在介質層已被蝕刻之後的圖4 C的晶圓的截 面圖。 圖5爲用於三個測試例子的製程的流程圖。 參考數字在圖式的數個圖中標示本發明的相同或等效 的部分。 元件對照表 1 晶圓 1 0 定圖型光抗鈾劑層 12 硬質掩罩層 14 第二空白層,第二有機矽酸鹽層,介質層 16 溝渠停止層 18 •第一層,第一空白層,介質層 2 0 障壁層,蝕刻停止層 2 2: •矽基板 , '34 針狀體 3 6 底部 A 部分 3 0 1 晶圓 310 定圖型光抗蝕劑層 316 硬質掩罩層 3—1 8 介質層 320 障壁層 322 矽基板 (請先閱讀背面之注意事項再填寫本頁) ^--- 訂 L# 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -11 - i 535197 Α7 Β7 五、發明説明(9 ) 3 4 〇 薄層 4〇 〇 晶圓 4 0 4 介質層 4 0 8 基板 4 1 2 硬質掩罩層 4 1 6 地不抗反射塗覆層(BAr 4 2 〇 光抗飽劑掩罩,光抗触劑層 A 部分 經濟部智慧財產局員工消費合作社印製 較佳實施例的詳細敘述 本發明教示結合碳氫化合物添加劑的新穎蝕刻化學, 用來於晶圓蝕刻廣泛不同的特徵尺寸及形狀。此種晶圓可 能結合有低k介質,特別是由有機材料構成的介·質,例如 S 1 L K ’但是本發明也可被用來蝕刻其他介質。此處教 示的·方法可去除蝕刻期間從濺射的硬質掩罩組份形:成微掩 罩。此處所教示的方法進一步導致極小的r I E滯後,極 小的由蝕刻製程所形成的通孔及溝渠的彎曲(b〇wing ), 良好的蝕刻輪廓,良好的抗蝕劑選擇性,良好的蝕刻率, 良好的C D控制,及橫越晶圓的良好的鈾刻均勻性。 爲於包含有機低k介質層例如S 1 L K層的晶圓蝕刻 各種不同的特徵,包括但是明確地不受限於溝渠及通孔, 本發明實施在蝕刻期間使用碳氫化合物例如C Η 4 (甲烷) ,C2H4(乙烯),及C2H6(乙烷)成爲添加劑。本發 明可提供C 2 Η 4 / Η 2 / N 2蝕刻劑氣體,或C 2 Η 4 / (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) -12 - 535197 kl ___B7 五、發明説明(1〇) Ν Η 3蝕刻劑氣體,或C 2 Η 4 /〇2 / N 2蝕刻劑氣體。 (請先閱讀背面之注意事項再填寫本頁) 參考圖2 ,爲實施本發明的製程1 0 ο ,晶圓被定位 在可形成蝕刻電漿的反應容器內(步驟1 〇 2 )。此反應 容器或反應室可爲單一目的蝕刻設備,或可爲多目的晶圓 處理系統。特別適合實施本發明的一設備爲可從加州的 Fremont 的 Lam Research Corporation 取得的 ExelanTM 系統乾 蝕刻系統。ExelanTM可在單一容室內在原處實施硬質掩罩開 口(hardmask open ),無機及有機A R C蝕刻,及光抗蝕劑 剝除(photoresist stnp )。當然也可使用另外的設備。 •已經先行具有施加於上表面的定圖型光抗蝕劑層的晶 圓被安裝在容室內(步驟102),並且在步驟104處 觸發蝕刻電漿。蝕刻劑氣體的氣體流被引入容室內(步驟 經濟部智慧財產局員工消費合作社印製 .1 0 6 )·。蝕刻劑包含至少一碳氫化合物及一活性蝕刻劑 ,其中碳氫化合物包括但是明確地不受限於選擇自由甲烷 C Η.·*,乙烷C2H6,及乙烯C2H4所構成的群類:者。活 性蝕刻劑可包含氧,氫,氨,或熟習此項技術者已知的對 於被蝕刻的特別介質有效的其他蝕刻劑。如果其他的電漿 製程在介質鈾刻之前被實施,則電漿可在鈾刻劑氣體的引 入之前觸發。但是,在其他實施例中,蝕刻劑氣體可在電 漿觸發之前被引入,使得電漿係使用蝕刻劑氣體而觸發。 一旦想要的特徵已經完成(步驟1 0 8 ),晶圓即可 依需要被用於進一步的處理(步驟110)。 雖然後繼的某些較佳實施例的討論集中於單一蝕刻步 驟,但是熟習此項技術者可瞭解本發明可方便地被實施成 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) - 13 _
53519V A7 B7 五、發明説明(川 爲多步驟蝕刻設計的一部份。本發明明確地涵蓋結合此處 所列舉的原理的所有的此種多步驟蝕刻設計,包括介質蝕 刻設計。 參考圖3 A,圖中顯示具有定圖型光抗蝕劑層3 1 0 的晶圓3 0 1的例子。在此例子中,晶圓3 0 1包含上面 沈積有碳化矽或氮化矽障壁層3 2 0的矽基板3 2 2。障 壁層3 2 0上沈積有可能由有機低k介質例如 Dow® Chemical Company的SiLKTM構成的介質層3 1 8。未顯示 的金屬化結構可被形成在障壁層3 2 0的下方。由S i〇2 構成的硬質掩罩層3 1 6沈積在介質層3 1 8上,完成此 晶圓堆疊例子。先前討論的定圖型光抗蝕劑層3 1 0施加 在硬質掩罩層3 1 6上。當然,熟習此項技術者可認知到 此晶圓堆疊只是舉例。熟習此項技術者已知的另外結構及 膜可被用來實施另外的積體電路設計。 二晶圓’ 3 0 1被定位在反應室內(步驟1 0 2 ):蝕刻 電漿被觸發(步驟1 〇 4 )。包含碳氫化合物添加劑的蝕 刻劑氣體的氣體流被引入反應室內(步驟1 0 6 )。根據 一實施例,此鈾刻劑氣體爲包含氮(N 2 ),氫(Η 2 ), 及乙烯(C 2 Η 4 )的混合物。此混合物當然是用於極爲特 定的應用,運用另外的蝕刻劑及稀釋劑的另外鈾刻步驟可 在根據本發明的結合碳氫化合物的蝕刻步驟之前或之後被 贤用。 參考圖3 Β ,當蝕刻進行時,特別是介質層3 1 8的 蝕刻’如圖3 Β所示,光抗鈾劑層3 1 0被蝕去,因而暴 本紙張尺度適用中國國家標準(CNS ) μ規格(2I0X 297公釐) (請先閲讀背面之注意事項再填寫本頁)
、1T I ml s I t 經濟部智慧財產局員工消費合作社印製 -14- 535197 Μ Β7 五、發明説明(12) 露在下方的硬質掩罩層3 1 6的一部份。部分「B」在圖 3 C中放大。碳氫化合物添加劑在硬質掩罩層3 1 6及光 抗蝕劑層3 1 0上形成一薄層3 4 0,其有助於防止硬質 掩罩層3 1 6的濺射。藉著防止或大幅減少硬質掩罩層 3 1 6的濺射’本發明的方法防止或大幅減少在特徵底部 處的微掩罩或「草地」,如圖3C所示,因而提供較均勻 及規則的鈾刻。 一般而言,具有從大約1 ΟΜΗζ至大約6 ΟΜΗζ 的頻率的功率源可提供上頻率功率位準。更佳地,上頻率 功率位準具有在20MHz至3 5MHz之間的頻率。最 佳地,上頻率功率位準具有在2 5ΜΗ ζ與3 ΟΜΗ ζ之 間的頻率。在較佳實施例中,上頻率功率位準具有大約 2 7 Μ Η ζ的頻率。用於介質蝕刻的上頻率功率是從大約 2 5 0W至大約2 5 0 0W。更佳地,上頻率功率位準是 從大.·約2 5 0 W至大約1 5 0 0 W。更佳地,上頻宰功率 位準被設定在大約5 0 〇 W與大約9 0 0 W之間。最佳地 ,上頻率功率位準被設定於大約7 0 0 W。 一般而言,具有從大約0.25MHz至大約7 Μ Η ζ的頻率的功率源可提供下頻率功率位準。更佳地, 下頻率功率位準具有在〇. 5MHz至4MHz之間的頻 率。最佳地,下頻率功率位準具有在1MH ζ與3MH ζ 之^間的頻率。在較佳實施例中,下頻率功率位準爲大約2 Μ Η ζ。下頻率功率位準被設定爲從大約0 W至大約 1〇〇W。更佳地’下頻率功率位準是從大約0 W至大約 本紙張尺度適用中國國家標隼(CNS ) A4規格(210X 297公釐) (請先閲讀背面之注意事項再填寫本頁} --- ΙΦ 經濟部智慧財產局員工消費合作社印製 -15- 535197 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(13) 5〇W。更佳地,下頻率功率位準被設定在大約0 W與大 約2 5 W之間。最佳地,下頻率功率位準被設定於大約 0 W '〇 蝕刻劑氣體包含活性蝕刻劑及碳氫化合物添加劑。碳 氫化合物可爲選擇自由甲烷CH4,乙烷C2H6,及乙烯 C 2 Η 4所構成的群類的碳氫化合物。活性蝕刻劑的 s c c m流量與碳氫化合物添加劑的s c c m流量的比爲 從1 0 0 0 0 ·· 1至1 0 0 : 5〇。更佳地,活性蝕刻劑 的s c c m流量與碳氫化合物添加劑的s c c m流量的比 爲從1〇0 0 ·· 1至5 0〇:2 5 。最佳地,活性蝕刻劑 的s c c m流量與碳氫化合物的s c c m流量的比爲從 1〇0〇:2至1 0〇0 : 1 5。較佳地,提供至少 1 s c c_ m的碳氫化合物添加劑。更佳地,提供在 s c c hi與3 0 0 s c c in之間的fc:氣化合物添加劑。最 佳地;,提供在5 s c c m與1 〇 s c c . m之間的碳氫·化合 物添加劑。 蝕刻於受控制的溫度進行一段明定的時間週期。在所 討論的例子中,第一蝕刻可於〇 °C與6 0 °C之間的溫度進 行。更特別是從大約5 °C至大約5 0 °C。更特別是從大約 7 °C至大約4 0 °C。再次地,爲達成上述的溫度控制,晶 圓的溫度是由流經將晶圓扣持在反應容室內的有時被稱爲 靜^電夾頭(E S C )的夾頭的冷卻劑氣體來熱保持。此冷 卻劑氣體例如氨的氣體流的流量爲從大約1 s c c m至大 約1 0 0 s c c m,較佳地爲從大約2 s c c m至大約 (請先閱讀背面之注意事項再填寫本頁) — 訂 f 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -16- 535197 A7 B7 五、發明説明(14) 5〇s c c m,更佳地爲從大約1〇s c c m至大約4〇 s c c m,而最佳地爲大約3 1 s c c m。 (請先閱讀背面之注意事項再填寫本頁) 蝕刻時間的變化可從幾分之一秒至大約1 〇分鐘,並 且依情況而定。在此處所呈現的於最佳的功率設定,氣體 流量,及溫度的蝕刻的例子中,蝕刻於大約6 0秒完成。 例子 進行測試來證實本發明的作用。圖4 A爲可被用於測 試蝕刻的晶圓的截面圖。圖4 A中的晶圓4 0 0包含設置 在基板4 0 8上的介質層4 0 4。在此例子中,介質層 4 0 4爲Fla reTM。在此例子中,硬質掩罩層4 1 2被設置 在介質層404上。底部抗反射塗覆層(BARC) 4 1 6被設置在硬質掩罩層4 1 2上。光抗蝕劑掩罩 420被設置在硬質掩罩層412上。 經濟部智慧財產局員工消費合作社印製 圖5爲用於三個例子的製程的流程圖。在所有的三個 例子.·中,在此例子中爲B A R C 4 1 6的抗反射塗覆層( A R C )先被蝕刻(步驟5 0 4 )。圖4 B爲在抗反射塗 覆層4 1 6已經被蝕刻之後的圖4 A的晶圓的截面圖。其 次,硬質掩罩層412被蝕刻(步驟508)。圖4C爲 在硬質掩罩層4 1 2已經被鈾刻之後的圖4 B的晶圓的截 面圖。其次,在介質層4 0 4上實施第一介質蝕刻(步驟 5 12)。最後,在介質層404上實施第二介質蝕刻( 步^驟5 16),以完成介質層404的蝕刻。在第一及第 二介質蝕刻期間,光抗蝕劑層4 2 0可能會由於光抗蝕劑 層4 2 0與介質層4 0 4之間的類似性所造成的光抗蝕劑 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -17 - 535197 經濟部智慧財產局員工消費合作社印製 A7 ________B7五、發明説明(15) 層4 2 0與介質層4 0 4之間的低選擇性而被蝕去。圖 4 D爲在介質層4 0 4已經被蝕刻之後的圖4 C的晶圓的 截面圖。 在所有的三個例子中,抗反射塗覆層的鈾刻(步驟 5〇4 )是於7 〇微托的壓力實施。連接於上方及下方電 極的任一者或二者的2 7 Μ Η z功率源被用來提供上頻率 功率。上頻率功率位準是以5 0 0瓦來提供。連接於上方 及下方電極的任一者或二者的2 Μ Η ζ功率源被用來提供 下頻率功率。下頻率功率位準爲1 〇 〇 〇瓦。蝕刻劑氣體 包含爲氬(Ar)的稀釋劑,以及爲氧(〇2) ^ C 4 F 8 ,及C F 4的活性蝕刻劑。a r以大約1 6 0 s c c m的流 量提供。〇2以1 5 s c cm提供。C4Fs以5 s c cm 提供。C F 4以4 0 s c c m提供。E S C被保持於大約〇 °C。此步驟可繼續直到抗反射塗覆層4 1 6被鈾穿。 二·.·在所有的三個例子中,硬質掩罩塗覆層的蝕亥fj 〇步驟 5 0 4 )是於5 5微托的壓力實施。上頻率功率位準是以 1 4 0 0瓦來提供。下頻率功率位準爲1 〇 〇 〇瓦。蝕刻 劑氣體包含爲氬(A r )的稀釋劑,以及爲氧(〇2 )及 C 4 F 8的活性蝕刻劑。a r以大約1 4 0 s c c m的流量 提供。〇2以9 s c cm提供。C4F8以1 5 s c cm提 供。E S C被保持於大約〇 °c。此步驟可繼續直到硬質掩 罩 ^層4 1 2被蝕穿。 例子1 -在無碳氫化合物添加劑之下的控制測試 本紙張尺i適用中國標準(CNS ) A4規格(210X 297公釐)~' (請先閱讀背面之注意事項再填寫本頁) 衣— 訂 I# -18- 535197 A7 ____________B7___ 五、發明説明(16) 在桌一例子中,第一介質鈾刻的鈾刻(步驟5 1 2 ) 是於1 6 0微托的壓力實施。上頻率功率位準是以7 0〇 瓦來提供。下頻率功率位準爲〇W。蝕刻劑氣體包含爲氬 (A r )的稀釋劑,以及爲氮(N 2 )及氫(Η 2 )的活性 蝕刻劑。A r以大約1 c c m的流量提供。ν 2以 75 0 seem提供。H2以 25 〇 seem提供。esc 被保持於大約〇 °C。此步驟可繼續直到介質層4 〇 4被部 分齡[穿。 第二介質蝕刻(步驟5 1 6 )是於1 6 0微托的壓力 實施。上頻率功率位準是以7 0 0瓦來提供。下頻率功率 位準爲0 W。蝕刻劑氣體包含爲氮(n 2 )及氫(η 2 )的 活性蝕刻劑。Ν 2以7 5 0 s c c m提供。Η 2以2 5〇 s c c m提供。E s C被保持於大約0。(:。此步驟可繼續 直到介質層4〇4被完全鈾穿。 :/在此例子中,介質的蝕刻率爲2 1 2 8埃/分鐘。鈾 刻率均勻性小於2 · 4 %。R I Ε滯後大於一 4 . 4 %。 此例子造成顯著的微掩罩量及所導致的草地量,如圖1 C 所示。 例子2 -具有碳氫化合物添加劑的測試 在第二例子中,第一介質蝕刻的蝕刻(步驟5 1 2 ) 是:r於1 6 0微托的壓力實施。上頻率功率位準是以7〇〇 瓦來提供。下頻率功率位準爲〇W。蝕刻劑氣體包含爲氬 (A r )的稀釋劑,爲氮(n 2 )及氫(η 2 )的活性蝕刻 本紙張尺度適用中國國家標準(CNs )八4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 t 經濟部智慧財產局員工消費合作社印製 -19- 經濟部智慧財產局員工消費合作社印製 535197 A7 B7 五、發明説明(17) 劑,以及爲c 2 Η 4的碳氫化合物添加劑。A r以大約 1 〇 〇 s c c m的流量提供。N 2以7 5〇s c c ^提供。 H2以2 5 0 s c cm提供。C2H4以5 s c cm的流量 提供。E S C被保持於大約0 °C。此步驟可繼績直到介質 層4 0 4被部分蝕穿。 第二介質鈾刻(步驟5 1 6 )是於1 6 0微托的壓力 實施。上頻率功率位準是以7 〇 〇瓦來提供。下頻率功率 位準爲〇 W。鈾刻劑氣體包含爲氮(N 2 )及氫(η 2 )的 活性鈾刻劑,及爲C 2 Η 4的碳氫化合物添加劑。Ν 2以 750 s c cm提供。Η2以 250 s c cm提供。 C 2 Η 4以5 s c c m提供。E S C被保持於大約〇它。此 步驟可繼續直到介質層4 0 4被完全蝕穿。 在此例子中,介質的蝕刻率爲1 7 9 7埃/分鐘。蝕 刻率均勻性小於3 · 6 %。R I E滯後大於一 9 · 4 %。 此領.子大幅減少或去除微掩罩的量及所導致的草地量,提 供不具有草地的特徵,如圖3 C所示。 例子3 -具有碳氫化合物添加劑的測試 在第三例子中,第一介質蝕刻的蝕刻(步驟5 1 2 ) 是於1 6 0微托的壓力實施。上頻率功率位準是以7〇0 瓦來提供。下頻率功率位準爲〇 W。蝕刻劑氣體包含爲氬 GriV r )的稀釋劑,爲氮(N 2 )及氫(Η 2 )的活性蝕刻 劑,以及爲C 2 Η 4的碳氫化合物添加劑。A r以大約 1〇〇 s c c m的流量提供。N 2以7 5 0 s c c m提供。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
-20- 535197 B7 五、發明説明(18) H2以25〇s c cm提供。C2H4以1 0 s c cm的流 量提供。E S C被保持於大約〇 °C。此步驟可繼續直到介 質層4 0 4被部分蝕穿。 C請先閲讀背面之注意事項再填寫本頁〕 第二介質蝕刻(步驟5 1 6 )是於1 6 0微托的壓力 實施。上頻率功率位準是以7 0 0瓦來提供。下頻率功率 位準爲〇 W。蝕刻劑氣體包含爲氮(N 2 )及氫(Η 2 )的 活性蝕刻劑,及爲C 2 Η 4的碳氫化合物添加劑。ν 2以 750 s c cm提供。Η2以25〇s c cm提供。 C 2 Η 4以1 〇 s c c m提供。E S C被保持於大約〇艺。 此步驟可繼續直到介質層4 0 4被完全蝕穿。 在此例子中’介質的蝕刻率爲1 5 9 0埃/分鐘。飽 刻率均勻性小於4 · 2 %。r I E滯後大於一 ;[7 . 6 % 。此例子大幅減少或去除微掩罩的量及所導致的草地量, 提供不具有草地的特徵,如圖3 C所示。 經濟部智慧財產局員工消費合作社印製 r :本發明的製程提供若干新穎的有利點。這些有..利點中 的第一個有利點爲蝕刻係在沒有先前討論的微掩罩減慢飽 刻的效應下進行的事實。當然,具有不同厚度的不同材料 或以不同製程爹數貫施的另外實施例可能產生更大或較低 的鈾刻率。 弟一有利點爲耪者本發明的方法所能達成的輪廓控制 的超乎平常的控制程度。 二:發明人深信碳氫化合物添加劑形成一聚合物,其在貪虫 刻期間同時地且連續地從碳氫化合物添加劑形成且沈積在 光抗飩劑掩罩及/或硬質掩罩層的表面上並且被触去。此 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) -21 - 535197 A7 B7 五、發明説明(2〇) 於低k介質層可能很薄。 因爲在本發明中不用氟,所以關鍵尺寸控制可被增進 ,並且彎曲可被減小。 本發明的一特徵爲在消除或大幅減少微掩罩及草地之 下同時形成尺寸廣泛不同的特徵,具有優異的輪廓控制及 極小的R I E滯後,由蝕刻製程所形成的通孔的彎曲極小 ’具有良好的蝕刻輪廓,具有良好的抗蝕劑選擇性,以及 具有橫越晶圓的良好的蝕刻均勻性的新穎能力。 雖然已經就若干較佳實施例來敘述本發明,但是仍有 落在本發明的範圍內的改變,變換,及等效替代。應注意 有許多實施本發明的方法及設備的另外方式。因此,附隨 的申請專利範圍應被解讀成爲包含落在本發明的真實精神 及範圍內的所有此種改變,變換,及等效替代。 n. I - . » - :1 - 1------ .1 - »!..1 —........ HI— - - i! —ir I- i -!-« ! I、一“ I M! - .....I i -!..l 111 -- 1 — (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) - 23-

Claims (1)

  1. 535197 A8 B8 C8 D8____ 六、申請專利範圍 彳 1 · 一種蝕刻方法,用來於一晶圓的一介質層蝕刻一 特徵,該方法包含: (請先閱讀背面之注意事項再填寫本頁) 將該晶圓設置在一反應室內; 將包含一碳氫化合物添加劑及一活性餓刻劑的一蝕刻 劑氣體的氣體流引入該反應室內; 在該反應室內從該蝕刻劑氣體形成一電獎;及 於該介質層的至少一部份蝕刻該特徵° 2 ·如申請專利範圍第1項所述的蝕刻方法,其中該 介質層是在一硬質掩罩層的下方。 :3 ·如申請專利範圍第2項所述的蝕刻方法,其中該 碳氫化合物係選擇自由CH4 (甲烷)’ C2H4 (乙烯) ,及C 2 Η 6 (乙烷)所構成的群類。 4 .如申請專利範圍第3項所述的蝕刻方法,其中該 碳氫化合物具有至少1 s c c m的流量。 I .· 5 .如申請專利範圍第4項所述的蝕刻方法,_另外包 含在該硬質掩罩層上方同時從該碳氫化合物形成及蝕去一 聚合物層以減少硬質掩罩濺射。 經濟部智慧財產局員工消費合作社印製 6 .如申請專利範圍第5項所述的蝕刻方法,其中該 碳氫化合物具有在3與3 0 s c c m之間的流量。 7 .如申請專利範圍第6項所述的蝕刻方法,其中該 硬質掩罩被設置在一光抗蝕劑掩罩的下方,並且該介質層 爲=有機介質層。 8 .如申請專利範圍第7項所述的蝕刻方法,另外包 含實施一硬質掩罩蝕刻。 $紙浪尺度適用中國國家標準(CNS ) A4規格(210X297公釐) " 一 " -24 - 535197 A8 B8 C8 _____D8 六、申請專利範圍 2 9 ·如申請專利範圍第2項所述的蝕刻方法,另外包 含實施一硬質掩罩蝕刻。 1 0 .如申請專利範圍第9項所述的蝕刻方法,另外 包含在該硬質掩罩層上方同時形成及蝕去一聚合物層以減 少硬質掩罩濺射。 1 1 .如申請專利範圍第1 〇項所述的蝕刻方法,其 中該碳氫化合物具有至少i s C C m的流量。 1 2 ·如申請專利範圍第1 1項所述的蝕刻方法,其 中該硬質掩罩被設置在一光抗蝕劑掩罩的下方,並且該介 質層爲一有機介質層。 1 3 ·如申請專利範圍第丨〇項所述的蝕刻方法,其 中該硬質掩罩被設置在一光抗蝕劑掩罩的下方,並且該介 質層爲一有機介質層。 14 · 一種積體電路,在一晶圓上,其中該積體電路 具有:形成·於晶圓上的至少一介質層的一特徵,該特徵係藉 著包含以下步驟的方法蝕刻: 將該晶_設置在一反應室內; 將包含一碳氫化合物添加劑及一活性蝕刻劑的一蝕刻 劑氣體的氣體流引入該反應室內; 在該反應室內從該蝕刻劑氣體形.成一電漿;.及 於該介質層的至少一部份蝕刻該特徵。 二::1 5 .如申請專利範圍第1 4項所述的積體電路,其 中該介質層是在一硬質掩罩層的下方。 · 1 δ ·如申請專利範圍第1 5項所.述的積體電路,其 本紙張纽適用中國準(CNS) Α4· (21GX297公羡x " · ~ (請先閲讀背面之注意事項再填寫本頁} 訂 經濟部智慧財產局員工消費合作社印製 -25- 535197 A8 B8 C8 D8 #、申請專利範圍 3 中該方法另外包含在該硬質掩罩層上方同時形成及蝕去一 聚合物層以減少硬質掩罩濺射。 1 7 .如申請專利範圍第1 6項所述的積體電路’其 中該硬質掩罩被設置在一光抗蝕劑掩罩的下方,並且該介 質層爲一有機介質層。 1 8 ·如申請專利範圍第1 7項所述的積體電路’其 中該方法另外包含實施一硬質掩罩蝕刻。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺渡適用中國國家標準(CNS ) A4洗格(210X:297公釐) -26-
TW091102245A 2001-02-12 2002-02-07 Use of hydrocarbon addition for the elimination of micromasking during etching of organic low-k dielectrics TW535197B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/782,437 US6620733B2 (en) 2001-02-12 2001-02-12 Use of hydrocarbon addition for the elimination of micromasking during etching of organic low-k dielectrics

Publications (1)

Publication Number Publication Date
TW535197B true TW535197B (en) 2003-06-01

Family

ID=25126055

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091102245A TW535197B (en) 2001-02-12 2002-02-07 Use of hydrocarbon addition for the elimination of micromasking during etching of organic low-k dielectrics

Country Status (6)

Country Link
US (1) US6620733B2 (zh)
KR (1) KR100854609B1 (zh)
CN (1) CN1286153C (zh)
AU (1) AU2002247089A1 (zh)
TW (1) TW535197B (zh)
WO (1) WO2002065530A2 (zh)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7011868B2 (en) * 2000-03-20 2006-03-14 Axcelis Technologies, Inc. Fluorine-free plasma curing process for porous low-k materials
US6893969B2 (en) * 2001-02-12 2005-05-17 Lam Research Corporation Use of ammonia for etching organic low-k dielectrics
US6777344B2 (en) 2001-02-12 2004-08-17 Lam Research Corporation Post-etch photoresist strip with O2 and NH3 for organosilicate glass low-K dielectric etch applications
US7183201B2 (en) * 2001-07-23 2007-02-27 Applied Materials, Inc. Selective etching of organosilicate films over silicon oxide stop etch layers
JP2003059906A (ja) * 2001-07-31 2003-02-28 Applied Materials Inc エッチング方法およびキャパシタを形成する方法
JP2003077900A (ja) * 2001-09-06 2003-03-14 Hitachi Ltd 半導体装置の製造方法
US6914004B2 (en) * 2001-09-28 2005-07-05 Texas Instruments Incorporated Method for via etching in organo-silica-glass
US7217665B2 (en) 2002-11-20 2007-05-15 Applied Materials, Inc. Method of plasma etching high-K dielectric materials with high selectivity to underlying layers
US7077992B2 (en) 2002-07-11 2006-07-18 Molecular Imprints, Inc. Step and repeat imprint lithography processes
AU2003270735A1 (en) * 2002-09-18 2004-04-08 Mattson Technology, Inc. System and method for removing material
US8349241B2 (en) 2002-10-04 2013-01-08 Molecular Imprints, Inc. Method to arrange features on a substrate to replicate features having minimal dimensional variability
JP4594235B2 (ja) * 2002-12-23 2010-12-08 東京エレクトロン株式会社 Arc層をエッチングする方法
CN1327495C (zh) * 2003-01-02 2007-07-18 上海华虹(集团)有限公司 一种含硅低介电常数材料的干法刻蚀工艺
US6803307B1 (en) * 2003-06-27 2004-10-12 Macronix International Co., Ltd. Method of avoiding enlargement of top critical dimension in contact holes using spacers
US7708859B2 (en) * 2004-04-30 2010-05-04 Lam Research Corporation Gas distribution system having fast gas switching capabilities
US20070066038A1 (en) 2004-04-30 2007-03-22 Lam Research Corporation Fast gas switching plasma processing apparatus
US7598176B2 (en) * 2004-09-23 2009-10-06 Taiwan Semiconductor Manufacturing Co. Ltd. Method for photoresist stripping and treatment of low-k dielectric material
CN100414671C (zh) * 2004-10-14 2008-08-27 宋国隆 一种晶片精准蚀刻的方法
US7906058B2 (en) 2005-12-01 2011-03-15 Molecular Imprints, Inc. Bifurcated contact printing technique
US7803308B2 (en) 2005-12-01 2010-09-28 Molecular Imprints, Inc. Technique for separating a mold from solidified imprinting material
US7670530B2 (en) 2006-01-20 2010-03-02 Molecular Imprints, Inc. Patterning substrates employing multiple chucks
KR101324549B1 (ko) 2005-12-08 2013-11-01 몰레큘러 임프린츠 인코퍼레이티드 기판의 양면 패턴화를 위한 방법 및 시스템
TW200801794A (en) 2006-04-03 2008-01-01 Molecular Imprints Inc Method of concurrently patterning a substrate having a plurality of fields and a plurality of alignment marks
US8142850B2 (en) 2006-04-03 2012-03-27 Molecular Imprints, Inc. Patterning a plurality of fields on a substrate to compensate for differing evaporation times
US7802978B2 (en) 2006-04-03 2010-09-28 Molecular Imprints, Inc. Imprinting of partial fields at the edge of the wafer
US8850980B2 (en) 2006-04-03 2014-10-07 Canon Nanotechnologies, Inc. Tessellated patterns in imprint lithography
US8012395B2 (en) 2006-04-18 2011-09-06 Molecular Imprints, Inc. Template having alignment marks formed of contrast material
US7807219B2 (en) * 2006-06-27 2010-10-05 Lam Research Corporation Repairing and restoring strength of etch-damaged low-k dielectric materials
KR20090107073A (ko) * 2007-01-30 2009-10-12 램 리써치 코포레이션 초임계 용매를 사용하여 반도체 기판 상에 금속막을 형성하는 조성물 및 방법
US8617301B2 (en) * 2007-01-30 2013-12-31 Lam Research Corporation Compositions and methods for forming and depositing metal films on semiconductor substrates using supercritical solvents
US8283255B2 (en) * 2007-05-24 2012-10-09 Lam Research Corporation In-situ photoresist strip during plasma etching of active hard mask
US20100301008A1 (en) * 2009-05-27 2010-12-02 Canon Anelva Corporation Process and apparatus for fabricating magnetic device
US20100304504A1 (en) * 2009-05-27 2010-12-02 Canon Anelva Corporation Process and apparatus for fabricating magnetic device
CN101930480B (zh) * 2009-06-19 2012-03-07 中芯国际集成电路制造(上海)有限公司 优化cmos图像传感器版图的方法
CN103137463A (zh) * 2011-11-30 2013-06-05 上海华虹Nec电子有限公司 深沟槽刻蚀工艺针刺状缺陷的解决方法
CN116313783B (zh) * 2023-05-10 2023-09-01 合肥晶合集成电路股份有限公司 金属的刻蚀方法以及半导体器件

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6294933A (ja) 1985-10-22 1987-05-01 Toshiba Corp ドライエツチング方法
JPS6425419A (en) 1987-07-21 1989-01-27 Matsushita Electric Ind Co Ltd Etching
JPS6459820A (en) 1987-08-31 1989-03-07 Tokuda Seisakusho Dry etching
JPH04142738A (ja) 1990-10-04 1992-05-15 Sony Corp ドライエッチング方法
JPH0936089A (ja) 1995-07-19 1997-02-07 Toshiba Corp アッシング方法及びその装置
US6140243A (en) 1996-12-12 2000-10-31 Texas Instruments Incorporated Low temperature process for post-etch defluoridation of metals
US6143476A (en) 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
TW505984B (en) * 1997-12-12 2002-10-11 Applied Materials Inc Method of etching patterned layers useful as masking during subsequent etching or for damascene structures
WO2000024048A1 (en) 1998-10-19 2000-04-27 Applied Materials, Inc. Method of etching patterned layers useful as masking during subsequent etching or for damascene structures
US6291334B1 (en) * 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US5970376A (en) 1997-12-29 1999-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Post via etch plasma treatment method for forming with attenuated lateral etching a residue free via through a silsesquioxane spin-on-glass (SOG) dielectric layer
US6069091A (en) * 1997-12-29 2000-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ sequential silicon containing hard mask layer/silicon layer plasma etch method
JP3501937B2 (ja) 1998-01-30 2004-03-02 富士通株式会社 半導体装置の製造方法
US6105588A (en) 1998-05-27 2000-08-22 Micron Technology, Inc. Method of resist stripping during semiconductor device fabrication
US6040248A (en) 1998-06-24 2000-03-21 Taiwan Semiconductor Manufacturing Company Chemistry for etching organic low-k materials
US6114250A (en) 1998-08-17 2000-09-05 Lam Research Corporation Techniques for etching a low capacitance dielectric layer on a substrate
US6696366B1 (en) 1998-08-17 2004-02-24 Lam Research Corporation Technique for etching a low capacitance dielectric layer
US6194128B1 (en) 1998-09-17 2001-02-27 Taiwan Semiconductor Manufacturing Company Method of dual damascene etching
US6342446B1 (en) * 1998-10-06 2002-01-29 Texas Instruments Incorporated Plasma process for organic residue removal from copper
JP3657788B2 (ja) 1998-10-14 2005-06-08 富士通株式会社 半導体装置及びその製造方法
US6037255A (en) 1999-05-12 2000-03-14 Intel Corporation Method for making integrated circuit having polymer interlayer dielectric
US6265319B1 (en) * 1999-09-01 2001-07-24 Taiwan Semiconductor Manufacturing Company Dual damascene method employing spin-on polymer (SOP) etch stop layer
WO2001029879A2 (en) 1999-10-20 2001-04-26 Mattson Technology, Inc. Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing
US6265320B1 (en) * 1999-12-21 2001-07-24 Novellus Systems, Inc. Method of minimizing reactive ion etch damage of organic insulating layers in semiconductor fabrication

Also Published As

Publication number Publication date
WO2002065530A3 (en) 2003-05-15
AU2002247089A1 (en) 2002-08-28
WO2002065530B1 (en) 2003-07-24
CN1502119A (zh) 2004-06-02
US6620733B2 (en) 2003-09-16
CN1286153C (zh) 2006-11-22
WO2002065530A2 (en) 2002-08-22
US20020110992A1 (en) 2002-08-15
KR20030093204A (ko) 2003-12-06
KR100854609B1 (ko) 2008-08-27

Similar Documents

Publication Publication Date Title
TW535197B (en) Use of hydrocarbon addition for the elimination of micromasking during etching of organic low-k dielectrics
JP5183850B2 (ja) 有機ケイ酸塩誘電体の層を有する半導体ウエハからフォトレジストを剥離する方法
US6841483B2 (en) Unique process chemistry for etching organic low-k materials
US4529860A (en) Plasma etching of organic materials
US6777344B2 (en) Post-etch photoresist strip with O2 and NH3 for organosilicate glass low-K dielectric etch applications
US6653734B2 (en) Convertible hot edge ring to improve low-K dielectric etch
TW468224B (en) Techniques for etching a low capacitance dielectric layer
KR100887911B1 (ko) 암모니아를 이용한 저유전율 유기 유전체 에칭 방법
KR101611938B1 (ko) 에칭 피쳐의 cd를 제어하는 방법
US5661083A (en) Method for via formation with reduced contact resistance
KR101032831B1 (ko) 챔버 탈불화 및 웨이퍼 탈불화 단계들을 방해하는 플라즈마에칭 및 포토레지스트 스트립 프로세스
WO2006065630A2 (en) Reduction of etch mask feature critical dimensions
WO2006028858A2 (en) Methods of removing photoresist on substrates
TW200405467A (en) An oxide etching process for etching an oxide layer over a nitride layer
EP1683194A2 (en) Line edge roughness reduction for trench etch
TW589403B (en) Mechanism for bow reduction and critical dimension control in etching silicon dioxide using hydrogen-containing additive gases in fluorocarbon gas chemistry
US6828250B1 (en) Process for etching vias in organosilicate glass materials without causing RIE lag
WO2006019849A1 (en) Low-k dielectric etch
US6399509B1 (en) Defects reduction for a metal etcher

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees