JP2002319645A - 半導体素子収納用パッケージおよび半導体装置 - Google Patents
半導体素子収納用パッケージおよび半導体装置Info
- Publication number
- JP2002319645A JP2002319645A JP2001122852A JP2001122852A JP2002319645A JP 2002319645 A JP2002319645 A JP 2002319645A JP 2001122852 A JP2001122852 A JP 2001122852A JP 2001122852 A JP2001122852 A JP 2001122852A JP 2002319645 A JP2002319645 A JP 2002319645A
- Authority
- JP
- Japan
- Prior art keywords
- line conductor
- circuit board
- conductor layer
- semiconductor element
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】
【課題】 半導体素子の終端用電極に終端用信号の高周
波信号成分が反射して入り込んで半導体素子が誤作動を
起こすのを防ぐこと。 【解決手段】 半導体パッケージ内に載置される回路基
板６は、その上面に一端が半導体素子５に電気的に接続
され他端が上面の縁部に達しておりかつ途中に高抵抗部
８を設けた接地用の線路導体６ｂが形成されているとと
もに、上面に線路導体６ｂを取り囲むように形成されか
つ線路導体６ｂの他端側に接続された同一面接地導体層
１６が設けられ、下面に接地導体層６ｃが形成されてお
り、さらに線路導体６ｂの他端から回路基板６の端面お
よび接地導体層６ｃにかけて導体層６ｄが形成されてい
る。
波信号成分が反射して入り込んで半導体素子が誤作動を
起こすのを防ぐこと。 【解決手段】 半導体パッケージ内に載置される回路基
板６は、その上面に一端が半導体素子５に電気的に接続
され他端が上面の縁部に達しておりかつ途中に高抵抗部
８を設けた接地用の線路導体６ｂが形成されているとと
もに、上面に線路導体６ｂを取り囲むように形成されか
つ線路導体６ｂの他端側に接続された同一面接地導体層
１６が設けられ、下面に接地導体層６ｃが形成されてお
り、さらに線路導体６ｂの他端から回路基板６の端面お
よび接地導体層６ｃにかけて導体層６ｄが形成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波信号で作動
する半導体素子を収納するための半導体素子収納用パッ
ケージに関する。
する半導体素子を収納するための半導体素子収納用パッ
ケージに関する。
【０００２】
【従来の技術】従来、光通信分野で使用されたり、マイ
クロ波帯、ミリ波帯等の高周波信号を用いる各種半導体
素子を収納する半導体素子収納用パッケージ（以下、半
導体パッケージという）には、半導体素子を電気的に接
地するための導体パターンとしての線路導体が設けられ
ている。このような半導体パッケージを図４に断面図で
示す。同図において、２１は基体、２２は金属製の枠
体、２６は回路基板である。
クロ波帯、ミリ波帯等の高周波信号を用いる各種半導体
素子を収納する半導体素子収納用パッケージ（以下、半
導体パッケージという）には、半導体素子を電気的に接
地するための導体パターンとしての線路導体が設けられ
ている。このような半導体パッケージを図４に断面図で
示す。同図において、２１は基体、２２は金属製の枠
体、２６は回路基板である。
【０００３】基体２１は鉄（Ｆｅ）−ニッケル（Ｎｉ）
−コバルト（Ｃｏ）合金や銅（Ｃｕ）−タングステン
（Ｗ）等の金属から成る略四角形状の板状体であり、そ
の上側主面の略中央部には、ＩＣ、ＬＳＩ、半導体レー
ザ（ＬＤ）、フォトダイオード（ＰＤ）等の半導体素子
２５を搭載して成る回路基板２６を載置する載置部２１
ａが形成されている。載置部２１ａには、半導体素子２
５が、例えばアルミナ（Ａｌ2Ｏ3）、窒化アルミニウム
（ＡｌＮ）、ムライト（３Ａｌ2Ｏ3・２ＳｉＯ2）等の
セラミックスから成る回路基板２６に搭載された状態で
載置固定される。回路基板２６の下面には、接地導体層
２６ｃが被着されており、銀（Ａｇ）ろう、Ａｇ−銅
（Ｃｕ）ろう等のろう材や半田によって接地導体層２６
ｃと載置部２１ａが強固に接着固定される。
−コバルト（Ｃｏ）合金や銅（Ｃｕ）−タングステン
（Ｗ）等の金属から成る略四角形状の板状体であり、そ
の上側主面の略中央部には、ＩＣ、ＬＳＩ、半導体レー
ザ（ＬＤ）、フォトダイオード（ＰＤ）等の半導体素子
２５を搭載して成る回路基板２６を載置する載置部２１
ａが形成されている。載置部２１ａには、半導体素子２
５が、例えばアルミナ（Ａｌ2Ｏ3）、窒化アルミニウム
（ＡｌＮ）、ムライト（３Ａｌ2Ｏ3・２ＳｉＯ2）等の
セラミックスから成る回路基板２６に搭載された状態で
載置固定される。回路基板２６の下面には、接地導体層
２６ｃが被着されており、銀（Ａｇ）ろう、Ａｇ−銅
（Ｃｕ）ろう等のろう材や半田によって接地導体層２６
ｃと載置部２１ａが強固に接着固定される。
【０００４】なお、回路基板２６に搭載された半導体素
子２５は、その電極が回路基板２６に被着されている第
１の線路導体２６ａと第２の線路導体２６ｂにそれぞれ
ボンディングワイヤ２７ａ，２７ｂを介して電気的に接
続されている。
子２５は、その電極が回路基板２６に被着されている第
１の線路導体２６ａと第２の線路導体２６ｂにそれぞれ
ボンディングワイヤ２７ａ，２７ｂを介して電気的に接
続されている。
【０００５】基体２１の上側主面の外周部には載置部２
１ａを囲繞するようにして枠体２２が立設されており、
枠体２２は基体２１とともにその内側に半導体素子２５
を収容する空所を形成する。枠体２２は基体２１と同様
にＦｅ−Ｎｉ−Ｃｏ合金やＣｕ−Ｗの焼結材等から成
り、基体２１と一体成形される、または基体２１にＡｇ
ろう、Ａｇ−Ｃｕろう等のろう材を介してろう付けされ
る、またはシーム溶接法等の溶接法により接合されるこ
とによって基体２１の上側主面外周部に立設される。
１ａを囲繞するようにして枠体２２が立設されており、
枠体２２は基体２１とともにその内側に半導体素子２５
を収容する空所を形成する。枠体２２は基体２１と同様
にＦｅ−Ｎｉ−Ｃｏ合金やＣｕ−Ｗの焼結材等から成
り、基体２１と一体成形される、または基体２１にＡｇ
ろう、Ａｇ−Ｃｕろう等のろう材を介してろう付けされ
る、またはシーム溶接法等の溶接法により接合されるこ
とによって基体２１の上側主面外周部に立設される。
【０００６】枠体２２の側面には同軸コネクタ２３が嵌
着される貫通孔２２ａが形成されており、貫通孔２２ａ
内に同軸コネクタ２３を嵌め込むとともに半田等の封着
材を貫通孔２２ａ内の隙間に挿入し、しかる後、加熱し
て封着材を溶融させ、溶融した封着材を毛細管現象によ
り同軸コネクタ２３と貫通孔２２ａの内壁との隙間に充
填させることによって、同軸コネクタ２３が貫通孔２２
ａ内に半田等の封着材を介して嵌着接合される。
着される貫通孔２２ａが形成されており、貫通孔２２ａ
内に同軸コネクタ２３を嵌め込むとともに半田等の封着
材を貫通孔２２ａ内の隙間に挿入し、しかる後、加熱し
て封着材を溶融させ、溶融した封着材を毛細管現象によ
り同軸コネクタ２３と貫通孔２２ａの内壁との隙間に充
填させることによって、同軸コネクタ２３が貫通孔２２
ａ内に半田等の封着材を介して嵌着接合される。
【０００７】同軸コネクタ２３は、中心軸部分に信号線
路としてＦｅ−Ｎｉ−Ｃｏ合金等の金属から成る棒状の
中心導体２３ａが固定されている。中心導体２３ａが半
田等から成る導電性接着材を介して回路基板２６の第１
の線路導体２６ａに電気的に接続される。この同軸コネ
クタ２３には、外部電気回路（図示せず）に接続された
同軸ケーブル（図示せず）が装着されることによって、
内部に収納された半導体素子２５が同軸コネクタ２３の
中心導体２３ａを介して外部電気回路に電気的に接続さ
れることとなる。
路としてＦｅ−Ｎｉ−Ｃｏ合金等の金属から成る棒状の
中心導体２３ａが固定されている。中心導体２３ａが半
田等から成る導電性接着材を介して回路基板２６の第１
の線路導体２６ａに電気的に接続される。この同軸コネ
クタ２３には、外部電気回路（図示せず）に接続された
同軸ケーブル（図示せず）が装着されることによって、
内部に収納された半導体素子２５が同軸コネクタ２３の
中心導体２３ａを介して外部電気回路に電気的に接続さ
れることとなる。
【０００８】第２の線路導体２６ｂは、図５に要部拡大
平面図を示すように、回路基板２６の第２の線路導体２
６ｂの延長部の端面に設けられた導体層２６ｄを介し
て、接地導体層２６ｃに電気的に接続される。第２の線
路導体２６ｂには高抵抗部２８が設けられており、第２
の線路導体２６ｂに接続されて接地導体層２６ｃに接地
される、高周波信号成分を含む終端用信号を電気エネル
ギーから熱エネルギーに変換し、接地導体層２６ｃから
の終端用信号の反射によるノイズを抑制して、電気的に
接地している。
平面図を示すように、回路基板２６の第２の線路導体２
６ｂの延長部の端面に設けられた導体層２６ｄを介し
て、接地導体層２６ｃに電気的に接続される。第２の線
路導体２６ｂには高抵抗部２８が設けられており、第２
の線路導体２６ｂに接続されて接地導体層２６ｃに接地
される、高周波信号成分を含む終端用信号を電気エネル
ギーから熱エネルギーに変換し、接地導体層２６ｃから
の終端用信号の反射によるノイズを抑制して、電気的に
接地している。
【０００９】最後に、基体２１、枠体２２から成る容器
内部に半導体素子２５を収容し、枠体２２の上面に蓋体
２４をろう付け法やシームウエルド法等の溶接法により
接合し、容器内部を気密に封止することによって製品と
しての半導体装置となる。
内部に半導体素子２５を収容し、枠体２２の上面に蓋体
２４をろう付け法やシームウエルド法等の溶接法により
接合し、容器内部を気密に封止することによって製品と
しての半導体装置となる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体パッケージにおいては、第２の線路導体２６
ｂと導体層２６ｄとの境界部および導体層２６ｄと接地
導体層２６ｃとの境界部で終端用信号が略直角に曲がっ
て伝送するため、終端用信号の伝送をスムーズにできな
いといった理由により、回路基板２６に設けた第２の線
路導体２６ｂを伝送する終端用信号を確実に接地させる
のが困難であった。そのため、第２の線路導体２６ｂを
伝わる終端用信号の反射によるノイズが発生し、半導体
素子２５を正常に作動させることができないという問題
点を有していた。
来の半導体パッケージにおいては、第２の線路導体２６
ｂと導体層２６ｄとの境界部および導体層２６ｄと接地
導体層２６ｃとの境界部で終端用信号が略直角に曲がっ
て伝送するため、終端用信号の伝送をスムーズにできな
いといった理由により、回路基板２６に設けた第２の線
路導体２６ｂを伝送する終端用信号を確実に接地させる
のが困難であった。そのため、第２の線路導体２６ｂを
伝わる終端用信号の反射によるノイズが発生し、半導体
素子２５を正常に作動させることができないという問題
点を有していた。
【００１１】また、第２の線路導体２６ｂを伝わる終端
用信号の高周波化が進むと、第２の線路導体２６ｂに設
けられた高抵抗部２８において、終端用信号の電気エネ
ルギーを熱エネルギーに変換することが十分に行なうこ
とができなくなるとともに、接地導体層２６ｃは終端用
信号を接地させるには不十分な面積となっていた。即
ち、高抵抗部２８では終端用信号を確実に電気エネルギ
ーから熱エネルギーに変換することができず、また接地
導体２６ｃの面積が不十分であるため、第２の線路導体
２６ｂを伝送する終端用信号を確実に接地できなくな
り、第２の線路導体２６ｂを伝わる終端用信号によって
接地導体層２６ｃからの反射によるノイズが発生し、そ
のノイズが半導体素子２５に入り込んで誤作動を発生さ
せるという問題点を有していた。
用信号の高周波化が進むと、第２の線路導体２６ｂに設
けられた高抵抗部２８において、終端用信号の電気エネ
ルギーを熱エネルギーに変換することが十分に行なうこ
とができなくなるとともに、接地導体層２６ｃは終端用
信号を接地させるには不十分な面積となっていた。即
ち、高抵抗部２８では終端用信号を確実に電気エネルギ
ーから熱エネルギーに変換することができず、また接地
導体２６ｃの面積が不十分であるため、第２の線路導体
２６ｂを伝送する終端用信号を確実に接地できなくな
り、第２の線路導体２６ｂを伝わる終端用信号によって
接地導体層２６ｃからの反射によるノイズが発生し、そ
のノイズが半導体素子２５に入り込んで誤作動を発生さ
せるという問題点を有していた。
【００１２】特に、上記問題点は、光通信分野に使用さ
れたりマイクロ波帯やミリ波帯等の高周波信号を用いる
各種半導体素子を組み込んだ半導体装置の高速情報処理
化が進み、第１の線路導体２６ａおよび第２の線路導体
２６ｂを介して半導体素子２５に入出力される信号が高
周波領域になると、より顕著となっていた。
れたりマイクロ波帯やミリ波帯等の高周波信号を用いる
各種半導体素子を組み込んだ半導体装置の高速情報処理
化が進み、第１の線路導体２６ａおよび第２の線路導体
２６ｂを介して半導体素子２５に入出力される信号が高
周波領域になると、より顕著となっていた。
【００１３】従って、本発明は上記問題点に鑑み完成さ
れたものであり、その目的は、半導体素子の終端用電極
に終端用信号の高周波信号成分が反射して入り込んで半
導体素子が誤作動を起こすのを防ぐことにより、信頼性
の高いものとすることにある。
れたものであり、その目的は、半導体素子の終端用電極
に終端用信号の高周波信号成分が反射して入り込んで半
導体素子が誤作動を起こすのを防ぐことにより、信頼性
の高いものとすることにある。
【００１４】
【課題を解決するための手段】本発明の半導体パッケー
ジは、上側主面に半導体素子および回路基板を載置する
ための載置部を有する基体と、前記上側主面の外周部に
前記載置部を囲繞するように接合された枠体とを具備し
た半導体素子収納用パッケージにおいて、前記回路基板
は、その上面に一端が前記半導体素子に電気的に接続さ
れ他端が前記上面の縁部に達しておりかつ途中に高抵抗
部を設けた接地用の線路導体が形成されているととも
に、前記上面に前記線路導体を取り囲むように形成され
かつ前記線路導体の他端側に接続された同一面接地導体
層が設けられ、下面に接地導体層が形成されており、さ
らに前記線路導体の他端から前記回路基板の端面および
前記接地導体層にかけて導体層が形成されていることを
特徴とする。
ジは、上側主面に半導体素子および回路基板を載置する
ための載置部を有する基体と、前記上側主面の外周部に
前記載置部を囲繞するように接合された枠体とを具備し
た半導体素子収納用パッケージにおいて、前記回路基板
は、その上面に一端が前記半導体素子に電気的に接続さ
れ他端が前記上面の縁部に達しておりかつ途中に高抵抗
部を設けた接地用の線路導体が形成されているととも
に、前記上面に前記線路導体を取り囲むように形成され
かつ前記線路導体の他端側に接続された同一面接地導体
層が設けられ、下面に接地導体層が形成されており、さ
らに前記線路導体の他端から前記回路基板の端面および
前記接地導体層にかけて導体層が形成されていることを
特徴とする。
【００１５】本発明の半導体パッケージによれば、線路
導体の他端に接続された同一面接地導体層が回路基板の
上面に形成されていることから、線路導体の他端におい
て線路導体を伝送する終端用信号を電気的に接地させる
ための接地導体層の面積を拡大できるため、線路導体か
ら接地導体層に向けての終端用信号の伝送をスムーズに
行なうことができ、他端における終端用信号の反射を有
効に減少させることができる。
導体の他端に接続された同一面接地導体層が回路基板の
上面に形成されていることから、線路導体の他端におい
て線路導体を伝送する終端用信号を電気的に接地させる
ための接地導体層の面積を拡大できるため、線路導体か
ら接地導体層に向けての終端用信号の伝送をスムーズに
行なうことができ、他端における終端用信号の反射を有
効に減少させることができる。
【００１６】また、線路導体に略平行かつ取り囲むよう
に同一面接地導体層が設けられていることから、線路導
体から同一面接地導体層に終端用信号の高周波信号成分
を空間を介して短絡させることができ、線路導体におい
て終端用信号を大幅に減衰させて確実に接地させること
ができる。即ち、線路導体を進行する終端用信号は、線
路導体の他端側に向かって同一面接地導体層に空間を介
して短絡されながら進行するため、他端側にいくにつれ
て大幅に減衰されることとなる。
に同一面接地導体層が設けられていることから、線路導
体から同一面接地導体層に終端用信号の高周波信号成分
を空間を介して短絡させることができ、線路導体におい
て終端用信号を大幅に減衰させて確実に接地させること
ができる。即ち、線路導体を進行する終端用信号は、線
路導体の他端側に向かって同一面接地導体層に空間を介
して短絡されながら進行するため、他端側にいくにつれ
て大幅に減衰されることとなる。
【００１７】さらに、同一面接地導体層において、好ま
しくは金属から成る枠体に向けて終端用信号を放射し易
くなり、線路導体に設けられた高抵抗部において接地し
きれない終端用信号を放射することによって終端用信号
をより確実に接地することができる。
しくは金属から成る枠体に向けて終端用信号を放射し易
くなり、線路導体に設けられた高抵抗部において接地し
きれない終端用信号を放射することによって終端用信号
をより確実に接地することができる。
【００１８】従って、本発明は、このような構成によ
り、線路導体を伝わる終端用信号の反射によるノイズが
発生することを防止し、半導体素子を正常に作動させ得
る。
り、線路導体を伝わる終端用信号の反射によるノイズが
発生することを防止し、半導体素子を正常に作動させ得
る。
【００１９】また、本発明の半導体装置は、上記本発明
の半導体素子収納用パッケージと、前記載置部に載置固
定された前記回路基板および前記半導体素子と、前記枠
体の上面に接合された蓋体とを具備したことを特徴とす
る。
の半導体素子収納用パッケージと、前記載置部に載置固
定された前記回路基板および前記半導体素子と、前記枠
体の上面に接合された蓋体とを具備したことを特徴とす
る。
【００２０】本発明は、このような構成により、上記本
発明の半導体パッケージを用いた信頼性の高い半導体装
置を提供できる。
発明の半導体パッケージを用いた信頼性の高い半導体装
置を提供できる。
【００２１】
【発明の実施の形態】本発明の半導体パッケージについ
て以下に詳細に説明する。図１は本発明の半導体パッケ
ージについて実施の形態の一例を示す断面図であり、１
は基体、２は枠体、６は回路基板である。
て以下に詳細に説明する。図１は本発明の半導体パッケ
ージについて実施の形態の一例を示す断面図であり、１
は基体、２は枠体、６は回路基板である。
【００２２】本発明の基体１は、Ｆｅ−Ｎｉ−Ｃｏ合金
等の金属やＣｕ−Ｗの焼結材等から成る略四角形の板状
体であり、そのインゴットに圧延加工や打ち抜き加工等
の従来周知の金属加工法、または射出成形と切削加工等
を施すことによって、所定の形状に製作される。基体１
の上側主面の略中央部には、ＩＣ、ＬＳＩ、ＬＤ、ＰＤ
等の半導体素子５を載置するための載置部１ａが形成さ
れており、載置部１ａには半導体素子５が、例えばＡｌ
2Ｏ3，ＡｌＮ，３Ａｌ2Ｏ3・２ＳｉＯ2等のセラミック
スからなる回路基板６に搭載された状態で載置固定され
る。回路基板６の下面には接地導体層６ｃが被着形成さ
れており、Ａｇろう、Ａｇ−Ｃｕろう等のろう材やＡｕ
−Ｓｎ半田やＰｂ−Ｓｎ半田等の半田によって接地導体
層６ｃと載置部１ａが強固に接着固定される。
等の金属やＣｕ−Ｗの焼結材等から成る略四角形の板状
体であり、そのインゴットに圧延加工や打ち抜き加工等
の従来周知の金属加工法、または射出成形と切削加工等
を施すことによって、所定の形状に製作される。基体１
の上側主面の略中央部には、ＩＣ、ＬＳＩ、ＬＤ、ＰＤ
等の半導体素子５を載置するための載置部１ａが形成さ
れており、載置部１ａには半導体素子５が、例えばＡｌ
2Ｏ3，ＡｌＮ，３Ａｌ2Ｏ3・２ＳｉＯ2等のセラミック
スからなる回路基板６に搭載された状態で載置固定され
る。回路基板６の下面には接地導体層６ｃが被着形成さ
れており、Ａｇろう、Ａｇ−Ｃｕろう等のろう材やＡｕ
−Ｓｎ半田やＰｂ−Ｓｎ半田等の半田によって接地導体
層６ｃと載置部１ａが強固に接着固定される。
【００２３】半導体素子５は、その電極が回路基板６の
上面に被着形成されている第１の線路導体６ａおよび接
地用の第２の線路導体６ｂにそれぞれボンディングワイ
ヤ７ａ，７ｂを介して電気的に接続される。
上面に被着形成されている第１の線路導体６ａおよび接
地用の第２の線路導体６ｂにそれぞれボンディングワイ
ヤ７ａ，７ｂを介して電気的に接続される。
【００２４】回路基板６は、例えばＡｌ2Ｏ3セラミック
スから成る場合、以下のようにして作製される。まず、
Ａｌ2Ｏ3，酸化珪素（ＳｉＯ2），酸化カルシウム（Ｃ
ａＯ），酸化マグネシウム（ＭｇＯ）等の原料粉末に適
当な有機バインダや可塑剤，分散剤，溶剤等を添加混合
して泥漿状となす。これを従来周知のドクターブレード
法でシート状となすことによってセラミックグリーンシ
ートを得る。しかる後、このセラミックグリーンシート
に適当な打ち抜き加工を施す、または、Ａｌ2Ｏ3，Ｓｉ
Ｏ2，ＣａＯ，ＭｇＯ等の原料粉末を金型に充填しプレ
ス成型することによって、所定の形状に成形する。その
セラミックグリーンシートの上面に第１の線路導体６
ａ、第２の線路導体６ｂおよび接地導体層６ｃとなる金
属ペーストを印刷塗布し、還元雰囲気中で約１６００℃
の温度で焼成することによって製作される。
スから成る場合、以下のようにして作製される。まず、
Ａｌ2Ｏ3，酸化珪素（ＳｉＯ2），酸化カルシウム（Ｃ
ａＯ），酸化マグネシウム（ＭｇＯ）等の原料粉末に適
当な有機バインダや可塑剤，分散剤，溶剤等を添加混合
して泥漿状となす。これを従来周知のドクターブレード
法でシート状となすことによってセラミックグリーンシ
ートを得る。しかる後、このセラミックグリーンシート
に適当な打ち抜き加工を施す、または、Ａｌ2Ｏ3，Ｓｉ
Ｏ2，ＣａＯ，ＭｇＯ等の原料粉末を金型に充填しプレ
ス成型することによって、所定の形状に成形する。その
セラミックグリーンシートの上面に第１の線路導体６
ａ、第２の線路導体６ｂおよび接地導体層６ｃとなる金
属ペーストを印刷塗布し、還元雰囲気中で約１６００℃
の温度で焼成することによって製作される。
【００２５】第１の線路導体６ａ、第２の線路導体６ｂ
および接地導体層６ｃとなる金属ペーストは、Ｗ，モリ
ブデン（Ｍｏ），マンガン（Ｍｎ）等の高融点金属粉末
に適当な有機バインダや溶剤を添加混合してペースト状
となしたものを従来周知のスクリーン印刷法を採用して
印刷することにより、セラミックグリーンシートまたは
セラミックスの成形体に印刷塗布される。
および接地導体層６ｃとなる金属ペーストは、Ｗ，モリ
ブデン（Ｍｏ），マンガン（Ｍｎ）等の高融点金属粉末
に適当な有機バインダや溶剤を添加混合してペースト状
となしたものを従来周知のスクリーン印刷法を採用して
印刷することにより、セラミックグリーンシートまたは
セラミックスの成形体に印刷塗布される。
【００２６】なお、第１の線路導体６ａ、第２の線路導
体６ｂおよび接地導体層６ｃは薄膜形成法によって形成
されていても良く、その場合、第１の線路導体６ａ、第
２の線路導体６ｂおよび接地導体層６ｃは窒化タンタル
（Ｔａ2Ｎ）、ニクロム（Ｎｉ−Ｃｒ合金）、チタン
（Ｔｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、Ａｕ等
から形成され、セラミックグリーンシートを焼成した後
に形成される。
体６ｂおよび接地導体層６ｃは薄膜形成法によって形成
されていても良く、その場合、第１の線路導体６ａ、第
２の線路導体６ｂおよび接地導体層６ｃは窒化タンタル
（Ｔａ2Ｎ）、ニクロム（Ｎｉ−Ｃｒ合金）、チタン
（Ｔｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、Ａｕ等
から形成され、セラミックグリーンシートを焼成した後
に形成される。
【００２７】回路基板６は、実施の形態の他の例とし
て、図２のように上面に第１の線路導体６ａと下面に接
地導体層６ｃ−Ａが被着形成された回路基板６−Ａと、
上面に第２の線路導体６ｂと下面に接地導体層６ｃ−Ｂ
が被着形成された回路基板６−Ｂとから構成されていて
も良い。その場合、半導体素子５は回路基板６−Ａと回
路基板６−Ｂの間に載置固定され、半導体素子５の電極
が第１の線路導体６ａおよび第２の線路導体６ｂにそれ
ぞれボンディングワイヤ７ａ，７ｂを介して電気的に接
続されていても良い。
て、図２のように上面に第１の線路導体６ａと下面に接
地導体層６ｃ−Ａが被着形成された回路基板６−Ａと、
上面に第２の線路導体６ｂと下面に接地導体層６ｃ−Ｂ
が被着形成された回路基板６−Ｂとから構成されていて
も良い。その場合、半導体素子５は回路基板６−Ａと回
路基板６−Ｂの間に載置固定され、半導体素子５の電極
が第１の線路導体６ａおよび第２の線路導体６ｂにそれ
ぞれボンディングワイヤ７ａ，７ｂを介して電気的に接
続されていても良い。
【００２８】また、基体１の上側主面の外周部には載置
部１ａを囲繞するようにして枠体２が立設するように接
合されており、枠体２は基体１とともにその内側に半導
体素子５を収容する空所を形成する。この枠体２は、基
体１と同様にＦｅ−Ｎｉ−Ｃｏ合金やＣｕ−Ｗの焼結材
等から成り、基体１と一体成形される、または基体１に
銀ろう等のろう材を介してろう付けされる、またはシー
ム溶接法等の溶接法により接合されることによって、基
体１の上側主面の外周部に立設される。
部１ａを囲繞するようにして枠体２が立設するように接
合されており、枠体２は基体１とともにその内側に半導
体素子５を収容する空所を形成する。この枠体２は、基
体１と同様にＦｅ−Ｎｉ−Ｃｏ合金やＣｕ−Ｗの焼結材
等から成り、基体１と一体成形される、または基体１に
銀ろう等のろう材を介してろう付けされる、またはシー
ム溶接法等の溶接法により接合されることによって、基
体１の上側主面の外周部に立設される。
【００２９】なお、枠体２は上記のような金属から成る
か、またはセラミックス等の誘電体材料から成りかつそ
の表面にメタライズ層等の導体層が形成されているのが
好ましい。この場合、後述するように、同一面接地導体
層１６から枠体２に向けて放射された高周波信号成分を
接地し易くなり、第２の線路導体６ｂに設けられた高抵
抗部８において接地しきれない終端用信号を放射するこ
とによって終端用信号をより確実に接地することができ
る。
か、またはセラミックス等の誘電体材料から成りかつそ
の表面にメタライズ層等の導体層が形成されているのが
好ましい。この場合、後述するように、同一面接地導体
層１６から枠体２に向けて放射された高周波信号成分を
接地し易くなり、第２の線路導体６ｂに設けられた高抵
抗部８において接地しきれない終端用信号を放射するこ
とによって終端用信号をより確実に接地することができ
る。
【００３０】また、外部より半導体素子５に駆動信号等
を入力させるものとして、例えば同軸コネクタ３が用い
られ、以下のようにして枠体２に設置される。枠体２の
側面に同軸コネクタ３が嵌着される貫通孔２ａを形成
し、貫通孔２ａ内に同軸コネクタ３を嵌め込むとともに
Ａｕ−Ｓｎ半田やＰｂ−Ｓｎ半田等の封着材を貫通孔２
ａとの隙間に挿入する。しかる後、加熱して封着材を溶
融させ、溶融した封着材は毛細管現象により同軸コネク
タ３と貫通孔２ａの内壁との隙間に充填されることによ
って、同軸コネクタ３が貫通孔２ａ内に半田等の封着材
を介して嵌着接合される。
を入力させるものとして、例えば同軸コネクタ３が用い
られ、以下のようにして枠体２に設置される。枠体２の
側面に同軸コネクタ３が嵌着される貫通孔２ａを形成
し、貫通孔２ａ内に同軸コネクタ３を嵌め込むとともに
Ａｕ−Ｓｎ半田やＰｂ−Ｓｎ半田等の封着材を貫通孔２
ａとの隙間に挿入する。しかる後、加熱して封着材を溶
融させ、溶融した封着材は毛細管現象により同軸コネク
タ３と貫通孔２ａの内壁との隙間に充填されることによ
って、同軸コネクタ３が貫通孔２ａ内に半田等の封着材
を介して嵌着接合される。
【００３１】同軸コネクタ３は、内部に収容する半導体
素子５を外部電気回路に接続された同軸ケーブルに電気
的に接続するものであり、Ｆｅ−Ｎｉ−Ｃｏ合金等の金
属から成る円筒形等の筒状の外周導体にガラス等の絶縁
体が充填され、中心軸にＦｅ−Ｎｉ−Ｃｏ合金等の金属
から成る中心導体３ａが固定されて成る。中心導体３ａ
が半田等から成る導電性接着材を介して回路基板６の第
１の線路導体６ａに電気的に接続される。この同軸コネ
クタ３に、同軸ケーブルが装着されることによって、半
導体パッケージの内部に収納された半導体素子５が同軸
コネクタ３の中心導体３ａを介して、外部電気回路に電
気的に接続されることとなる。
素子５を外部電気回路に接続された同軸ケーブルに電気
的に接続するものであり、Ｆｅ−Ｎｉ−Ｃｏ合金等の金
属から成る円筒形等の筒状の外周導体にガラス等の絶縁
体が充填され、中心軸にＦｅ−Ｎｉ−Ｃｏ合金等の金属
から成る中心導体３ａが固定されて成る。中心導体３ａ
が半田等から成る導電性接着材を介して回路基板６の第
１の線路導体６ａに電気的に接続される。この同軸コネ
クタ３に、同軸ケーブルが装着されることによって、半
導体パッケージの内部に収納された半導体素子５が同軸
コネクタ３の中心導体３ａを介して、外部電気回路に電
気的に接続されることとなる。
【００３２】そして、半導体素子５の電極と回路基板６
の上面に形成された第１の線路導体６ａとがボンディン
グワイヤ７ａにより電気的に接続され、第１の線路導体
６ａと中心導体３ａとが半田等の導電性接着材を介して
電気的に接続される。
の上面に形成された第１の線路導体６ａとがボンディン
グワイヤ７ａにより電気的に接続され、第１の線路導体
６ａと中心導体３ａとが半田等の導電性接着材を介して
電気的に接続される。
【００３３】また、回路基板６の上側主面に形成された
第２の線路導体６ｂは、図３に示すように、一端が半導
体素子５に電気的に接続され、他端が回路基板６の上面
の縁部に達しており、かつ途中に高抵抗部８が設けら
れ、他端は回路基板６の上面の略全周に線路導体６ｂに
略平行かつ取り囲むように設けられた同一面接地導体層
１６に接続されている。この場合、同一面接地導体層１
６は、回路基板６の上面に線路導体６ｂを取り囲むよう
に設けられるが、好ましくは、回路基板６の上面の略全
周に設けられるのがよく、同一面接地導体層１６から高
周波信号成分が枠体２に向けて放射され易くなる。
第２の線路導体６ｂは、図３に示すように、一端が半導
体素子５に電気的に接続され、他端が回路基板６の上面
の縁部に達しており、かつ途中に高抵抗部８が設けら
れ、他端は回路基板６の上面の略全周に線路導体６ｂに
略平行かつ取り囲むように設けられた同一面接地導体層
１６に接続されている。この場合、同一面接地導体層１
６は、回路基板６の上面に線路導体６ｂを取り囲むよう
に設けられるが、好ましくは、回路基板６の上面の略全
周に設けられるのがよく、同一面接地導体層１６から高
周波信号成分が枠体２に向けて放射され易くなる。
【００３４】第２の線路導体６ｂの途中に設けられた高
抵抗部８は、Ｔａ2Ｎ、Ｎｉ−Ｃｒ合金等の材料から成
り、回路基板６に印刷塗布された後に焼成されるか、薄
膜形成法により形成され、所望の抵抗値を有する厚み、
幅、形状となるように適宜形成される。抵抗値を微小調
整するために、高抵抗部８の一部をレーザー加工によっ
て除去することもできる。
抵抗部８は、Ｔａ2Ｎ、Ｎｉ−Ｃｒ合金等の材料から成
り、回路基板６に印刷塗布された後に焼成されるか、薄
膜形成法により形成され、所望の抵抗値を有する厚み、
幅、形状となるように適宜形成される。抵抗値を微小調
整するために、高抵抗部８の一部をレーザー加工によっ
て除去することもできる。
【００３５】また、回路基板６の端面で第２の線路導体
６ｂを他端側に延長した部位には導体層６ｄが設けら
れ、第２の線路導体６ｂが導体層６ｄを介して接地導体
層６ｃに電気的に接続されている。
６ｂを他端側に延長した部位には導体層６ｄが設けら
れ、第２の線路導体６ｂが導体層６ｄを介して接地導体
層６ｃに電気的に接続されている。
【００３６】本発明は、第２の線路導体６ｂの他端に同
一面接地導体層１６が接続するように形成されているこ
とから、従来に比べ第２の線路導体６ｂの他端において
第２の線路導体６ｂを伝送する終端用信号を接地させる
ための接地導体層６ｃの面積を拡大できる。そのため、
第２の線路導体６ｂから接地導体層６ｃに向けての高周
波信号の伝送をスムーズに行なうことができ、第２の線
路導体６ｂの他端における終端用信号の反射を有効に減
少させることができる。
一面接地導体層１６が接続するように形成されているこ
とから、従来に比べ第２の線路導体６ｂの他端において
第２の線路導体６ｂを伝送する終端用信号を接地させる
ための接地導体層６ｃの面積を拡大できる。そのため、
第２の線路導体６ｂから接地導体層６ｃに向けての高周
波信号の伝送をスムーズに行なうことができ、第２の線
路導体６ｂの他端における終端用信号の反射を有効に減
少させることができる。
【００３７】また、第２の線路導体６ｂに略平行にかつ
取り囲むように同一面接地導体層１６が設けられている
ことから、第２の線路導体６ｂから同一面接地導体層１
６に終端用信号を空間を介して短絡させることができ、
第２の線路導体６ｂにおいて終端用信号を減衰させて確
実に接地させることができる。
取り囲むように同一面接地導体層１６が設けられている
ことから、第２の線路導体６ｂから同一面接地導体層１
６に終端用信号を空間を介して短絡させることができ、
第２の線路導体６ｂにおいて終端用信号を減衰させて確
実に接地させることができる。
【００３８】さらに、同一面接地導体層１６において枠
体２に向けて高周波信号を放射し易くなり、第２の線路
導体６ｂに設けられた高抵抗部８において接地しきれな
い終端用信号を放射することによって終端用信号をより
確実に接地することができる。
体２に向けて高周波信号を放射し易くなり、第２の線路
導体６ｂに設けられた高抵抗部８において接地しきれな
い終端用信号を放射することによって終端用信号をより
確実に接地することができる。
【００３９】このようにして、第２の線路導体６ｂを伝
わる終端用信号をより確実に接地することができ、第２
の線路導体６ｂを伝わる終端用信号により生じる接地導
体層６ｃからの反射によるノイズが発生し、そのノイズ
が半導体素子５に入り込むのを防止し、従って半導体素
子５を正常に作動させ得る。
わる終端用信号をより確実に接地することができ、第２
の線路導体６ｂを伝わる終端用信号により生じる接地導
体層６ｃからの反射によるノイズが発生し、そのノイズ
が半導体素子５に入り込むのを防止し、従って半導体素
子５を正常に作動させ得る。
【００４０】そして、上記本発明の半導体パッケージの
枠体２上面にＦｅ−Ｎｉ−Ｃｏ合金等の金属から成る蓋
体４を半田付けやシームウエルド法により接合すること
によって、製品としての半導体装置となる。蓋体４によ
り、容器内部に収納した半導体素子５を気密に収容し、
半導体素子５を長期にわたり正常かつ安定に作動させる
ことができる。この半導体装置は、基体１が外部電気回
路基板に固定実装され、同軸コネクタ３と外部電気回路
に接続された同軸ケーブルとを接続することにより、内
部に収納した半導体素子５が外部電気回路に電気的に接
続され、半導体素子５が高周波信号で作動することとな
る。
枠体２上面にＦｅ−Ｎｉ−Ｃｏ合金等の金属から成る蓋
体４を半田付けやシームウエルド法により接合すること
によって、製品としての半導体装置となる。蓋体４によ
り、容器内部に収納した半導体素子５を気密に収容し、
半導体素子５を長期にわたり正常かつ安定に作動させる
ことができる。この半導体装置は、基体１が外部電気回
路基板に固定実装され、同軸コネクタ３と外部電気回路
に接続された同軸ケーブルとを接続することにより、内
部に収納した半導体素子５が外部電気回路に電気的に接
続され、半導体素子５が高周波信号で作動することとな
る。
【００４１】本発明における高周波信号の好ましい周波
数は５〜２０ＧＨｚ程度であり、この場合に高周波信号
の伝送特性を良好なものとすることができる。
数は５〜２０ＧＨｚ程度であり、この場合に高周波信号
の伝送特性を良好なものとすることができる。
【００４２】
【実施例】以下に本発明の実施例について説明する。
【００４３】（実施例）本発明の実施例と従来例につい
て、線路導体の伝送特性を以下のように解析した。伝送
特性の解析は、図６（ａ），（ｂ）に示した２種類の解
析モデルについて行なった。この解析モデルは、図２に
示した構成をモデル化したものである。即ち、回路基板
６が回路基板６−Ａ，回路基板６−Ｂから構成される構
成をモデル化したものであり、図６（ａ）は本発明の実
施例による回路基板６の解析モデル（モデルＡ）の上面
図、図６（ｂ）は従来の回路基板の解析モデル（モデル
Ｂ）の上面図である。
て、線路導体の伝送特性を以下のように解析した。伝送
特性の解析は、図６（ａ），（ｂ）に示した２種類の解
析モデルについて行なった。この解析モデルは、図２に
示した構成をモデル化したものである。即ち、回路基板
６が回路基板６−Ａ，回路基板６−Ｂから構成される構
成をモデル化したものであり、図６（ａ）は本発明の実
施例による回路基板６の解析モデル（モデルＡ）の上面
図、図６（ｂ）は従来の回路基板の解析モデル（モデル
Ｂ）の上面図である。
【００４４】各解析モデルＡ，Ｂにおいて、回路基板６
（２６）（厚さ１ｍｍ）はアルミナセラミックス（比誘
電率εｒ＝９．４）からなり、回路基板６（２６）の上
面には高抵抗部８（２８）を５０Ωとした第２の線路導
体６ｂ（２６ｂ）を形成した。また、ボンディングワイ
ヤ７ｂ（２７ｂ）が接続される側と反対側である、回路
基板６の端面の第２の線路導体６ｂ（２６ｂ）を延長し
た部位に、導体層６ｄ（２６ｄ）を形成した。この導体
層６ｄ（２６ｄ）を介して、第２の線路導体６ｂ（２６
ｂ）を回路基板６（２６）の下面の接地導体層６ｃ（２
６ｃ）に電気的に接続した。
（２６）（厚さ１ｍｍ）はアルミナセラミックス（比誘
電率εｒ＝９．４）からなり、回路基板６（２６）の上
面には高抵抗部８（２８）を５０Ωとした第２の線路導
体６ｂ（２６ｂ）を形成した。また、ボンディングワイ
ヤ７ｂ（２７ｂ）が接続される側と反対側である、回路
基板６の端面の第２の線路導体６ｂ（２６ｂ）を延長し
た部位に、導体層６ｄ（２６ｄ）を形成した。この導体
層６ｄ（２６ｄ）を介して、第２の線路導体６ｂ（２６
ｂ）を回路基板６（２６）の下面の接地導体層６ｃ（２
６ｃ）に電気的に接続した。
【００４５】各解析モデルＡ，Ｂでは、半導体素子５の
終端用電極の両脇に接地用電極が設けられているものに
ついてモデル化しているため、その接地用電極にボンデ
ィングワイヤ７ｂ（２７ｂ）を介して接続される接地電
極層を、回路基板６（２６）の上面の縁部で第２の線路
導体６ｂ（２６ｂ）の両側に形成した。その接地電極層
は、回路基板６（２６）の端面に設けられた配線導体を
介して接地導体層６ｃに電気的に接続されるようにし
た。
終端用電極の両脇に接地用電極が設けられているものに
ついてモデル化しているため、その接地用電極にボンデ
ィングワイヤ７ｂ（２７ｂ）を介して接続される接地電
極層を、回路基板６（２６）の上面の縁部で第２の線路
導体６ｂ（２６ｂ）の両側に形成した。その接地電極層
は、回路基板６（２６）の端面に設けられた配線導体を
介して接地導体層６ｃに電気的に接続されるようにし
た。
【００４６】図６（ａ）において、回路基板６の上面に
第２の線路導体６ｂを取り囲むようにして同一面接地導
体層１６を形成した。また、各モデルＡ，Ｂにおいて、
基体１（１１）の材質はＦｅ−Ｎｉ−Ｃｏ合金、枠体２
（２２）の材質はＦｅ−Ｎｉ−Ｃｏ合金、ボンディング
ワイヤ７ｂ（２７ｂ）の材質はＡｕであり、それぞれ同
様の材質から成るものとした。回路基板６（２６）、第
２の線路導体６ｂ（２６ｂ）および同一面接地導体層１
６の詳細な寸法は、それぞれ図６（ａ），（ｂ）に示す
通りとした（単位はｍｍ）。
第２の線路導体６ｂを取り囲むようにして同一面接地導
体層１６を形成した。また、各モデルＡ，Ｂにおいて、
基体１（１１）の材質はＦｅ−Ｎｉ−Ｃｏ合金、枠体２
（２２）の材質はＦｅ−Ｎｉ−Ｃｏ合金、ボンディング
ワイヤ７ｂ（２７ｂ）の材質はＡｕであり、それぞれ同
様の材質から成るものとした。回路基板６（２６）、第
２の線路導体６ｂ（２６ｂ）および同一面接地導体層１
６の詳細な寸法は、それぞれ図６（ａ），（ｂ）に示す
通りとした（単位はｍｍ）。
【００４７】そして、各モデルＡ，Ｂについて、０〜２
０ＧＨｚの周波数帯域おける反射損失をシミュレーショ
ンによって求めた。図７は各モデルＡ，Ｂの反射損失の
グラフである。図７において、周波数が０〜２０ＧＨｚ
の大部分で、従来のモデルＢに比べ、本発明のモデルＡ
の反射損失が改善されていることがわかる。
０ＧＨｚの周波数帯域おける反射損失をシミュレーショ
ンによって求めた。図７は各モデルＡ，Ｂの反射損失の
グラフである。図７において、周波数が０〜２０ＧＨｚ
の大部分で、従来のモデルＢに比べ、本発明のモデルＡ
の反射損失が改善されていることがわかる。
【００４８】図７の結果から、各モデルＡ，Ｂを構成す
る各部位は、それぞれ同様の材質から成っており、第２
の線路導体６ｂ（２６ｂ）部、接地導体層６ｃ（２６
ｃ）部、導体層６ｄ（２６ｄ）部および高抵抗部８（２
８）に起因する伝送損失は同じとみなせることから、各
モデルＡ，Ｂの伝送損失の違いは、同一面接地導体層１
６の有無に基づくものとみなせる。１２〜１５．５ＧＨ
ｚにおいて、モデルＢに比べ、モデルＡの反射損失が大
きくなっているが、これは第２の線路導体６ｂ（２６
ｂ）の長さによる共振の影響により、モデルＢの反射損
失が部分的に低減したものと考えられる。
る各部位は、それぞれ同様の材質から成っており、第２
の線路導体６ｂ（２６ｂ）部、接地導体層６ｃ（２６
ｃ）部、導体層６ｄ（２６ｄ）部および高抵抗部８（２
８）に起因する伝送損失は同じとみなせることから、各
モデルＡ，Ｂの伝送損失の違いは、同一面接地導体層１
６の有無に基づくものとみなせる。１２〜１５．５ＧＨ
ｚにおいて、モデルＢに比べ、モデルＡの反射損失が大
きくなっているが、これは第２の線路導体６ｂ（２６
ｂ）の長さによる共振の影響により、モデルＢの反射損
失が部分的に低減したものと考えられる。
【００４９】従って、本発明のモデルＡは、従来のモデ
ルＢに比べ、０〜２０ＧＨｚの周波数帯域の大部分で反
射特性に優れた良好な信号線路を構成することがわかっ
た。
ルＢに比べ、０〜２０ＧＨｚの周波数帯域の大部分で反
射特性に優れた良好な信号線路を構成することがわかっ
た。
【００５０】これは、同一面接地導体層１６によって、
第２の線路導体６の他端において第２の線路導体６を伝
送する終端用信号を接地させるための接地導体層６ｃの
面積を拡大できたため、第２の線路導体６から接地導体
層６ｃに向けての終端用信号の伝送をスムーズに行なう
ことができ、第２の線路導体６の他端における終端用信
号の反射が減少したためである。また、第２の線路導体
６に略平行かつ取り囲むように同一面接地導体層１６を
設けたことで、第２の線路導体６ｂから同一面接地導体
層１６に終端用信号を空間を介して短絡させることがで
き、第２の線路導体６ｂにおいて終端用信号を減衰させ
て確実に接地させたためである。さらに、同一面接地導
体層１６において枠体２に向けて終端用信号を放射し易
くなり、第２の線路導体６ｂの高抵抗部８において接地
しきれない終端用信号を放射して、終端用信号をより確
実に接地したためである。
第２の線路導体６の他端において第２の線路導体６を伝
送する終端用信号を接地させるための接地導体層６ｃの
面積を拡大できたため、第２の線路導体６から接地導体
層６ｃに向けての終端用信号の伝送をスムーズに行なう
ことができ、第２の線路導体６の他端における終端用信
号の反射が減少したためである。また、第２の線路導体
６に略平行かつ取り囲むように同一面接地導体層１６を
設けたことで、第２の線路導体６ｂから同一面接地導体
層１６に終端用信号を空間を介して短絡させることがで
き、第２の線路導体６ｂにおいて終端用信号を減衰させ
て確実に接地させたためである。さらに、同一面接地導
体層１６において枠体２に向けて終端用信号を放射し易
くなり、第２の線路導体６ｂの高抵抗部８において接地
しきれない終端用信号を放射して、終端用信号をより確
実に接地したためである。
【００５１】上述のように終端用信号を確実に接地する
ことができたため、終端用信号の反射特性が良好になっ
ていると考えられる。このような、終端用信号を確実に
接地することによる反射特性の向上は終端用信号の周波
数が高くなるほど重要である。
ことができたため、終端用信号の反射特性が良好になっ
ていると考えられる。このような、終端用信号を確実に
接地することによる反射特性の向上は終端用信号の周波
数が高くなるほど重要である。
【００５２】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲内であれば
種々の変更は可能である。
のではなく、本発明の要旨を逸脱しない範囲内であれば
種々の変更は可能である。
【００５３】
【発明の効果】本発明は、半導体パッケージ内に載置さ
れた回路基板は、その上面に一端が半導体素子に電気的
に接続され他端が上面の縁部に達しておりかつ途中に高
抵抗部を設けた接地用の線路導体が形成されているとと
もに、上面に線路導体を取り囲むように形成されかつ線
路導体の他端側に接続された同一面接地導体層が設けら
れ、下面に接地導体層が形成されており、さらに線路導
体の他端から回路基板の端面および接地導体層にかけて
導体層が形成されていることにより、線路導体の他端に
おいて線路導体を伝送する終端用信号を電気的に接地さ
せるための接地導体層の面積を拡大できるため、線路導
体から接地導体に向けての終端用信号の伝送をスムーズ
に行なうことができ、線路導体の他端における終端用信
号の反射を有効に減少させることができる。
れた回路基板は、その上面に一端が半導体素子に電気的
に接続され他端が上面の縁部に達しておりかつ途中に高
抵抗部を設けた接地用の線路導体が形成されているとと
もに、上面に線路導体を取り囲むように形成されかつ線
路導体の他端側に接続された同一面接地導体層が設けら
れ、下面に接地導体層が形成されており、さらに線路導
体の他端から回路基板の端面および接地導体層にかけて
導体層が形成されていることにより、線路導体の他端に
おいて線路導体を伝送する終端用信号を電気的に接地さ
せるための接地導体層の面積を拡大できるため、線路導
体から接地導体に向けての終端用信号の伝送をスムーズ
に行なうことができ、線路導体の他端における終端用信
号の反射を有効に減少させることができる。
【００５４】また、線路導体から同一面接地導体層に終
端用信号の高周波信号成分を空間を介して短絡させるこ
とができ、線路導体において終端用信号を減衰させて確
実に接地させることができる。さらに、同一面接地導体
層において枠体に向けて高周波信号を放射し易くなり、
線路導体に設けられた高抵抗部において接地しきれない
終端用信号を放射することによってより確実に接地する
ことができる。
端用信号の高周波信号成分を空間を介して短絡させるこ
とができ、線路導体において終端用信号を減衰させて確
実に接地させることができる。さらに、同一面接地導体
層において枠体に向けて高周波信号を放射し易くなり、
線路導体に設けられた高抵抗部において接地しきれない
終端用信号を放射することによってより確実に接地する
ことができる。
【００５５】従って、線路導体を伝わる終端用信号の反
射によるノイズが発生することを防止し、半導体素子を
正常に作動させることが可能になる。
射によるノイズが発生することを防止し、半導体素子を
正常に作動させることが可能になる。
【００５６】本発明の半導体装置は、本発明の半導体素
子収納用パッケージと、載置部に載置固定された回路基
板および半導体素子と、枠体の上面に接合された蓋体と
を具備したことにより、上記本発明の作用効果を有する
半導体パッケージを用いた信頼性の高い半導体装置を提
供できる。
子収納用パッケージと、載置部に載置固定された回路基
板および半導体素子と、枠体の上面に接合された蓋体と
を具備したことにより、上記本発明の作用効果を有する
半導体パッケージを用いた信頼性の高い半導体装置を提
供できる。
【図１】本発明の半導体パッケージについて実施の形態
の例を示す断面図である。
の例を示す断面図である。
【図２】本発明の半導体パッケージについて実施の形態
の他の例を示す断面図である。
の他の例を示す断面図である。
【図３】本発明の半導体パッケージにおける回路基板の
要部拡大平面図である。
要部拡大平面図である。
【図４】従来の半導体パッケージの断面図である。
【図５】従来の半導体パッケージにおける回路基板の要
部拡大平面図である。
部拡大平面図である。
【図６】（ａ）は本発明の半導体パッケージの回路基板
について実施の形態の例を示す解析モデルＡの平面図で
あり、（ｂ）は従来例の回路基板を示す解析モデルＢの
平面図である。
について実施の形態の例を示す解析モデルＡの平面図で
あり、（ｂ）は従来例の回路基板を示す解析モデルＢの
平面図である。
【図７】図６の解析モデルＡ，Ｂの反射損失の解析結果
を示すグラフである。
を示すグラフである。
１：基体 １ａ：載置部 ２：枠体 ４：蓋体 ５：半導体素子 ６：回路基板 ６ｂ：第２の線路導体 ６ｃ：接地導体層 ６ｄ：導体層 ８：高抵抗部 １６：同一面接地導体層
Claims (2)
- 【請求項１】 上側主面に半導体素子および回路基板を
載置するための載置部を有する基体と、前記上側主面の
外周部に前記載置部を囲繞するように接合された枠体と
を具備した半導体素子収納用パッケージにおいて、前記
回路基板は、その上面に一端が前記半導体素子に電気的
に接続され他端が前記上面の縁部に達しておりかつ途中
に高抵抗部を設けた接地用の線路導体が形成されている
とともに、前記上面に前記線路導体を取り囲むように形
成されかつ前記線路導体の他端側に接続された同一面接
地導体層が設けられ、下面に接地導体層が形成されてお
り、さらに前記線路導体の他端から前記回路基板の端面
および前記接地導体層にかけて導体層が形成されている
ことを特徴とする半導体素子収納用パッケージ。 - 【請求項２】 請求項１記載の半導体素子収納用パッケ
ージと、前記載置部に載置固定された前記回路基板およ
び前記半導体素子と、前記枠体の上面に接合された蓋体
とを具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001122852A JP3720726B2 (ja) | 2001-04-20 | 2001-04-20 | 半導体素子収納用パッケージおよび半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001122852A JP3720726B2 (ja) | 2001-04-20 | 2001-04-20 | 半導体素子収納用パッケージおよび半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002319645A true JP2002319645A (ja) | 2002-10-31 |
| JP3720726B2 JP3720726B2 (ja) | 2005-11-30 |
Family
ID=18972501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001122852A Expired - Fee Related JP3720726B2 (ja) | 2001-04-20 | 2001-04-20 | 半導体素子収納用パッケージおよび半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3720726B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002319644A (ja) * | 2001-04-20 | 2002-10-31 | Kyocera Corp | 半導体素子収納用パッケージおよび半導体装置 |
| WO2009096568A1 (ja) | 2008-01-30 | 2009-08-06 | Kyocera Corporation | 高周波用配線基板、電子部品収納用パッケージ、電子装置および通信機器 |
| JP2010056509A (ja) * | 2008-07-29 | 2010-03-11 | Kyocera Corp | 配線基板および半導体素子収納用パッケージならびに半導体装置 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04188652A (ja) * | 1990-11-19 | 1992-07-07 | Shinko Electric Ind Co Ltd | 高周波素子用パッケージの製造方法と高周波素子用パッケージ |
| JPH06318804A (ja) * | 1993-05-10 | 1994-11-15 | Mitsubishi Electric Corp | 無反射終端器 |
| JPH07130903A (ja) * | 1993-10-29 | 1995-05-19 | Nec Corp | Ｉｃパッケージ |
| JPH08279704A (ja) * | 1995-04-04 | 1996-10-22 | Advantest Corp | 終端器用抵抗素子 |
| JPH0964219A (ja) * | 1995-08-21 | 1997-03-07 | Kyocera Corp | 半導体素子収納用パッケージ |
| JPH11176987A (ja) * | 1997-12-15 | 1999-07-02 | Kyocera Corp | 高周波用電力増幅器 |
| JP2001298123A (ja) * | 2000-04-17 | 2001-10-26 | Hitachi Ltd | 高周波用配線基板 |
| JP2002319644A (ja) * | 2001-04-20 | 2002-10-31 | Kyocera Corp | 半導体素子収納用パッケージおよび半導体装置 |
| JP2003007901A (ja) * | 2001-06-26 | 2003-01-10 | Kyocera Corp | 半導体素子収納用パッケージおよび半導体装置 |
| JP2003007883A (ja) * | 2001-06-26 | 2003-01-10 | Kyocera Corp | 半導体素子収納用パッケージおよび半導体装置 |
-
2001
- 2001-04-20 JP JP2001122852A patent/JP3720726B2/ja not_active Expired - Fee Related
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04188652A (ja) * | 1990-11-19 | 1992-07-07 | Shinko Electric Ind Co Ltd | 高周波素子用パッケージの製造方法と高周波素子用パッケージ |
| JPH06318804A (ja) * | 1993-05-10 | 1994-11-15 | Mitsubishi Electric Corp | 無反射終端器 |
| JPH07130903A (ja) * | 1993-10-29 | 1995-05-19 | Nec Corp | Ｉｃパッケージ |
| JPH08279704A (ja) * | 1995-04-04 | 1996-10-22 | Advantest Corp | 終端器用抵抗素子 |
| JPH0964219A (ja) * | 1995-08-21 | 1997-03-07 | Kyocera Corp | 半導体素子収納用パッケージ |
| JPH11176987A (ja) * | 1997-12-15 | 1999-07-02 | Kyocera Corp | 高周波用電力増幅器 |
| JP2001298123A (ja) * | 2000-04-17 | 2001-10-26 | Hitachi Ltd | 高周波用配線基板 |
| JP2002319644A (ja) * | 2001-04-20 | 2002-10-31 | Kyocera Corp | 半導体素子収納用パッケージおよび半導体装置 |
| JP2003007901A (ja) * | 2001-06-26 | 2003-01-10 | Kyocera Corp | 半導体素子収納用パッケージおよび半導体装置 |
| JP2003007883A (ja) * | 2001-06-26 | 2003-01-10 | Kyocera Corp | 半導体素子収納用パッケージおよび半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002319644A (ja) * | 2001-04-20 | 2002-10-31 | Kyocera Corp | 半導体素子収納用パッケージおよび半導体装置 |
| WO2009096568A1 (ja) | 2008-01-30 | 2009-08-06 | Kyocera Corporation | 高周波用配線基板、電子部品収納用パッケージ、電子装置および通信機器 |
| JP5309039B2 (ja) * | 2008-01-30 | 2013-10-09 | 京セラ株式会社 | 高周波用配線基板、電子部品収納用パッケージ、電子装置および通信機器 |
| JP2010056509A (ja) * | 2008-07-29 | 2010-03-11 | Kyocera Corp | 配線基板および半導体素子収納用パッケージならびに半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3720726B2 (ja) | 2005-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5241609B2 (ja) | 構造体，接続端子，パッケージ、並びに電子装置 | |
| JP5309039B2 (ja) | 高周波用配線基板、電子部品収納用パッケージ、電子装置および通信機器 | |
| JP4874177B2 (ja) | 接続端子及びこれを用いたパッケージ並びに電子装置 | |
| JP4789636B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3720726B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3690656B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3981645B2 (ja) | 入出力端子および半導体素子収納用パッケージならびに半導体装置 | |
| JP3652278B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3652279B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP4377768B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP2002190540A (ja) | 半導体素子収納用パッケージ | |
| JP4210207B2 (ja) | 高周波用配線基板 | |
| JP2006128323A (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3771853B2 (ja) | 入出力端子および半導体素子収納用パッケージ | |
| JP3702241B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP4164011B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3805272B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3780509B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP2008085699A (ja) | 高周波用終端抵抗基板および電子装置 | |
| JP3840160B2 (ja) | 高周波素子収納用パッケージ | |
| JP2004349568A (ja) | 入出力端子および半導体素子収納用パッケージならびに半導体装置 | |
| JP3934971B2 (ja) | 回路基板、半導体素子収納用パッケージおよび半導体装置 | |
| JP3934972B2 (ja) | 回路基板、半導体素子収納用パッケージおよび半導体装置 | |
| JP4206321B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3638528B2 (ja) | 半導体素子収納用パッケージ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041006 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041012 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050805 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050830 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050908 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080916 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100916 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110916 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120916 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130916 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |