JP2002261262A - イメージセンサ及びその製造方法 - Google Patents
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Abstract
センサ素子と増幅ICとの電気的接続を容易にとること
ができる高感度のイメージセンサ及びその製造方法を提
供すること。 【解決手段】 CdTeから成る複数のセンサ素子が二
次元マトリックス状に配列されたセンサ素子アレイ11
を、IC基板15に接続層13を介して実装した三次元
構造を持つイメージセンサである。接続層13は、各セ
ンサ素子が検出した信号をICへ引き出すために、各I
Cの電極上に形成され接続層13に設けられた複数のス
タッドバンプ130と、各スタッドバンプ130の先端
に形成され、各センサ素子の電極112と電気的に接続
された複数の薄膜層112と、を有している。
Description
イメージセンサ及びその製造方法に関する。
像情報を発生するイメージセンサは、様々な技術分野に
おいて利用されている。例えば、ある天体からの輻射場
を検出することで、その天体の物理的状況や空間的構造
を知ることができ、また、人体等にX線を照射し、その
透過波を調べることで、当該人体等の断層像を取得する
こともできる。この他にも、原子力分野(放射線廃棄物
のガラス固化検査や放射線モニタ装置等)、非破壊検査
分野(半導体検査装置等)、資源探査分野(地中の資源
探査等)等、種々の分野において利用されている。
ージセンサは、例えば次の様な構成を有する。
の典型例を示した図であり、図8(b)は、図8(a)
のB−B方向による断面図を示した図である。各図に示
すように、イメージセンサ80は、入射した放射線を検
出して電気信号を発生する検出素子(Si素子或いはG
e素子)81と、当該検出素子81と同一平面に配置さ
れ電気信号を増幅する増幅IC84とを有している。ま
た、イメージセンサ80において、検出素子81から引
き出される配線は、ワイヤボンディング83によって増
幅IC84へと接続されている。
を同一平面内に配置しワイヤボンディングによって検出
素子と増幅ICとを接続する構造では、イメージセンサ
の検出素子81数を飛躍的に増加させることは困難であ
る。ワイヤボンディングによって検出素子81の周辺領
域にさらに多くの信号線を引き出すことは、技術的に困
難だからである。
は、数KeV乃至数十KeVまでの低エネルギーのX線
しか検知することができず、実用において要求される感
度を満足するものではない。
に代表されるように、信号雑音比が非常に良い状況で、
主に二次元の情報をゆっくりと読み出すことに特化され
つつある。しかし、可視光領域外のフォトン(光子)で
は、環境雑音が高かったり信号が微弱だったりするた
め、可視光を検出する場合と比較にならないほど高速化
や低雑音化が要求される。そのため、微細な画素一つ一
つに読み出し回路を接続し、高速の並列読み出しが可能
なシステムを開発することが必要である。
X線やγ線に対しては、シリコンは透明になることが知
られている。従って、大きな阻止能を得るためには、C
dTe等の新しい半導体の開発が急務である。
鑑みてなされたもので、センサ素子を多く有する場合で
あっても、各センサ素子と増幅ICとの電気的接続を容
易にとることができる高感度のイメージセンサ及びその
製造方法を提供することを目的としている。
成するため、以下に述べる手段を講じた。
が二次元マトリックス状に配列されたセンサ素子アレイ
と、前記センサ素子アレイを積層し、前記複数のセンサ
素子のいずれかに入射した放射線に基づく電気信号を増
幅するための複数のICが設けられたIC基板と、前記
センサ素子アレイと前記IC基板との間に設けられ、前
記各センサ素子の電極と前記各ICの電極とを電気的に
接続する接続層とを具備することを特徴とするイメージ
センサである。
装置において、前記接続層は、前記各ICの電極上に形
成された複数のスタッドバンプと、前記各スタッドバン
プの先端に形成され、前記各センサ素子の電極と電気的
に接続された複数の薄膜層と、を有することを特徴とす
るものである。
装置において、前記各スタッドバンプは金からなり、前
記各薄膜層はインジウムからなることを特徴とするもの
である。
装置において、前記接続層は、前記各スタッドバンプ及
び前記各薄膜層を埋没させる絶縁層を有することを特徴
とするものである。
装置において、前記接続層は、前記各ICの電極上に少
なくとも二段のスタッドバンプが積層形成された複数の
バンプ接続手段と、前記各バンプ接続手段の先端に形成
され、前記各センサ素子の電極と電気的に接続される複
数の薄膜層と、を有することを特徴とするものである。
装置において、前記各バンプ接続手段は金からなり、前
記各薄膜層はインジウムからなることを特徴とするもの
である。
装置において、前記接続層は、前記各バンプ接続手段及
び前記各薄膜層を埋没させる絶縁層を有することを特徴
とする請求項2記載のイメージセンサである。
装置において、前記センサ素子は、CdTe素子或いは
CdZnTe素子であることを特徴とするものである。
られた所定数のICチップの各電極パッドにスタッドバ
ンプを形成するステップと、第2の基板にインジウムを
メッキするステップと、前記第2の基板にメッキされた
インジウムを前記各スタッドバンプの先端に転写して複
数の薄膜層を形成するステップと、前記各薄膜層と前記
センサ素子の電極とを接続することで、複数のセンサ素
子が二次元マトリックス状に配列されたセンサ素子アレ
イの各センサ素子と前記第1の基板の各ICのとをフィ
リップチップ実装するステップと、前記第1の基板と前
記センサ素子アレイとの間に絶縁樹脂を注入し硬化させ
るステップとを具備することを特徴とするイメージセン
サ製造方法である。
る方法において、前記スタッドバンプは金からなり、前
記薄膜層はインジウムからなることを特徴とするもので
ある。
く有する場合であっても、各センサ素子と増幅ICとの
電気的接続を容易にとることができる高感度のイメージ
センサ及びその製造方法を提供することができる。
従って説明する。なお、以下の説明において、略同一の
機能及び構成を有する構成要素については、同一符号を
付し、重複説明は必要な場合にのみ行う。
CdTe(テルル化カドミウム)からなる複数のセンサ
素子を二次元マトリックス状に配列したセンサ素子アレ
イを、増幅ICを実装するIC基板に、後述するスタッ
ドバンプ法によってフィリップチップ実装(以下、「F
C実装」と称する。)したものである。まず、センサ素
子アレイとIC基板との概略構成を、図1乃至図3を参
照しながら説明する。
0の概略構成図を説明するための図である。図1(a)
は、イメージセンサ10の上面図(及びセンサ素子アレ
イ11の上面図)である。図1(b)は、図1(a)の
丸内の拡大図である。
ジセンサ10のA−Aに沿った断面図である。
ンサ素子アレイ11は、CdTe素子110、第1の電
極111、第2の電極112、アクティブコンタクト1
13を有している。
ム)Te(テルル)から成る化合物半導体である。この
CdTe素子110のエネルギーギャップは、室温下で
1.47eV程度となっている。
の放射線入射側に二次元マトリックス状に配列されてお
り、例えばPt等で形成されている。第2の電極112
は、CdTe素子110を挟んで第1の電極111と対
向してCdTe素子110の電気信号取り出し側に配列
されており、例えばPt等で形成されている。第1の電
極111と第2の電極112との間には、放射線検出の
ための所定の電圧が印可される。
dTe素子110を第1のPt電極111と第2のPt
電極112とで挟んで形成されるセンサ素子を、二次元
マトリックス状に配列してなるものである。各第1及び
第2のPt電極間に電圧をかけて形成された空乏層に放
射線が入射すると、その飛跡に沿って電子と正孔とが多
数生成される。この正負の電荷を電気信号として取り出
すことで、センサ素子アレイ11は、入射した放射線に
基づく画像情報を発生する。
第2の電極に形成されており、後述するスタッドバンプ
法によって、センサ素子アレイ11をIC基板15にフ
ィリップチップ実装するためのパッドである。各センサ
素子が検出した電気信号は、当該アクティブコンタクト
113から後述するスタッドバンプを介してICに入力
され、増幅等の所定の信号処理を受ける。
C基板15の概略構成を説明するための図である。図3
(a)は、IC基板15の上面図であり、図3(b)
は、図3(a)の丸内の拡大図である。
は、図示していない複数の耐X線ICのそれぞれが有す
るフィリップチップパッド150が(以下、「FCパッ
ド」と称する。)二次元マトリックス状に配列されてい
る。当該FCパッド150の位置は、上述したアクティ
ブコンタクト113の位置と対応しており、FC実装は
双方の位置を基準として実行される。また、FCパッド
150上には、後述するスタッドバンプが形成される。
との間に設けられる接続層13について、図2(b)、
(c)を参照しながら説明する。
0をIC基板15へFC実装を説明するための図であ
る。図2(b)は、図2(a)に示した接続層13の一
部の拡大図を示している。図2(c)は、図2(b)に
示したスタッドバンプ130近傍の拡大図を示してい
る。
13は、スタッドバンプ130、当該スタッドバンプ1
30の先端に形成されたインジウム層131、絶縁層1
32を有している。
上のFCパッド150上に形成されており、金等からな
る。当該スタッドバンプ130は、FCパッド150上
に突出形状バンプを一段形成或いは二段以上積層形成し
たものである。このスタッドバンプ130は、センサ素
子とICとの間の通電と、後述するFC実装における接
続誤差を吸収する役割を果たす。従って、その材料は、
伝導性が良く比較的柔らかい金属であることが好まし
い。
ドバンプ130の先端に形成される薄膜層である。当該
インジウム層131は、製造段階では所定の高さで先細
り形状に形成され(図6参照)、FC実装において第2
の電極のアクティブコンタクト113に圧接され、図2
(c)に示す形状となる。インジウム層131は、セン
サ素子とICとの間の通電と、後述するFC実装におい
て必要とされる所定の高さを提供する役割を果たす。そ
の材料としては、本実施形態ではCdTe素子を使用し
ていることから、融点が100℃以下の半田材料である
ことが好ましく、例えばインジウムの他にビスマス等も
使用できる。
れる樹脂層であり、例えばエポキシ樹脂等によって形成
される。絶縁層132は、スタッドバンプ130及びイ
ンジウム層131を埋没させ相互に電気的に絶縁し補強
する役割を果たす。当該絶縁層132により、センサ素
子アレイ11とIC基板15との熱膨張係数の差により
発生する熱応力は、スタッドバンプ130及びインジウ
ム層131に集中しない。
層13、特にスタッドバンプ130及びIn層131)
によってセンサ素子アレイ11とIC基板15とが積層
的実装されていることが特徴の一つであると言える。す
なわち、従来のイメージセンサは、例えば同一平面に配
置されたICとセンサ素子とをワイヤボンディングによ
って接続する、いわば「二次元的実装形態」であった。
これに対し、本イメージセンサ10では、スタッドバン
プ130及びIn層131によってセンサ素子アレイ1
1とIC基板15とが積層した「三次元的実装形態」と
なっている。
よれば、各センサ素子の下からIC接続をとっているの
で、センサ素子数がさらに増えた場合であっても容易に
信号引き出しを行うことができる。その結果、従来に比
してさらに高画素数の画像を生成することができる。ま
た、当該三次元的実装により、小型化されたイメージセ
ンサも実現することが可能である。
ージセンサ10の製造方法の概略について、図4を参照
しながら説明する。
概略を示したフローチャートである。図4において、ま
ず複数のICが所定の形態にて配列されたIC基板15
を準備し、各フィリップチップパッド150上に金を素
材とするスタッドバンプ(以下「Auスタッドバンプ」
と称する。)を成形する(ステップS1)。当該Auス
タッドバンプは、必要に応じて複数段形成(すなわち、
Auスタッドバンプの積層形成)する場合もある。
キし、Auスタッドバンプ先端へのIn転写のための転
写元を形成する(ステップS1´)。
を転写する(ステップS2)。このステップS2の転写
は、FCボンダを利用して例えば次の様にして実行され
る。
説明するための概念図である。図5に示すように、図示
していないFCボンダのヘッド側に設けられたAuスタ
ッドバンプ130付き15IC基板15を、Inがメッ
キされたステンレス基板16に押しつける。当該押しつ
けは、所定のヘッド温度制御、所定のヘッド速度、所定
の加重制御等の下に実行され、また、複数回繰り返す場
合もある。所定の押しつけ時間の後、所定のヘッド温度
制御、所定のヘッド速度、所定の加重制御等の下にヘッ
ド引き上げを行うことで、Auスタッドバンプ130先
端へのIn転写を完了する。
形成されたAuスタッドバンプ130先端に形成された
In層131を模式的に示した図である。図6に示すよ
うに、ステップS2の段階におけるIn層131は、先
細りの形状と所定の高さを有している。また、Auスタ
ッドバンプ130の形状も図2(c)に示したように潰
れてはいない。
15へのFC実装を実行する(ステップS3)。すなわ
ち、まずステップS2において形成されたIn層131
のフラットニングを行う。これは、センサ素子アレイ1
1の第2の電極の一点に余分な圧力が加わることを防止
するため(換言すれば、各第2の電極112に均等に圧
力を加えるようにするため)である。当該フラットニン
グの後、FCボンダでの押しつけ/加熱により各In層
131表面の酸化膜を破壊/溶解させ、対応する第2の
電極112と接合させることで、センサ素子アレイ11
とIC基板15とをFC接合する。なお、当該押しつけ
より第2の電極112とIn層131との隙間はなくな
るから、加熱時のIn層−第2の電極間の酸化を防止す
ることができる(すなわち、In層131表面の酸化膜
を破壊/溶融させ、CdTeチップの電極表面のPtと
接合させることができる)。
プS4)。すなわち、ステップS3の工程においてFC
接続されたセンサ素子アレイ11とIC基板15との隙
間(FCギャップ)をアンダーフィルにより封止する。
その後、当該アンダーフィルを所定時間加熱硬化して絶
縁層132を形成する。
形成することができる。
体例を図7を参照しながら詳細に説明する。
具体例を示したフローチャートである。図7において、
まず複数のICが所定の形態にて配列されたIC基板1
5を準備し、各フィリップチップパッド150上に金を
素材とするAuスタッドバンプを成形する(ステップS
1)。
0μmでメッキし、Auスタッドバンプ先端へのIn転
写のための転写元を形成する(ステップS1´)。
を転写する(ステップS2)。このステップS2の転写
は、FCボンダを利用して次の様にして実行される。
タッドバンプ130付きIC基板15をセットする。一
方、Inがメッキされたステンレス基板をテーブル側に
セットする。このとき、テーブル温度は、例えば50℃
に保つ。各セットの後ヘッドを降下させ、各Auスタッ
ドバンプ130の先端のステンレス基板のInメッキ層
への押しつけを二回実行する。このとき、第1回目の押
しつけを、加圧2.64[Hgf]、加圧時間11.0秒、
ヘッド温度250℃、ヘッド降下速度0.2[mm/s]にて
行い、ヘッド温度を維持したまま引き上げ速度0.5[m
m/s]にて高さ5mmでヘッドを引き上げる。その後40秒
間自然空冷させ、第2回目の押しつけを、加圧2.64
[Hgf]、加圧時間5.0秒、ヘッド温度250℃、ヘッ
ド降下速度0.2[mm/s]にて行い、ヘッド温度を維持し
たまま引き上げ速度0.08[mm/s]にて高さ5mmでヘッ
ドを引き上げる。以上の作業により、Auスタッドバン
プ130先端へのIn転写を完了する。
レス板との相性が悪い場合には、ステンレス板のInを
Auスタッドバンプに押しつけInを加熱/溶解させる
と、効率よくInをAuスタッドバンプに転写すること
ができる。
15へのFC実装を実行する(ステップS3)。
されたIn層131のフラットニングを行う。当該フラ
ットニングの後、FCボンダのヘッド側にIC基板15
し、テーブル側にセンサ素子アレイ11をセットする。
位置決めをした後、加圧10.00[Hgf]、ヘッド温度
175℃、加圧時間10.0秒、ヘッド降下速度0.0
8[mm/s]にてヘッドを降下させ、Auスタッドバンプ1
30及びIn層131のアクティブコンタクト113へ
の押しつけを行う。当該押しつけ終了後、ヘッド温度を
175℃に保ちながらヘッド位置1.0秒間を保持す
る。その後、ヘッド温度を175℃に保ちながら引き上
げ速度0.17[mm/s]にて引き上げ高さ5mmでヘッドを
引き上げることで、センサ素子アレイ11とIC基板1
5とをFC接合することができる。なお、当該ステップ
S3においては、テーブル温度を80℃に保たれてい
る。
プS4)。まず、ホットプレート上にてセンサ素子アレ
イ11を60℃乃至80℃、エポキシ樹脂を25℃乃至
40℃にて保温し、当該エポキシ樹脂をステップS3の
工程において形成されたFCギャップに注入する。この
とき、CdTeからなるセンサ素子に傷が付かないよう
に、且つFC接合部が外れないよう注意を要する。ま
た、センサ素子アレイ11の保温温度は、80℃を超え
ないようにしなければばらない。80℃を越えると、エ
ポキシ樹脂のゲル化が促進し、その結果注入性が劣化す
るからである。この注入処理は、およそ3分程度であ
る。
熱時間を2時間として、加熱硬化処理を行うことで、絶
縁層132を形成する。
形成することができる。
ンプ130(場合によっては複数段のAuスタッドバン
プ130)と、当該Auスタッドバンプ130の先端に
形成された所定の高さのIn層131とが特徴の一つで
あると言える。すなわち、Auスタッドバンプ130の
高さに加えてIn層131の分だけさらに高くすること
で、FC接合においてセンサ素子アレイ11をIC基板
15に圧接するときの押しつけ幅を稼ぐことができる。
また、FC接合において生じる各バンプ接続間の高さの
誤差は、Auスタッドバンプ130によって吸収され
る。従って、当該製造方法によれば、高い歩留まりで容
易に高画素数のイメージセンサを生成することができ
る。
装置を必要しておらず、既存の設備を応用することでイ
メージセンサ10を製造することが可能である。従っ
て、従来と比較して低コストでイメージセンサを提供す
ることができる。
子を使用しているから、従来よりも高性能なイメージセ
ンサを提供することができる。
が、本発明の思想の範疇において、当業者であれば、各
種の変更例及び修正例に想到し得るものであり、それら
変形例及び修正例についても本発明の範囲に属するもの
と了解される。例えば以下に示すように、その要旨を変
更しない範囲で種々変形可能である。
使用したイメージセンサ10を例にスタッドバンプ法を
説明した。しかしながら、当該スタッドバンプ法はCd
Te以外を使用したイメージセンサ、例えばSi、G
e、CdZnTe或いはHgCdTe(テルル化水銀カ
ドミウム)をセンサ素子の素材としたイメージセンサの
製造においても適用可能である。
るものではなく、実施段階ではその趣旨を逸脱しない範
囲で種々に変形することが可能である。また、各実施形
態は可能な限り適宜組み合わせて実施してもよく、その
場合組合わせた効果が得られる。さらに、上記実施形態
には種々の段階の発明が含まれており、開示される複数
の構成要件における適宜な組合わせにより種々の発明が
抽出され得る。例えば、実施形態に示される全構成要件
から幾つかの構成要件が削除されても、発明が解決しよ
うとする課題の欄で述べた課題が解決でき、発明の効果
の欄で述べられている効果の少なくとも1つが得られる
場合には、この構成要件が削除された構成が発明として
抽出され得る。
有する場合であっても、各センサ素子と増幅ICとの電
気的接続を容易にとることができる高感度のイメージセ
ンサ及びその製造方法を実現することができる。
概略構成図を説明するための図である。
ンサ10のA−Aに沿った断面図である。図2(b)、
(c)は、イメージセンサ10をIC基板15へFC実
装を説明するための図である。
具備するIC基板15の概略構成を説明するための図で
ある。
を示したフローチャートである。
するための概念図である。
されたAuスタッドバンプ130先端に形成されたIn
層131を模式的に示した図である。
例を示したフローチャートである。
を説明するための図である。
Claims (10)
- 【請求項1】複数のセンサ素子が二次元マトリックス状
に配列されたセンサ素子アレイと、 前記センサ素子アレイを積層し、前記複数のセンサ素子
のいずれかに入射した放射線に基づく電気信号を増幅す
るための複数のICが設けられたIC基板と、 前記センサ素子アレイと前記IC基板との間に設けら
れ、前記各センサ素子の電極と前記各ICの電極とを電
気的に接続する接続層と、 を具備することを特徴とするイメージセンサ。 - 【請求項2】前記接続層は、前記各ICの電極上に形成
された複数のスタッドバンプと、 前記各スタッドバンプの先端に形成され、前記各センサ
素子の電極と電気的に接続された複数の薄膜層と、を有
すること、 を特徴とする請求項1記載のイメージセンサ。 - 【請求項3】前記各スタッドバンプは金からなり、前記
各薄膜層はインジウムからなることを特徴とする請求項
2記載のイメージセンサ。 - 【請求項4】前記接続層は、前記各スタッドバンプ及び
前記各薄膜層を埋没させる絶縁層を有することを特徴と
する請求項2記載のイメージセンサ。 - 【請求項5】前記接続層は、前記各ICの電極上に少な
くとも二段のスタッドバンプが積層形成された複数のバ
ンプ接続手段と、 前記各バンプ接続手段の先端に形成され、前記各センサ
素子の電極と電気的に接続される複数の薄膜層と、を有
すること、 を特徴とする請求項1記載のイメージセンサ。 - 【請求項6】前記各バンプ接続手段は金からなり、前記
各薄膜層はインジウムからなることを特徴とする請求項
5記載のイメージセンサ。 - 【請求項7】前記接続層は、前記各バンプ接続手段及び
前記各薄膜層を埋没させる絶縁層を有することを特徴と
する請求項5記載のイメージセンサ。 - 【請求項8】前記センサ素子は、CdTe素子或いはで
CdZnTe素子あることを特徴とする請求項1記載の
イメージセンサ。 - 【請求項9】第1の基板に設けられた所定数のICチッ
プの各電極パッドにスタッドバンプを形成するステップ
と、 第2の基板にインジウムをメッキするステップと、 前記第2の基板にメッキされたインジウムを前記各スタ
ッドバンプの先端に転写して複数の薄膜層を形成するス
テップと、 前記各薄膜層とセンサ素子の電極とを接続することで、
複数のセンサ素子が二次元マトリックス状に配列された
センサ素子アレイを前記第1の基板の各ICにフィリッ
プチップ実装するステップと、 前記第1の基板と前記センサ素子アレイとの間に絶縁樹
脂を注入し硬化させるステップと、 を具備することを特徴とするイメージセンサ製造方法。 - 【請求項10】前記スタッドバンプは金からなり、前記
薄膜層はインジウムからなることを特徴とする請求項9
記載のイメージセンサ製造方法。
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