JP2002245784A - 半導体記憶装置の書き込み方法、および半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 書き込みオーバーヘッド時間を短縮し、オー
ル判定の強制マスク動作を高速化することができる半導
体記憶装置の書き込み方法、および半導体記憶装置を提
供する。 【解決手段】 フラッシュメモリであって、メモリアレ
イ、センスラッチ回路、オール判定回路、Ｘデコーダ、
Ｘバッファ、Ｙデコーダ、Ｙコントローラ、コントロー
ラ、コマンドレジスタ、入出力回路、ミクサ、電圧ジェ
ネレータなどから構成され、書き込み動作シーケンス
（ステップＳ１〜Ｓ９）において、書き込み／消去のベ
リファイ後、この書き込み／消去が終了したか否かを判
定するオール判定動作を行う前に、オール判定動作がパ
スするように、冗長救済されたアドレスの全てではな
く、それより少ないアドレスの特定本数のみに対する強
制マスク動作を行うことにより、強制マスク動作にかか
る時間を減少する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置の
書き込み技術に関し、特にフラッシュメモリのオール判
定強制マスク動作において、書き込み時間短縮のため、
オーバーヘッド時間であるオール判定の強制マスク動作
の高速化に好適な半導体記憶装置の書き込み方法、およ
び半導体記憶装置に適用して有効な技術に関する。

【０００２】

【従来の技術】本発明者が検討した技術として、フラッ
シュメモリのオール判定強制マスク動作に関しては、以
下のような技術が考えられる。たとえば、フラッシュメ
モリにおいては、書き込み／消去のベリファイ後、全ビ
ットの書き込み／消去が終了したか否かを判定する動作
であるオール判定を実施している。このオール判定動作
は、センスラッチ内の片側のノードが全て低レベル（Ｌ
ｏｗ）であるか（パス：ｐａｓｓ）、否か（フェイル：
ｆａｉｌ）を判定する動作である。

【０００３】この時、データ線不良（冗長救済済み）が
あるとベリファイ動作時に、データ線が接地電位にな
り、その後のセンス動作でＬｏｗがセンスラッチに格納
される。その逆側のノードでオール判定動作する場合、
データ線不良があるとオール判定が永久にｐａｓｓしな
い。よって、センス動作後、冗長救済したＹアドレス全
てのセンスラッチ内のオール判定する側のノードをＬｏ
ｗにして、オール判定がｐａｓｓするように強制マスク
動作を実施している。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
なフラッシュメモリのオール判定強制マスク動作につい
て、本発明者が検討した結果、以下のようなことが明ら
かとなった。たとえば一例として、前記の強制マスク動
作にかかる時間は、５０ｎｓ（データ入力サイクル時
間）×冗長救済アドレス数（５１２Ｍフラッシュメモリ
の場合は１６セットなので０．８μｓ）である。データ
線不良のＹアドレスのみ強制マスク動作を行えばよいの
だが、全冗長救済アドレスで強制マスク動作を実施して
いるので、データ線不良でないアドレス（たとえばビッ
ト不良、ローカルデータ線不良）で不要な動作をしてい
る。

【０００５】すなわち、強制マスク動作は、データ入力
サイクル時間×冗長救済本数の時間がかかる。この動作
による書き込み時間のオーバーヘッド時間は、書き込み
ベリファイ回数×強制マスク動作時間である。この時間
を短縮するために、本発明者は、強制マスク動作を、全
冗長救済アドレスで実施せず、特定アドレス数のみで実
施する方法を考えついた。

【０００６】そこで、本発明の目的は、フラッシュメモ
リのオール判定強制マスク動作において、強制マスク動
作を特定アドレス数のみで実施して書き込みオーバーヘ
ッド時間を短縮し、オール判定の強制マスク動作を高速
化することができる半導体記憶装置の書き込み方法、お
よび半導体記憶装置を提供するものである。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【０００９】本発明は、前記目的を達成するために、強
制マスク動作を、全冗長救済アドレスで実施せず、特定
アドレス数のみ、またはデータ線不良のアドレスのみで
実施する方法を用いる。具体的に、強制マスク動作を
実施するセンスラッチは、冗長救済されたアドレスの全
てではなく、特定本数のみとする方式と、の特定本
数の情報をヒューズなどに記憶しておき、強制マスク動
作をする本数を可変にする方式を用いることにより、強
制マスク動作を実施するセンスラッチの数を削減するよ
うにしたものである。

【００１０】すなわち、本発明による半導体記憶装置の
書き込み方法は、書き込み動作シーケンスにおいて、書
き込み／消去のベリファイ後、この書き込み／消去が終
了したか否かを判定するオール判定動作を行い、このオ
ール判定動作がパスするように、冗長救済されたアドレ
スの全てではなく、特定本数のみに対する強制マスク動
作を行う、各工程を有するものである。

【００１１】さらに、前記半導体記憶装置の書き込み方
法において、特定本数の情報を記憶しておき、強制マス
ク動作を行う本数を変更できるようにしたものであり、
さらに特定本数をデータ線不良のアドレスのみとするよ
うにしたものである。

【００１２】また、本発明による半導体記憶装置は、書
き込み動作シーケンスにおいて、書き込み／消去のベリ
ファイ後、この書き込み／消去が終了したか否かを判定
するオール判定動作を行い、このオール判定動作がパス
するように、冗長救済されたアドレスの全てではなく、
特定本数のみに対する強制マスク動作を行うオール判定
回路を有するものである。

【００１３】さらに、前記半導体記憶装置において、特
定本数の情報を記憶しておき、強制マスク動作を行う本
数を変更可能にする記憶回路を有するようにしたもので
ある。

【００１４】よって、前記半導体記憶装置の書き込み方
法、および半導体記憶装置によれば、強制マスク動作に
かかる時間を減少することができる。すなわち、強制マ
スク動作を全冗長救済アドレスで実施せず、それより少
ないアドレスで実施するためである。この結果、書き込
み時間の高速化を実現することができる。すなわち、強
制マスク動作の高速化により、書き込みオーバーヘッド
時間が短縮されるためである。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は本発明の一実施の形
態の半導体記憶装置を示すブロック図、図２は本実施の
形態の半導体記憶装置において、Ｙ系直接周辺回路を示
す回路図、図３は書き込み動作シーケンスを示すフロー
図、図４は書き込み動作後のメモリセルのしきい値電圧
を示す説明図、図５は強制マスク動作の必要性を示す説
明図である。

【００１６】まず、図１により、本実施の形態の半導体
記憶装置の一例のブロック構成を説明する。

【００１７】図１において、本実施の形態の半導体記憶
装置は、たとえばフラッシュメモリとされ、メモリアレ
イＡＲＹＬ，ＡＲＹＲ、センスラッチ回路ＬＴ、オール
判定回路ＡＬＬ、ＸデコーダＸＤＬ，ＸＤＲ、Ｘバッフ
ァＸＢ、ＹデコーダＹＤ、ＹコントローラＹＣ、コント
ローラＣＴＬ、コマンドレジスタＣＲ、入出力回路Ｉ
Ｏ、ミクサＭＸ、電圧ジェネレータＶＧなどから構成さ
れている。

【００１８】このフラッシュメモリには、外部からの制
御信号として、システムクロック信号ＳＣ、チップイネ
ーブル信号ＣＥＢ、ライトイネーブル信号ＷＥＢ、出力
イネーブル信号ＯＥＢ、リセット信号ＲＥＳＢ、コマン
ドイネーブル信号ＣＤＥＢ、レディ／ビジー信号Ｒ／Ｂ
Ｂが各外部端子を通じて入力される。これらの外部入力
信号から、コントローラＣＴＬにおいて、内部回路の各
制御信号ＣＬ，ＸＬ１，ＸＬ２，ＸＧ，ＹＧ，ＩＯＣ，
ＤＯＣが生成され、これらの各制御信号により各内部回
路が制御される。なお、チップイネーブル信号ＣＥＢ
は、チップイネーブル信号ＣＥの反転信号を表し、他の
各信号においてもＢが付与されている信号は同様であ
る。

【００１９】また、入出力回路ＩＯには、各外部端子を
通じて入出力データＩＯ０〜ＩＯ７が入出力され、入力
データは入出力回路ＩＯからミクサＭＸを介してＸバッ
ファＸＢ、ＸデコーダＸＤＬ，ＸＤＲへの経路と、コマ
ンドレジスタＣＲ、コントローラＣＴＬへの経路でそれ
ぞれ入力され、また出力データはセンスラッチ回路ＬＴ
からミクサＭＸを介して入出力回路ＩＯより出力され
る。さらに、電源電位ＶＣＣ、接地電位ＶＳＳの電圧が
各外部端子を通じて供給され、電源電位ＶＣＣから、電
圧ジェネレータＶＧにおいて、各内部回路の動作に必要
な電圧が生成される。

【００２０】本実施の形態のフラッシュメモリにおいて
は、特に書き込み動作シーケンスにおいて、書き込み／
消去のベリファイ後、この書き込み／消去が終了したか
否かを判定するオール判定動作を行い、このオール判定
動作がパスするように、冗長救済されたアドレスの全て
ではなく、特定本数のみに対する強制マスク動作を行う
オール判定回路ＡＬＬが設けられており、さらにオール
判定回路ＡＬＬ内に、特定本数の情報を記憶しておき、
強制マスク動作を行う本数を変更可能にするヒューズな
どからなる記憶回路が設けられている。

【００２１】次に、図２により、前述したフラッシュメ
モリのＹ系直接周辺回路の一例の回路構成を説明する。

【００２２】図２において、Ｙ系直接周辺回路は、前述
したメモリアレイＡＲＹＬ，ＡＲＹＲのうちの１ブロッ
クのメモリアレイ部分と、この１ブロックに対応するセ
ンスラッチ回路ＬＴ、オール判定回路ＡＬＬのセンスラ
ッチ部分などから構成されている。なお、図２において
は、センス側のメモリアレイ部分のみを示しているが、
リファレンス側にも同様に、１ブロックのメモリアレイ
部分が接続されて構成されている。

【００２３】メモリアレイ部分は、２５６個のメモリセ
ルＭＣ０−０〜ＭＣ０−２５５を有し、各メモリセルＭ
Ｃ０−０〜ＭＣ０−２５５のゲートはワード線ＷＬ０−
０〜ＷＬ０−２５５にそれぞれ接続されている。また、
各メモリセルＭＣ０−０〜ＭＣ０−２５５の共通接続さ
れたドレイン、ソースにそれぞれスイッチＮＭＯＳトラ
ンジスタＴＳＩＤ０，ＴＳＩＳ０が接続され、一方のス
イッチＮＭＯＳトランジスタＴＳＩＤ０はデータ線ＤＬ
Ｌに、他方のスイッチＮＭＯＳトランジスタＴＳＩＳ０
は接地電位にそれぞれ接続され、各スイッチＮＭＯＳト
ランジスタＴＳＩＤ０，ＴＳＩＳ０のゲートは各スイッ
チ信号線ＳＩＤ０，ＳＩＳ０に接続されてゲート制御さ
れる。

【００２４】センスラッチ部分は、センスラッチと、こ
のセンスラッチを挟んで接続された、センス側のプリチ
ャージ回路、Ｙ選択ゲート回路、オール判定回路と、リ
ファレンス側のプリチャージ回路、Ｙ選択ゲート回路、
オール判定回路などから構成されている。

【００２５】センスラッチは、一対のＰＭＯＳトランジ
スタＴＳＬＰ１，ＴＳＬＰ２とＮＭＯＳトランジスタＴ
ＳＬＮ１，ＴＳＬＮ２から構成され、ＰＭＯＳトランジ
スタＴＳＬＰ１，ＴＳＬＰ２のソース側がセンスラッチ
信号線ＳＬＰに、ＮＭＯＳトランジスタＴＳＬＮ１，Ｔ
ＳＬＮ２のソース側がセンスラッチ信号線ＳＬＮにそれ
ぞれ接続されている。一方のＰＭＯＳトランジスタＴＳ
ＬＰ１（ＴＳＬＰ２）とＮＭＯＳトランジスタＴＳＬＮ
１（ＴＳＬＮ２）の共通接続されたゲートは、たすき掛
けに他方のＰＭＯＳトランジスタＴＳＬＰ２（ＴＳＬＰ
１）とＮＭＯＳトランジスタＴＳＬＮ２（ＴＳＬＮ１）
のドレイン間に接続されている。他方のＰＭＯＳトラン
ジスタＴＳＬＰ２とＮＭＯＳトランジスタＴＳＬＮ２の
ゲートはトランスファＭＯＳトランジスタを介してデー
タ線ＤＬＬに、一方のＰＭＯＳトランジスタＴＳＬＰ１
とＮＭＯＳトランジスタＴＳＬＮ１のゲートはトランス
ファＭＯＳトランジスタを介してデータ線ＤＬＲにそれ
ぞれ接続されてゲート制御される。

【００２６】センス側のプリチャージ回路は、４個のＮ
ＭＯＳトランジスタＴＰＣＬ１，ＴＰＣＬ２，ＴＴＲ
Ｌ，ＴＲＰＣＬから構成され、ＮＭＯＳトランジスタＴ
ＰＣＬ１のゲートがプリチャージ信号線ＰＣＬに、ＮＭ
ＯＳトランジスタＴＰＣＬ２のゲートがトランスファ用
のＮＭＯＳトランジスタＴＴＲＬを介してデータ線ＤＬ
Ｌに、ＮＭＯＳトランジスタＴＴＲＬのゲートがトラン
スファ信号線ＴＲＬに、ＮＭＯＳトランジスタＴＲＰＣ
Ｌのゲートが全プリチャージ信号線ＲＰＣＬにそれぞれ
接続されてゲート制御される。ＮＭＯＳトランジスタＴ
ＰＣＬ１のソースは電源電位に、ドレインはＮＭＯＳト
ランジスタＴＰＣＬ２のソースにそれぞれ接続されてい
る。ＮＭＯＳトランジスタＴＰＣＬ２のドレインは、Ｎ
ＭＯＳトランジスタＴＲＰＣＬのドレインと共通に接続
されてデータ線ＤＬＬに接続されている。ＮＭＯＳトラ
ンジスタＴＲＰＣＬのソースは電源電位に接続されてい
る。

【００２７】センス側のＹ選択ゲート回路は、ＮＭＯＳ
トランジスタＴＹＧＬから構成され、このゲートがＹゲ
ート信号線ＹＧＬに接続されてゲート制御され、ソース
が入出力線ＩＯＬに、ドレインがセンスラッチにそれぞ
れ接続されている。

【００２８】センス側のオール判定回路は、ＮＭＯＳト
ランジスタＴＡＬＬＬから構成され、ゲートがセンスラ
ッチに接続されてゲート制御され、ドレインがオール判
定信号線ＡＬＬＬに、ソースが接地電位にそれぞれ接続
されている。

【００２９】リファレンス側のプリチャージ回路、Ｙ選
択ゲート回路、オール判定回路も、センス側と同様の回
路構成となっており、プリチャージ回路は４個のＮＭＯ
ＳトランジスタＴＰＣＲ１，ＴＰＣＲ２，ＴＴＲＲ，Ｔ
ＲＰＣＲ、Ｙ選択ゲート回路はＮＭＯＳトランジスタＴ
ＹＧＬ、オール判定回路はＮＭＯＳトランジスタＴＡＬ
ＬＲからそれぞれ構成されている。各ＮＭＯＳトランジ
スタＴＰＣＲ１，ＴＰＣＲ２，ＴＴＲＲ，ＴＲＰＣＲ，
ＴＹＧＲ，ＴＡＬＬＲは、それぞれプリチャージ信号線
ＰＣＲ、トランスファ用のＮＭＯＳトランジスタＴＴＲ
Ｒを介したデータ線ＤＬＲ、トランスファ信号線ＴＲ
Ｒ、全プリチャージ信号線ＲＰＣＲ、Ｙゲート信号線Ｙ
ＧＲ、センスラッチに接続されてゲート制御される。ま
た、ＮＭＯＳトランジスタＴＹＧＲのソースが入出力線
ＩＯＲに、ＮＭＯＳトランジスタＴＡＬＬＲのドレイン
がオール判定信号線ＡＬＬＲにそれぞれ接続されてい
る。

【００３０】次に、図３により、書き込み動作（セクタ
一括書き込み方式）シーケンスの一例を説明する。合わ
せて、図４により、書き込み動作後のメモリセルのしき
い値電圧の一例を示す。

【００３１】（１）書き込みコマンド入力（ステップＳ
１）において、メモリアレイ内のメモリセルにデータを
書き込むためのコマンドを入力する。

【００３２】（２）セクタアドレス入力（ステップＳ
２）において、メモリアレイ内の所望のセクタのメモリ
セルにデータを書き込むためのセクタアドレスを入力す
る。

【００３３】（３）書き込みデータ入力（ステップＳ
３）において、センスラッチのセンス側に、書き込む場
合はＬｏｗ、書き込まない場合はＨｉｇｈの書き込みデ
ータが各入出力線ＩＯＬ／ＩＯＲから入力されてラッチ
される。

【００３４】（４）書き込み開始コマンド入力（ステッ
プＳ４）において、センスラッチにラッチされた書き込
みデータを、所望のセクタのメモリセルに書き込むため
の書き込み開始コマンドを入力する。

【００３５】（５）書き込みバイアス印加（ステップＳ
５）において、所望のセクタのメモリセルに書き込みバ
イアスを印加する。たとえば、センスラッチ信号線ＳＬ
Ｐ＝５Ｖ／ＳＬＮ＝ＶＳＳ（接地電位）、トランスファ
信号線ＴＲＬ＝１０Ｖ、スイッチ信号線ＳＩＤＯ＝１０
Ｖ、ワード線ＷＬ０−０＝１８Ｖにし、メモリセルのゲ
ート／チャネル間に、書き込む場合は１８Ｖ、書き込ま
ない場合は１３Ｖを印加する。

【００３６】（６）書き込みベリファイ動作（ステップ
Ｓ６）において、所望のセクタのメモリセルへの書き込
み後にベリファイ動作を行う。たとえば、センス側の全
プリチャージ信号線ＲＰＣＬ＝１．０Ｖ＋Ｖｔｈｎ（し
きい値電圧）、リファレンス側の全プリチャージ信号線
ＲＰＣＲ＝０．５Ｖ＋Ｖｔｈｎとし、センス側のデータ
線ＤＬＬ＝１．０Ｖ、リファレンス側のデータ線ＤＬＲ
＝０．５Ｖにする。ワード線ＷＬ０−０＝４Ｖ、スイッ
チ信号線ＳＩＤＯ／ＳＩＳＯをＶＳＳ→７Ｖとし、メモ
リセルを通してデータ線の電荷を引き抜く。メモリセル
のしきい値電圧Ｖｔｈがワード線ＷＬ０−０＝４Ｖより
低い場合はデータ線ＤＬＬ＝ＶＳＳ、高い場合はデータ
線ＤＬＬ＝１．０Ｖになる。

【００３７】さらに、プリチャージ信号線ＰＣＬ＝１．
０Ｖ＋Ｖｔｈ（しきい値電圧）にし、センスラッチのセ
ンス側がＨｉｇｈのデータ線を１．０Ｖにする（書き込
まない場合、メモリセルのしきい値電圧Ｖｔｈが低いの
でデータ線がＶＳＳになる。しかし、その後のセンス動
作で、センスラッチのセンス側にＬｏｗがラッチされる
と、書き込みすることになってしまうので、この動作に
より、一度、センスラッチのセンス側がＨｉｇｈになっ
た場合に、ずっとＨｉｇｈにさせておく。）。そして、
トランスファ信号線ＴＲＬ／ＴＲＲ＝ＶＳＳ→７Ｖに
し、データ線のデータをセンスラッチにラッチする。

【００３８】（７）強制マスク動作（ステップＳ７）に
おいて、オール判定がｐａｓｓするように、不良データ
線（冗長救済済み）のセンスラッチのセンス側ノードを
入出力線ＩＯＬ／ＩＯＲからＨｉｇｈにする。

【００３９】（８）オール判定動作（ステップＳ８）に
おいて、オール判定信号線ＡＬＬＲに電流を流し、電流
が流れれば、センスラッチのリファレンス側のノードに
Ｈｉｇｈがあり（センスラッチのセンス側にＬｏｗがあ
る）書き込みが終了していない（ｆａｉｌ）と判断し、
電流が流れなければ書き込み終了（ｐａｓｓ）と判断す
る。ｆａｉｌの場合には、ステップＳ５の書き込みバイ
アス印加からの処理を繰り返す。

【００４０】（９）書き込み終了フラグ出力（ステップ
Ｓ９）において、書き込み終了と判断された後に、書き
込み終了フラグを出力する。これにより、メモリアレイ
内の所望のセクタのメモリセルへのデータの書き込みが
終了し、以降、次のセクタのメモリセルを選択して、同
様にしてデータの書き込みが行われる。

【００４１】以上のようにして実施された書き込み動作
シーケンスにおいて、書き込み動作後のメモリセルのし
きい値電圧は図４のようになる。たとえば、４Ｖを基準
にして、書き込み後のデータ（“０”）は４Ｖより高い
しきい値電圧Ｖｔｈとなり、一方、消去後／書き込みし
ないデータ（“１”）は４Ｖより低いしきい値電圧Ｖｔ
ｈとなる。

【００４２】次に、図５により、前述した強制マスク動
作の必要性の一例を説明する。合わせて、強制マスク動
作の一例を示す。

【００４３】図５において、不良データ線のセンスラッ
チには、書き込みデータ入力時にＨｉｇｈ（書き込まな
い）が入力される。たとえば、書き込みベリファイ時、
データ線ＤＬＬが接地電位ＶＳＳとショートしていた場
合、センスラッチのセンス側にＬｏｗがラッチされる。
強制マスク動作をせずにオール判定を実施すると、必ず
不良データ線のセンスラッチのセンス側がＬｏｗなの
で、オール判定がｐａｓｓしない。この状況を回避する
ため、強制マスク動作により、不良データ線のセンスラ
ッチのセンス側にＨｉｇｈを入力し、オール判定が正常
動作するようにしている。

【００４４】この強制マスク動作を、本実施の形態にお
いては、全冗長救済アドレスで実施せず、特定アドレス
数のみ（たとえば１６冗長救済で４アドレスのみ）、ま
たはデータ線不良のアドレスのみで実施する方法を用い
る。具体的に、強制マスク動作を実施するセンスラッ
チは、冗長救済されたアドレスの全てではなく、特定本
数のみとする方式と、の特定本数の情報をヒューズ
などに記憶しておき、強制マスク動作をする本数を可変
にする方式を用いることにより、強制マスク動作を実施
するセンスラッチの数を削減することができる。

【００４５】前記，の方法は、以下の理由により可
能である。強制マスク動作は、データ線が接地電位とシ
ョートした場合のみ必要である。データ線が正常な場
合、センス動作の前に行うプリチャージ動作（ＰＣＬ＝
１．０Ｖ＋Ｖｔｈｎ）によりデータ線がＨｉｇｈになる
ためである。接地電位とショートしたデータ線は、各チ
ップに０〜４本程度であるため、方式で特定本数を４
本に設定すれば、歩留まりを落とすことなく、オーバー
ヘッド時間を短縮できる。また、方式にすれば、さら
にオーバーヘッド時間を短縮することができる。

【００４６】従って、本実施の形態によれば、書き込み
動作シーケンスにおいて、強制マスク動作を全冗長救済
アドレスで実施せず、それより少ないアドレスで実施す
ることにより、強制マスク動作にかかる時間を減少する
ことができる。この結果、強制マスク動作の高速化によ
って書き込みオーバーヘッド時間が短縮されるため、書
き込み時間を高速化することができる。

【００４７】たとえば、１Ｇフラッシュメモリの見積り
の一例として、３２冗長救済で４アドレスのみ強制マス
ク動作を実施する場合に、書き込み時間＝５７４μｓ→
５４２μｓ、書き込みレート＝３．５５ＭＢ／ｓｅｃ→
３．７８ＭＢ／ｓｅｃ、を実現することが可能と考えら
れる。

【００４８】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００４９】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５０】（１）書き込み動作シーケンスにおいて、
強制マスク動作を全冗長救済アドレスで実施せず、それ
より少ないアドレスで実施することで、強制マスク動作
にかかる時間を減少することが可能となる。

【００５１】（２）前記（１）により、強制マスク動作
の高速化によって書き込みオーバーヘッド時間が短縮さ
れるので、書き込み時間の高速化を実現することが可能
となる。

【００５２】（３）前記（１），（２）により、特にフ
ラッシュメモリのオール判定強制マスク動作において、
強制マスク動作を特定アドレス数のみで実施して書き込
みオーバーヘッド時間を短縮し、オール判定の強制マス
ク動作を高速化することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の半導体記憶装置を示す
ブロック図である。

【図２】本発明の一実施の形態の半導体記憶装置におい
て、Ｙ系直接周辺回路を示す回路図である。

【図３】本発明の一実施の形態の半導体記憶装置におい
て、書き込み動作シーケンスを示すフロー図である。

【図４】本発明の一実施の形態の半導体記憶装置におい
て、書き込み動作後のメモリセルのしきい値電圧を示す
説明図である。

【図５】本発明の一実施の形態の半導体記憶装置におい
て、強制マスク動作の必要性を示す説明図である。

【符号の説明】 ＡＲＹＬ，ＡＲＹＲ メモリアレイ ＬＴ センスラッチ回路 ＡＬＬ オール判定回路 ＸＤＬ，ＸＤＲ Ｘデコーダ ＸＢ Ｘバッファ ＹＤ Ｙデコーダ ＹＣ Ｙコントローラ ＣＴＬ コントローラ ＣＲ コマンドレジスタ ＩＯ 入出力回路 ＭＸ ミクサ ＶＧ 電圧ジェネレータ ＭＣ０−０〜ＭＣ０−２５５ メモリセル ＷＬ０−０〜ＷＬ０−２５５ ワード線 ＴＳＩＤ０，ＴＳＩＳ０ スイッチＮＭＯＳトランジス
タ ＤＬＬ，ＤＬＲ データ線 ＳＩＤ０，ＳＩＳ０ スイッチ信号線 ＴＳＬＰ１，ＴＳＬＰ２ ＰＭＯＳトランジスタ ＴＳＬＮ１，ＴＳＬＮ２ ＮＭＯＳトランジスタ ＳＬＰ，ＳＬＮ センスラッチ信号線 ＴＰＣＬ１，ＴＰＣＬ２，ＴＴＲＬ，ＴＲＰＣＬ， ＴＰＣＲ１，ＴＰＣＲ２，ＴＴＲＲ，ＴＲＰＣＲ ＮＭ
ＯＳトランジスタ ＰＣＬ，ＰＣＲ プリチャージ信号線 ＴＲＬ，ＴＲＲ トランスファ信号線 ＲＰＣＬ，ＲＰＣＲ 全プリチャージ信号線 ＴＹＧＬ，ＴＹＧＲ ＮＭＯＳトランジスタ ＹＧＬ，ＹＧＲ Ｙゲート信号線 ＩＯＬ，ＩＯＲ 入出力線 ＴＡＬＬＬ，ＴＡＬＬＲ ＮＭＯＳトランジスタ ＡＬＬＬ，ＡＬＬＲ オール判定信号線

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD08 AD13 AE05

Claims (5)

【特許請求の範囲】
1. 【請求項１】 書き込み動作シーケンスにおいて、書き
   込み／消去のベリファイ後、この書き込み／消去が終了
   したか否かを判定するオール判定動作を行う工程と、 前記オール判定動作がパスするように、冗長救済された
   アドレスの全てではなく、特定本数のみに対する強制マ
   スク動作を行う工程とを有することを特徴とする半導体
   記憶装置の書き込み方法。
2. 【請求項２】 請求項１記載の半導体記憶装置の書き込
   み方法において、 前記特定本数の情報を記憶しておき、前記強制マスク動
   作を行う本数を変更可能にすることを特徴とする半導体
   記憶装置の書き込み方法。
3. 【請求項３】 請求項２記載の半導体記憶装置の書き込
   み方法において、 前記特定本数は、データ線不良のアドレスのみであるこ
   とを特徴とする半導体記憶装置の書き込み方法。
4. 【請求項４】 書き込み動作シーケンスにおいて、書き
   込み／消去のベリファイ後、この書き込み／消去が終了
   したか否かを判定するオール判定動作を行い、このオー
   ル判定動作がパスするように、冗長救済されたアドレス
   の全てではなく、特定本数のみに対する強制マスク動作
   を行うオール判定回路を有することを特徴とする半導体
   記憶装置。
5. 【請求項５】 請求項４記載の半導体記憶装置におい
   て、 前記特定本数の情報を記憶しておき、前記強制マスク動
   作を行う本数を変更可能にする記憶回路をさらに有する
   ことを特徴とする半導体記憶装置。